JP2012018711A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】リセット時において所望の電位から外れている内部電圧を速やかに所望の電位に安定させる。
【解決手段】アクセス制御回路１４を含む内部回路１０と、内部回路１０に内部電圧Ｖ２を供給する内部電源生成回路２０と、外部から供給されるリセット信号ＲＥＳＥＴによってアクセス制御回路１４をリセットするリセットコマンド発生回路２８と、リセット信号ＲＥＳＥＴが供給された場合且つ内部電圧Ｖ２が所望の電位ではないと内部電位検出回路２４が判定した場合、アクセス制御回路１４のリセット後にアクセス制御回路１４を起動するダミーアクセス制御回路２６を備える。本発明によれば、リセット信号ＲＥＳＥＴが供給された場合、内部電圧Ｖ２が所望の電位から外れていることを条件としてダミーアクセスを行っていることから、所望の電位から外れている内部電圧を速やかに所望の電位とすることが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその制御方法に関し、特に、リセット信号に応答して内部回路のリセット動作を実行する半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、リセット信号が活性化すると内部回路のリセット動作が実行される。例えば、外部から電源を投入すると、パワーオンリセット回路によってパワーオンリセット信号が生成され、半導体装置内の各種の内部回路がリセットされる。これにより、各種の内部回路にそれぞれ含まれる各種論理回路が初期化され、不定状態が解消される。

リセット信号としては、上述したパワーオンリセット信号の他に、外部から供給される外部リセット信号も存在する。外部リセット信号は、システムを初期化する必要がある場合などに発行され、これが活性化すると当該半導体装置は強制的にリセットされる。例えば、特許文献１には、ＤＲＡＭに電源が投入されている状態で外部からリセット信号が供給された場合、プリチャージ動作及びリフレッシュ動作を自動的に実行することによって、ＤＲＡＭを確実にリセットする方法が開示されている。尚、リフレッシュ動作はメモリセルアレイをアクセスする動作である。一般的に、リフレッシュ動作はプリチャージ動作よりも長い時間（長いビジー期間）を必要とする。

特開２００７−９５２７８号公報

しかしながら、特許文献１に記載された半導体装置では、外部からリセット信号が供給された場合、リセット信号に対応して常にプリチャージ動作及びリフレッシュ動作の一連の動作が実行されることから、仮にこのような動作を行う必要がない場合であっても、これら一連の動作が完了するまで半導体装置はビジー期間であり、メモリコントローラは半導体装置に対して正規のコマンドを発行することができなくなってしまう。

本発明による半導体装置は、第１の回路を含む内部回路と、外部電源端子から供給される外部電圧から内部電圧を生成し、前記内部回路に前記内部電圧を供給する内部電源生成回路と、前記内部電圧が所望の電位であるか否かを検出する内部電位検出回路と、外部から供給されるリセット信号によって、前記第１の回路のリセットを実行する第２の回路と、前記リセット信号が供給され、且つ前記内部電圧が前記所望の電位ではないと前記内部電位検出回路が判定した場合、前記第１の回路のリセット後に前記第１の回路を起動する第３の回路と、を有する。

また、本発明による半導体装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに対してアクセス動作を行うアクセス制御回路と、外部電源端子から供給される外部電圧から内部電圧を生成し、前記メモリセルアレイに前記内部電圧を供給する内部電源生成回路と、前記メモリセルアレイに供給される前記内部電圧が所望の範囲外にあり、且つ外部から供給される第１のリセット信号が変化したことに応答して、前記アクセス制御回路を活性化させることにより前記メモリセルアレイをアクセスさせるダミーアクセス制御回路と、を有する。

本発明による半導体装置の制御方法は、外部から供給される外部電圧から内部電圧を生成し、メモリセルアレイに供給する工程と、前記内部電圧が所望の電位でなく、且つ外部からリセット信号が供給されたことに応答して、アクセス信号を活性化させる工程と、前記アクセス信号に応答して前記メモリセルアレイをアクセスする工程と、を備えることを特徴とする。

本発明によれば、リセット信号が供給された場合、内部電圧が所望の電位から外れていることを条件としてアクセスを行っていることから、所望の電位から外れている内部電圧を速やかに所望の電位とすることが可能となる。しかも、内部電圧が所望の電位から外れていない場合にはアクセスが行われないことから、リセット動作に要する時間が短縮される。これにより、正規のコマンドを速やかに発行することが可能となる。

本発明の原理を説明するためのブロック図である。 本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。 ロウアクセス信号ＲＲＡＳＢの波形図である。 パワーオンリセット信号ＰＯＮの波形図である。 内部電位検出回路１６４の回路図である。 内部電位検出回路１６４の真理値表である。 自動リフレッシュコマンド発生回路２００の回路図である。 半導体装置１００の動作を説明するためのタイミング図である。 内部電源生成回路１６２の一部を示す回路図である。 センス回路１２１の一部を示す回路図である。 内部電圧Ｖａｒｙが高すぎる場合の問題を説明するための波形図である。 変形例による自動リフレッシュコマンド発生回路２００ａの回路図である。 選択電圧ＶＰＰが高すぎる場合の問題を説明するための波形図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、外部から供給される外部電圧から生成され内部電源生成回路を介して内部回路へ供給される内部電圧が所望の範囲外にある状態で、リセット信号が変化したことを条件として、例えば、内部回路のうちで大きな電力を消費するメモリセルアレイに対するダミーアクセスを実行することを技術思想とする。これにより、半導体装置の内部で比較的大きな電力消費が発生することから、内部電圧を生成する内部電源生成回路の調整機能が働くことによって、内部電圧を速やかに所望の範囲内に安定させることが可能となる。これに対し、内部電圧が所望の範囲内にある状態では、前記条件が整わずリセット信号が変化してもダミーアクセスが行われないことから、外部から見た半導体装置のビジー期間を短縮することが可能となる。故に、ダミーアクセスとは、内部電源生成回路の調整機能を働かせるために、消費電力の大きな内部回路（メモリセルアレイ）をアクティブ動作させることを意味する。半導体装置にメモリセルアレイが搭載されず、即ち、内部回路のうちで大きな電力を消費する内部回路がメモリセルアレイ以外である「その他の回路」であるときには、前記その他の回路をダミーアクセスさせる、ことは言うまでもない。よって、この技術思想は、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）にも、適用できる。

図１は、本発明の原理を説明するためのブロック図である。

本発明は、内部電圧Ｖ２によって動作する内部回路１０を備える半導体装置である。内部回路１０には、例えば大きな電力を消費するメモリセルアレイ１２（第４の回路）と、メモリセルアレイ１２に対してアクセス動作を行うアクセス制御回路１４（第１の回路）とが含まれている。特に限定されるものではないが、メモリセルアレイ１２は複数のＤＲＡＭメモリセルを含むセルアレイである。内部電圧Ｖ２は、内部電源生成回路２０より供給される。内部電源生成回路２０は、電源端子２２を介して外部から供給される外部電圧Ｖ１を降圧又は昇圧することによって内部電圧Ｖ２を生成し、これを内部回路１０に供給する。

内部電圧Ｖ２は、内部電位検出回路２４にも供給される。内部電位検出回路２４は、内部電圧Ｖ２が所望の電位であるか否かを検出する回路であり、その検出結果は、ダミーアクセス制御回路（第３の回路）２６に供給される。ダミーアクセス制御回路２６には、コマンド端子３０を介して外部から供給されるリセット信号Ｒ１が供給される。

リセット信号Ｒ１は、リセットコマンド発生回路（第２の回路）２８にも供給される。リセットコマンド発生回路２８は、リセット信号Ｒ１の活性化に応答して、アクセス制御回路１４のリセットを実行する回路である。アクセス制御回路１４がリセットされると、アクセス制御回路１４を構成する各種論理回路が初期化され、不定状態が解消される。

さらに、ダミーアクセス制御回路２６は、リセット信号Ｒ１が供給された場合であって、且つ、内部電圧Ｖ２が所望の電位ではないと内部電位検出回路２４が判定した場合、アクセス制御回路１４がリセットされた後に、アクセス制御回路１４を起動する。上述の通り、アクセス制御回路１４はメモリセルアレイ１２に対してアクセス動作を行う回路であることから、ダミーアクセス制御回路２６によってアクセス制御回路１４が起動されると、アクセス制御回路１４はメモリセルアレイ１２に対してダミーアクセスを行う。

アクセス制御回路１４によってダミーアクセスが行われると、内部回路１０において比較的大きな電力消費が発生することから、内部電源生成回路２０の調整機能が働き、内部電圧Ｖ２を速やかに所望の範囲内に安定させることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。

図２に示すように、本実施形態による半導体装置１００は、複数のメモリセルＭＣからなるメモリセルアレイ１１０（内部回路）を備える。メモリセルアレイ１１０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、これらの交点にメモリセルＭＣが配置される。尚、図２には１本のワード線ＷＬと１本のビット線ＢＬの交点に配置された１個のメモリセルＭＣのみを図示している。

ワード線ＷＬの選択はロウデコーダ１２０により行われる。また、ビット線ＢＬはそれぞれセンス回路１２１内の対応するセンスアンプＳＡに接続されており、カラムデコーダ１２２によって選択されたセンスアンプＳＡがデータ入出力回路１２３に接続される。データ入出力回路１２３はデータ入出力端子ＤＱに接続されており、リード動作時においてはメモリセルアレイ１１０から読み出されたリードデータをデータ入出力端子ＤＱを介して外部に出力し、ライト動作時においては外部からデータ入出力端子ＤＱに入力されたライトデータをメモリセルアレイ１１０に供給する。少なくともロウデコーダ１２０及びセンス回路１２１を含む回路ブロックは、本発明におけるダミーアクセス制御回路を構成する。

ロウデコーダ１２０に供給されるロウアドレスは、マルチプレクサ１３０を介してロウアドレスコントロール回路１３１から供給される。また、ロウデコーダ１２０の動作は、ロウコントロール回路１３２によって制御される。ロウアドレスコントロール回路１３１は、アドレス端子ＡＤＤを介してアドレス入力回路１３３に入力されたアドレス（外部アドレス）のうち、ロウアドレスが供給される回路である。また、コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがアクティブコマンド（ＡＣＴコマンド）である場合、アクティブコマンド発生回路１４１はアクティブ命令ＩＡＣＴを活性化させ、これをロウコントロール回路１３２に供給する。アクティブ命令ＩＡＣＴはマルチプレクサ１３０にも供給され、アクティブ命令ＩＡＣＴが活性化するとマルチプレクサ１３０は入力ノードａを選択する。これにより、外部からアクティブコマンドとロウアドレスが入力されると、ロウデコーダ１２０は外部から入力されたロウアドレスが示すワード線ＷＬを活性化させる。ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅される。

一方、カラムデコーダ１２２に供給されるカラムアドレスは、カラムアドレスコントロール回路１３４から供給される。また、カラムデコーダ１２２の動作は、カラムコントロール回路１３５によって制御される。カラムアドレスコントロール回路１３４は、アドレス端子ＡＤＤを介してアドレス入力回路１３３に入力されたアドレス（外部アドレス）のうち、カラムアドレスが供給される回路である。また、コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがカラムコマンド（リードコマンド又はライトコマンド）である場合、カラムコマンド発生回路１４２はリード／ライト命令ＩＣＯＬを活性化させ、これをカラムコントロール回路１３５に供給する。これにより、外部からカラムコマンドとカラムアドレスが入力されると、カラムデコーダ１２２は外部から入力されたカラムアドレスが示すセンスアンプＳＡを選択する。その結果、リード動作時においては選択されたセンスアンプＳＡによって増幅されたリードデータがデータ入出力回路１２３に出力され、ライト動作時においてはデータ入出力回路１２３から供給されるライトデータによって、選択されたセンスアンプＳＡの情報が上書きされる。

コマンド端子ＣＭＤに入力されるコマンドには、アクティブコマンド及びカラムコマンドの他に、オートリフレッシュコマンドＲＥＦ、セルフリフレッシュエントリコマンドＳＲＥ、セルフリフレッシュイグジットコマンドＳＲＸ及びリセットコマンドＲＥＳＥＴが存在する。

オートリフレッシュコマンドＲＥＦが発行された場合、リフレッシュコマンド発生回路１４３はリフレッシュ命令ＩＲＥＦを活性化させる。リフレッシュ命令ＩＲＥＦが活性化すると、リフレッシュアドレスカウンタ１５０のカウント値が更新（インクリメント又はデクリメント）され、カウント値であるリフレッシュアドレスＲＥＦＡがマルチプレクサ１３０の入力ノードｂに供給される。より正確には、カウンティングする前のリフレッシュアドレスカウンタ１５０の情報がリフレッシュ命令ＩＲＥＦに対応してマルチプレクサ１３０に供給され、その後リフレッシュアドレスカウンタ１５０がリフレッシュ命令ＩＲＥＦに対応してカウンティングされる。上述したリフレッシュ命令ＩＲＥＦはマルチプレクサ１３０にも供給されており、リフレッシュ命令ＩＲＥＦが活性化している場合、マルチプレクサ１３０は入力ノードｂを選択する。以上により、オートリフレッシュコマンドＲＥＦが発行されると、リフレッシュアドレスカウンタ１５０より出力されるリフレッシュアドレスＲＥＦＡがロウデコーダ１２０に供給され、リフレッシュアドレスＲＥＦＡが示すワード線ＷＬが活性化される。上述の通り、ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅されることから、これらメモリセルがリフレッシュされる。リフレッシュ命令ＩＲＥＦは、ロウコントロール回路１３２にも供給され、ロウデコーダ１２０を活性化する。

また、セルフリフレッシュエントリコマンドＳＲＥが発行されると、セルフリフレッシュコマンド発生回路１４４が活性化される。セルフリフレッシュコマンド発生回路１４４が活性化するとオシレータ１４５の動作が開始され、オシレータ１４５より外部とは非同期な所定の周期で供給される信号ＯＳＣに同期してセルフリフレッシュ信号ＳＲ（セルフリフレッシュ要求信号）を活性化させる。セルフリフレッシュ信号ＳＲはリフレッシュコマンド発生回路１４３に供給され、これによりオートリフレッシュコマンドＲＥＦが発行された場合と同様にしてリフレッシュ動作が行われる。そして、セルフリフレッシュイグジットコマンドＳＲＸが発行されると、セルフリフレッシュコマンド発生回路１４４が非活性化され、オシレータ１４５の動作が停止される。

さらに、リセットコマンドＲＥＳＥＴが発行されると、リセットコマンド発生回路１４６（第２の回路）はリセット信号ＲＳＴを活性化させる。リセット信号ＲＳＴは各種回路ブロックに供給され、これら回路ブロックを初期化する。また、リセット信号ＲＳＴは、自動リフレッシュコマンド発生回路２００にも供給される。

自動リフレッシュコマンド発生回路２００（第３の回路）は、図１に示したダミーアクセス制御回路２６に相当する回路ブロックであり、ダミーのオートリフレッシュコマンドＲＥＦ（ダミーアクセス信号）をリフレッシュコマンド発生回路１４３（第１の回路）に供給する回路である。したがって、自動リフレッシュコマンド発生回路２００によってオートリフレッシュコマンドＲＥＦが生成されると、リフレッシュコマンド発生回路１４３はリフレッシュ命令ＩＲＥＦを活性化させる。したがって、外部からオートリフレッシュコマンドＲＥＦが発行された場合と同じ動作が行われることになる。自動リフレッシュコマンド発生回路２００の回路構成については後述する。リフレッシュコマンド発生回路１４３は、第１の回路の一例であり、第１の回路の一部である。

図２に示すように、自動リフレッシュコマンド発生回路２００には、リセット信号ＲＳＴの他に、ロウアクセス信号ＲＲＡＳＢ、パワーオンリセット信号ＰＯＮ及び電位検出信号Ｖｄｅｔｅｃｔが供給されている。

ロウアクセス信号ＲＲＡＳＢは、ロウコントロール回路１３２によって生成される信号であり、図３に示すように、アクティブ命令ＩＡＣＴがハイレベルに活性化したことに応答してローレベルに変化し、プリチャージ命令ＩＰＲＥがハイレベルに活性化したことに応答してハイレベルに戻る。プリチャージ命令ＩＰＲＥとは、外部からプリチャージコマンドが発行された場合に活性化する内部信号である。また、ロウアクセス信号ＲＲＡＳＢは、リフレッシュ命令ＩＲＥＦがハイレベルに活性化した場合もローレベルに変化し、一定時間が経過すると半導体装置１００の内部で自動生成される擬似プリチャージ命令ＳＩＰＲＥ(不図示)によってハイレベルに戻る。したがって、ロウアクセス信号ＲＲＡＳＢがハイレベルである期間は、ロウアクセスが行われていない期間である。

パワーオンリセット信号ＰＯＮは、パワーオンリセット回路１６１によって生成される信号であり、図４に示すように、外部電圧ＶＤＤが投入されるとこれに連動してパワーオンリセット信号ＰＯＮが上昇する。外部電圧ＶＤＤが所定値ＶＤＤａに達するとパワーオンリセット信号ＰＯＮがローレベルに変化する。外部電圧ＶＤＤは、図２に示す電源端子ＶＤＤＴを介して外部から供給される電源電圧である。したがって、パワーオンリセット信号は、電源投入直後においてワンショットのパルスを発生し、その後はローレベルを維持する。パワーオンリセット信号ＰＯＮは、外部電圧ＶＤＤの供給が途絶え、その後再供給されない限り、ワンショットのパルスを生成しない。パワーオンリセット信号ＰＯＮは、自動リフレッシュコマンド発生回路２００だけでなく、リセット信号ＲＳＴと同様に各種回路ブロックに供給され、これら回路ブロックを初期化する。換言すれば、パワーオンリセット信号ＰＯＮは電源投入に応答して内部で自動生成されるリセット信号であり、リセット信号ＲＳＴは外部からの指示に基づいて生成されるリセット信号である。

外部電圧ＶＤＤは、内部電源生成回路１６２及び基準電位生成回路１６３にも供給される。内部電源生成回路１６２は、外部電圧ＶＤＤを降圧することによって内部電圧Ｖａｒｙを生成する回路であり、生成された内部電圧Ｖａｒｙはセンス回路１２１に供給され、センスアンプＳＡを介してメモリセルアレイ１１０内のビット線に供給される。

内部電圧Ｖａｒｙは、内部電位検出回路１６４にも供給される。内部電位検出回路１６４は内部電圧Ｖａｒｙのレベルを監視し、これが所望の範囲内にあるか或いは所望の範囲外であるのかを検出する。かかる検出は、基準電位生成回路１６３より供給される２つの基準電位ＶｒａｙＲｅｆ１、ＶａｒｙＲｅｆ２を参照して行う。基準電位ＶｒａｙＲｅｆ１は内部電圧Ｖａｒｙの上限を示す電位であり、基準電位ＶｒａｙＲｅｆ２は内部電圧Ｖａｒｙの下限を示す電位である。

図５は内部電位検出回路１６４の回路図であり、図６は内部電位検出回路１６４の真理値表である。

図５に示すように、内部電位検出回路１６４は、２つのコンパレータ１６４ａ，１６４ｂと、これらコンパレータの出力Ｓ１，Ｓ２を受けるＮＡＮＤゲート回路１６４ｃによって構成されている。コンパレータ１６４ａの非反転入力ノード（＋）には基準電位ＶａｒｙＲｅｆ１が入力され、反転入力ノード（−）には内部電圧Ｖａｒｙが入力されている。これにより、図６の真理値表に示すとおり、内部電圧Ｖａｒｙが基準電位ＶａｒｙＲｅｆ１よりも高くなった場合に、その出力Ｓ１がローレベルとなる。一方、コンパレータ１６４ｂの非反転入力ノード（＋）には内部電圧Ｖａｒｙが入力され、反転入力ノード（−）には基準電位ＶａｒｙＲｅｆ２が入力されている。これにより、図６の真理値表に示すとおり、内部電圧Ｖａｒｙが基準電位ＶａｒｙＲｅｆ２よりも低くなった場合に、その出力Ｓ２がローレベルとなる。

これにより、内部電位検出回路１６４の出力である電位検出信号Ｖｄｅｔｅｃｔは、内部電圧Ｖａｒｙが基準電位ＶｒａｙＲｅｆ１〜ＶａｒｙＲｅｆ２の範囲内にある場合にはローレベルとなり、内部電圧Ｖａｒｙが基準電位ＶｒａｙＲｅｆ１〜ＶａｒｙＲｅｆ２の範囲外にある場合にはハイレベルとなる。

図７は、自動リフレッシュコマンド発生回路２００の回路図である。

図７に示すように自動リフレッシュコマンド発生回路２００は、セットリセット回路２１０と、カウンタ回路２２０を備える。セットリセット回路２１０は、２つのＮＡＮＤゲート回路２１１，２１２が循環接続された構成を有している。２つのＮＡＮＤゲート回路２１１，２１２は、狭義のセットリセット回路である。リセット側のＮＡＮＤゲート回路２１１の入力ノードＲには、インバータ２１３によって反転されたパワーオンリセット信号ＰＯＮとカウンタ回路２２０の出力Ｎ４が供給される。また、セット側のＮＡＮＤゲート回路２１２の入力ノードＳには、リセット信号ＲＳＴ及び電位検出信号Ｖｄｅｔｅｃｔを受けるＮＡＮＤゲート回路２１４の出力Ｎ３が供給される。

ＮＡＮＤゲート回路２１２，２１４の出力Ｎ２，Ｎ３はＡＮＤゲート回路２３０に供給され、その出力Ｎ５は、ロウアクセス信号ＲＲＡＳＢとともにＡＮＤゲート回路２４０に供給される。ＡＮＤゲート回路２４０の出力は、リフレッシュコマンドＲＥＦとして用いられ、図２に示すリフレッシュコマンド発生回路１４３に供給される。リフレッシュコマンドＲＥＦは、さらにカウンタ回路２２０にもフィードバックされ、その発生回数がカウントされる。カウンタ回路２２０は、パワーオンリセット信号ＰＯＮ及びリセット信号ＲＳＴによってリセットされ、その出力Ｎ４をハイレベルとする。そして、リフレッシュコマンドＲＥＦの発生回数が予め定められた回数に達すると、出力Ｎ４をローレベルに変化させる。

以上が本実施形態による半導体装置１００の全体構成である。次に、本実施形態による半導体装置１００の動作について説明する。

図８は、本実施形態による半導体装置１００の動作を説明するためのタイミング図である。

図８に示すように、電源投入に応答してパワーオンリセット信号ＰＯＮが活性化すると（時刻ｔ１）、図７に示したセットリセット回路２１０がリセットされるため、出力Ｎ１はハイレベル、出力Ｎ２はローレベルとなる。その後、外部からリセットコマンドが発行されたことに応答してリセット信号ＲＳＴが活性化する（時刻ｔ２）。図８に示す例では、リセット信号ＲＳＴの活性化時点において電位検出信号Ｖｄｅｔｅｃｔがハイレベル、つまり、内部電圧Ｖａｒｙが基準電位ＶｒａｙＲｅｆ１〜ＶａｒｙＲｅｆ２の範囲外にあるため、ＮＡＮＤゲート回路２１４の出力Ｎ３がローレベルに変化する。これにより、セットリセット回路２１０がセットされ、出力Ｎ１はローレベル、出力Ｎ２はハイレベルに変化する。

これにより、リセット信号ＲＳＴ及び電位検出信号Ｖｄｅｔｅｃｔの少なくとも一方がローレベルに戻ると、ＡＮＤゲート回路２３０の出力Ｎ５はハイレベルとなる。この時点ではロウアクセスが行われておらず、ロウアクセス信号ＲＲＡＳＢがハイレベルであることから、よって出力Ｎ５がハイレベルになるとＡＮＤゲート回路２４０の出力であるリフレッシュコマンドＲＥＦが活性化する（時刻ｔ３）。これにより、外部からオートリフレッシュコマンドが発行された場合と同様の動作が起動され、図３を用いて説明したように、ロウアクセス信号ＲＲＡＳＢがローレベルに変化し、メモリセルアレイ１１０がアクティブとなる。最も多くの電流を消費するセンス回路１２１も動作する。

そして、ロウコントロール回路１３２が有する周知のアクティブタイムアウト機能（擬似プリチャージ命令ＳＩＰＲＥの生成）によってメモリセルアレイ１１０のアクティブから一定期間が経過すると、ロウアクセス信号ＲＲＡＳＢが再びハイレベルとなることから、これに応答して再びリフレッシュコマンドＲＥＦが活性化する（時刻ｔ４）。このような動作が繰り返され、その実行回数がカウンタ回路２２０に予め設定された回数に達すると、カウンタ回路２２０の出力Ｎ４がローレベルに変化し、セットリセット回路２１０がリセットされる。図８に示す例では、カウンタ回路２２０に予め設定された回数が３回であり、時刻ｔ５にて３回目のリフレッシュコマンドＲＥＦが発行されると、セットリセット回路２１０がリセットされている。

セットリセット回路２１０がリセットされると、出力Ｎ２がローレベルとなることから、ＡＮＤゲート回路２３０の出力Ｎ５もローレベルに固定され、リフレッシュコマンドＲＥＦの自動生成は行われなくなる。

このように、本実施形態では、リセット信号ＲＳＴの活性化時点において電位検出信号Ｖｄｅｔｅｃｔがハイレベルであると、リフレッシュコマンドＲＥＦが複数回に亘って自動生成される。これにより、外部からオートリフレッシュコマンドが複数回発行された場合と同じ動作が自動的に行われることから、内部電源生成回路１６２に負荷が加わり、その調整機能によって内部電圧Ｖａｒｙのレベルが所望の範囲、つまり基準電位ＶｒａｙＲｅｆ１〜ＶａｒｙＲｅｆ２の範囲内に速やかに収束する。

より具体的に説明すると、図９に示すように、内部電源生成回路１６２には外部電圧ＶＤＤから内部電圧Ｖａｒｙを供給するドライバトランジスタＭ０と、ドライバトランジスタＭ０のオン／オフを制御するコンパレータ１６２ａが含まれており、内部電圧Ｖａｒｙが供給される電源配線１６２ｂのレベルが基準値ＶａｒｙＲよりも低下すると、コンパレータ１６２ａはドライバトランジスタＭ０をオンさせる。これによって電源配線１６２ｂのレベルが基準値ＶａｒｙＲに達すると、コンパレータ１６２ａはドライバトランジスタＭ０をオフさせる。

つまり、内部電源生成回路１６２は、電源配線１６２ｂに供給される内部電圧Ｖａｒｙのレベルを上昇させる機能を有している一方、低下させる機能は有していない。したがって、内部電圧Ｖａｒｙのレベルが所望の範囲外にある場合において、これを基準電位ＶｒａｙＲｅｆ１〜ＶａｒｙＲｅｆ２の範囲内に収束させるためには、メモリセルアレイ１１０によって電力を消費させることが有効であり、これを実現するために本実施形態ではダミーのリフレッシュ動作を行っているのである。

リフレッシュ動作を行うと、センス回路１２１内の多数のセンスアンプが活性化されるため、比較的大きな電流が流れ、内部電圧Ｖａｒｙのレベルが低下する。これによりドライバトランジスタＭ０がオンすることから、内部電圧Ｖａｒｙが基準電位ＶｒａｙＲｅｆ２よりも低い場合であっても、内部電圧Ｖａｒｙは速やかに基準電位ＶｒａｙＲｅｆ２以上に高められる。一方、リフレッシュ動作前において内部電圧Ｖａｒｙが基準電位ＶｒａｙＲｅｆ１よりも高ければ、内部電圧Ｖａｒｙのレベル低下（電力消費）により、内部電圧Ｖａｒｙは速やかに基準電位ＶｒａｙＲｅｆ１以下に低下させられる。

このように、本実施形態では、内部電圧Ｖａｒｙのレベルが低すぎる場合も高すぎる場合も、ダミーのリフレッシュ動作を行うことによって、内部電圧Ｖａｒｙのレベルを所望の範囲内に速やかに収束させることができる。

図１０は、センス回路１２１の一部を示す回路図である。

図１０に示すように、センス回路１２１に含まれるセンスアンプＳＡは、インバータが循環接続されたフリップフロップ構成を有しており、一対の入出力ノードｃ１，ｃ２がそれぞれビット線対ＢＴ，ＢＮの一方及び他方に接続されている。センスアンプＳＡの高位側電源ノードｄ１は高位側電源配線ＳＡＰに接続され、低位側電源ノードｄ２は低位側電源配線ＳＡＮに接続されている。これら高位側電源配線ＳＡＰ及び低位側電源配線ＳＡＮには、センスアンプＳＡの活性化時においてそれぞれ内部電圧Ｖａｒｙ及びＶＳＳが与えられる。一方、イコライズ信号ＳＡＥＱがハイレベルとなるセンスアンプＳＡの非活性化時においては、イコライズ回路ＥＱによって高位側電源配線ＳＡＰ及び低位側電源配線ＳＡＮがいずれも中間電位ＶＢＬＰにイコライズされる。中間電位ＶＢＬＰは、内部電圧ＶａｒｙとＶＳＳとの中間の電位である。

センスアンプＳＡの入出力ノードｃ１，ｃ２は、カラム選択信号ＹＳＷ０が活性化するとカラムスイッチＹＳを介してデータラインＤＴ，ＤＮに接続される。したがって、ライト動作時においてセンスアンプＳＡにライトデータとは逆のデータがラッチされている場合、データラインＤＴ，ＤＮを駆動するドライバによって、センスアンプＳＡを強制的に反転させなければならない。例えば、トランジスタＭ１２，Ｍ１３がオンし、ビット線ＢＴにハイレベル、ビット線ＢＮにローレベルを書き込むケースを想定すると、カラム選択信号ＹＳＷ０が活性化する直前においてセンスアンプＳＡ内のトランジスタＭ１０，Ｍ１１がオンしており、これによりＢＴ＝Ｌ，ＢＮ＝Ｈがラッチされていた場合、トランジスタＭ１３によってビット線ＢＮをローレベルに駆動しなければならないが、内部電圧Ｖａｒｙが高すぎる場合、センスアンプＳＡに含まれるトランジスタＭ１０による駆動能力が設計値よりも強くなる結果、センスアンプＳＡが反転しないおそれが生じる。

図１１はこれを説明するための波形図であり、内部電圧Ｖａｒｙが適性範囲であれば破線で示すようにビット線ＢＴ，ＢＮのレベルを反転させることができるが、内部電圧Ｖａｒｙが高すぎる場合、実線で示すようにビット線ＢＴ，ＢＮのレベルを反転させることができなくなってしまう。

このような問題は、既に説明したように、ダミーのリフレッシュ動作を実行することによって電力消費させ、これによって内部電圧Ｖａｒｙのレベルを適性レベルまで低下させることで解消される。

図１２は、変形例による自動リフレッシュコマンド発生回路２００ａの回路図である。

図１２に示す自動リフレッシュコマンド発生回路２００ａは、電位検出信号Ｖｄｅｔｅｃｔがセットリセット回路２１０ではなく、ＡＮＤゲート回路２４０ａに入力されている点において、図７に示した自動リフレッシュコマンド発生回路２００と相違している。これに伴い、ＮＡＮＤゲート回路２１４がインバータ２１４ａに置き換えられ、２入力のＡＮＤゲート回路２４０が３入力のＡＮＤゲート回路２４０ａに置き換えられている。その他の点については図７に示した自動リフレッシュコマンド発生回路２００と同じであることから、同一の要素については同一の符号を付し、重複する説明は省略する。

本例による自動リフレッシュコマンド発生回路２００ａを用いた場合も、上記実施形態とほぼ同じ動作を実現することができる。

以上、電位検出信号Ｖｄｅｔｅｃｔの検出対象を内部電圧Ｖａｒｙとした場合を例に説明したが、本発明において、電位検出信号Ｖｄｅｔｅｃｔの検出対象がこれに限定されるものではない。例えば、消費電力の大きなロウデコーダ１２０によって駆動されるワード線ＷＬの選択電圧ＶＰＰを検出対象としても構わない。この場合、図１３に示すように、選択電圧ＶＰＰが適性範囲であれば破線で示すように時刻ｔ１１でワード線がリセットされるため、センスアンプＳＡによって増幅されたビット線ＢＴ，ＢＮのレベルがメモリセルに書き込まれる。これに対し、選択電圧ＶＰＰが高すぎる場合、実線で示すようにワード線がリセットされる時間が時刻ｔ１２までずれ込むため、メモリセルのセルトランジスタＣＴ（図１０参照）が完全にオフする前にプリチャージ動作が開始されるおそれが生じる。この場合には、メモリセルに正しいレベルを書き込むことができなくなってしまう。このような問題についても、既に説明したダミーアクセスを行うことにより、選択電圧ＶＰＰのレベルを適性レベルまで低下させることで解消される。また、消費電力の大きな図１０に開示されるイコライズ信号ＳＡＥＱの生成回路に内部電源を供給する電源を検出対照としても良い。更に、これらの少なくとも組み合わせを用いても良い。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本願の技術思想は、ダミーアクセスである限りダミーのリフレッシュ動作に限られず、ダミーのリード動作やダミーのライト動作のように、負荷回路をＡＣ的に動作させる各種の動作に置き換えることが可能である。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 内部回路
１２ メモリセルアレイ
１４ アクセス制御回路
２０ 内部電源生成回路
２２ 電源端子
２４ 内部電位検出回路
２６ ダミーアクセス制御回路
２８ リセットコマンド発生回路
３０ コマンド端子
１００ 半導体装置
１１０ メモリセルアレイ
１２０ ロウデコーダ
１２１ センス回路
１２２ カラムデコーダ
１２３ データ入出力回路
１３０ マルチプレクサ
１３１ ロウアドレスコントロール回路
１３２ ロウコントロール回路
１３３ アドレス入力回路
１３４ カラムアドレスコントロール回路
１３５ カラムコントロール回路
１４０ コマンド入力回路
１４１ アクティブコマンド発生回路
１４２ カラムコマンド発生回路
１４３ リフレッシュコマンド発生回路
１４４ セルフリフレッシュコマンド発生回路
１４５ オシレータ
１４６ リセットコマンド発生回路
１５０ リフレッシュアドレスカウンタ
１６１ パワーオンリセット回路
１６２ 内部電源生成回路
１６３ 基準電位生成回路
１６４ 内部電位検出回路
２００ 自動リフレッシュコマンド発生回路
２１０ セットリセット回路
２２０ カウンタ回路

Claims (17)

1. 第１の回路を含む内部回路と、
   外部電源端子から供給される外部電圧から内部電圧を生成し、前記内部回路に前記内部電圧を供給する内部電源生成回路と、
   前記内部電圧が所望の電位であるか否かを検出する内部電位検出回路と、
   外部から供給されるリセット信号によって、前記第１の回路のリセットを実行する第２の回路と、
   前記リセット信号が供給され、且つ前記内部電圧が前記所望の電位ではないと前記内部電位検出回路が判定した場合、前記第１の回路のリセット後に前記第１の回路を起動する第３の回路と、を有する半導体装置。
2. 前記内部回路は、前記第１の回路によって動作が制御され、
   前記内部回路は、前記第１の回路の消費電力よりも消費電力が大きな第４の回路を含む、請求項１に記載の半導体装置。
3. 前記第３の回路は、更に、一回の前記リセット信号に対応して複数回前記第１の回路を起動させるカウンタ回路を含む、請求項１又は２に記載の半導体装置。
4. 前記カウンタ回路は、前記一回のリセット信号に対応して前記第１の回路を起動した回数をカウントし、
   前記第３の回路は、前記カウンタ回路が所定回数カウントするまで前記第１の回路を繰り返し起動する、請求項３に記載の半導体装置。
5. 更に、外部から前記内部電源生成回路へ供給される外部電源電圧の投入を検知するパワーオンリセット回路を備え、
   前記第３の回路は、更に、セット端子及びリセット端子を有するセットリセット回路を含み、
   前記セット端子に前記リセット信号が接続され、前記リセット端子に前記パワーオンリセット回路の出力信号が供給される、請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記内部回路は、前記第１の回路によって動作が制御され、前記第１の回路よりも消費電力が大きなメモリセルアレイを含み、
   前記第１の回路は、前記メモリセルアレイへのアクセスを行うアクセス制御回路を含む、請求項３乃至５のいずれか一項に記載の半導体装置。
7. 前記アクセス制御回路は、前記メモリセルアレイに含まれるワード線を選択するロウデコーダを含み、
   前記第３の回路は、少なくとも前記ロウデコーダを起動する、請求項６に記載の半導体装置。
8. 前記アクセス制御回路は、前記メモリセルアレイに含まれるビット線を駆動するセンス回路をさらに含み、
   前記第３の回路は、少なくとも前記ロウデコーダ及び前記センス回路を起動することによって、前記メモリセルアレイに含まれるメモリセルをリフレッシュする、請求項７に記載の半導体装置。
9. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイに対してアクセス動作を行うアクセス制御回路と、
   外部電源端子から供給される外部電圧から内部電圧を生成し、前記メモリセルアレイに前記内部電圧を供給する内部電源生成回路と、
   前記メモリセルアレイに供給される前記内部電圧が所望の範囲外にあり、且つ外部から供給される第１のリセット信号が変化したことに応答して、前記アクセス制御回路を活性化させることにより前記メモリセルアレイをアクセスさせるダミーアクセス制御回路と、を備えることを特徴とする半導体装置。
10. 前記ダミーアクセス制御回路は、前記アクセス制御回路にリフレッシュ信号を供給することにより、前記メモリセルアレイに含まれるメモリセルをリフレッシュさせる、ことを特徴とする請求項９に記載の半導体装置。
11. 前記ダミーアクセス制御回路は、前記アクセス制御回路に前記リフレッシュ信号を複数回供給する、ことを特徴とする請求項１０に記載の半導体装置。
12. 前記ダミーアクセス制御回路は、該半導体装置の内部で自動生成される第２のリセット信号の変化に応答して初期化され、前記第１のリセット信号の変化に応答して起動される、ことを特徴とする請求項１１に記載の半導体装置。
13. 更に、外部から供給される外部電源電圧の投入を検知するパワーオンリセット回路を備え、
    前記パワーオンリセット回路は、前記第２のリセット信号を生成する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記ダミーアクセス制御回路は、
    前記第２のリセット信号が活性化したことに応答してリセットされ、且つ、
    前記内部電圧が所望の範囲外にあり、且つ前記第１のリセット信号が活性化したことに応答してセットされる、ことを特徴とする請求項１２または１３に記載の半導体装置。
15. 前記アクセス制御回路は、前記第１のリセット信号に応答してリセットされた後、前記ダミーアクセス制御回路を介してセットされる、ことを特徴とする請求項９乃至１４のいずれか一項に記載の半導体装置。
16. 外部から供給される外部電圧から内部電圧を生成し、メモリセルアレイに供給する工程と、
    前記内部電圧が所望の電位でなく、且つ外部からリセット信号が供給されたことに応答して、アクセス信号を活性化させる工程と、
    前記アクセス信号に応答して前記メモリセルアレイをアクセスする工程と、を備えることを特徴とする半導体装置の制御方法。
17. 前記アクセス信号を活性化させる前であり、前記リセット信号に対応して前記メモリセルアレイをアクセス制御するアクセス制御回路をリセットする工程を、さらに備える、ことを特徴とする請求項１６に記載の半導体装置の制御方法。

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