TWI509621B

TWI509621B - Nonvolatile semiconductor memory device

Info

Publication number: TWI509621B
Application number: TW102119983A
Authority: TW
Inventors: Takashi Maeda
Original assignee: Toshiba Kk
Priority date: 2012-06-18
Filing date: 2013-06-05
Publication date: 2015-11-21
Also published as: US8917552B2; TW201413724A; JP2014002810A; US20130336056A1

Description

非揮發性半導體記憶裝置

本說明書所揭示之實施形態係關於可電性改寫資料之非揮發性半導體記憶裝置。

因細微化技術已接近極限，為提高NAND型快閃記憶體等非揮發性半導體記憶裝置等之位元密度，期待實現記憶單元之積層化。作為一例，業界已提出一種以縱型電晶體構成記憶電晶體之積層型NAND型快閃記憶體。積層型NAND型快閃記憶體具有包含沿積層方向串聯連接之複數個記憶電晶體之記憶體串、及設置於該記憶體串之兩端之選擇電晶體。

然而，先前，因對選擇電晶體之閾值電壓之調整並不充分，致使其閾值電壓之分佈範圍較大。由此，導致無法有效地控制選擇電晶體之動作。

本發明之目的在於提供一種可調整選擇電晶體之閾值電壓之非揮發性半導體記憶裝置。

一態樣之非揮發性半導體記憶裝置具有記憶體串、複數個汲極側選擇電晶體、複數條位元線、汲極側選擇閘極線、及控制電路。記憶體串係串聯連接可電性改寫之複數個記憶電晶體而成。複數個汲極側選擇電晶體構成為一端分別連接於複數個記憶體串之各第1端部側且可藉由寫入動作調整閾值電壓。複數條位元線與複數個記憶體串對應而相互平行地配置，並分別連接於複數個汲極側選擇電晶體之各另一端。汲極側選擇閘極線共通連接複數個汲極側選擇電晶體之閘極。控制電路藉由對複數條位元線及汲極側選擇閘極線施加特定之電壓，而對汲極側選擇電晶體執行寫入動作。控制電路在寫入動作時將複數條位元線設定成選擇位元線之兩側為非選擇位元線。控制電路於對選擇位元線所包含之寫入位元線施加第1電壓且對選擇位元線所包含之禁止寫入位元線施加較第1電壓更高之第2電壓後，對非選擇位元線施加較第2電壓更高之第3電壓。藉此，控制電路一邊提高禁止寫入位元線之電壓，一邊將寫入位元線保持在第1電壓。接著，控制電路對汲極側選擇閘極線施加汲極側選擇電晶體之寫入動作所需之第4電壓。

根據本發明之實施形態，可提供一種可調整選擇電晶體之閾值電壓之非揮發性半導體記憶裝置。

11‧‧‧記憶體陣列

12‧‧‧列解碼器

13‧‧‧感測電路

14‧‧‧行解碼器

15‧‧‧控制電路

20‧‧‧基板

30‧‧‧背閘極層

31‧‧‧背閘極導電層

32‧‧‧背閘極絕緣層

33‧‧‧背閘極半導體層

40‧‧‧記憶體層

41a‧‧‧字元線導電層

41b‧‧‧字元線導電層

41c‧‧‧字元線導電層

41d‧‧‧字元線導電層

43‧‧‧記憶體閘極絕緣層

44‧‧‧記憶體柱狀半導體層

50‧‧‧選擇電晶體層

51a‧‧‧源極側導電層

51b‧‧‧汲極側導電層

53a‧‧‧源極側閘極絕緣層

53b‧‧‧汲極側閘極絕緣層

54a‧‧‧源極側柱狀半導體層

54b‧‧‧汲極側柱狀半導體層

60‧‧‧配線層

61‧‧‧源極線層

62‧‧‧位元線層

63‧‧‧栓塞層

70‧‧‧降壓電路

71‧‧‧pMOS電晶體

72‧‧‧電阻

73‧‧‧電阻

74‧‧‧比較器

121‧‧‧傳送電路

122‧‧‧源極線控制電路

130‧‧‧感測模組

131‧‧‧感測放大器

132‧‧‧位元線選擇電路

133‧‧‧下拉電路

134‧‧‧非選擇位元線偏壓電路

135‧‧‧閂鎖器

136‧‧‧重設電路

151‧‧‧電壓產生電路

152‧‧‧位址解碼器

153‧‧‧電壓驅動電路

BG‧‧‧背閘極線

BIASO‧‧‧信號

BL(1)‧‧‧位元線

BL(2)‧‧‧位元線

BL(3)‧‧‧位元線

BL(4)‧‧‧位元線

BLBIAS‧‧‧信號

BLCE‧‧‧信號

BLCO‧‧‧信號

BLX‧‧‧信號

BTr‧‧‧背閘極電晶體

CAP‧‧‧電容器

COM‧‧‧節點

DDMTr‧‧‧汲極側虛設電晶體

DDWL‧‧‧汲極側虛設字元線

HLL‧‧‧信號

INV‧‧‧節點

MB‧‧‧區塊

MS‧‧‧記憶體串

MTr1‧‧‧記憶電晶體

MTr2‧‧‧記憶電晶體

MTr3‧‧‧記憶電晶體

MTr4‧‧‧記憶電晶體

MTr5‧‧‧記憶電晶體

MTr6‧‧‧記憶電晶體

MTr7‧‧‧記憶電晶體

MTr8‧‧‧記憶電晶體

MU‧‧‧記憶體單元

N_VDD‧‧‧電源節點

N_VSS‧‧‧接地端子

N1‧‧‧節點

N2‧‧‧節點

P1‧‧‧路徑

P2‧‧‧路徑

P3‧‧‧路徑

RST_NCO‧‧‧信號

RST_PCO‧‧‧重設信號

SDMTr‧‧‧源極側虛設電晶體

SDTr‧‧‧汲極側選擇電晶體

SDWL‧‧‧源極側虛設字元線

SGD‧‧‧汲極側選擇閘極線

SGS‧‧‧源極側選擇閘極線

SL‧‧‧源極線

SSTr‧‧‧源極側選擇電晶體

ST2a‧‧‧閾值電壓分佈

STBn‧‧‧選通信號

Vblc‧‧‧電壓

Vdd‧‧‧電源電壓

Vddh‧‧‧電壓

Vexth‧‧‧外部電壓

VH‧‧‧驗證位準

VH'‧‧‧驗證位準

VHH‧‧‧電壓

VL‧‧‧驗證位準

Vpass‧‧‧通過電壓

Vpgm‧‧‧寫入電壓

Vref‧‧‧參考電壓

VS‧‧‧驗證位準

VS'‧‧‧驗證位準

Vsg‧‧‧電壓

Vss‧‧‧接地電壓

VU‧‧‧驗證位準

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

WL4‧‧‧字元線

WL5‧‧‧字元線

WL6‧‧‧字元線

WL7‧‧‧字元線

WL8‧‧‧字元線

XXL‧‧‧信號

圖1係第1實施形態之非揮發性半導體記憶裝置的方塊圖。

圖2係第1實施形態之區塊MB的立體圖。

圖3係第1實施形態之區塊MB的剖面圖。

圖4係顯示第1實施形態之感測模組130的電路圖。

圖5係顯示第1實施形態之對汲極側選擇電晶體SDTr進行寫入動作的概略圖。

圖6係顯示第1實施形態之對汲極側選擇電晶體SDTr進行寫入動作的概略圖。

圖7係顯示第1實施形態之對汲極側選擇電晶體SDTr進行寫入動作時之各種信號的時序圖。

圖8係顯示第2實施形態之記憶體陣列11之構成及對汲極側選擇電晶體進行寫入動作之概略的圖。

圖9係顯示第2實施形態之對汲極側選擇電晶體SDTr進行寫入動作時之各種信號的時序圖。

圖10係顯示第3實施形態之對汲極側選擇電晶體SDTr進行寫入動作的流程圖。

圖11係顯示第3實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。

圖12係顯示第3實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。

圖13係顯示第4實施形態之對汲極側選擇電晶體SDTr進行寫入動作的流程圖。

圖14係顯示第4實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。

圖15係顯示第4實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。

圖16係顯示第5實施形態之減壓電路70的電路圖。

圖17係顯示第6實施形態之預備寫入動作的概略圖。

圖18係顯示第7實施形態之對汲極側選擇電晶體SDTr進行寫入動作時之各種信號的時序圖。

以下，參照圖式，對非揮發性半導體記憶裝置之實施形態進行說明。

[第1實施形態]

[概略構成]

首先，參照圖1，對第1實施形態之非揮發半導體記憶裝置之構成進行說明。圖1係顯示第1實施形態之非揮發性半導體記憶裝置的方塊圖。

如圖1所示，第1實施形態之非揮發性半導體記憶裝置具備記憶資料之記憶體陣列11、控制該記憶體陣列11之字元線WL等之列解碼器12、感測記憶體陣列11之位元線BL而讀出資料之感測電路13、控制位元線BL之行解碼器14、及控制該等各部之控制電路15。

如圖1所示，記憶體陣列11具有沿與基板平行之行方向排列之複數個區塊MB。各區塊MB成為一併刪除資料之單位。各區塊MB由沿與基板平行之列方向排列之複數個記憶體單元MU構成。沿行方向排列之複數個記憶體單元MU之各一端連接於共用之位元線BL。沿行方向及列方向排列之複數個記憶體單元MU之各另一端連接於共用於記憶體陣列11中之源極線SL。

記憶體單元MU具有記憶體串MS、連接於其兩端之源極側選擇電晶體SSTr、及汲極側選擇電晶體SDTr。

如圖1所示，記憶體串MS係由串聯連接之記憶電晶體MTr1~MTr8、及背閘極電晶體BTr構成。背閘極電晶體BTr連接於記憶電晶體MTr4與記憶電晶體MTr5之間。另，記憶體串MS亦可具有8個以上之記憶電晶體。

記憶電晶體MTr1~MTr8藉由於其電荷蓄積層蓄積電荷而變更閾值電壓並保持資料。背閘極電晶體BTr至少於選定記憶體串MS為動作對象之情形時為導通狀態。

在區塊MB內，沿列方向排列之複數個記憶電晶體MTri(i=1~8)之閘極共通地連接有字元線MLi(i=1~8)。且，在區塊MB內，沿列方向排列之複數個背閘極電晶體BTr之閘極共通地連接有背閘極線BG。

源極側選擇電晶體SSTr設置於記憶電晶體MTr1之源極與源極線SL之間。源極側選擇電晶體SSTr係與記憶電晶體MTr1~MTr8同樣地，藉由於其電荷蓄積層蓄積電荷而可變更閾值電壓。沿列方向排列之複數個源極側選擇電晶體SSTr之閘極共通地連接有源極側選擇閘極線SGS。

汲極側選擇電晶體SDTr設置於記憶電晶體MTr8之汲極與位元線BL之間。汲極側選擇電晶體SDTr係與記憶電晶體MTr1~MTr8同樣地，藉由於其電荷蓄積層蓄積電荷而可變更閾值電壓。沿列方向排列之複數個汲極側選擇電晶體SDTr之閘極共通地連接有汲極側選擇閘極線SGD。

列解碼器12基於位址及資料控制施加至字元線WL1~WL8、源極側選擇閘極線SGS、汲極側選擇閘極線SGD、及源極線SL之電壓。列解碼器12具有複數個傳送電路121及1個源極線控制電路122。傳送電路121相對於1個區塊MB設置有1個。傳送電路121控制施加至字元線WL1~WL8、背閘極線BG、源極側選擇閘極線SGS及汲極側選擇閘極線SGD之電壓。源極線控制電路122控制施加至源極線SL之電壓。

感測電路13基於位址及資料控制位元線BL之電壓。感測電路13具有複數個感測模組130。感測模組130相對於1條位元線BL設置有1個。

行解碼器14自控制電路15接收資料並將該資料供給至感測電路13。且，將感測電路13自記憶電晶體MTr1~MTr8讀出之資料發送至控制電路15。

控制電路15控制列解碼器12、感測電路13、及行解碼器14。控制電路15具有電壓產生電路151、位址解碼器152、及電壓驅動電路153。電壓產生電路151產生對記憶體陣列11進行資料刪除、寫入及讀出時所需之特定之電壓。位址解碼器152解碼位址。電壓驅動電路153基於位址而將特定之電壓供給至列解碼器12、感測電路13及行解碼器14。

[積層結構]

接著，參照圖2及圖3，對區塊MB之積層結構進行說明。圖2係區塊MB的立體圖，圖3係區塊MB的剖面圖。如圖2及圖3所示，區塊MB 係以垂直延伸之U字管型之半導體層為中心之多層結構體，具有依序積層於基板20上之背閘極層30、記憶體層40、選擇電晶體層50、及配線層60。背閘極層30係作為背閘極電晶體BTr發揮功能。記憶體層40係作為記憶電晶體MTr1~MTr8發揮功能。選擇電晶體層50係作為汲極側選擇電晶體SDTr及源極側選擇電晶體SSTr發揮功能。配線層60係作為源極線SL及位元線BL發揮功能。

如圖2及圖3所示，背閘極層30具有背閘極導電層31。背閘極導電層31係作為背閘極線BG及背閘極電晶體BTr之閘極發揮功能。背閘極導電層31於與基板20平行之列方向及行方向擴展。背閘極導電層31例如由多晶矽(poly-Si)構成。

如圖3所示，背閘極層30具有背閘極絕緣層32及背閘極半導體層33。

背閘極絕緣層32以可蓄積電荷之方式構成。背閘極絕緣層32設置於背閘極半導體層33與背閘極導電層31之間。背閘極絕緣層32例如由二氧化矽(SiO₂ )、氮化矽(SiN)、及二氧化矽(SiO₂ )之積層結構構成。

背閘極半導體層33係作為背閘極電晶體BTr之本體(body)(通道)發揮功能。背閘極半導體層33以嵌入背閘極導電層31之方式形成。背閘極半導體層33例如由多晶矽(poly-Si)構成。

如圖2及圖3所示，記憶體40形成於背閘極層30之上層。記憶體層40具有四層字元線導電層41a~41d。字元線導電層41a係作為字元線WL4及記憶電晶體MTr4之閘極發揮功能。且，字元線導電層41a亦作為字元線WL5及記憶電晶體MTr5之閘極發揮功能。同樣地，字元線導電層41b~41d分別作為字元線WL1~WL3及記憶電晶體MTr1~MTr3之閘極發揮功能。且，字元線導電層41b~41d亦分別作為字元線WL6~WL8及記憶電晶體MTr6~MTr8之閘極發揮功能。

如圖3所示，字元線導電層41a~41d係以上下間夾持有層間絕緣層45而積層。字元線導電層41a~41d係以列方向(圖3之與紙面垂直之方向)作為長邊方向而延伸。字元線導電層41a~41d例如由多晶矽(poly-Si)構成。

如圖2及圖3所示，記憶體層40具有記憶體閘極絕緣層43及記憶體柱狀半導體層44。

記憶體閘極絕緣層43以可蓄積電荷之方式構成。記憶體閘極絕緣層43設置於記憶體柱狀半導體層44與字元線導電層41a~41d之間。記憶體閘極絕緣層43例如由氧化矽、氮化矽、及氧化矽之積層結構構成。

記憶體柱狀半導體層44係作為記憶電晶體MTr1~MTr8之本體(通道)發揮功能。記憶體柱狀半導體層44貫通字元線導電層41a~41d及層間絕緣層45而相對於基板20於垂直方向延伸。一對記憶體柱狀半導體層44係以整合於背閘極半導體層33之行方向之端部附近而形成。記憶體柱狀半導體層44例如由多晶矽(poly-Si)構成。

上述背閘極層30及記憶層40中，一對記憶體柱狀半導體層44及連結其下端之背閘極半導體層33係作為記憶體串MS之本體(通道)發揮功能，自列方向觀察時係形成U字狀。

換言之，上述背閘極層30構成為背閘極導電層31介隔背閘極絕緣層32而包圍背閘極半導體層33之側面及下表面。且，換言之，上述記憶層40構成為字元線導電層41a~41d介隔記憶體閘極絕緣層43而包圍記憶體柱狀半導體層44之側面。

如圖2及圖3所示，選擇電晶體層50具有源極側導電層51a、及汲極側導電層51b。源極側導電層51a係作為源極側選擇閘極線SGS及源極側選擇電晶體SSTr之閘極發揮功能。汲極側導電層51b係作為汲極側選擇閘極線SGD及汲極側選擇電晶體STr之閘極發揮功能。

源極側導電層51a係形成於成對之記憶體柱狀半導體層44之一者之上層。汲極側導電層51b與源極側導電層51a同層，其形成於成對之記憶體柱狀半導體層44之另一者之上層。複數個源極側導電層51a及汲極側導電層51b沿行方向保持特定間隔而配置並於列方向延伸。源極側導電層51a及汲極側導電層51b例如由多晶矽(poly-Si)構成。

如圖2及圖3所示，選擇電晶體層50具有源極側閘極絕緣層53a、源極側柱狀半導體層54a、汲極側閘極絕緣層53b、及汲極側柱狀半導體層54b。源極側柱狀半導體層54a係作為源極側選擇電晶體SSTr之本體(通道)發揮功能。汲極側柱狀半導體層54b係作為汲極側選擇電晶體SDTr之本體(通道)發揮功能。

源極側閘極絕緣層53a以可蓄積電荷之方式構成。源極側閘極絕緣層53a設置於源極側導電層51a與源極側柱狀半導體層54a之間。源極側閘極絕緣層53a例如由氧化矽、氮化矽、及氧化矽之積層結構構成。

源極側柱狀半導體層54a係貫通源極側導電層51a而相對於基板20於垂直方向延伸。源極側柱狀半導體層54a連接於源極側閘極絕緣層53a之側面及成對之記憶體柱狀半導體層44之一者之上表面。源極側柱狀半導體層54a例如由多晶矽(poly-Si)構成。

汲極側閘極絕緣層53b以可蓄積電荷之方式構成。汲極側閘極絕緣層53b設置於汲極側導電層51b及汲極側柱狀半導體層54b之間。汲極側閘極絕緣層53b例如由氧化矽、氮化矽、及氧化矽之積層結構構成。

汲極側柱狀半導體層54b係貫通汲極側導電層51b而相對於基板20於垂直方向延伸。汲極側柱狀半導體層54b連接於汲極側閘極絕緣層53b之側面及成對之記憶體柱狀半導體層44之另一者之上表面。汲極側柱狀半導體層54b例如由多晶矽(poly-Si)構成。

配線層60具有源極線層61、位元線層62、及栓塞層63。源極線層61係作為源極線SL發揮功能，位元線層62係作為位元線BL發揮功能。

源極線層61連接於源極側柱狀半導體層54a之上表面並於列方向延伸。位元線層62係經由栓塞層63而連接於汲極側柱狀半導體層54b之上表面，並於行方向延伸。源極線層61、位元線層62及栓塞層63例如由鎢等金屬構成。

接著，參照圖4，對感測模組130之構成進行詳細說明。圖4係顯示感測模組130的電路圖。如圖4所示，感測模組130具有感測放大器131、位元線選擇電路132、下拉電路133、非選擇位元線偏壓電路134、閂鎖器135、及重設電路136。

感測放大器131具有對位元線BL之附帶感測功能之位元線BL供給電源電壓Vdd之功能。感測放大器131中，箝位用電晶體nT1係經由電流路徑之一端兼作保護電路之位元線選擇電路132而連接於位元線BL，另一端則連接於節點COM。連接於第奇數條位元線BL之箝位用電晶體nT1之閘極接收信號BLCO，連接於第偶數條位元線BL之箝位用電晶體nT1之閘極接收信號BLCE。信號BLCE/BLCO設定為，於設第奇數條位元線BL為選擇位元線BL而設第偶數條位元線BL為非選擇位元線BL之情形時，連接於第奇數條位元線BL之箝位用電晶體nT1將基於信號BLCO之電壓所決定之電壓傳送至位元線BL，使連接於第偶數條位元線BL之箝位用電晶體nT1成為斷開狀態。且，信號BLCE/BLCO設定為，於設第偶數條位元線BL為選擇位元線BL而設第奇數條位元線BL為非選擇位元線BL之情形時，連接於第偶數條位元線BL之箝位用電晶體nT1將基於信號BLCE之電壓所決定之電壓傳送至位元線BL，使連接於第奇數條位元線BL之箝位用電晶體nT1成為斷開狀態。

電容器CAP連接於感測節點SEN。pMOS電晶體pT1與由信號HLL驅動之預充電用之MOS電晶體nT2串聯連接於電源節點N_VDD與感測節點SEN之間。於感測節點SEN與節點COM之間連接有電荷傳送用之MOS電晶體nT3。另一方面，於pMOS電晶體pT1與節點COM之間連接有持續供給電流用之MOS電晶體nT4。對該等MOS電晶體pT1、nT2、nT3、nT4之閘極分別供給來自節點INV之信號、信號HLL、信號XXL、及信號BLX。

閘極連接於感測節點SEN之MOS電晶體pT2、及連接於MOS電晶體pT2與電源節點N_VDD之間之MOS電晶體pT3構成鑑別感測節點SEN之位準之鑑別電路。該鑑別電路之輸出被輸入至閂鎖器135之節點INV。另，對MOS電晶體pT3之閘極供給選通信號STBn。

位元線選擇電路132由設計為高耐壓之nMOS電晶體nT5構成，該nMOS電晶體nT5係連接位元線BL與感測放大器131，且在未連接位元線BL與感測放大器131時保護感測放大器131，以避免會從位元線BL施加之高電壓。MOS電晶體nT5係連接於箝位用電晶體nT1與位元線BL之間，於其閘極被供給信號BLS。

下拉電路133基於閂鎖器135所保存之資料而將位元線BL接地。下拉電路133由連接於節點COM與接地端子N_VSS之間之nMOS電晶體nT6構成。MOS電晶體nT6之閘極被供給保存於閂鎖器135之節點INV之資料。

連接於第奇數條位元線BL之非選擇位元線偏壓電路134係根據信號BIASO而導通或斷開，連接於第偶數條位元線BL之非選擇位元線偏壓電路134係根據信號BIASE而導通或斷開，其由一端連接於位元線BL而自另一端被供給信號BLBIAS之nMOS電晶體nT7構成。信號BIASE/BIASO設定為：於設第奇數條位元線BL為選擇位元線BL、且設第偶數條位元線BL為非選擇位元線BL之情形時，將連接於第奇數條位元線BL之nMOS電晶體nT7設為斷開狀態，將連接於第偶數條位元線BL之nMOS電晶體nT7設為導通狀態。且，信號BIASE/BIASO設定為：於設第偶數條位元線BL為選擇位元線BL、且設第奇數條位元線BL為非選擇位元線BL之情形時，將連接於第偶數條位元線BL之nMOS電晶體nT7設為斷開狀態，將連接於第奇數條位元線BL之nMOS電晶體nT7設為導通狀態。

閂鎖器135在互為相反邏輯之節點INV、LAT保存資料。閂鎖器135構成為交叉耦合包含互補成對連接於電源節點N_VDD及接地端子N_VSS之間之MOS電晶體pT4、nT8之反向器、及包含相同之MOS電晶體pT5、nT9之反向器。MOS電晶體pT4、nT8上串聯連接MOS電晶體pT6、nT10。對MOS電晶體pT6、nT10之閘極分別供給重設信號RST_PCO、選通信號STBn。

重設電路136基於信號RST_NCO而使節點INV接地。重設電路136由連接於MOS電晶體pT2與接地端子N_VSS之間之NMOS電晶體nT11構成。對MOS電晶體nT11之閘極供給有信號RST_NCO。

接著，對控制汲極側選擇電晶體SDTr之閾值電壓之方法進行說明。通常，在驗證寫入記憶電晶體時，使連接於進行寫入之選擇記憶電晶體MTr之位元線BL為Vss，且使連接於在結束寫入後禁止後來之寫入之選擇記憶電晶體MTr之位元線BL為較接地電壓Vss更高之電壓Vb1。又，亦對記憶體單元MU之汲極側選擇電晶體SDTr施加相同之電壓Vb1。接著，對選擇記憶電晶體MTr施加寫入電壓Vpgm，對非選擇記憶電晶體MTr施加通過電壓Vpass。寫入記憶體單元MU中，因汲極側選擇電晶體SDTr導通，故將位元線BL之接地電壓Vss傳送至通道而進行寫入。另一方面，禁止寫入記憶體單元MU中，因汲極側選擇電晶體SDTr被切斷，故藉由與記憶電晶體MTr之閘極之耦合導致通道電位上昇而無法進行寫入。即，選擇對選擇記憶電晶體進行寫入或禁止寫入係根據汲極側選擇電晶體SDTr之導通/斷開而執行。但，在進行汲極側選擇電晶體SDTr自身之寫入時，因無法進行如此之選擇，故只能以區塊MB整體進行一併寫入。因此，難以精確地調整汲極側選擇電晶體SDTr之閾值。另一方面，若根據資料而每位元線BL地賦予寫入電壓/禁止寫入電壓，則雖可設定結束寫入後之禁止寫入狀態，但，如後述，在該情形下需要面積龐大之電路。

因此，本實施形態中，在無需如此地增大電路規模之情形下執行對汲極側選擇電晶體SDTr之驗證寫入。以下，參照圖5及圖6，對可將汲極側選擇電晶體SDTr之閾值分佈控制在適當之位置之寫入動作進行說明。圖5及圖6係顯示對汲極側選擇電晶體SDTr進行寫入動作的概略圖。

首先，如圖5所示，設第偶數條位元線BL(2)、BL(4)為選擇位元線BL(2)、BL(4)，第奇數條位元線BL(1)、BL(3)為非選擇位元線BL(1)、BL(3)。設連接於選擇位元線BL(2)、BL(4)之汲極側選擇電晶體SDTr為寫入動作之對象，連接於非選擇位元線BL(1)、BL(3)之汲極側選擇電晶體SDTr並非寫入動作之對象。

該情形時，接著，如圖6所示，顛倒圖5之選擇位元線BL與非選擇位元線BL之關係，設第奇數條位元線BL(1)、BL(3)為選擇位元線BL(1)、BL(3)，第偶數條位元線BL(2)、BL(4)為非選擇位元線BL(2)、BL(4)。以上，如圖5及圖6所示，本實施形態中，藉由交替選擇第偶數條及第奇數條位元線BL(1)~BL(4)而對汲極側選擇電晶體SDTr執行寫入動作。

接著，本實施形態中，在進行上述寫入動作之後進行驗證動作。驗證動作係判斷汲極側選擇電晶體SDTr之閾值電壓是否達到特定值。基於該判定結果，對閾值電壓尚未達到特定值之汲極側選擇電晶體SDTr再次執行寫入動作，而禁止對閾值電壓達到特定值之汲極側選擇電晶體SDTr進行寫入動作。根據以上，本實施形態調整汲極側選擇電晶體SDTr之閾值電壓之分佈位置及其範圍。

接著，具體說明圖5所示之動作。圖5所示之例中揭示之例為，設選擇位元線BL(2)、BL(4)中之選擇位元線BL(2)為用於禁止對汲極側選擇電晶體SDTr進行寫入動作之禁止寫入位元線BL(2)，而選擇位元線BL(4)為用於對汲極側選擇電晶體SDTr執行寫入動作之寫入位元線BL(4)。

該情形時，如圖5所示，禁止寫入位元線BL(2)被充電至電源電壓Vdd，寫入位元線BL(4)接地而其電壓成為接地電壓Vss。對選擇位元線BL(2)、(4)傳送電壓後，將信號BLS降低至電源電壓Vdd後，非選擇位元線BL(1)、BL(3)之電壓及源極線SL之電壓成為通過電壓Vpass。如此，藉由該非選擇位元線BL(1)、BL(3)及源極線SL之通過電壓Vpass之耦合，導致禁止寫入位元線BL(2)之電壓上昇。結果，因連接於禁止寫入位元線BL(2)之圖4之箝位用電晶體nT1成為斷開狀態，故禁止寫入位元線BL(2)成為浮接狀態(Floating)，其電壓則上昇至通過電壓Vpass左右。另一方面，寫入位元線BL(4)之電壓仍保持在接地電壓Vss不變。另，藉由如上述般地使源極線SL之電壓上昇至通過電壓Vpass，除上述昇壓促進效果外，亦可獲得可抑制自禁止寫入位元線BL至源極線SL之洩漏。

再者，如圖5所示，選擇區塊MB內之字元線WL1~WL8之電壓及背閘極線BG之電壓成為通過電壓Vpass。在選擇區塊MB內，源極側選擇閘極線SGS之電壓成為接地電壓Vss，汲極側選擇閘極線SGD之電壓成為程式電壓Vpgm。

根據以上之控制，連接於選擇區塊MB內之寫入位元線BL(4)之汲極側選擇電晶體SDTr之本體與閘極之間產生較大之電位差。藉此，對該汲極側選擇電晶體SDTr執行寫入動作。

另一方面，根據以上之控制，連接於選擇區塊MB內之禁止寫入位元線BL(2)及非選擇位元線BL(1)、BL(3)之汲極側選擇電晶體SDTr之本體與閘極之間並未產生較大之電位差。藉此，相對於該汲極側選擇電晶體SDTr之寫入動作被禁止。

另，如圖5所示，在非選擇區塊MB內，字元線WL1~WL8成為浮接狀態。且，源極側選擇閘極線SGS及汲極側選擇閘極線SGD之電壓成為接地電壓Vss。藉此，在非選擇區塊MB中，寫入動作並未執行。在結束該寫入動作後執行驗證動作，若通過該驗證動作，則圖4之閂鎖器135之節點INV保持L位準。

接著，具體說明圖6所示之動作。圖6所示之例中，設選擇位元線BL(1)為寫入位元線BL(1)、選擇位元線BL(3)為禁止寫入位元線BL(3)。此外，圖6中，因施加至位元線BL(1)~BL(4)、源極線SL、字元線WL1~WL8、背閘極線BG、源極側選擇閘極線SGS及汲極側選擇閘極線SGD之電壓係與圖5所示之控制相同，故其說明予以省略。

接著，參照圖4及圖7，對執行圖5所示之控制時之各種信號之時序進行說明。圖7係對汲極側選擇電晶體SDTr進行寫入動作時之各種信號的時序圖。如圖7所示，首先，在時刻t11，信號BLS及信號BIASO之電壓上昇至電壓VHH。另，在時刻t11，信號BIASE之電壓仍保持接地電壓Vss不變。接著，在時刻t12，信號BLX及XXL之電壓分別上昇至電壓Vddh，信號BLCE之電壓上昇至電壓Vblc。另，在時刻t12，信號BLCO之電壓仍保持接地電壓Vss不變。

此處，如圖4所示，與禁止寫入位元線BL(2)對應之感測模組130內，基於保持於閂鎖器135之節點INV之資料，MOS電晶體nT6保持非導通狀態。因此，如圖4之路徑P1所示，藉由上述時刻t11及t12之控制，禁止寫入位元線BL(2)經由箝位用電晶體nT1、MOS電晶體pT1、nT2~nT5而連接於電源節點N_VDD，並被充電至電源電壓Vdd。

另一方面，與寫入位元線BL(4)對應之感測模組130內，基於保持於閂鎖器135之節點INV之資料，MOS電晶體nT6成為導通狀態。因此，如圖4之路徑P2所示，在進行上述時刻t11及t12之控制之後，寫入位元線BL(4)經由箝位用電晶體nT1、MOS電晶體nT5及nT6而接地，其電壓成為接地電壓Vss。

如圖7所示，在時刻t12之後，時刻t13中，信號BLS之電壓下降至電源電壓Vdd。原因在於，避免於時刻t13之後使位元線BL之電位上昇至通過電壓Vpass左右時該高電壓被傳送至箝位用電晶體nT1。藉由使信號BLS之電壓下降至電源電壓Vdd，僅能對箝位用電晶體nT1傳送電壓Vdd-Vtn(nMOS電晶體nT5之閾值電壓)。

此時，在時刻t14中，信號BLBIAS之電壓上昇至通過電壓Vpass。此時，因信號BIASO之電壓為電壓VHH，故與非選擇位元線BL(1)、(3)對應之感測模組130內，MOS電晶體nT7成為導通狀態。因此，如圖4之路徑P3所示，經由MOS電晶體nT7對非選擇位元線BL(1)及BL(3)供給通過電壓Vpass。

再者，如圖7所示，在時刻t14中，源極線SL之電壓亦上昇至通過電壓Vpass。因伴隨該等非選擇位元線BL(1)、BL(3)及源極線SL之通過電壓Vpass之耦合而導致禁止寫入位元線BL(2)之電壓上昇，故連接於禁止寫入位元線BL(2)之箝位用電晶體nT1成為切斷狀態。藉此，禁止寫入位元線BL(2)成為浮接狀態，因非選擇位元線BL(1)、BL(3)及源極線SL之耦合，禁止寫入位元線BL(2)之電壓上昇至通過電壓Vpass。

再者，在時刻t14中，選擇區塊MB內之字元線WL1~WL8及背閘極線BG之電壓上昇至通過電壓Vpass。

接著，在時刻t15中，選擇區塊MB內之汲極側選擇閘極線SGD之電壓上昇至電壓Vsg，並進而於時刻t16中上昇至程式電壓Vpgm。藉此，對連接於選擇區塊MB內之寫入位元線BL(4)之汲極側選擇電晶體SDTr執行寫入動作。

此處，如上述，可考慮之比較例為，根據資料對禁止寫入位元線BL施加通過電壓Vpass，並對寫入位元線BL施加接地電壓Vss，同時對第偶數條及第奇數條位元線BL進行一次寫入動作。該比較例中，根據圖4之閂鎖器135之資料，設定位元線BL之寫入/禁止寫入，對寫入位元線BL施加接地電壓Vss，對禁止寫入位元線BL施加通過電壓Vpass。藉此，需對每個感測模組130設置用於對根據閂鎖器135之資料決定之禁止寫入位元線BL施加通過電壓Vpass之位準偏移器。但，因位準偏移器之佔有面積較大，故僅按照位元線BL之數量予以設置，仍會導致電路面積之龐大。因此，本實施形態並非為上述比較例之構成，而係經由nMOS電晶體nT7對第偶數條或第奇數條非選擇位元線BL統一施加通過電壓Vpass。而且，本實施形態中，使因與非選擇位元線BL之耦合而浮接之禁止寫入位元線BL之電壓上昇至通過電壓Vpass左右。藉此，本實施形態中，無需對每個感測模組130設置位準偏移器，本實施形態與比較例相比可縮小其佔有面積。

[第2實施形態]

接著，對第2實施形態之非揮發性半導體記憶裝置之構成及其動作進行說明。此處，第1實施形態中，如圖5所示，設源極側選擇閘極線SGS之電壓為接地電壓Vss，源極線SL之電壓為通過電壓Vpass。因此，因該等施加至源極側選擇電晶體SSTr之源極及閘極之電壓Vpass及Vss，於源極側選擇電晶體SSTr之源極附近產生GIDL電流，導致會出現誤動作。

再者，如圖5所示，在選擇區塊MB內，對記憶電晶體MTr8之汲極自非選擇位元線BL經由汲極側選擇電晶體SDTr供給通過電壓Vpass。此處，亦考慮使選擇區塊MB內之字元線WL8之電壓成為接地電壓Vss，由記憶電晶體MTr8切斷來自源極側選擇電晶體SSTr之洩漏電流。特別地，使禁止寫入位元線BL浮接，藉由其與鄰接位元線BL之耦合提高電壓。藉此，連接於禁止寫入位元線BL之汲極側選擇電晶體SDTr之通道皆成為導通狀態，自該通道相對於字元線WL之電容之角度而言，導致昇壓效率降低，結果，導致無法完全提高位元線BL之電壓。該情形中，有效的是由記憶電晶體MTr8事先予以切斷。但，上述情形時，因施加至選擇區塊MB內之記憶電晶體MTr之汲極及閘極之電壓Vpass及Vss，導致該記憶電晶體MTr8之汲極附近亦產生GIDL電流。

再者，如圖5所示，非選擇區塊MB內之汲極側選擇閘極線SGD之電壓成為接地電壓Vss，非選擇位元線BL(1)及BL(3)之電壓成為通過電壓Vpass。因此，因該等施加至非選擇區塊MB內之汲極側選擇電晶體SDTr之汲極及閘極之電壓Vpass及Vss，導致該汲極側選擇電晶體SDTr之汲極附近亦產生GIDL電流。

考慮到以上問題，如圖8所示，第2實施形態具有不同於第1實施形態之記憶體單元MU。圖8顯示第2實施形態之記憶體陣列11之構成及對汲極側選擇電晶體SDTr進行寫入動作之概略。如圖8所示，第2實施形態之記憶體單元MU除第1實施形態之構成外，尚具有除了可作為普通之記憶電晶體外，亦可使用作為虛設電晶體之記憶電晶體(以下稱作源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr)。源極側虛設電晶體SDMTr設置於記憶體串MS與源極側選擇電晶體SSTr之間，汲極側虛設電晶體DDMTr設置於記憶體串MS與汲極側選擇電晶體SDTr之間。沿列方向排列之複數個源極側虛設電晶體SDMTr之閘極共通連接有源極側虛設字元線SDWL。沿列方向排列之複數個汲極側虛設電晶體DDMTr之閘極共通連接有汲極側虛設字元線DDWL。

具有上述構成之第2實施形態中，對連接於第偶數條選擇位元線 BL(2)及BL(4)之汲極側選擇電晶體SDTr執行寫入動作時，各種配線受到如圖8所示般之控制。即，如圖8所示，施加至位元線BL、源極線SL及選擇區塊MB內之汲極側選擇閘極線SGD之電壓係與第1實施形態相同。

另一方面，第2實施形態之選擇區塊MB中，設字元線WL1~WL8及背閘極線BG之電壓為接地電壓Vss。且，在選擇區塊MB中，設源極側選擇閘極線SGS之電壓為大於接地電壓Vss且小於通過電壓Vpass之電壓Vsg(Vss<Vsg<Vpass)，源極側選擇電晶體SSTr之GIDL電流之產生受到抑制。且，在選擇區塊MB中，設源極側虛設字元線SDWL之電壓為接地電壓Vss，源極側虛設電晶體SDMTr成為非導通狀態。藉此，來自源極側選擇電晶體SSTr之洩漏電流被源極側虛設電晶體SDMTr斷開。且，在選擇區塊MB中，設汲極側虛設字元線DDWL之電壓為電壓Vsg，汲極側虛設電晶體DDMTr之GIDL電流之產生受到抑制。且，因藉由汲極側虛設電晶體DDMTr對記憶電晶體MTr8之汲極供給有較通過電壓Vpass更小之電壓，故記憶電晶體MTr8之GIDL電流之產生受到抑制。

進而，第2實施形態之非選擇區塊MB中，設源極側選擇閘極線SGS及汲極側選擇閘極線SGD之電壓為電壓Vsg。藉此，源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr之GIDL電流之產生受到抑制。且，在非選擇區塊MB中，設源極側虛設字元線SDWL及汲極側虛設字元線DDWL之電壓為接地電壓Vss，源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr成為非導通狀態。藉此，來自源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr之洩漏電流被源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr切斷。

接著，參照圖9，對執行圖8所示之控制時之各種信號之時序進行說明。圖9係汲極側選擇電晶體SDTr之寫入動作時之各種信號的時序圖。另，圖9中，對與第1實施形態相同之控制省略一部分之說明。如圖9所示，首先，在時刻t21，禁止寫入位元線BL(2)之電壓上昇至電源電壓Vdd。接著，在時刻t22，非選擇位元線BL(1)、(3)及源極線SL之電壓上昇至通過電壓Vpass。藉由伴隨於此之耦合，禁止寫入位元線BL(2)之電壓上昇至通過電壓Vpass附近。且，在時刻t22，源極側選擇閘極線SGS及汲極側選擇閘極線SGD之電壓上昇至電壓Vsg，選擇區塊MB內之汲極側虛設字元線DDWL之電壓亦上昇至電壓Vsg。而在時刻t23，選擇區塊MB內之汲極側選擇閘極線SGD之電壓上昇至程式電壓Vpgm。根據以上，執行對汲極側選擇電晶體SDTr之寫入動作。

[第3實施形態]

接著，對第3實施形態之非揮發性半導體記憶裝置進行說明。此處，上述實施形態中，在對連接於第偶數條選擇位元線BL(2)及BL(4)之汲極側選擇電晶體SDTr執行寫入動作後，對連接於第奇數條選擇位元線BL(1)及BL(3)之汲極側選擇電晶體SDTr執行寫入動作。雖只要在過程階段汲極側選擇電晶體SDTr之閾值分佈之大部分達到所期望之閾值位準即可，但若非如此，在寫入動作之初始階段，幾乎所有汲極側選擇電晶體SDTr都會成為寫入動作之對象。即，第偶數條或第奇數條選擇位元線BL皆成為寫入位元線BL。因此，在寫入動作之初始階段，鄰接位元線BL之電容增大而導致難以提高用於施加至非選擇位元線BL之通過電壓Vpass。且，雖存在一種花費時間而將非選擇位元線BL之電壓充電至通過電壓Vpass之方法，但亦有可能因洩漏而導致非選擇位元線BL之電壓不上升。

針對上述問題，第3實施形態係利用不同於第1實施形態之控制對汲極側選擇電晶體SDTr執行寫入動作。以下，參照圖10及圖11，說明對第3實施形態之汲極側選擇電晶體SDTr之寫入動作。圖10係顯示對第3實施形態之汲極側選擇電晶體SDTr之寫入動作的時序圖。圖11係顯示第3實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。

首先，第3實施形態中，在進行寫入動作之前執行預備寫入動作(圖10之S101)。此處，預備寫入動作係在選擇區塊中使連接於第偶數條及第奇數條之位元線BL之所有汲極側選擇電晶體SDTr之閾值電壓於正方向移動之動作。因此，並未對偶數位元線BL或奇數位元線BL施加通過電壓Vpass。第3實施形態之預備寫入動作中，對所有位元線BL施加接地電壓Vss，對汲極側選擇閘極線SGD施加程式電壓Vpgm。

在上述預備寫入動作之後執行驗證動作(圖10之S102)。如圖11所示，步驟S102之驗證動作判斷汲極側選擇電晶體SDTr之任一個是否已達到驗證位準VU，即汲極側選擇電晶體SDTr之閾值電壓分佈ST2之上端是達到(通過)還是(未通過)驗證位準VU。由該驗證動作判定為未通過之情形時(圖10中為S102之否)，則重新執行步驟S101之動作。

另一方面，由驗證動作判定為通過之情形時(圖10中為S102之是)，則執行驗證動作(圖10中為S103)。如圖11所示，該步驟S103之驗證動作係特定出具有小於驗證位準VS(其中：VS<VU)之閾值電壓之汲極側選擇電晶體SDTr。且，該步驟S103中，判斷所有汲極側選擇電晶體SDTr之閾值是達到(通過)還是(未通過)較驗證位準VU更小之驗證位準VS。

由上述驗證動作(S103)判定為未通過之情形(圖10中為S103之否)，則執行寫入動作(圖10中為S104)。該步驟S104之寫入動作係與之前之實施形態同樣地，以劃分偶數位元線BL與奇數位元線BL之方法進行，如圖11所示，僅對具有小於驗證位準VS(其中：VS<VU)之閾值電壓之汲極側選擇電晶體SDTr執行，而禁止對其他汲極側選擇電晶體SDTr進行寫入。其後，再次執行步驟S103。

另一方面，由步驟S103之驗證動作判定為通過之情形時(圖10中為S103之是)，則結束對汲極側選擇電晶體SDTr進行寫入動作，並結束動作。

如上，藉由在寫入動作之前執行未使用通過電壓Vpass之預備寫入動作，記憶體陣列11中之大部分之汲極側選擇電晶體SDTr之閾值電壓達到驗證位準VS。又，在後續之與先前之實施形態相同之驗證寫入動作中，寫入對象之汲極側選擇電晶體SDTr之數量並未限定。因此，被當做通過電壓Vpass之負荷之實際之位元線BL之電容被抑制為較小，從而可容易產生用於施加至非選擇位元線BL之通過電壓Vpass。

另，第3實施形態中，相對於預備寫入動作之驗證動作(S102)亦可取代於任一個汲極側選擇電晶體SDTr達到上限之驗證位準VU時結束動作之方法，而如圖12之閾值電壓分佈ST2a所示，根據是否判定超過下限之驗證位準VS’之汲極側選擇電晶體SDTr之數量為特定數量以上而判斷通過及未通過。後續之驗證寫入動作僅對驗證位準VS’以下之汲極側選擇電晶體SDTr執行之點係與先前之實施形態相同。該情形時，具有之優點為，可事先計算後半部分之驗證寫入動作之施加通過電壓Vpass之位元線BL之電容。

[第4實施形態]

接著，參照圖13及圖14，對第4實施形態之非揮發性半導體記憶裝置進行說明。圖13係顯示對第4實施形態之汲極側選擇電晶體SDTr進行寫入動作的流程圖。圖14係顯示第4實施形態之汲極側選擇電晶體SDTr之閾值電壓分佈之變化的圖。第4實施形態係用於解決與第3實施形態相同之問題者。

第4實施形態中，首先，與第3實施形態同樣地，執行未使用通過電壓Vpass之預備寫入動作(圖13中為S101)及驗證動作(圖13中為S102)。另一方面，第4實施形態中，將後續之驗證寫入動作分為對小於驗證位準VL之汲極側選擇電晶體SDTr進行之第1寫入動作、及對為驗證位準VL~VH之汲極側選擇電晶體SDTr進行之第2寫入動作(其中：VL<VH<VU)。

即，於步驟S102之後，執行接下來之驗證動作及第1寫入動作(圖13中為S203及S204)。步驟S203之驗證動作係特定出閾值電壓小於驗證位準VL之汲極側選擇電晶體SDTr。步驟S204之第1寫入動作僅對特定出之具有小於驗證位準VL之閾值電壓之汲極側選擇電晶體SDTr執行，而禁止對其他汲極側選擇電晶體進行寫入。

在執行第1寫入動作(步驟S204)後執行下一步驟S205之驗證動作。如圖14所示，該驗證動作乃判斷作為第1寫入動作之對象之所有汲極側選擇電晶體SDTr之閾值是達到(通過)還是(未通過)驗證位準VH。

在步驟S205中判定為未通過之情形時(圖13中為S205之否)，則再次進行第1寫入動作(圖13中為S204)。

另一方面，在步驟S205中判定為通過之情形時(圖13中為S205之是)，則執行下一驗證動作及第2寫入動作(圖13中為S206及S207)。步驟S206之驗證動作係特定出閾值電壓小於驗證位準VH之汲極側選擇電晶體SDTr。步驟S207之第2寫入動作僅對特定出之具有小於驗證位準VH之閾值電壓之汲極側選擇電晶體SDTr執行，而禁止對其他汲極側選擇電晶體SDTr進行寫入。

在執行第2寫入動作(步驟S207)後執行下一步驟S208之驗證動作。如圖14所示，該驗證動作乃判斷作為第2寫入動作之對象之所有汲極側選擇電晶體SDTr之閾值是達到(通過)還是(未通過)驗證位準VH。

在步驟S208中判定為未通過之情形時(圖13中為S208之否)，再次進行第2寫入動作(圖13中為S207)。

在步驟S208中判定為通過之情形時(圖13中為S208之是)，結束對汲極側選擇電晶體SDTr進行寫入動作，並結束動作。

藉由以上之控制，第4實施形態起到與第3實施形態相同之效果。且，第4實施形態藉由步驟S204及S207之寫入動作，限制同時成為寫入動作之對象之汲極側選擇電晶體SDTr之數量。藉此，第4實施形態中，可將成為通過電壓Vpass之負荷之實際之鄰接位元線BL之電容抑制為更小，與第3實施形態相比，更容易地產生用於施加至非選擇位元線BL之通過電壓Vpass。

另，即使第4實施形態中，對預備寫入動作進行之驗證動作(S102)亦可取代於任一個汲極側選擇電晶體SDTr達到上限之驗證位準VU時結束動作之方法，而如圖15之閾值電壓分佈ST2a所示，根據是否超過下限之驗證位準VH'之汲極側選擇電晶體SDTr之數量為特定數量以上而判斷通過及未通過。後續之2個階段之寫入動作係與之前之實施形態相同

[第5實施形態]

接著，參照圖16，對第5實施形態之非揮發性半導體記憶裝置進行說明。如圖16所示，第5實施形態具有降壓電路70，其降低自外部電源供給之外部電壓Vexth而產生通過電壓Vpass。降壓電路70具有pMOS電晶體71、電阻72、73及比較器74。

pMOS電晶體71設置於施加有外部電壓Vexth之節點N1與輸出通過電壓Vpass之節點N2之間。電阻72、73串聯連接並設置於節點N2與接地端子N_VSS之間。比較器74之非反轉輸入端子連接於電阻72與電阻73之間之節點N3，其反轉輸入端子上施加有參考電壓Vref。且，比較器74之輸出端子連接於pMOS電晶體71之閘極。

本實施形態係由上述降壓電路70產生通過電壓Vpass。因此，如以上述第3及第4實施形態所說明般，可在不考慮昇壓能力之情形下產生通過電壓Vpass。

[第6實施形態]

接著，對第6實施形態之非揮發性半導體記憶裝置進行說明。

此處，上述第3實施形態之圖12所示之例中，在判定超過驗證位準VS'之汲極側選擇電晶體SDTr之數量為特定數量以上之前，對所有汲極側選擇電晶體SDTr同時執行預備寫入動作。與此相對，第6實施形態中，僅對具有小於圖12之驗證位準VS’之閾值電壓之汲極側選擇電晶體SDTr執行預備寫入動作。另一方面，抑制對具有超過圖12之驗證位準VS'之閾值電壓之汲極側選擇電晶體SDTr進行預備寫入動作。

以下，參照圖17說明第6實施形態之預備寫入動作。圖17係顯示第6實施形態之預備寫入動作的概略圖。圖17中，連接於位元線BL(1)、BL(4)之汲極側選擇電晶體SDTr具有小於驗證位準VS'之閾值電壓，連接於位元線BL(2)、BL(3)之汲極側選擇電晶體SDTr具有超過驗證位準VS'之閾值電壓。因此，設位元線BL(1)、BL(4)為預備寫入位元線BL(1)、BL(4)，對連接於其等之汲極側選擇電晶體SDTr執行預備寫入動作。設位元線BL(2)、BL(3)為抑制預備寫入位元線BL(2)、BL(3)，抑制對連接於其等之汲極側選擇電晶體SDTr進行預備寫入動作。

上述第3實施形態之圖12所示之例之預備寫入動作係對全部位元線BL施加接地電壓Vss。與此相對，如圖17所示，第6實施形態之預備寫入動作係對預備寫入位元線BL(1)、BL(4)施加接地電壓Vss，而對抑制預備寫入位元線BL(2)、BL(3)施加電源電壓Vdd。另，源極線SL上施加有電源電壓Vdd，其他配線則施加有與第1實施形態之寫入動作相同之電壓。

以上，因圖17所示之控制中，抑制預備寫入位元線BL(2)、BL(3)之電壓僅可上昇至電源電壓Vdd，故無法完全禁止對連接於其等之汲極側選擇電晶體SDTr進行寫入動作，該汲極側選擇電晶體SDTr之閾值電壓於正方向移動。但，與連接於預備寫入位元線BL(1)、BL(4)之汲極側選擇電晶體SDTr相比，連接於抑制預備寫入位元線BL(2)、BL(3)之汲極側選擇電晶體SDTr之閾值電壓之移動受到抑制。因此，第6實施形態中，預備寫入動作之汲極側選擇電晶體SDTr之閾值電壓分佈範圍可比第3實施形態中更小。且，因可減少於預備寫入動作後之寫入動作時成為寫入動作之對象之汲極側選擇電晶體SDTr之數量，故可改善第3實施形態中所說明之通過電壓Vpass之問題。另，第6實施形態之預備寫入動作亦可適用於第4實施形態。

[第7實施形態]

接著，參照圖18，對第7實施形態之非揮發性半導體記憶裝置進行說明。圖18係第7實施形態之對汲極側選擇電晶體SDTr進行寫入動作時之各種信號的時序圖。

此處，上述第1實施形態中，在時刻t14，信號BLBIAS、源極線SL之電壓、字元線WL1~WL8之電壓及背閘極線BG之電壓同時上昇至通過電壓Vpass(參照圖7)。於此相對，如圖18所示，第7實施形態中，信號BLBIAS、源極線SL之電壓、字元線WL1~WL8之電壓及背閘極線BG之電壓係於時刻t14利用電源端子上昇至電源電壓Vdd後，再於時刻t14a利用昇壓電路而上昇至通過電壓Vpass。

藉由以上圖18所示之控制，第7實施形態中，為上昇至通過電壓Vpass而需由昇壓電路供給之電荷量較第1實施形態減少(在Q=CV中V變小)，由此可減輕昇壓電路之負荷。

[其他實施形態]

雖已說明本發明之幾種實施形態，但該等實施形態為提示例，而並非用於限定發明範圍。該等新穎之實施形態可以其他各種形態予以實施，可在不脫離發明要旨之範圍內予以各種省略、置換及變更。該等實施形態或其變化亦包含在發明之範圍或要旨中，且包含在與專利請求範圍所揭示之發明均等之範圍內。

例如，上述實施形態中，雖交替設定選擇位元線BL與非選擇位元線BL，但只要選擇位元線BL之兩側一定為非選擇位元線BL，則選擇位元線BL亦可間隔n條(n為2以上之整數)配置。特別地，若在空間上有規則地配置選擇位元線及非選擇位元線，則對非選擇位元線施加通過電壓Vpass之電路可以較小之面積構成。

再者，為正確地對上述汲極側選擇電晶體SDTr進行寫入動作，源極側選擇電晶體SSTr之閾值電壓成為問題。因此，第1實施形態中，於源極側選擇電晶體SSTr具有負的閾值電壓之情形時，對記憶體陣列11中之所有源極側選擇電晶體SSTr執行寫入動作，將該等閾值電壓調整為正的閾值電壓。藉此，在對汲極側選擇電晶體SDTr進行寫入動作時，源極側選擇電晶體SSTr保持於非導通狀態。

再者，第1實施形態中，於源極側選擇電晶體SSTr具有負的閾值電壓之情形時，將寫入位元線BL之電壓設定為正的電壓Vbll，而非接地電壓Vss。藉此，源極側選擇電晶體SSTr之源極電壓成為電壓Vbll，可使閘極-源極間電壓為負。因此，對汲極側選擇電晶體SDTr進行寫入動作時，源極側選擇電晶體SSTr保持於非導通狀態。

再者，第2實施形態中，為正確地對汲極側選擇電晶體SDTr執行寫入動作，與源極側選擇電晶體SSTr同樣地，源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr之閾值電壓成為問題。因此，第2實施形態中，於源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr具有負的閾值電壓之情形時，對記憶體陣列11中之所有源極側虛設電晶體SDMTr及汲極側虛設電晶體DDMTr執行寫入動作，將該等閾值電壓調整為正的閾值電壓。

再者，上述各實施形態中，雖例示有積層型NAND快閃記憶體，但，毋庸贅言，本發明亦可適用於不具有三維結構之普通NAND快閃記憶體。

再者，上述實施形態中，雖已以具有自列方向觀察時形成U狀之通道之記憶體串MS為一例予以說明，但，本實施形態亦可適用於具有自列方向及行方向觀察時形成I字狀之通道之記憶體串MS。