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JP2010118580A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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JP2010118580A JP2008291779A JP2008291779A JP2010118580A JP 2010118580 A JP2010118580 A JP 2010118580A JP 2008291779 A JP2008291779 A JP 2008291779A JP 2008291779 A JP2008291779 A JP 2008291779A JP 2010118580 A JP2010118580 A JP 2010118580A
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高志 前田
Yoshihisa Iwata
佳久 岩田
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Abstract

【課題】読み出し精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数のメモリストリングＭＳ、及びメモリストリングＭＳの一端に接続された複数のドレイン側選択トランジスタＳＤＴｒを有する。ドレイン側選択トランジスタＳＤＴｒは、上方に延びるドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７の側面を取り囲むように形成された電荷蓄積層４６ｂと、電荷蓄積層４６ｂを取り囲むように形成されたドレイン側導電層４２とを備える。不揮発性半導体記憶装置１００は、選択されたメモリストリングＭＳからデータを読み出す前に、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）の電荷蓄積層４６ｂに電荷を蓄積させる制御信号生成部１６を備える。
【選択図】図５

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
上記メモリストリングを有する半導体記憶装置においては、選択したメモリストリングから、より正確にデータを読み出すことが要求される。
特開２００７−２６６１４３号 米国特許第５５９９７２４号 米国特許第５７０７８８５号
本発明は、読み出し時に、非選択メモリストリングからのリーク電流を低減させ、読み出し精度を向上させた不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの一端に接続された複数の第１選択トランジスタを有し、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含む第１半導体層と、前記柱状部の側面を取り囲むように形成された第１電荷蓄積層と、前記柱状部の側面及び前記第１電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、前記第１選択トランジスタは、前記柱状部の上面から上方に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように形成された第２電荷蓄積層と、前記第２半導体層の側面及び前記第２電荷蓄積層を取り囲むように形成され、前記第１選択トランジスタの制御電極として機能する第２導電層とを備え、選択された前記メモリストリングからデータを読み出す前に、非選択の前記メモリストリングに接続された前記第１選択トランジスタの前記第２電荷蓄積層に電荷を蓄積させる制御回路を備えることを特徴とする。
本発明は、読み出し時に、非選択メモリストリングからのリーク電流を低減させ、読み出し精度を向上させた不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１、本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、制御信号生成部（高電圧生成部）１６を備える。
メモリセルアレイ１１は、データを電気的に記憶するメモリトランジスタＭＴｒを有する。ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号及びゲートアドレス信号をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
次に、図２〜図４を参照し、メモリセルアレイ１１の積層構造及び回路構成について説明する。図２は、メモリセルアレイ１１の概略斜視図である。図３は、図２の拡大図である。図４は、図３の断面図である。以下、積層方向に直交する方向をロウ方向とし、積層方向及びロウ方向に直交する方向をカラム方向とする。なお、図３は、配線間に設けられた層間絶縁層を省略して記載している。
メモリセルアレイ１１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、４列設けられている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。また、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、４列以上設けられていてもよい。
図２に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。ワード線ＷＬ１〜ＷＬ４は、各々独立の信号で制御されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、カラム方向に複数本設けられ、各々独立の信号で制御される。また、カラム方向に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられ、各々独立の信号で制御されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、カラム方向に複数本設けられ、各々独立の信号で制御されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
上記のようなメモリブロックＭＢの回路構成は、図３及び図４に示す積層構造により実現されている。各メモリブロックＭＢは、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。ソース側導電層２２は、ロウ方向に延びるように形成されている。なお、ソース側導電層２２の側壁には、層間絶縁層２４が形成されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）にて構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２５を有する。ソース側ホール２５は、ロウ方向及びカラム方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２５に面する側壁に順次形成されたソース側ゲート絶縁層２６、及びソース側柱状半導体層２７を有する。ソース側ゲート絶縁層２６は、ソース側ホール２５に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２７は、ソース側ホール２５を埋めるように形成されている。ソース側柱状半導体層２７は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２７の上面は、後述するメモリ柱状半導体層３５の下面に接するように形成されている。ソース側柱状半導体層２７は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側ゲート絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。また、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。
メモリトランジスタ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に順次積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、メモリトランジスタ層３０は、図４に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３３は、ソース側ホール２５と整合する位置に形成されている。
さらに、メモリトランジスタ層３０は、図４に示すように、メモリホール３３に面する側壁に順次形成されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃ、及びメモリ柱状半導体層３５を有する。ブロック絶縁層３４ａは、メモリホール３３に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３５は、メモリホール３３を埋めるように形成されている。メモリ柱状半導体層３５は、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３５の下面は、ソース側柱状半導体層２７の上面に接するように形成されている。また、メモリ柱状半導体層３５の上面は、後述するドレイン側柱状半導体層４７の下面に接するように形成されている。
ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３５は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成において、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートとして機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ４の一部として機能する。
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、メモリトランジスタ層３０の上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を有する。ドレイン側導電層４２は、メモリ柱状半導体層３５が形成された直上に形成されている。ドレイン側導電層４２は、ロウ方向に延びるように形成されている。なお、ドレイン側導電層４２の側壁には、層間絶縁層４４が形成されている。
ドレイン側第１絶縁層４１、及びドレイン側第２絶縁層４３は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）にて構成されている。ドレイン側導電層４２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するように形成されたドレイン側ホール４５を有する。ドレイン側ホール４５は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４５は、メモリホール３３に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４５に面する側壁に順次形成されたブロック絶縁層４６ａ、電荷蓄積層４６ｂ、トンネル絶縁層４６ｃ、及びドレイン側柱状半導体層４７を有する。ブロック絶縁層４６ａは、ドレイン側ホール４５に面する側壁に所定の厚みをもって形成されている。電荷蓄積層４６ｂは、ブロック絶縁層４６ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層４６ｃは、電荷蓄積層４６ｂの側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４７は、ドレイン側ホール４５を埋めるように形成されている。ドレイン側柱状半導体層４７は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４７の下面は、メモリ柱状半導体層３５の上面に接するように形成されている。ドレイン側柱状半導体層４７の上面には、ビット線層５１が形成されている。ビット線層５１は、カラム方向に延びるようにロウ方向に所定ピッチをもって形成されている。ビット線層５１は、ビット線ＢＬとして機能する。
ブロック絶縁層４６ａ、及びトンネル絶縁層４６ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４６ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。ドレイン側柱状半導体層４７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。また、ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤの一部として機能する。
次に、図５を参照して、ロウデコーダ１２、１３の回路構成について説明する。図５は、不揮発性半導体記憶装置１００の回路図である。
ロウデコーダ１２は、図５に示すように、メモリブロックＭＢ毎に、ＮＡＮＤ回路１２１、ＮＯＴ回路１２２、及び電圧変換回路１２３を有する。
ＮＡＮＤ回路１２１は、制御信号生成部１６からアドレス信号Ａｄｄｒｅｓｓを受け付け、ＮＯＴ回路１２２に出力する。ＮＯＴ回路１２２は、ＮＡＮＤ回路１２１から信号を受け付け、電圧変換回路１２３に出力する。電圧変換回路１２３は、ＮＯＴ回路１２２から受け付けた信号の電圧を変換し、出力する。
また、ロウデコーダ１２は、図５に示すように、同一のドレイン側選択ゲート線ＳＧＤに接続されたメモリストリングＭＳ毎に、第１、第２転送トランジスタ１２４ａ、１２４ｂを有する。
第１転送トランジスタ１２４ａの一端は、制御信号生成部１６から信号ＳｇＳＧＤを受け付ける。信号ＳｇＳＧＤは、特定のドレイン側選択ゲート線ＳＧＤを駆動させるための信号である。第１転送トランジスタ１２４ａの他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。第１転送トランジスタ１２４ａの制御ゲートは、電圧変換回路１２３のからの信号を受け付ける。
第２転送トランジスタ１２４ｂの一端は、制御信号生成部１６から信号ＳｇＳＧＤＯＦＦを受け付ける。信号ＳｇＳＧＤＯＦＦは、ドレイン側選択ゲート線ＳＧＤを非駆動とするための信号である。第２転送トランジスタ１２４ｂの他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。第２転送トランジスタ１２４ｂの制御ゲートは、ＮＡＮＤ回路１２１からの信号を受け付ける。
また、ロウデコーダ１２は、図５に示すように、メモリブロックＭＢ毎に、第３、第４転送トランジスタ１２４ｃ、１２４ｄを有する。
第３、第４転送トランジスタ１２４ｃ、１２４ｄの一端は、制御信号生成部１６から信号ＳｇＷＬ３、信号ＳｇＷＬ４を受け付ける。信号ＳｇＷＬ３、信号ＳｇＷＬ４は、ワード線ＷＬ３、ＷＬ４を駆動させるための信号である。第３、第４転送トランジスタ１２４ｃ、１２４ｄの他端は、ワード線ＷＬ３、ＷＬ４に接続されている。第３、第４転送トランジスタ１２４ｃ、１２４ｄの制御ゲートは、電圧変換回路１２３からの信号を受け付ける。
ロウデコーダ１３は、図５に示すように、メモリブロックＭＢ毎に、ＮＡＮＤ回路１３１、ＮＯＴ回路１３２、及び電圧変換回路１３３を有する。
ＮＡＮＤ回路１３１は、制御信号生成部１６からアドレス信号Ａｄｄｒｅｓｓを受け付け、ＮＯＴ回路１３２に出力する。ＮＯＴ回路１３２は、ＮＡＮＤ回路１３１から信号を受け付け、電圧変換回路１３３に出力する。電圧変換回路１３３は、ＮＯＴ回路１３２から受け付けた信号の電圧を変換し、出力する。
また、ロウデコーダ１３は、図５に示すように、同一のソース側選択ゲート線ＳＧＳに接続されたメモリストリングＭＳ毎に、第１、第２転送トランジスタ１３４ａ、１３４ｂを有する。
第１転送トランジスタ１３４ａの一端は、制御信号生成部１６から信号ＳｇＳＧＳを受け付ける。信号ＳｇＳＧＳは、特定のソース側選択ゲート線ＳＧＳを駆動させるための信号である。第１転送トランジスタ１３４ａの他端は、ソース側選択ゲート線ＳＧＳに接続されている。第１転送トランジスタ１３４ａの制御ゲートは、電圧変換回路１３３のからの信号を受け付ける。
第２転送トランジスタ１３４ｂの一端は、制御信号生成部１６から信号ＳｇＳＧＳＯＦＦを受け付ける。信号ＳｇＳＧＳＯＦＦは、ソース側選択ゲート線ＳＧＳを非駆動とするための信号である。第２転送トランジスタ１３４ｂの他端は、ソース側選択ゲート線ＳＧＳに接続されている。第２転送トランジスタ１３４ｂの制御ゲートは、ＮＡＮＤ回路１３１からの信号を受け付ける。
また、ロウデコーダ１３は、図５に示すように、メモリブロックＭＢ毎に、第３、第４転送トランジスタ１３４ｃ、１３４ｄを有する。
第３、第４転送トランジスタ１３４ｃ、１３４ｄの一端は、制御信号生成部１６から信号ＳｇＷＬ１、信号ＳｇＷＬ２を受け付ける。信号ＳｇＷＬ１、信号ＳｇＷＬ２は、ワード線ＷＬ１、ＷＬ２を駆動させるための信号である。第３、第４転送トランジスタ１３４ｃ、１３４ｄの他端は、ワード線ＷＬ１、ＷＬ２に接続されている。第３、第４転送トランジスタ１３４ｃ、１３４ｄの制御ゲートは、電圧変換回路１３３からの信号を受け付ける。
（第１実施形態に係る不揮発性半導体記憶装置１００の動作）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の動作について説明する。先ず、図６〜図８を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作、読み出し動作、及び消去動作について説明する。図６〜図８に示す動作は、制御信号生成部１６によって行われる。図６は、第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作を示すタイミングチャートであり、図７は、その読み出し動作を示すタイミングチャートであり、図８は、その消去動作を示すタイミングチャートである。
ここで、以下、書き込み動作、読み出し動作、及び消去動作は、特定の１つのメモリブロックＭＢを対象とする。ワード線ＷＬ１〜ＷＬ４を「ワード線ＷＬ」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたワード線ＷＬ１〜ＷＬ４を「選択ワード線ＷＬ（ｓｅｌ）」と表記する。一方、非選択のワード線ＷＬ１〜ＷＬ４を「非選択ワード線ＷＬ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたドレイン側選択ゲート線ＳＧＤを、「選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）」と表記する。一方、非選択のドレイン側選択ゲート線ＳＧＤを、「非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたソース側選択ゲート線ＳＧＳを「選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）」と表記する。一方、非選択のソース側選択ゲート線ＳＧＳを「非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）」と表記する。
さらに、書き込み動作、読み出し動作、及び消去動作のために選択されたメモリブロックＭＢを「選択メモリブロックＭＢ（ｓｅｌ）」と表記する。一方、非選択のメモリブロックＭＢを「非選択メモリブロックＭＢ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたメモリストリングＭＳを「選択メモリストリングＭＳ（ｓｅｌ）」と表記する。一方、非選択のメモリストリングＭＳを「非選択メモリストリングＭＳ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたドレイン側選択トランジスタＳＤＴｒを「選択ドレイン側選択トランジスタＳＤＴｒ（ｓｅｌ）」と表記する。一方、非選択のドレイン側選択トランジスタＳＤＴｒを「非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたソース側選択トランジスタＳＳＴｒを「選択ソース側選択トランジスタＳＳＴｒ（ｓｅｌ）」と表記する。一方、非選択のソース側選択トランジスタＳＤＴｒを「非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）」と表記する。
書き込み動作において、はじめに、図６に示すように、ソース線ＳＬは電圧Ｖｄｄとされ、その他は接地電圧Ｖｓｓとされている。次に、時刻ｔ１１において、“１”書き込みを行う場合、ビット線ＢＬが、電圧Ｖｄｄに上げられる。或いは、時刻ｔ１１において、“０”書き込みを行う場合、ビット線ＢＬは、接地電圧Ｖｓｓに維持される。また、時刻ｔ１１おいて、選択ワード線ＷＬ（ｓｅｌ）、及び非選択ワード線ＷＬ（ｎ−ｓｅｌ）が、電圧Ｖｄｄまで上げられる。また、時刻ｔ１１において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、電圧Ｖｓｇまで上げられる。例えば、電圧Ｖｄｄは、３Ｖ〜４Ｖ程度である。例えば、電圧Ｖｓｇは、４Ｖ程度である。なお、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、接地電圧Ｖｓｓとされている。また、非選択ブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬは、フローティング状態とされている。
続いて、時刻ｔ１２において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、電圧Ｖｄｄまで下げられる。次に、時刻ｔ１３において、選択ワード線ＷＬ（ｓｅｌ）、及び非選択ワード線ＷＬ（ｎ−ｓｅｌ）が、電圧Ｖｐａｓｓまで上げられる。続いて、時刻ｔ１４において、選択ワード線ＷＬ（ｓｅｌ）が、電圧Ｖｐｇｍまで上げられる。例えば、電圧Ｖｐａｓｓは、１０Ｖである。例えば、電圧Ｖｐｇｍは、１８Ｖである。
次に、時刻ｔ１５において、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、及び選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、接地電圧Ｖｓｓまで下げられる。
上記動作により、選択メモリストリングＭＳ（ｓｅｌ）における選択ワード線ＷＬ（ｓｅｌ）に接続されたメモリトランジスタＭＴｒの制御ゲートに電荷が蓄積され、データが書き込まれる。
読み出し動作において、はじめに、図７に示すように、ビット線ＢＬ、ソース線ＳＬ，選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線（ｎ−ｓｅｌ）、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、接地電圧Ｖｓｓとされている。なお、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、接地電圧Ｖｓｓとされている。非選択メモリブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬは、フローティング状態とされている。
次に、時刻ｔ２１において、ビット線ＢＬが、電圧Ｖｐｒｅまで上げられる。例えば、電圧Ｖｐｒｅは、１Ｖ程度である。また、時刻ｔ２１において、非選択ワード線ＷＬ（ｎ−ｓｅｌ）が、電圧Ｖｒｅａｄまで上げられる。例えば、電圧Ｖｒｅａｄは、４Ｖ程度である。また、時刻ｔ２１において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、電圧Ｖｓｇまで上げられる。続いて、時刻ｔ２２において、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）が、電圧Ｖｓｇまで上げられる。
次に、時刻ｔ２３において、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）が、接地電圧Ｖｓｓまで下げられる。
上記動作により、ビット線ＢＬから選択メモリストリングＭＳ（ｓｅｌ）を介してソース線ＳＬ（メモリストリングＭＳの一方から他方）へと流れる電流を検知し、その大小を比較することで、データが読み出される。
消去動作において、はじめに、図８に示すように、ソース線ＳＬ、ワード線ＷＬ、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、接地電圧Ｖｓｓとされている。なお、ビット線ＢＬは、フローティング状態とされている。また、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、フローティング状態とされている。また、非選択ブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬは、フローティング状態とされている。
次に、時刻ｔ３１において、ソース線ＳＬが、電圧Ｖｅｒａまで上げられる。続いて、時刻ｔ３２において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、電圧Ｖｅｒａｓｇまで上げられる。電圧Ｖｅｒａは、２０Ｖ程度である。電圧Ｖｅｒａｓｇは、１５Ｖ程度である。
次に、時刻ｔ３３において、ソース線ＳＬが、接地電圧Ｖｓｓまで下げられる。続いて、時刻ｔ３４において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ソース側選択トランジスタＳＳＴｒのゲート付近にて、ＧＩＤＬ（Gate Induced Drain Leak）電流が発生し、生成したホールがメモリ柱状半導体層３５へと流れる。その結果、メモリ柱状半導体層３５にソース線ＳＬの電位が転送される。一方、電子が、半導体基板Ｂａ方向に流れる。これにより、メモリ柱状半導体層３５と第１〜第４ワード線導電層３２ａ〜３２ｄ（例えば、０Ｖに設定）の間の電位差により、メモリトランジスタＭＴｒ１〜ＭＴｒ４を構成する電荷蓄積層３４ｂから電子が引き抜かれる。すなわち、消去動作がなされる。
次に、図９を参照して、上記読み出し動作の前後に実行される動作について説明する。図９に示す動作は、制御信号生成部１６によって行われる。図９は、第１実施形態に係る不揮発性半導体記憶装置１００の読み出し動作の前後に実行する動作を説明するフローチャートである。
図９に示すように、先ず、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）に、プレプログラム（事前書き込み）を実行する（ステップＳ１０１）。プレプログラムは、ドレイン側選択トランジスタ層４０の電荷蓄積層４６ｂに電荷を蓄積させることで実行される。プレプログラムにより、ドレイン側選択トランジスタＳＤＴｒの閾値は、上昇する。
次に、選択メモリストリングＭＳ（ｓｅｌ）のメモリトランジスタＭＴｒ１〜ＭＴｒ４からデータの読み出しを行なう（ステップＳ１０２）。
続いて、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）のプレプログラムを消去する（ステップＳ１０３）。プレプログラムの消去は、ドレイン側選択トランジスタ層４０の電荷蓄積層４６ｂから電荷を放出させることで実行される。プレプログラムの消去により、ドレイン側選択トランジスタＳＤＴｒの閾値は、低下する。
上記ステップＳ１０１におけるプレプログラムは、図１０に示す「例１」のように、非選択メモリブロックＭＢ（ｎ−ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）を対象として実行される。また、プレプログラムは、選択メモリブロックＭＢ（ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）を対象として実行される。
或いは、上記ステップＳ１０１におけるプレプログラムは、図１１に示す「例２」のように、選択メモリブロックＭＢ（ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）のみを対象として実行される。
また、上記ステップＳ１０１におけるプレプログラムは、図１２に示す「例３」のように、非選択メモリブロックＭＢ（ｎ−ｓｅｌ）における、非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）のみを対象として実行される。
次に、図１３を参照して、プレプログラム動作（ステップＳ１０１）について説明する。図１３に示す動作は、制御信号生成部１６によって行われる。図１３は、プレプログラム動作を示すタイミングチャートである。
ここで、以下において、プレプログラム動作の対象とするドレイン側選択ゲート線ＳＧＤを、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）と表記する。プレプログラム動作の対象としないドレイン側選択ゲート線ＳＧＤを、非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）と表記する。また、プレプログラム動作の対象とするソース側選択ゲート線ＳＧＳを、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）と表記する。プレプログラム動作の対象としないソース側選択ゲート線ＳＧＳを、非対象ソース側選択ゲート線ＳＧＳ（ｎ−ｔａｒ）と表記する。
ドレイン側選択トランジスタＳＤＴｒの書き込み時、ワード線ＷＬ１〜ＷＬ４と異なり、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に接続される複数のドレイン側選択トランジスタＳＤＴｒには、選択的な書き込みが行えず、それら全てに一括で“０”データが書き込まれる。そのため、全てのビット線ＢＬは、接地電圧Ｖｓｓに設定しておく。
図１３に示すように、はじめに、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）、非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）、及びソース側選択ゲート線ＳＧＳは、接地電圧Ｖｓｓとされている。次に、時刻ｔ４１において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、電圧Ｖｄｄまで上げられる。続いて、時刻ｔ４２において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、電圧Ｖｐａｓｓまで上げられる。次に、時刻ｔ４３において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、電圧Ｖｐｇｍまで上げられる。続いて、時刻ｔ４４において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ドレイン側柱状半導体層４６の電位とドレイン側導電層４２との間の電位差で、電荷蓄積層４６ｂに電荷が蓄積される。すなわち、プレプログラムが実行される。
次に、図１４を参照して、プレプログラム消去動作（ステップＳ１０３）について説明する。図１４に示す動作は、制御信号生成部１６によって行われる。図１４は、プレプログラム消去動作を示すタイミングチャートである。
図１４に示すように、はじめに、ソース線ＳＬ、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）、及び非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）は、接地電圧Ｖｓｓとされている。ワード線ＷＬは、フローティング状態とされている。非選択ブロックＭＢ（ｎ−ｓｅｌ）におけるワード線ＷＬ、及び非対象ソース側選択ゲート線ＳＧＳ（ｎ−ｔａｒ）は、フローティング状態とされている。
先ず、時刻ｔ５１において、ソース線ＳＬが、電圧Ｖｅｒａまで上げられる。次に、時刻ｔ５２において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）、及び非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）は、電圧Ｖｅｒａｓｇまで上げられる。
続いて、時刻ｔ５３において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。次に、時刻ｔ５４において、ソース線ＳＬ、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）、及び非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ソース側選択トランジスタＳＳＴｒのゲート付近にて、ＧＩＤＬ（Gate Induced Drain Leak）電流が発生し、生成したホールがメモリ柱状半導体層３５を通って、ドレイン側柱状半導体層４７へと流れる。その結果、ドレイン側柱状半導体層４７にソース線ＳＬの電位が転送される。一方、電子が、半導体基板Ｂａ方向に流れる。これにより、ドレイン側柱状半導体層４７とドレイン側選択ゲート線ＳＧＤ（例えば、０Ｖに設定）との間の電位差により、ドレイン側選択トランジスタＳＤＴｒを構成する電荷蓄積層４６ｂから電子が引き抜かれる。すなわち、プレプログラムの消去動作がなされる。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒとなる各層、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタ層ＳＤＴｒとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
また、不揮発性半導体記憶装置１００は、ドレイン側選択トランジスタＳＤＴｒの閾値を制御可能に構成されている。したがって、不揮発性半導体記憶装置１００は、データ読み出し前に、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）の閾値を高く制御することできる。これにより、不揮発性半導体記憶装置１００は、読み出し時に、ビット線ＢＬから非選択のメモリストリングＭＳ（ｎ−ｓｅｌ）を通じてソース線ＳＬに流れるリーク電流を抑制することができる。すなわち、不揮発性半導体記憶装置１００は、より正確に読み出し動作を実行することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１５を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１５は、第２実施形態に係るメモリブロックＭＢａの断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリブロックＭＢａを有する。
メモリブロックＭＢａは、第１実施形態と異なるソース側選択トランジスタ層２０Ａ、及びドレイン側選択トランジスタ層４０Ａを有する。
ソース側選択トランジスタ層２０Ａは、ソース側ゲート絶縁層２６の代わりに、ブロック絶縁層２６ａ、電荷蓄積層２６ｂ、及びトンネル絶縁層２６ｃを有する。ブロック絶縁層２６ａは、ソース側ホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２６ｂは、ブロック絶縁層２６ａの側壁に、所定の厚みをもって形成されている。トンネル絶縁層２６ｃは、電荷蓄積層２６ｂの側壁に、所定の厚みをもって形成されている。ブロック絶縁層２６ａ、及びトンネル絶縁層２６ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層２６ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。
ドレイン側選択トランジスタ層４０Ａは、ブロック絶縁層４６ａ、電荷蓄積層４６ｂ、及びトンネル絶縁層４６ｃの代わりに、ドレイン側ゲート絶縁層４６を有する。ドレイン側ゲート絶縁層４６は、ドレイン側ホール４５に面する側壁に所定の厚みをもって形成されている。ドレイン側ゲート絶縁層４６は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。
（第２実施形態に係る不揮発性半導体記憶装置の動作）
次に、図１６を参照して、第２実施形態に係る読み出し動作の前後に実行される動作について説明する。図１６に示す動作は、制御信号生成部１６によって行われる。図１６は、第２実施形態に係る不揮発性半導体記憶装置における読み出し動作の前後に実行する動作を説明するフローチャートである。
図１６に示すように、先ず、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）に、プレプログラム（事前書き込み）を実行する（ステップＳ２０１）。プレプログラムは、ソース側選択トランジスタ層２０の電荷蓄積層２５ｂに電荷を蓄積させることで実行される。プレプログラムにより、非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）の閾値は、上昇する。
次に、選択メモリストリング（ｓｅｌ）のメモリトランジスタＭＴｒ１〜ＭＴｒ４からデータの読み出しを行なう（ステップＳ２０２）。
続いて、非選択メモリストリング（ｎ−ｓｅｌ）に接続された非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）のプレプログラムを消去する（ステップＳ２０３）。プレプログラムの消去は、ソース側選択トランジスタ層２０の電荷蓄積層２５ｂから電荷を放出させることで実行される。プレプログラムの消去により、非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）の閾値は、低下する。
上記ステップＳ２０１におけるプレプログラムは、図１７に示す「例４」のように、非選択メモリブロックＭＢ（ｎ−ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）を対象として実行される。また、プレプログラムは、選択メモリブロックＭＢ（ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）を対象として実行される。
或いは、上記ステップＳ２０１におけるプレプログラムは、図１８に示す「例５」のように、選択メモリブロックＭＢ（ｓｅｌ）における、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）のみを対象として実行される。
また、上記ステップＳ２０１におけるプレプログラムは、図１９に示す「例６」のように、非選択メモリブロックＭＢ（ｎ−ｓｅｌ）における、非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）のみを対象として実行される。
次に、図２０を参照して、プレプログラム動作（ステップＳ２０１）について説明する。図２０に示す動作は、制御信号生成部１６によって行われる。図２０は、プレプログラム動作を示すタイミングチャートである。
図２０に示すように、はじめに、全ての線は、接地電圧Ｖｓｓとされている。先ず、時刻ｔ６１において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、電圧Ｖｄｄまで上げられる。次に、時刻ｔ６２において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、電圧Ｖｐａｓｓまで上げられる。続いて、時刻ｔ６３において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、電圧Ｖｐｇｍまで上げられる。次に、時刻ｔ６４において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ソース側柱状半導体層２７の電位とソース側導電層２２との間の電位差で、電荷蓄積層２６ｂに電荷が蓄積される。すなわち、プレプログラムが実行される。
次に、図２１を参照して、プレプログラム消去動作（ステップＳ２０３）について説明する。図２１に示す動作は、制御信号生成部１６によって行われる。図２１は、プレプログラム消去動作を示すタイミングチャートである。
図２１に示すように、はじめに、ソース線ＳＬ、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）、非対象ソース側選択ゲート線ＳＧＳ（ｎ−ｔａｒ）、及び対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、接地電圧Ｖｓｓとされている。ワード線ＷＬは、フローティング状態とされている。非対象ドレイン側選択ゲート線ＳＧＤ（ｎ−ｔａｒ）は、フローティング状態とされている。
次に、時刻ｔ７１において、ソース線ＳＬが、電圧Ｖｅｒａまで上げられる。続いて、時刻ｔ７２において、対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）、非対象ソース側選択ゲート線ＳＧＳ（ｎ−ｔａｒ）、及び対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、電圧Ｖｅｒａｓｇまで上げられる。
次に、時刻ｔ７３において、対象ソース側選択ゲート線ＳＧＳ（ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。続いて、時刻ｔ７４において、ソース線ＳＬ、非対象ソース側選択ゲート線ＳＧＳ（ｎ−ｔａｒ）、及び対象ドレイン側選択ゲート線ＳＧＤ（ｔａｒ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ソース側選択トランジスタＳＳＴｒのゲート付近にて、ＧＩＤＬ（Gate Induced Drain Leak）電流が発生し、生成したホールがソース側柱状半導体層２７へと流れる。その結果、ソース側柱状半導体層２７にソース線ＳＬの電位が転送される。一方、電子が、半導体基板Ｂａ方向に流れる。これにより、ソース側柱状半導体層２７とソース側選択ゲート線ＳＧＳ（例えば、０Ｖに設定）との間の電位差により、ソース側選択トランジスタＳＳＴｒを構成する電荷蓄積層２６ｂから電子が引き抜かれる。すなわち、プレプログラムの消去動作がなされる。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように第２実施形態に係る不揮発性半導体記憶装置は、ソース側選択トランジスタＳＳＴｒの閾値を制御可能に構成されている。したがって、不揮発性半導体記憶装置は、データ読み出し前に、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）の閾値を高く制御することできる。これにより、不揮発性半導体記憶装置は、ビット線ＢＬから非選択のメモリストリングＭＳ（ｎ−ｓｅｌ）を通じてソース線ＳＬに流れるリーク電流を抑制することができる。すなわち、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、より正確に読み出し動作を実行することができる。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２２を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２２は、第３実施形態に係るメモリブロックＭＢｂの断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態に係る不揮発性半導体記憶装置は、図２２に示すように、第１実施形態と異なるメモリブロックＭＢｂを有する。
メモリブロックＭＢｂは、第１実施形態及び第２実施形態にて説明したソース側選択トランジスタ層２０Ａ、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。
（第３実施形態に係る不揮発性半導体記憶装置の動作）
次に、第３実施形態に係る不揮発性半導体記憶装置の動作について説明する。第３実施形態における制御信号生成部１６は、第１実施形態の図９に示した動作（ステップＳ１０１〜Ｓ１０３）、及び第２実施形態の図１６に示した動作（ステップＳ２０１〜Ｓ２０３）を実行する。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態に係る特徴を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と同様と効果を奏する。
［第４実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２３〜図２５を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２３は、第４実施形態に係る不揮発性半導体記憶装置のメモリブロックＭＢｃの回路図である。図２４は、メモリブロックＭＢｃの概略斜視図である。図２５は、図２４の一部拡大断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリブロックＭＢｃは、図２３に示すように、複数のメモリストリングＭＳｂ、ソース側選択トランジスタＳＳＴｒｂ、及びドレイン側選択トランジスタＳＤＴｒｂを備える。メモリストリングＭＳｂは、直列接続されたメモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８、及びバックゲートトランジスタＢＴｒにて構成されている。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒｂ４とメモリトランジスタＭＴｒｂ５との間に接続されている。ドレイン側選択トランジスタＳＤＴｒｂは、メモリストリングＭＳｂの一端（メモリトランジスタＭＴｒｂ８）に接続されている。ソース側選択トランジスタＳＳＴｒｂは、メモリストリングＭＳｂの他端（メモリトランジスタＭＴｒｂ１）に接続されている。
図２３に示すように、メモリブロックＭＢｃにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｂ１の制御ゲートは、ワード線ＷＬｂ１に共通接続されている。同様に、ロウ方向に配列されたメモリトランジスタＭＴｒｂ２〜ＭＴｒｂ８の制御ゲートは、ワード線ＷＬｂ２〜ＷＬｂ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒの制御ゲートは、バックゲート線ＢＧに共通接続されている。
図２３に示すように、メモリブロックＭＢｃにおいて、カラム方向に配列された各ドレイン側選択トランジスタＳＤＴｒｂの制御ゲートは、ドレイン側選択ゲート線ＳＧＤｂに共通接続されている。ドレイン側選択ゲート線ＳＧＤｂは、複数のメモリブロックＭＢｂを跨いでロウ方向に延びるように形成されている。また、ロウ方向に配列されたドレイン側選択トランジスタＳＤＴｒｂの他端は、ビット線ＢＬｂに共通に接続されている。ビット線ＢＬｂは、複数のメモリブロックＭＢｂを跨いでカラム方向に延びるように形成されている。
図２３に示すように、メモリブロックＭＢｃにおいて、カラム方向に配列された各ソース側選択トランジスタＳＳＴｒｂの制御ゲートは、ソース側選択ゲート線ＳＧＳｂに共通接続されている。ソース側選択ゲート線ＳＧＳｂは、複数のメモリブロックＭＢｃを跨いでロウ方向に延びるように形成されている。また、ロウ方向に配列されたソース側選択トランジスタＳＳＴｒｂの他端は、ソース線ＳＬｂに共通に接続されている。カラム方向に隣接するソース側選択トランジスタＳＳＴｒｂは、共通のソース線ＳＬｂに接続されている。ソース線ＳＬｂは、複数のメモリブロックＭＢｃを跨いでロウ方向に延びるように形成されている。
上記のようなメモリブロックＭＢｃの回路構成は、図２４及び図２５に示す積層構造により実現されている。各メモリブロックＭＢｃは、半導体基板Ｂａａ上に順次積層されたバックゲートトランジスタ層２０Ｂ、メモリトランジスタ層３０Ｂ、及び選択トランジスタ層４０Ｂを有する。バックゲートトランジスタ層２０Ｂは、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０Ｂは、メモリストリングＭＳｂ（メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８）として機能する。選択トランジスタ層４０Ｂは、ソース側選択トランジスタＳＳＴｒｂ、及びドレイン側選択トランジスタＳＤＴｒｂとして機能する。
バックゲートトランジスタ層２０Ｂは、図２４及び図２５に示すように、バックゲート導電層２１Ｂを有する。バックゲート導電層２１Ｂは、ロウ方向及びカラム方向に広がるように所定領域に亘って形成されている。バックゲート導電層２１Ｂは、メモリブロックＭＢｃ毎に分断されている。
バックゲート導電層２１Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０Ｂは、図２５に示すように、バックゲート導電層２１Ｂを掘り込むように形成されたバックゲートホール２２Ｂを有する。バックゲートホール２２Ｂは、カラム方向に延びるように形成されている。バックゲートホール２２Ｂは、ロウ方向及びカラム方向にマトリクス状に形成されている。
さらに、バックゲートトランジスタ層２０Ｂは、図２５に示すように、バックゲートホール２２Ｂ内に、ブロック絶縁層２３Ｂａ、電荷蓄積層２３Ｂｂ、トンネル絶縁層２３Ｂｃ、及び底部半導体層２４Ｂを有する。ブロック絶縁層２３Ｂａは、バックゲートホール２２Ｂに面する側壁に所定の厚みをもって形成されている。電荷蓄積層２３Ｂｂは、ブロック絶縁層２３Ｂａの側壁に所定の厚みをもって形成されている。トンネル絶縁層２３Ｂｃは、電荷蓄積層２３Ｂｂの側壁に所定の厚みをもって形成されている。底部半導体層２４Ｂは、バックゲートホール２２Ｂを埋めるように形成されている。底部半導体層２４Ｂは、カラム方向に延びるように形成されている。
ブロック絶縁層２３Ｂａ、及びトンネル絶縁層２３Ｂｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層２３Ｂｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。底部半導体層２４Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記バックゲートトランジスタ層２０Ｂの構成において、バックゲート導電層２１Ｂは、バックゲートトランジスタＢＴｒの制御ゲートとして機能する。また、バックゲート導電層２１Ｂは、バックゲート線ＢＧの一部として機能する。
メモリトランジスタ層３０Ｂは、図２４及び図２５に示すように、ワード線導電層３１Ｂａ〜３１Ｂｈを有する。ワード線導電層３１Ｂａ〜３１Ｂｈは、ロウ方向に延びるように形成されている。各ワード線導電層３１Ｂａ〜３１Ｂｈは、層間絶縁層（図示略）を介して絶縁分離されている。ワード線導電層３１Ｂａ〜３１Ｂｈは、メモリブロックＭＢｃ毎に分断されている。ワード線導電層３１Ｂａとワード線導電層３１Ｂｂは、１層目（最下層）に形成されている。ワード線導電層３１Ｂｃとワード線導電層３１Ｂｄは、２層目に形成されている。ワード線導電層３１Ｂｅとワード線導電層３１Ｂｆとは、３層目に形成されている。ワード線導電層３１Ｂｇとワード線導電層３１Ｂｈとは、４層目（最上層）に形成されている。
ワード線導電層３１Ｂａ〜３１Ｂｈは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、メモリトランジスタ層３０Ｂは、図２５に示すように、ワード線導電層３１Ｂａ、３１Ｂｃ、３１Ｂｅ、３１Ｂｇを貫通するように形成されたメモリホール３２Ｂａ、ワード線導電層３１Ｂｂ、３１Ｂｄ、３１Ｂｆ、３１Ｂｈを貫通するように形成されたメモリホール３２Ｂｂを有する。メモリホール３２Ｂａ、Ｂｂは、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２Ｂａ、Ｂｂは、バックゲートホール２２Ｂのカラム方向の両端に整合するように形成されている。
さらに、メモリトランジスタ層３０Ｂは、図２５に示すように、メモリホール３２Ｂａ、Ｂｂ内に、ブロック絶縁層３３Ｂａ、電荷蓄積層３３Ｂｂ、トンネル絶縁層３３Ｂｃ、及びメモリ柱状半導体層３４Ｂａ、３４Ｂｂを有する。ブロック絶縁層３３Ｂａは、メモリホール３２Ｂに面する側壁に所定の厚みをもって形成されている。電荷蓄積層３３Ｂｂは、ブロック絶縁層３３Ｂａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３３Ｂｃは、電荷蓄積層３３Ｂｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３４Ｂａ、Ｂｂは、メモリホール３２Ｂａ、３２Ｂｂを埋めるように形成されている。メモリ柱状半導体層３４Ｂａ、３４Ｂｂは、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３４Ｂａ、３４Ｂｂは、底部半導体層２４Ｂのカラム方向両端上面に接するように形成されている。すなわち、メモリストリングＭＳｂを構成する半導体層は、一対のメモリ柱状半導体層３４Ｂａ、３４Ｂｂ（柱状部）、及びそれらの下端を連結させるように形成された底部半導体層２４Ｂ（連結部）にて構成されている。メモリストリングＭＳｂを構成する半導体層は、ロウ方向からみてＵ字状に形成されている。
ブロック絶縁層３３Ｂａ、及びトンネル絶縁層３３Ｂｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３Ｂｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３４Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０Ｂの構成において、ワード線導電層３１Ｂａ〜３１Ｂｈは、メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８の制御ゲートとして機能する。また、ワード線導電層３１Ｂａ〜３１Ｂｈは、ワード線ＷＬｂ１〜ＷＬｂ８の一部として機能する。
選択トランジスタ層４０Ｂは、図２４及び図２５に示すように、ソース側導電層４１Ｂ、及びドレイン側導電層４２Ｂを有する。ソース側導電層４１Ｂ、及びドレイン側導電層４２Ｂは、ロウ方向に延びるように形成されている。ソース側導電層４１Ｂは、最上層のワード線導電層３１Ｂｇの上層に形成されている。ドレイン側導電層４２Ｂは、最上層のワード線導電層３１Ｂｈの上層に形成されている。
ソース側導電層４１Ｂ、及びドレイン側導電層４２Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、選択トランジスタ層４０Ｂは、図２５に示すように、ソース側導電層４１Ｂを貫通するように形成されたソース側ホール４３Ｂ、及びドレイン側導電層４２Ｂを貫通するように形成されたドレイン側ホール４４Ｂを有する。ソース側ホール４３Ｂは、メモリホール３２Ｂａと整合する位置に形成されている。ドレイン側ホール４４Ｂは、メモリホール３２Ｂｂと整合する位置に形成されている。
さらに、選択トランジスタ層４０Ｂは、図２５に示すように、ソース側ホール４３Ｂ内に、ブロック絶縁層４５Ｂａ、電荷蓄積層４５Ｂｂ、トンネル絶縁層４５Ｂｃ、及びソース側柱状半導体層４６Ｂを有する。ブロック絶縁層４５Ｂａは、ソース側ホール４３Ｂに面する側壁に所定の厚みをもって形成されている。電荷蓄積層４５Ｂｂは、ブロック絶縁層４５Ｂａの側壁に所定の厚みをもって形成されている。トンネル絶縁層４５Ｂｃは、電荷蓄積層４５Ｂｂの側壁に所定の厚みをもって形成されている。ソース側柱状半導体層４６Ｂは、ソース側ホール４３Ｂを埋めるように形成されている。ソース側柱状半導体層４６Ｂは、ロウ方向及びカラム方向にマトリクス状に形成されている。ソース側柱状半導体層４６Ｂは、積層方向に延びるように柱状に形成されている。ソース側柱状半導体層４６Ｂは、メモリ柱状半導体層３４Ｂａの上面に接するように形成されている。
ブロック絶縁層４５Ｂａ、及びトンネル絶縁層４５Ｂｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４５Ｂｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。ソース側柱状半導体層４６Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
さらに、選択トランジスタ層４０Ｂは、図２５に示すように、ドレイン側ホール４４Ｂ内に、ブロック絶縁層４７Ｂａ、電荷蓄積層４７Ｂｂ、トンネル絶縁層４７Ｂｃ、及びドレイン側柱状半導体層４８Ｂを有する。ブロック絶縁層４７Ｂａは、ドレイン側ホール４４Ｂに面する側壁に所定の厚みをもって形成されている。電荷蓄積層４７Ｂｂは、ブロック絶縁層４７Ｂａの側壁に所定の厚みをもって形成されている。トンネル絶縁層４７Ｂｃは、電荷蓄積層４７Ｂｂの側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４８Ｂは、ドレイン側ホール４４Ｂを埋めるように形成されている。ドレイン側柱状半導体層４８Ｂは、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側柱状半導体層４８Ｂは、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４８Ｂは、メモリ柱状半導体層３４Ｂｂの上面に接するように形成されている。
ブロック絶縁層４７Ｂａ、及びトンネル絶縁層４７Ｂｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４７Ｂｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。ドレイン側柱状半導体層４８Ｂは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記選択トランジスタ層４０Ｂの構成において、ソース側導電層４１Ｂは、ソース側選択トランジスタＳＳＴｒｂの制御ゲートとして機能する。また、ソース側導電層４１Ｂは、ソース側選択ゲート線ＳＧＳｂの一部として機能する。ドレイン側導電層４２Ｂは、ドレイン側選択トランジスタＳＤＴｒｂの制御ゲートとして機能する。また、ドレイン側導電層４２Ｂは、ドレイン側選択ゲート線ＳＧＤｂの一部として機能する。
また、図２４に示すように、ロウ方向に並ぶソース側柱状半導体層４６Ｂの上面には、ソース線導電層５１Ｂが形成されている。ソース線導電層５１Ｂは、ロウ方向に延びるように形成されている。ソース線導電層５１Ｂは、ソース線ＳＬｂとして機能する。また、ロウ方向に並ぶドレイン側柱状半導体層４８Ｂの上面には、ビット線導電層５２Ｂが形成されている。ビット線導電層５２Ｂは、カラム方向に延びるように形成されている。ビット線導電層５２Ｂは、ビット線ＢＬｂとして機能する。
（第４実施形態に係る不揮発性半導体装置の動作）
次に、第４実施形態に係る不揮発性半導体装置の動作について説明する。第４実施形態における制御信号生成部１６は、第３実施形態と同様に、読み出し動作の前に、非選択メモリストリングＭＳｂに接続された非選択ドレイン側選択トランジスタＳＤＴｒｂ（ｎ−ｓｅｌ）、及び非選択ソース側選択トランジスタＳＳＴｒｂ（ｎ−ｓｅｌ）の制御ゲートにプリプログラムを行い、それら制御ゲートの閾値を高くする。
また、第４実施形態における制御信号生成部１６は、第３実施形態と同様に、読み出し動作の後に、非選択ドレイン側選択トランジスタＳＤＴｒｂ（ｎ−ｓｅｌ）及び非選択ソース側選択トランジスタＳＳＴｒｂ（ｎ−ｓｅｌ）の制御ゲートのプリプログラムを消去し、それら制御ゲートの閾値を低くする。
（第４実施形態に係る不揮発性半導体装置の効果）
次に、第４実施形態に係る不揮発性半導体装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様に動作する。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と同様の効果を奏する。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、第４実施形態に係る不揮発性半導体記憶装置は、プリプログラムを選択メモリストリングＭＳｂ（ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒｂ（ｎ−ｓｅｌ）のみに行なう構成であってもよい。また、第４実施形態に係る不揮発性半導体記憶装置は、プリプログラムを選択メモリストリングＭＳ（ｓｅｌ）に接続された非選択ソース側選択トランジスタＳＳＴｒｂ（ｎ−ｓｅｌ）のみに行なう構成であってもよい。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。 メモリセルアレイ１１の概略斜視図である。 図２の拡大図である。 図３の断面図である。 不揮発性半導体記憶装置１００の回路図である。 第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１００の読み出し動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１００の消去動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１００の読み出し動作の前後に実行する動作を説明するフローチャートである。 ステップＳ１０１におけるプレプログラムの「例１」を示す図である。 ステップＳ１０１におけるプレプログラムの「例２」を示す図である。 ステップＳ１０１におけるプレプログラムの「例３」を示す図である。 プレプログラム動作（ステップＳ１０１）を示すタイミングチャートである。 プレプログラム消去動作（ステップＳ１０３）を示すタイミングチャートである。 第２実施形態に係るメモリブロックＭＢａの断面図である。 第２実施形態に係る不揮発性半導体記憶装置における読み出し動作の前後に実行する動作を説明するフローチャートである。 ステップＳ２０１におけるプレプログラムの「例４」を示す図である。 ステップＳ２０１におけるプレプログラムの「例５」を示す図である。 ステップＳ２０１におけるプレプログラムの「例６」を示す図である。 プレプログラム動作（ステップＳ２０１）を示すタイミングチャートである。 プレプログラム消去動作（ステップＳ２０３）を示すタイミングチャートである。 第３実施形態に係るメモリブロックＭＢｂの断面図である。 第４実施形態に係る不揮発性半導体記憶装置のメモリブロックＭＢｃの回路図である 第４実施形態に係る不揮発性半導体記憶装置のメモリブロックＭＢｃの概略斜視図である。 図２４の一部拡大断面図である。
符号の説明
１００…不揮発性半導体記憶装置、 ２０、２０Ａ…ソース側選択トランジスタ層、 ２０Ｂ…バックゲートトランジスタ層、 ３０、３０Ｂ…メモリトランジスタ層、 ４０、４０Ａ…ドレイン側選択トランジスタ層、 ４０Ｂ…選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４、ＭＴｒｂ１〜ＭＴｒｂ８…メモリトランジスタ、 ＳＳＴｒ、ＳＳＴｒｂ…ソース側選択トランジスタ、 ＳＤＴｒ、ＳＤＴｒｂ…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの一端に接続された複数の第１選択トランジスタを有し、
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を含む第１半導体層と、
    前記柱状部の側面を取り囲むように形成された第１電荷蓄積層と、
    前記柱状部の側面及び前記第１電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、
    前記第１選択トランジスタは、
    前記柱状部の上面から上方に延びる第２半導体層と、
    前記第２半導体層の側面を取り囲むように形成された第２電荷蓄積層と、
    前記第２半導体層の側面及び前記第２電荷蓄積層を取り囲むように形成され、前記第１選択トランジスタの制御電極として機能する第２導電層とを備え、
    選択された前記メモリストリングからデータを読み出す前に、非選択の前記メモリストリングに接続された前記第１選択トランジスタの前記第２電荷蓄積層に電荷を蓄積させる制御回路を備える
    ことを特徴とする不揮発性半導体記憶装置。
  2. マトリクス状に並ぶ複数の前記メモリストリング毎にメモリブロックを構成し、
    前記制御回路は、選択された前記メモリブロック内の選択された前記メモリストリングからデータを読み出す前に、選択された前記メモリブロック内の非選択の前記メモリストリングに接続された前記第１選択トランジスタの前記第２電荷蓄積層に電荷を蓄積させる
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリストリングの他端に接続された複数の第２選択トランジスタを有し、
    前記第２選択トランジスタは、
    前記第１半導体層の下面から下方に延びる第３半導体層と、
    前記第３半導体層の側面を取り囲むように形成された第３電荷蓄積層と、
    前記第３半導体層の側面及び前記第３電荷蓄積層を取り囲むように形成され、前記第２選択トランジスタの制御電極として機能する第３導電層とを備え、
    前記制御回路は、選択された前記メモリストリングからデータを読み出す前に、非選択の前記メモリストリングに接続された前記第２選択トランジスタの前記第３電荷蓄積層に電荷を蓄積させる
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. マトリクス状に並ぶ複数の前記メモリストリング毎にメモリブロックを構成し、
    前記制御回路は、選択された前記メモリブロック内の選択された前記メモリストリングからデータを読み出す前に、選択された前記メモリブロック内の非選択の前記メモリストリングに接続された前記第２選択トランジスタの前記第３電荷蓄積層に電荷を蓄積させる
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記第１半導体層は、
    一対の前記柱状部の下端を連結させるように形成された連結部を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
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