JP2008311679A

JP2008311679A - 半導体メモリの閾値設定方法

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Publication number: JP2008311679A
Application number: JP2008217927A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口; Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-27
Filing date: 2008-08-27
Publication date: 2008-12-25

Abstract

【課題】選択ゲートを持つセルアレイに関し、高密度セル配置を実現する。
【解決手段】本発明の例に係る半導体メモリの閾値設定方法は、絶縁体からなる電荷蓄積層を有する選択スイッチング素子及び絶縁体からなる電荷蓄積層を有するメモリセルから構成されるセルユニットを複数個有する半導体メモリを対象とし、選択スイッチング素子は、セレクトゲート電極と、セレクトゲート電極と電荷蓄積層との間に配置される第２の絶縁膜とを有し、選択スイッチング素子に対する消去時に、第２の絶縁膜に電子による電流が流れることにより、消去閾値が飽和することを特徴とする。
【選択図】図１２

Description

本発明は、高密度なセル配置を可能とした半導体メモリの閾値設定方法に関する。

デジタルビットデータがフローティングゲート電極内の電荷量として格納される不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、よく知られている。

メモリセルに記憶されたデジタルビットデータは、フローティングゲート電極内の電荷量をメモリセル（ＭＯＳＦＥＴ）のコンダクタンスの変化量として測定することにより、メモリセルから読み出すことができる。

ところで、現在、研究開発が進められている不揮発性半導体メモリのうち、ＮＡＮＤ型ＥＥＰＲＯＭやＡＮＤ型ＥＥＰＲＯＭは、セレクトゲートトランジスタ数（選択スイッチング素子数）をメモリセル数よりも大幅に減らすことができるため、メモリセルの高密度化に適したメモリということができる。

ＮＡＮＤ型ＥＥＰＲＯＭは、周知のように、複数個のメモリセルを直列接続したセルユニットを備えることによりメモリセルの高密度化を実現する。また、ＡＮＤ型ＥＥＰＲＯＭは、周知のように、複数個のメモリセルを並列接続したセルユニットを備えることによりメモリセルの高密度化を実現する。

しかし、従来のＮＡＮＤ型ＥＥＰＲＯＭやＡＮＤ型ＥＥＰＲＯＭでは、セレクトゲートトランジスタ（選択スイッチング素子）のセレクトゲート線の低抵抗化を図るため、セレクトゲート線が配置される配線層よりも上の配線層に、セレクトゲート線よりも低抵抗な配線（いわゆる裏打ち配線）を配置し、一定間隔で、セレクトゲート線と裏打ち配線とのコンタクト領域（いわゆるシャント領域）を設けていた。

従って、従来では、このような裏打ち配線やシャント領域のために、メモリセルアレイ領域が拡大し、チップ面積を小さくすることが困難であった。

以下、この問題について、詳細に説明する。
図３１は、従来のＮＡＮＤ型ＥＥＰＲＯＭのセルユニットの等価回路を示している。また、図３２は、従来のＡＮＤ型ＥＥＰＲＯＭのセルユニットの等価回路を示している。

図３１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのセルユニット４５は、直列接続された複数個（本例では、１６個）のメモリセルＭ０，Ｍ１，・・・Ｍ１５からなるＮＡＮＤストリングと、このＮＡＮＤストリングの両端にそれぞれ１個ずつ接続された２個のセレクトゲートトランジスタＳ１，Ｓ２から構成される。

また、図３２に示すように、ＡＮＤ型ＥＥＰＲＯＭのセルユニット４５は、２つのノードＡ，Ｂの間に並列接続された複数個（本例では、１６個）のメモリセルＭ０，Ｍ１，・・・Ｍ１５と、２つのノードＡ，Ｂにそれぞれ１個ずつ接続された２個のセレクトゲートトランジスタＳ１，Ｓ２から構成される。

図３１及び図３２に示すいずれのセルユニット４５においても、セルユニット４５内には、複数本（本例では、１６本）のコントロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５が接続され、かつ、１本以上（本例では、２本）のセレクトゲート線（ブロック選択線）ＳＳＬ，ＧＳＬが接続される。なお、セルユニット４５に接続されるセレクトゲート線は、少なくとも１本存在すればよく、また、メモリセルの高密度化のためには、コントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が延びる方向（ロウ方向）と同一方向に延びていることが望ましい。

ビット線（データ転送線）ＢＬは、コントロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５が延びる方向に直交する方向（カラム方向）に延びている。そして、メモリセルＭ０，Ｍ１，・・・Ｍ１５は、ビット線ＢＬとコントロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５の交点にそれぞれ配置され、それぞれ独立にデジタルビットデータの書き込み及び読み出しが可能になっている。

ここで、メモリセルは、例えば、フローティングゲート電極（電荷蓄積層）を有し、フローティングゲート電極内の電荷量によりデジタルビットデータの値が決定される。セルユニットは、ロウ方向及びカラム方向にそれぞれ複数個配置され、これにより、メモリセルマトリックスが構成される。なお、ロウ方向に配置される複数個のセルユニットの集合は、ブロックと呼ばれている。

メモリセルが高密度化された大規模メモリにおいては、配線は、細く、かつ、長くなるため、その抵抗値を下げることが重要となる。特に、コントロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５は、チップ内で最も細い配線であるため、その抵抗値を下げる種々の技術が検討されている。

例えば、コントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５を不純物を含んだ導電性ポリシリコンと低抵抗材料の積層構造とする技術は、よく知られている。なお、低抵抗材料としては、例えば、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉなどの金属シリサイドや、Ｔａ、Ｗなどの金属が用いられている。

ところで、通常、セレクトゲートトランジスタのセレクトゲート線ＳＳＬ，ＧＳＬは、メモリセルのコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配線層とは異なる配線層に配置される。

この場合、例えば、セレクトゲート線ＳＳＬ，ＧＳＬを不純物を含んだ導電性ポリシリコンと低抵抗材料の積層構造とすることにより、セレクトゲート線ＳＳＬ，ＧＳＬの低抵抗化を実現することができる。しかし、セレクトゲート線ＳＳＬ，ＧＳＬが配置される配線層とコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配線層が互いに異なるため、セレクトゲートトランジスタ側とメモリセル側で、それぞれ別々にフォトリソグラフィ及び加工（ＲＩＥ）が必要になる。

従って、セレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の合せずれの問題が生じ、その結果、この合せずれを考慮したマージンを確保しなければならないため、このマージン分だけチップ面積が大きくなってしまう。

一方、セレクトゲートトランジスタのセレクトゲート線ＳＳＬ，ＧＳＬを、メモリセルのフローティングゲート電極（電荷蓄積層）が配置される配線層と同じ配線層に配置し、上述の合せずれに起因するチップ面積の増大の問題を回避することもできる。

即ち、セレクトゲート線ＳＳＬ，ＧＳＬとフローティングゲート電極（電荷蓄積層）を、共に、同じ配線層に配置し、かつ、共に、不純物を含んだ導電性ポリシリコンと低抵抗材料（金属シリサイドや金属など）の積層構造とすれば、セレクトゲート線ＳＳＬ，ＧＳＬの低抵抗化を実現できると共に、セレクトゲートトランジスタ側とメモリセル側で、フォトリソグラフィ及び加工（ＲＩＥ）を共通化できるため、チップ面積の増大の問題も回避できる。

しかし、この場合、メモリセルのコントロールゲート電極とフローティングゲート電極の間の絶縁膜の耐圧の問題が発生する。

即ち、メモリセルのコントロールゲート電極とフローティングゲート電極の間の絶縁膜の耐圧は、フローティングゲート電極内に、Ｗ、Ｎｉ、Ｔｉなどの金属原子が混入すると、大きく劣化することが知られている。このため、フローティングゲート電極を不純物を含んだ導電性ポリシリコンと低抵抗材料（金属シリサイドや金属など）の積層構造とすると、メモリセルのコントロールゲート電極とフローティングゲート電極の間の絶縁膜の耐圧が劣化し、メモリの安定動作を確保できなくなる。

結局、セレクトゲート線ＳＳＬ，ＧＳＬとフローティングゲート電極（電荷蓄積層）を、同じ配線層に配置する場合には、セレクトゲート線ＳＳＬ，ＧＳＬ及びフローティングゲート電極は、共に、Ｐ、Ａｓ又はＢがドープされた導電性ポリシリコンを用いる必要があり、金属や金属シリサイドを用いた配線よりも高抵抗となってしまう。

そこで、セレクトゲート線ＳＳＬ，ＧＳＬとフローティングゲート電極を同じ配線層に配置する場合には、上述のように、セレクトゲート線ＳＳＬ，ＧＳＬが配置される配線層よりも上の配線層にいわゆる裏打ち配線を配置し、例えば、１０〜１０００セルユニットごとに、セレクトゲート線ＳＳＬ，ＧＳＬと裏打ち配線を互いにコンタクトさせる技術が適用される（stitch 配線技術）。

しかし、この技術では、セレクトゲート線と裏打ち配線のコンタクト領域（シャント領域）が必要になるため、そのコンタクト領域分だけ、チップ面積が増大するという問題が生じる。
特開平８−７８５５１号公報特開２０００−１８８３８４号公報 A Novel MONOS Nonvolatile Memory Device Ensuring 10-Year Data Retention after 107 Erase/Write Cycles, IEEE Trans. Electron Devices, 米国, IEEE, 1993年11月, Vol.40, p.2011-2017 Development of Sub-Quarter-um MONOS (metal/oxide/nitride/oxide/semiconductor) Type Memory Transistor, Jpn.J.Appl.Phys., 日本, 応用物理学会, 1996年2月, Vol.35, p.898-901

以上、述べたように、従来、直列又は並列接続された複数個のメモリセルからなるセルユニットを有する半導体メモリでは、メモリセル側とセレクトゲートトランジスタ側でフォトリソグラフィや加工を別々に行ったり、また、セレクトゲート線とその上の裏打ち配線とのコンタクト領域を設ける必要があったため、チップ面積が大きくなるという問題があった。

本発明は、上記の問題を解決すべくなされたもので、その目的は、セレクトゲート線とコントロールゲート線を、同一の配線層に配置し、かつ、共に、導電性ポリシリコンと低抵抗材料の積層構造にすることにより、高密度なセル配置とセレクトゲート線及びコントロールゲート線の低抵抗化を実現すること、さらには、メモリセル側とセレクトゲートトランジスタ側でフォトリソグラフィや加工を別々に行う必要がなく、裏打ち配線も不要なデバイス構造及びメモリセルレイアウトを提案することにある。

本発明の例に係る半導体メモリの閾値設定方法は、絶縁体からなる電荷蓄積層を有する選択スイッチング素子及び絶縁体からなる電荷蓄積層を有するメモリセルから構成されるセルユニットを複数個有する半導体メモリを対象とし、前記選択スイッチング素子は、セレクトゲート電極と、前記セレクトゲート電極と前記電荷蓄積層との間に配置される第２の絶縁膜とを有し、前記選択スイッチング素子に対する消去時に、前記第２の絶縁膜に電子による電流が流れることにより、消去閾値が飽和することを特徴とし、ブロック消去動作により、前記メモリセル及び前記選択スイッチング素子の閾値及び前記メモリセルの閾値を共に負にする工程と、前記複数個のメモリセルユニットについて書き込み動作を行うことにより、前記選択スイッチング素子の閾値を正にする工程と、前記複数個のメモリセルユニットの選択スイッチング素子の閾値がすべて正になったか否かを検証し、前記選択スイッチング素子の閾値が正になっていない場合には、再書き込み動作を行う工程と、前記選択スイッチング素子の閾値を正にした後、前記選択スイッチング素子の閾値を設定範囲内に収めるための書き込み動作を行う工程と、前記選択スイッチング素子の閾値が前記設定範囲内に収まったか否かを検証し、前記選択スイッチング素子の閾値が前記設定範囲内に収まっていない場合には、前記再書き込みを行う工程とを備える。

本発明によれば、セレクトゲート線とコントロールゲート線を、同一の配線層に配置し、かつ、共に、導電性ポリシリコンと低抵抗材料の積層構造にすることにより、高密度なセル配置とセレクトゲート線及びコントロールゲート線の低抵抗化を実現することができ、さらには、メモリセル側とセレクトゲートトランジスタ側でフォトリソグラフィや加工を別々に行う必要がなく、裏打ち配線も不要なデバイス構造及びメモリセルレイアウトを提案することができる。

以下、図面を参照しながら、本発明の半導体メモリについて詳細に説明する。

［第１実施の形態］
図１は、本発明の第１実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図１乃至図４に示すデバイスの１セルユニット分の等価回路を示している。

なお、図１乃至図５において、図３１と同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、その記号が示す素子又は要素の位置の違いを表わすためのものであり、主記号が同じ素子又は要素は、互いに同じ工程により形成される。

このセルアレイ構造の特徴は、第一に、セレクトゲートトランジスタＳ１，Ｓ２が電荷蓄積層（例えば、窒化シリコン）２６ＳＳＬ，２６ＧＳＬを有している点、第二に、セレクトゲートトランジスタＳ１，Ｓ２の構造がメモリセルＭ０，Ｍ１，・・・Ｍ１５の構造と実質的に同じになっている点、第三に、セレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が共に同じ配線層内に配置されている点にある。

１ＮＡＮＤセルユニットは、直列接続された複数個（本例では、１６個）のメモリセルＭ０，Ｍ１，・・・Ｍ１５からなるＮＡＮＤストリングと、このＮＡＮＤストリングの両端に１つずつ接続される２個のセレクトゲートトランジスタＳ１，Ｓ２とから構成される。

メモリセルＭ０，Ｍ１，・・・Ｍ１５は、電荷蓄積層２６を有するＭＯＳトランジスタから構成される。ドレイン側セレクトゲートトランジスタＳ１は、ビット線（データ転送線）ＢＬに接続され、ソース側セレクトゲートトランジスタＳ２は、共通ソース線（共通電圧ノード）ＳＬに接続される。

メモリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲートトランジスタＳ１，Ｓ２は、共に、ｐ型ウェル領域２３内に形成される。また、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート電極は、それぞれロウ方向に一直線に延びており、コントロールゲート線（データ選択線）ＷＬ１，ＷＬ２，・・・ＷＬ１５を構成している。

セレクトゲートトランジスタＳ１，Ｓ２は、カラム方向に配置された複数のセルユニットのうちの１つを選択する機能を有する。また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線（ブロック選択線）ＳＳＬ，ＧＳＬは、ロウ方向に配置される複数のセルユニット（１ブロック）に共通に接続されているため、結果として、１ブロック内のセルユニットが選択されることになる。

ここで、本実施の形態では、従来とは異なり、セレクトゲートトランジスタＳ１，Ｓ２の構造がメモリセルＭ０，Ｍ１，・・・Ｍ１５の構造と実質的に同じになっている。即ち、セレクトゲートトランジスタＳ１，Ｓ２は、そのセレクトゲート線ＳＳＬ，ＧＳＬの直下に電荷蓄積層（例えば、窒化シリコン）２６ＳＳＬ，２６ＧＳＬを有している。また、セレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、共に、同じ構造を有し、かつ、共に、同じ配線層内に配置されている。

このような構造にすることで、メモリセルを高密度に配置でき、かつ、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の低抵抗化を実現することができる。また、製造プロセスの面からは、メモリセル側とセレクトゲートトランジスタ側でフォトリソグラフィや加工を別々に行う必要がなくなり、いわゆる裏打ち配線も不要となるため、チップ面積の縮小や製造コストの低減を実現できる。

なお、本実施の形態では、１セルユニット４５（又は１ブロック）には、２本のセレクトゲート線ＳＳＬ，ＧＳＬが接続されているが、１セルユニット４５には、少なくとも１本のセレクトゲート線が接続されていれば足りる。また、セレクトゲート線ＳＳＬ，ＧＳＬは、メモリセルの高密度化のため、本実施の形態のように、コントロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５が延びる方向（即ち、ロウ方向）と同じ方向に一直線に配置する。

また、本実施の形態では、セルユニット４５は、１６（＝２^４）個のメモリセルから構成されているが、セルユニット４５は、少なくとも１つのメモリセルから構成されていればよい。即ち、セルユニット４５内のメモリセル数が複数個の場合には、通常のＮＡＮＤ型ＥＥＰＲＯＭとなり、セルユニット４５内のメモリセル数が１個の場合には、いわゆる３−ＴｒＮＡＮＤとなる。

また、ＮＡＮＤ型ＥＥＰＲＯＭでは、セルユニット４５内のメモリセル数は、２^ｎ（ｎは、正の整数）個であることが望ましい。なぜなら、２^ｎ個のメモリセルは、ｎビットデジタルアドレス信号をデコードすることにより選択できるからである。

次に、図１乃至図４に示す半導体メモリのデバイス構造について具体的に説明する。

ｐ型シリコン基板２１内には、ｎ型ウェル領域（ｎ型シリコン領域）２２が形成され、ｎ型ウェル領域２２内には、ｐ型ウェル領域（ｐ型シリコン領域）２３が形成される。このようなウェル構造は、ダブルウェル構造又はツインウェル構造と呼ばれる。

ｐ型ウェル領域２３は、ｐ型不純物（例えば、ボロン）を含んでおり、その不純物濃度は、１×１０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。ｐ型ウェル領域２３上には、例えば、０．５〜１０ｎｍの厚さを有するゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬが形成される。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬは、シリコン酸化膜又はオキシナイトライド膜から構成される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ上には、例えば、４ｎｍ〜５０ｎｍの厚さを有する電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成される。本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、シリコン窒化膜から構成される。

電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ上には、例えば、２ｎｍ〜３０ｎｍの厚さを有するブロック絶縁膜（電荷蓄積層とゲート電極との間の絶縁膜）４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、シリコン酸化膜又はオキシナイトライド膜から構成される。

ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ上には、ｎ型不純物（例えば、リン、砒素）又はｐ型不純物（例えば、ボロン）を含み、その不純物濃度が、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定されたポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬが形成される。ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、例えば、１０ｎｍ〜５００ｎｍの厚さで形成される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、シリコン酸化膜からなる素子分離絶縁膜２４に取り囲まれた素子領域（ｐ型シリコン領域）上に、素子領域（又は素子分離絶縁膜２４）に対して自己整合的に形成される。

即ち、本実施の形態では、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬを形成した後に、これらを加工（エッチング）し、これらのロウ方向のエッジ部を形成する（この時点では、カラム方向のエッジ部を形成するための加工は行っていない）。

このエッチング（ＲＩＥ）においては、例えば、ｐ型ウェル領域２３もエッチングし、ｐ型ウェル領域２３内には、その表面から、例えば、０．０５〜０．５μｍの深さを有するトレンチを形成する。そして、このトレンチ内に素子分離絶縁膜２４を埋め込み、この素子分離絶縁膜２４に対してＣＭＰ又はエッチバックを実行し、素子領域及び素子分離領域を区画する。

このように、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、シリコン酸化膜からなる素子分離絶縁膜２４に取り囲まれた素子領域上に、素子領域又は素子分離領域に対して自己整合的に形成される。また、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、表面が平坦なｐ型ウェル領域２３上に形成されるため、メモリセル構造の均一性が向上し、メモリセルの特性を揃えることができる。

さらに、ポリシリコン層４１上には、ロウ方向に延び、ロウ方向に配置されるメモリセルＭ０，Ｍ１，・・・Ｍ１５のポリシリコン層４１を互いに電気的に接続するコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）が形成される。コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）は、低抵抗材料、例えば、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドから構成される。

同様に、ポリシリコン層４１_ＳＳＬ，４１_ＧＳＬ上には、ロウ方向に延び、ロウ方向に配置されるセレクトゲートトランジスタＳ１，Ｓ２のポリシリコン層４１_ＳＳＬ，４１_ＧＳＬを互いに電気的に接続するセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成される。セレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、低抵抗材料、例えば、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドから構成される。

即ち、本実施の形態では、メモリセルのコントロールゲート電極及びセレクトゲートトランジスタの制御電極は、共に、不純物濃度が１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３のポリシリコン層４１と、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドとのスタック構造となっている。

なお、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）の厚さは、例えば、１０ｎｍ〜５００ｎｍに設定される。また、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロウ方向に配置される複数のセルユニットからなる１ブロックのロウ方向の端部から端部まで延びている。

コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）上には、ゲート加工時のマスクとなるキャップ絶縁膜４８が形成される。

このキャップ絶縁膜４８をマスクにして、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ、ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬ及び制御線（コントロールゲート線及びセレクトゲート線）２７（ＷＬ０），・・・２７（ＷＬ１５），２７（ＳＳＬ），２７（ＧＳＬ）をエッチングすると、これらのカラム方向のエッジ部が形成される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ、ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬ及び制御線２７（ＷＬ０），・・・２７（ＷＬ１５），２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向のエッジ部（側壁）には、サイドウォール絶縁膜４３が形成される。

サイドウォール絶縁膜４３は、例えば、シリコン窒化膜、シリコン酸化膜などから構成され、その厚さは、例えば、５ｎｍ〜２００ｎｍの範囲内の所定値に設定される。また、ｐ型ウェル領域２３内には、ｎ型拡散層（ソース／ドレイン領域）２８，２８_ｓ，２８_ｄが形成される。

そして、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）は、ｎ型拡散層２８、電荷蓄積層２６、ポリシリコン層４１及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により構成される。また、セレクトゲートトランジスタも、ｎ型拡散層２８，２８_ｓ，２８_ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ、ポリシリコン層４１_ＳＳＬ，４１_ＧＳＬ及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）により構成される。

ＭＯＮＯＳ型ＥＥＰＲＯＭセルのゲート長は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定される。ｎ型拡散層２８，２８_ｓ，２８_ｄは、ｎ型不純物（例えば、リン、砒素、アンチモンなど）を含み、その表面濃度は、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。また、ｎ型拡散層２８，２８_ｓ，２８_ｄの深さは、例えば、１０ｎｍ〜５００ｎｍの範囲内の所定値に設定される。

１つのｎ型拡散層２８は、互いに隣接する２つのメモリセルにより共有され、その結果、複数の直列接続されたメモリセルからなるＮＡＮＤストリングが実現される。また、１つのｎ型拡散層２８_ｓ，２８_ｄは、カラム方向に互いに隣接する２つのセルユニットにより共有される。

セレクトゲートトランジスタのゲート長は、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）のゲート長よりも長くなるように設定される。例えば、セレクトゲートトランジスタのゲート長は、０．０２μｍ〜１μｍの範囲内の所定値に設定される。このように、セレクトゲートトランジスタのゲート長をメモリセルのゲート長よりも長くすることにより、ブロック選択／非選択時のオン／オフ比を十分に大きくできるため、誤書き込みや誤読み出しを防止できる。

本実施の形態に関わるデバイス構造の特徴は、セレクトゲートトランジスタとメモリセルが、共に、ＭＯＮＯＳ型ＭＯＳＦＥＴから構成されている点にある。また、本実施の形態に関わるデバイス構造の特徴は、セレクトゲートトランジスタのセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）がＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）のコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）と同じ層に形成されている点にある。

本実施の形態では、メモリセルの絶縁膜２５及び電荷蓄積層２６の厚さは、それぞれセレクトゲートトランジスタの絶縁膜２５ＳＳＬ，２５ＧＳＬ及び電荷蓄積層２６ＳＳＬ，２６ＧＳＬの厚さと実質的に同じになっている。つまり、メモリセルとセレクトゲートトランジスタにおいて、同時に、絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ及び電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬを形成できるため、製造工程が短く、プロセスコストを下げることができる。

さらに、カラム方向に互いに隣接する２つのＭＯＳＦＥＴ（メモリセル及びセレクトゲートトランジスタを含む）のサイドウォール絶縁膜４３の間には、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬが形成されていない。このため、カラム方向に互いに隣接する２つのＭＯＳＦＥＴの間の絶縁膜に電子が蓄積されることもなく、ソース／ドレイン領域の抵抗上昇を防ぐことができる。

セルユニット内の最もビット線側のｎ型拡散層（ドレイン電極）２８_ｄは、例えば、不純物を含む導電性ポリシリコンからなるコンタクトプラグ３１_ｄを経由して中間層３３_ｄに接続される。中間層３３_ｄは、例えば、ビット線コンタクト部のロウ方向のピッチを広げるために設けられる。

中間層３３_ｄは、例えば、不純物を含む導電性ポリシリコンからなるコンタクトプラグ３２_ｄを経由してビット線（データ転送線）ＢＬに接続される。ビット線３６（ＢＬ）は、タングステン、タングステンシリサイド、チタン、チタンナイトライド、アルミニウムなどの低抵抗材料から構成される。

セルユニット内の最もソース線側のｎ型拡散層（ソース電極）２８_ｓは、例えば、不純物を含む導電性ポリシリコンからなるコンタクトプラグ３１_ｓを経由してソース線３３（ＳＬ）に接続される。ソース線３３（ＳＬ）は、ロウ方向に一直線に延びており、ロウ方向のセルユニットに共有されている。

なお、コンタクトプラグ３１_ｄ，３１_ｓ，３２_ｄは、導電性ポリシリコンに代えて、タングステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどの低抵抗材料から構成してもよい。

メモリセル及びセレクトゲートトランジスタは、層間絶縁膜２８によって覆われている。ビット線３６（ＢＬ）は、例えば、ダマシンプロセスにより、層間絶縁膜２８に設けられた配線溝内に形成される。同様に、ソース線３３（ＳＬ）及び中間層３３_ｄも、例えば、ダマシンプロセスにより形成される。層間絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどから構成される。

ビット線３６（ＢＬ）上には、例えば、Ｗ、Ａｌ、Ｃｕなどの金属から構成される上部配線が形成される。そして、ビット線３６（ＢＬ）及び上部配線は、それぞれ、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミドなどの絶縁膜から構成される保護膜（パッシベーション膜）３７に覆われる。

なお、このようなデバイス構造において、ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ型ウェル領域２２が配置されている。このため、ｐ型ウェル領域２３の電位は、ｐ型半導体基板２１の電位とは独立に、設定することができる。その結果、例えば、消去時に、昇圧回路（ブースタ）の消費電力を減らすことができる。

本実施の形態においては、ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬのロウ方向のエッジ部を形成し、かつ、ｐ型ウェル領域２３内にトレンチを形成し、このトレンチ内に素子分離絶縁膜２４を埋め込んだ後に、ロウ方向に延びるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）を形成している。

従って、図３及び図４に示すように、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、常に、ｐ型ウェル領域２３の上部に形成され、ｐ型ウェル領域２３の近傍又は下部に形成されることはない。

つまり、本実施の形態に関わるデバイス構造では、ｐ型ウェル領域２３と素子分離絶縁膜２４の境界において、電界集中が生じ難く、また、閾値が低い寄生トランジスタも発生し難くなっている。また、電界集中に起因して書き込み閾値が低下する現象、いわゆるｓｉｄｅｗａｌｋ現象が生じ難くなるため、高信頼性のトランジスタ（メモリセル及びセレクトゲートトランジスタ）を形成することができる。

図６は、メモリセルアレイ及びワード線ドライバのブロックレイアウトの一例を示している。

４５は、セルユニットであり、セルユニット４５は、例えば、ＮＡＮＤセルユニット又はＡＮＤセルユニットから構成される。１ブロック内の各セルユニット４５には、複数本（本例では、１６本）のワード線（データ選択線）ＷＬ０ｘ〜ＷＬ１５ｘ（ｘは、ａ、ｂというブロックインデックスを示す添え字）が接続される。

また、１ブロック内の各セルユニット４５には、複数本（本例では、２本）のセレクトゲート線（ブロック選択線）ＳＳＬｘ，ＧＳＬｘが接続される。セレクトゲート線ＳＳＬｘ，ＧＳＬｘは、複数のブロックから１つのブロックを選択し、選択された１つのブロック内のセルユニット４５をビット線（データ転送線）ＢＬ１，ＢＬ２に接続する機能を有する。

ワード線（データ選択線）ＷＬ０ｘ〜ＷＬ１５ｘは、ロウ方向に延び、ビット線（データ転送線）ＢＬ１，ＢＬ２は、カラム方向に延びており、両者は、互いに直交している。セルユニット４５内のメモリセルは、ワード線ＷＬ０ｘ〜ＷＬ１５ｘとビット線ＢＬ１，ＢＬ２の交点に配置され、それぞれ独立にデジタルビットデータの書き込み及び読み出しが可能である。

セルユニット４５は、ロウ方向及びカラム方向にそれぞれ複数個配置され、メモリセルマトリックスを構成している。図６においては、ロウ方向に２個、カラム方向に２個、合計、４個のセルユニットからなるメモリセルマトリックスを示したが、当然に、ロウ方向に３個以上のセルユニット４５を配置し、かつ、カラム方向に３個以上のセルユニット４５を配置してもよい。

但し、ロウ方向又はカラム方向に配置されるセルユニット４５がｉビットアドレス信号をデコードすることにより選択される点を考慮すれば、ロウ方向又はカラム方向に配置されるセルユニット４５の数は、２^ｉ個（ｉは正の整数）であることが望ましい。

ワード線ＷＬ０ｘ〜ＷＬ１５ｘ及びセレクトゲート線ＳＳＬｘ，ＧＳＬｘの一端は、データ選択線ドライバ４６に接続される。データ選択線ドライバ４６は、ロウデコーダ４７（ＲＤＣａ，ＲＤＣｂ）のデコード結果を受けて、ワード線ＷＬ０ｘ〜ＷＬ１５ｘ及びセレクトゲート線ＳＳＬｘ，ＧＳＬｘを駆動する。

ここで、本例では、データ選択線ドライバ４６は、メモリセルアレイのロウ方向の２つの端部にそれぞれ配置される。つまり、メモリセルアレイ（ブロック）は、データ選択線ドライバ４６により挟み込まれている。このようなレイアウトにする理由は、第一に、データ選択線ドライバ４６の配置を容易にすること、第二に、１つのセルユニット内の複数本のワード線ＷＬ０ｘ〜ＷＬ１５ｘの駆動タイミングのずれ、即ち、スキューをなくすことにある。

本例では、１つのブロックに対応して１つのデータ選択線ドライバ４６が設けられている。つまり、ブロックａ内のワード線ＷＬ０ａ，・・・ＷＬ１５ａと、ブロックｂ内のワード線ＷＬ０ｂ，・・・ＷＬ１５ｂは、それぞれ独立に制御される。データ選択線ドライバ４６は、ロウデコーダ４７のデコード結果（出力）に基づいて、書き込み電位Ｖｐｒｏｇや消去電位Ｖｅｒａを、所定のブロック内の所定のワード線に与えるためのスイッチ回路（例えば、ＭＯＳトランジスタ）から構成される。

次に、セレクトゲートトランジスタの閾値の設定方法について説明する。
ここでは、ビット線ＢＬに接続されるセレクトゲートトランジスタＳ１について説明することにする。セレクトゲートトランジスタは、メモリセルと同様に、ＭＯＮＯＳ型トランジスタから構成される。

図７は、本実施の形態に関わるＭＯＮＯＳ型トランジスタのデバイス構造を示している。図８は、図７のＤ−Ｄ’線に沿う断面の消去時のバンドダイアグラムを示している。図９は、図７のＤ−Ｄ’線に沿う断面の書き込み時のバンドダイアグラムを示している。

ＭＯＮＯＳ型トランジスタの電荷蓄積層２６内の負の電荷は、図８に示すように、消去時には、トンネル効果により、ｐ型ウェル領域２３から電荷蓄積層２６へ移動する正孔又は電荷蓄積層２６からｐ型ウェル領域２３へ移動する電子によって増減する。

しかし、電荷蓄積層２６内に一定量以上の正の電荷が蓄積されると、ブロック絶縁膜４０内に生じる電界が増大し、その結果、電子が、コントロールゲート電極２７から電荷蓄積層２６に注入される。つまり、消去時に、電荷蓄積層２６内の電子をチャネルに引き抜き、ＭＯＮＯＳ型トランジスタの閾値を低下させていくと、ある時点からコントロールゲート電極２７から電荷蓄積層２６に電子が注入されるため、ＭＯＮＯＳ型トランジスタの閾値は、ゲート絶縁膜２５に流れる電流とブロック絶縁膜４０に流れる電流が等しくなるときの値に収束する。

このため、ＭＯＮＯＳ型トランジスタの閾値は、消去時間を増大させても、所定値よりも低い値になることはなく、常に、所定値よりも高い値となっているため、いわゆるオーバーイレーズ現象は、生じない。

一方、図９に示すように、書き込み時には、電荷蓄積層２６内の負の電荷は、トンネル効果によりｐ型ウェル領域２３に形成された反転層から電荷蓄積層２６へ移動する電子、又は、ソース、ドレイン若しくは基板領域で発生したホットエレクトロン又はホットホールによって増減する。

しかし、電荷蓄積層２６内に一定量以上の負の電荷が蓄積されると、ブロック絶縁膜４０のバンドの傾きが増大し、その結果、正孔が、コントロールゲート電極２７から電荷蓄積層２６に注入される。つまり、書き込み時に、電荷蓄積層２６内に電子を注入し、ＭＯＮＯＳ型トランジスタの閾値を上昇させていくと、ある時点からコントロールゲート電極２７から電荷蓄積層２６に正孔が注入されるため、ＭＯＮＯＳ型トランジスタの閾値は、ゲート絶縁膜２５に流れる電流とブロック絶縁膜４０に流れる電流が等しくなるときの値に収束する。

このため、ＭＯＮＯＳ型トランジスタの閾値は、書き込み時間を増大させても、所定値よりも高い値になることはなく、常に、所定値よりも低い値となっているため、いわゆるオーバーライト現象は、生じない。

このように、本実施の形態に関わるデバイスでは、セレクトゲートトランジスタ及びメモリセルをＭＯＮＯＳ型トランジスタから構成し、さらに、電荷蓄積層２６とコントロールゲート電極（セレクトゲート線及びコントロールゲート線を含む）２７の間のブロック絶縁膜４０にも、一定の条件の下で、トンネル電流を流すようにしている。

このような特徴は、電荷蓄積層とコントロールゲート電極の間の絶縁膜に電流を流すことがない従来の不揮発性半導体メモリにはないものである。

なお、ＭＯＮＯＳ型メモリセルの閾値の絶対値が飽和することは、例えば、T.Bohm, A. Nakamura, H. Aozawa, M. Yamagishi and Y. Komatsu, Extended Abstract of the 1995 International Conference on Solid State Devices and Materials, pp. 890-892（特に、Ｆｉｇ．４の書き込み／消去特性を参照）に記載されている。

図１０は、書き込み／消去後の閾値分布に関して、本発明と従来を比較して示したものである。

従来のメモリセルは、通常のフローティングゲート型メモリセルを対象としている。これに対し、本発明のメモリセル又はセレクトゲートトランジスタは、上述のように、電荷蓄積層とコントロールゲート電極の間のブロック絶縁膜にもトンネル電流が流れるＭＯＮＯＳ型トランジスタである。

従来では、点線に示すように、特に、トンネル絶縁膜に正電荷がトラップされることにより、電荷蓄積層からｐ型ウェル領域に電子を引き抜く消去動作時に、いわゆるオーバーイレーズ現象が発生する。その結果、消去後のメモリセルの閾値分布の幅ΔＶｔｈｅ１は、非常に広い範囲（２Ｖ〜３Ｖ）となる。

一方、本発明では、実線に示すように、電荷蓄積層２６からｐ型ウェル領域２５に引き抜かれる電子の量が増加しても、これを補償するように、コントロールゲート電極２７から電荷蓄積層２６に電子が注入されるため、オーバーイレーズ現象は起こらない。

その結果、本発明によれば、従来に比べて、消去後のメモリセル又はセレクトゲートトランジスタの閾値分布の幅ΔＶｔｈｅ２を狭くすることができる。具体的には、本発明では、消去後のメモリセル又はセレクトゲートトランジスタの閾値分布の幅ΔＶｔｈｅ２は、１Ｖ以下にできる。また、本発明では、メモリセル又はセレクトゲートトランジスタの閾値のばらつきを小さくできるため、消去時間を短くでき、高速な消去動作を実現できる。

同様に、書き込み動作についても、本発明のセル構造によれば、オーバーライト現象が生じないため、書き込みベリファイを行わずに書き込み動作を行っても、書き込み後の閾値分布の幅を非常に狭い範囲（例えば、１Ｖ以下）に収めることができる。また、書き込みベリファイを行えば、書き込み後の閾値分布の幅をさらに狭い範囲に設定することができる。

従って、本発明では、例えば、セレクトゲートトランジスタの閾値の上限を低い値に設定することができる。また、読み出し時やベリファイリード時に、セレクトゲートトランジスタ（選択スイッチング素子）のセレクトゲート電極（選択スイッチング素子のゲート電極）に与える電位を低下させても、十分に大きな読み出し電流を得ることができる。このため、セレクトゲートトランジスタのゲート絶縁膜（トンネル絶縁膜）に生じる電圧ストレスを小さくでき、ゲート絶縁膜の耐圧（ breakdown voltage ）の向上やゲート絶縁膜の疲労（劣化）の防止などを達成できる。

次に、本発明に関わるＭＯＮＯＳトランジスタをセレクトゲートトランジスタＳ１に使用した場合に、セレクトゲートトランジスタＳ１の閾値を設定する動作の流れについて説明する。

なお、以下では、セレクトゲートトランジスタＳ１の閾値を設定する動作について説明する。本発明では、通常、セレクトゲートトランジスタＳ１の閾値を設定した後に、セレクトゲートトランジスタＳ２の閾値の設定を行い、この後、メモリセルに対して、データの書き込み／消去が実行される。

セレクトゲートトランジスタＳ２やメモリセルについては、以下に示す手法と同様の手法により、閾値の設定が可能である。

ところで、書き込み、消去、ベリファイの各動作は、例えば、特開平０８−３１５５９０、特願平１１−１９８９７８などの文献に開示されるように、公知技術であるため、その詳細な説明については省略する。

図１１は、１ブロック内のセレクトゲートトランジスタＳ１の閾値の設定ルーチンを示している。

閾値の設定手順は、ＳＥ１からＳＥ５までのプロセスからなる。

ＳＥ１は、ブロック消去ステップである。
ブロック消去ステップは、１ブロック内のセレクトゲート線ＳＳＬに接続される複数のセレクトゲートトランジスタＳ１の状態を消去状態にすることを目的とする。セレクトゲートトランジスタＳ１に対する消去は、例えば、ｐ型ウェル領域２３に正電位Ｖｐｐｅ、セレクトゲート線ＳＳＬに０Ｖを与えることにより行われる。

このブロック消去ステップでは、消去ベリファイを行う必要がない。つまり、ブロック消去では、負の閾値を測定し、セレクトゲートトランジスタＳ１がきちんと消去状態になったか否かを判定する回路が不要であるため、その分だけ、回路面積を小さくできる。

ここで、本例では、セレクトゲートトランジスタＳ１の閾値の設定方法のみを考えているため、セレクトゲートトランジスタＳ１のみを消去状態にすることを前提としているが、例えば、１ブロック内の全てのセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５を同時に消去状態にしても構わない。つまり、この場合には、１ブロック内の全てのセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５を消去状態にした後に、セレクトゲートトランジスタＳ１、セレクトゲートトランジスタＳ２、メモリセルＭ０，Ｍ１，・・・Ｍ１５の順で、それぞれ書き込み動作を行い、その閾値の設定を行う。

ＳＥ１は、例えば、１ｎｓから１μｓの範囲内の時間で行われる。
具体的には、まず、選択ブロック内のセレクトゲート線ＳＳＬをフローティング状態にした後、ｐ型ウェル領域２３を消去電位Ｖｐｐｅに設定する。続いて、選択ブロック内のセレクトゲート線ＳＳＬの電位を０Ｖに低下させる。さらに、誤消去（ mal-erase ）を防止するため、非選択ブロック内のワード線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５及びセレクトゲート線ＳＳＬ，ＳＧＬをフローティング状態にする。

ここで、１００ｍｓ以下の実用的な速度で消去動作を終了させるためには、消去電位Ｖｐｐｅは、トンネル絶縁膜（電荷蓄積層と半導体領域との間の絶縁膜）に、１×１０^−４Ａ／ｃｍ^２以上のトンネル電流を流すために十分な値に設定される。例えば、膜厚ｔ［ｎｍ］のシリコン酸化膜をトンネル絶縁膜２５に用いた場合では、消去Ｖｐｐｅを、ｔ［Ｖ］から６ｔ［Ｖ］の範囲内の値にすれば、実用的な消去速度を得ることができる。

また、消去電位（消去パルス）Ｖｐｐｅのパルス幅は、１μｓから１００ｍｓの範囲内の値に設定される。この消去電位Ｖｐｐｅは、セレクトゲート線ＳＳＬ、セレクトゲート線ＧＳＬ及びワード線ＷＬ０，ＷＬ１，・・・ＷＬ１５に、同時に与えれば、消去シーケンスの高速化に非常に有効となる。

なお、消去後には、消去ブロック（選択ブロック）内の全てのセレクトゲートトランジスタ及び全てのメモリセルの閾値が、負となり、また、消去ブロック内のセレクトゲート線２７ＳＳＬ，２７ＧＳＬ及びコントロールゲート線２７（ＷＬ０），２７（ＷＬ１），・・・２７（ＷＬ１５）には、接地電位が与えられているため、ソース線ＳＬとビット線ＢＬが互いに導通状態になる。

この結果、例えば、図１０の実線に示すような消去閾値分布、即ち、閾値が所定値以下には低下しない閾値分布が得られる。また、１つの消去パルスをセレクトゲート線ＳＳＬに与えた後の閾値分布の幅ΔＶｔｈｅ２も、図１０に示すように、非常に狭くすることができる。

消去時間としては、図８において説明したように、コントロールゲート電極２７と電荷蓄積層２６との間にトンネル電流が流れ、このトンネル電流が、電荷蓄積層２６とｐ型ウェル領域２３の間に流れる電流に等しくなるか又はそれ以上になるまでの時間に設定する。

次に、ＳＥ２のステップが実行される。
このステップでは、選択ブロック内のセレクトゲート線ＳＳＬに対して書き込みパルスが印加される。

書き込みパルスは、ｐ型ウェル領域２３の電位よりも大きな電位、例えば、ｐ型ウェル領域２３が０Ｖの場合には、正電位に設定される。具体的には、例えば、ｐ型ウェル領域２３の電位を０Ｖとし、ビット線（データ転送線）ＢＬの電位をソース線ＳＬの電位に等しくし、選択ブロック内のセレクトゲート線ＳＳＬの電位を、プログラム電位Ｖｐｇｍに設定する。

この時、非選択ブロック内のセレクトゲート線ＳＳＬは、プログラム電位Ｖｐｇｍよりも十分に低い電位（例えば、０Ｖ）又はフローティングに設定される。ここで、１００ｍｓ以下の実用的な速度で書き込み動作を終了させるためには、書き込み電位Ｖｐｇｍは、トンネル絶縁膜に１×１０^−４Ａ／ｃｍ^２以上のトンネル電流を流すために十分な値に設定される。

例えば、膜厚ｔ［ｎｍ］のシリコン酸化膜をトンネル絶縁膜に用いた場合においては、書き込み電位Ｖｐｇｍは、ｔ［Ｖ］から６ｔ［Ｖ］の範囲内の所定値にされる。また、書き込み電位Ｖｐｇｍのパルス幅は、１μｓから１００ｍｓの範囲内の所定値に設定される。

なお、選択ブロック内においてセレクトゲートトランジスタに対する書き込みを実行している間、誤書き込みを防止するため、選択ブロック内のワード線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５は、０Ｖ又はフローティング状態に設定される。

ＳＥ２のステップにおいて、ドレイン側（ビット線側）セレクトゲートトランジスタＳ１の閾値分布の下限が０Ｖよりも高い値に設定される。

その結果、それ以降、セレクトゲート線ＳＳＬに０Ｖを与えた場合に、セレクトゲートトランジスタＳ１をカットオフ状態にすることができる。つまり、例えば、書き込みベリファイにおけるベリファイリード時に、選択ブロック内のセレクトゲートトランジスタＳ１、セレクトゲートトランジスタＳ２又はメモリセルＭ０，Ｍ１，・・・Ｍ１５のデータを読み出すことができる。

なお、セレクトゲートトランジスタＳ１の閾値分布の下限が０Ｖ以下の場合には、ソース線ＳＬとビット線ＢＬが短絡してしまうブロックが生じるため、例えば、書き込みベリファイ（ＳＥ３）を実施できなくなる。

具体的には、最初の１回目の書き込みパルス（最初のＳＥ２ステップ）により、セレクトゲートトランジスタＳ１の閾値分布の下限が０Ｖ以上になるようにする。この書き込みパルスにより、セレクトゲートトランジスタＳ１の閾値分布が、設定閾値上限と設定閾値下限の範囲ΔＶｔｈに入る場合には、直ちに、セレクトゲートトランジスタＳ１に対する閾値の設定動作を終了してよい。

また、例えば、書き込み時間を長くしても、セレクトゲートトランジスタＳ１の閾値分布の上限は、設定閾値上限を超えることがないと共に、閾値分布の幅を狭くすることができる。この場合、書き込み時間は、図９において説明したように、コントロールゲート電極２７と電荷蓄積層２６との間にトンネル電流が流れ、かつ、そのトンネル電流が、電荷蓄積層２６とｐ型ウェル領域２３との間に流れるトンネル電流と等しくなるか又はそれ以上になるまでの時間とする。

ここで、従来では、セレクトゲートトランジスタＳ１の閾値分布の下限を０Ｖ以上とするために、例えば、図１０の設定閾値上限と０Ｖとの差を、ΔＶｔｈｅ１（例えば、２Ｖ以上の値）よりも大きく設定することが必要であった。なぜなら、基本的に、消去状態の閾値分布が、そのままシフトして、書き込み状態の閾値分布となるからである。このため、設定閾値上限が非常に高くなり、データ読み出し時（ベリファイリード時を含む）のいわゆるパス電位（選択ブロック内の非選択ワード線の電位）が高くなる問題があった。

本発明によれば、セレクトゲートトランジスタ及びメモリセルの消去状態の閾値分布の幅ΔＶｔｈｅ２を非常に狭くできるため、同様に、この消去状態の閾値分布を正方向にシフトさせることにより得られる書き込み状態の閾値分布の幅Ｖｔｈｐも狭くすることができる。従って、設定閾値上限と０Ｖとの差も、狭くでき、例えば、１Ｖ以下に設定することができる。

このように、設定閾値上限の値を低くすることができるため、データ読み出し時（ベリファイリード時を含む）のいわゆるパス電位を低くでき、また、セレクトゲートトランジスタＳ１のゲート絶縁膜に生じるストレスや膜疲労の問題をなくすことができる。

なお、本発明では、さらに、書き込み時間を長くしても（書き込みパルスの回数を増やしても）、セレクトゲートトランジスタＳ１の閾値の上限（設定閾値の上限と設定閾値の下限の間に設けられる）が変動することはないため、下限が次第に上昇し、非常に狭い閾値分布（図１０の斜線で示す範囲）を得ることが可能になる。

即ち、ΔＶｔｈｅ２＞ΔＶｔｈで、かつ、（設定閾値上限）−０Ｖ＞ΔＶｔｈｅ２の場合には、書き込みベリファイ動作を行うことによって、セレクトゲートトランジスタＳ１の閾値分布を更に狭めることができる。この場合、最初の１回目の書き込みパルス印加（ＳＥ２ステップ）後における閾値分布を、図１０に示すように、その閾値分布の下限が０Ｖよりも高くなるようにすればよい。

次に、ＳＥ３ステップについて説明する。
ＳＥ３ステップでは、選択ブロック内のセレクトゲートトランジスタＳ１に対するベリファイリードが行われる。即ち、選択ブロック内のセレクトゲートトランジスタＳ１の閾値と設定閾値下限とを比較し、セレクトゲートトランジスタＳ１の閾値が設定閾値下限よりも低い場合には、ＳＥ４ステップにおいて書き込み不十分と判断される。一方、セレクトゲートトランジスタＳ１の閾値が設定閾値下限よりも高い場合には、ＳＥ４ステップにおいて書き込み十分と判断される。

選択ブロック内の全てのセレクトゲートトランジスタＳ１について書き込み十分と判断された場合には、閾値設定動作を終了させる。

ＳＥ３ステップ、即ち、ベリファイリードは、具体的には、以下のようにして行われる。

まず、ビット線（データ転送線）ＢＬをＶｒｅａｄに充電した後、ビット線ＢＬをフローティング状態にする。ソース線ＳＬは、０Ｖに設定される。Ｖｒｅａｄは、電源電位Ｖｃｃと０Ｖの間の電位とし、ｎＭＯＳセンスアンプの感度の向上を考慮すると、Ｖｃｃ／２以上の値に設定することが望ましい。

Ｖｒｅａｄは、選択ブロック内の非選択ワード線に与えるパス電位であり、設定閾値上限よりも高いことが必要である。

続いて、選択ブロック内のセレクトゲート線ＳＳＬにベリファイ電位Ｖｒｅｆを与える。Ｖｒｅｆは、例えば、０Ｖ＋（設定閾値下限）＋（マージン）に設定される。マージンは、センスアンプの感度に依存する値となる。センスアンプの感度に依存する値（マージン）は、アレイノイズやセンスアンプの入力トランジスタの閾値のばらつきなどを考慮すると、通常、０〜０．２Ｖ程度となる。

そして、セレクトゲートトランジスタＳ１の閾値が、Ｖｒｅｆよりも低い場合には、セレクトゲートトランジスタＳ１がオン状態となり、ビット線ＢＬの電荷がセレクトゲートトランジスタＳ１を経由してソース線ＳＬに放出されるため、ビット線ＢＬの電位が低下する。一方、セレクトゲートトランジスタＳ１の閾値が、Ｖｒｅｆよりも高い場合には、セレクトゲートトランジスタＳ１はオフ状態であり、セレクトゲートトランジスタＳ１には電流が流れず、ビット線ＢＬの電位は、Ｖｒｅａｄに保持される。

このように、選択ブロック内のセレクトゲートトランジスタＳ１の閾値の状態によって、ビット線ＢＬの電位が変化する。

そこで、ビット線ＢＬをセンスアンプに電気的に接続し、センスアンプによりこのビット線ＢＬの電位変化を検出すれば、セレクトゲートトランジスタＳ１の書き込みが十分であるか、又は不十分であるかを判断することができる（ＳＥ４ステップ）。

なお、選択ブロック内の少なくとも１つのセレクトゲートトランジスタＳ１の閾値がＶｒｅｆよりも低い場合には、書き込みパルスのパルス電圧及びパルス幅の再設定を行った後に、再び、選択ブロック内のセレクトゲート線ＳＳＬに書き込みパルスを与え、セレクトゲートトランジスタＳ１に対する再書き込みを実行する（ＳＥ５ステップ）。

再書き込みに用いる書き込みパルスは、例えば、閾値のシフト量がΔＶｔｈ以下に収まるように、そのパルス電圧及びパルス幅が設定される。即ち、再書き込みに用いる書き込みパルスのパルス電圧及びパルス幅は、直前に行った書き込み時の書き込みパルスのパルス電圧よりも小さく、かつ、直前に行った書き込み時の書き込みパルスのパルス幅よりも狭く設定される。

このような書き込みパルスのパルス電圧及びパルス幅を変えるシーケンスは、例えば、特開平０８−３１５５９０に開示されている。

そして、ＳＥ２ステップからＳＥ５ステップまでのベリファイ動作を、ｍ回だけ繰り返した後には、図１０の斜線部に示すように、選択ブロック内のセレクトゲートトランジスタＳ１の閾値分布の幅は、ΔＶｔｈｅ／ｍ程度にまで狭くすることができる。例えば、セレクトゲートトランジスタＳ１の閾値分布の幅は、０．５Ｖ以下にすることができる。

以上、１つのブロック内のセレクトゲートトランジスタＳ１の閾値を設定する場合の回路動作について説明した。

なお、セレクトゲートトランジスタＳ１の閾値を設定した後、同様の手法により、１つのブロック内のセレクトゲートトランジスタＳ２の閾値の設定を行う。この後、メモリセルＭ０，Ｍ１，・・・Ｍ１５に対して、データ書き込み／消去が実行される。

次に、複数ブロック内のセレクトゲートトランジスタＳ１の閾値を一括で設定する場合の回路動作について説明する。

図１２は、複数ブロック内のセレクトゲートトランジスタＳ１の閾値を一括で設定する場合の回路動作を示している。

まず、ＳＥ１’ステップでは、複数のブロック内のセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５に対して消去動作を実行する。複数のブロック（選択ブロック）内のセレクトゲート線ＳＳＬには、ｐ型ウェル領域２３よりも低い電位が与えられる。例えば、セレクトゲート線ＳＳＬには、０Ｖが与えられ、ｐ型ウェル領域２３には、正電位が与えられる。同様に、セレクトゲート線ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５にも、０Ｖが与えられる。

ＳＥ１’ステップ、即ち、複数ブロック内のセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５に対する消去動作を終了すると、これらセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５の閾値は、全て、負となるため、ビット線（データ転送線）ＢＬとソース線ＳＬが常に導通状態（短絡状態）になる。

図１２のフローチャートでは、複数個（ｎ個）のブロックには、それぞれ１からｎまでの番号が付されているものとする。

ＳＥ２’ステップでは、第１ブロック内のセレクトゲート線ＳＳＬに対する書き込みパルスの印加が行われる。同様に、第２ブロック内のセレクトゲート線ＳＳＬから第ｎブロック内のセレクトゲート線ＳＳＬまで、順次、書き込みパルスの印加を実行する（ＳＥ２’’ステップ）。

その結果、複数のブロック内、即ち、第１ブロックから第ｎブロックの全てのブロック内のセレクトゲートトランジスタＳ１の閾値が０Ｖ以上の値に設定される。ここで、本例では、ブロックごとに、順次、セレクトゲートトランジスタＳ１に対する最初の書き込みを行ったが、これに代えて、全てのブロック（第１〜第ｎブロック）内のセレクトゲート線ＳＳＬに同時に書き込みパルスを与え、全てのブロック内のセレクトゲートトランジスタＳ１に対して、一度に、最初の書き込みを行ってもよい。この場合、書き込み時間の短縮に貢献できる。

ＳＥ３’ステップでは、複数のブロック（第１〜第ｎブロック）内のセレクトゲートトランジスタＳ１に対するベリファイリードが行われる。

このベリファイリードは、複数のブロック内の全てのセレクトゲートトランジスタＳ１に対して一括して同時に行うことができる。即ち、全てのビット線ＢＬをプリチャージ電位に設定した後、フローティング状態にする。また、複数のブロック内の全てのセレクトゲート線ＳＳＬに同時にＶｒｅｆ１を与え、セレクトゲート線ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５に０Ｖを与える。

この場合、複数のブロック内のセレクトゲートトランジスタＳ１のうちの少なくとも１つの閾値がＶｒｅｆ１に満たないときは、ビット線ＢＬの電荷がそのセレクトゲートトランジスタＳ１を経由してソース線Ｓｌに放電されるため、ビット線ＢＬの電位は、低下する。また、複数のブロック内の全てのセレクトゲートトランジスタＳ１の閾値がＶｒｅｆ１を超えているときは、ビット線ＢＬは、プリチャージ電位を維持する。

つまり、例えば、ベリファイリード時に、全てのビット線ＢＬの電位に対してアンド（論理積）処理を行えば、複数のブロック内の全てのセレクトゲートトランジスタＳ１に対して、一括して、ベリファイ判定を行うことができる（ＳＥ４’ステップ）。

なお、ＳＥ２’〜ＳＥ５’ステップは、複数のブロック内の全てのセレクトゲートトランジスタＳ１の閾値を０Ｖを超える値以上にすることを目的とする。従って、このステップにおけるＶｒｅｆ１は、０Ｖを超えていれば、設定閾値下限より低くても構わない。

そして、ベリファイリードの結果、複数ブロック内のセレクトゲートトランジスタＳ１のうちの少なくとも１つの閾値がＶｒｅｆ１より低い場合には、書き込みパルスのパルス電圧とパルス幅を再設定した後に、再書き込みが実行される（ＳＥ４’〜ＳＥ５’）。

ここで、セレクトゲートトランジスタＳ１の閾値が負である場合のセルユニット状態について説明する。

図１３は、複数ブロック内のトランジスタに対して一括消去を行った後のセルユニットの等価回路を示している。

Ｍａ１，Ｍａ２，Ｍｂ１，Ｍｂ２は、セルユニット内のドレイン側（ビット線側）セレクトゲートトランジスタＳ１を表している。また、セレクトゲートトランジスタＳ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５の閾値は、全て、負に設定されている。よって、セルユニット内のセレクトゲートトランジスタＳ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５は、抵抗素子として表すことができる。

そして、セレクトゲートトランジスタＭａ１、Ｍａ２、Ｍｂ１、Ｍｂ２の少なくとも１つの閾値が負である場合、セレクトゲート線ＳＳＬａ，ＳＳＬｂを０Ｖに設定すると、ビット線ＢＬ１，ＢＬ２のうちの少なくとも１つがセルユニットを経由してソース線ＳＬに短絡される。

また、全てのセレクトゲートトランジスタＭａ１、Ｍａ２、Ｍｂ１、Ｍｂ２の閾値が正である場合、セレクトゲート線ＳＳＬａ，ＳＳＬｂを０Ｖに設定しても、ビット線ＢＬ１，ＢＬ２がソース線ＳＬに短絡されることはない。この場合には、図１２のＳＥ６ステップ以降に行われる閾値設定ルーチンを正確に行うことができる。

このように、ＳＥ１’ステップからＳＥ５’ステップにおいて、複数ブロック内の全てのセレクトゲートトランジスタＳ１の閾値を正にする理由は、この後に行われる閾値設定ステップ（ＳＥ６〜ＳＥ１０）を正確に行うためである。

なお、ＳＥ１’ステップからＳＥ５’ステップにより、複数ブロック内の全てのセレクトゲートトランジスタＳ１の閾値分布が、設定閾値下限と設定閾値上限の範囲ΔＶｔｈに収まる場合も考えられる。このような場合には、ＳＥ６ステップ以降のステップは、実行する意義が薄れるため、ＳＥ４’ステップを終了した時点で、セレクトゲートトランジスタＳ１に対する閾値設定動作を終了させても構わない。

但し、書き込み時間（書き込み回数）を増やせば、セレクトゲートトランジスタＳ１の閾値分布の上限は変わらないが、その下限が次第に上昇してくるため、セレクトゲートトランジスタＳ１の閾値分布の幅を狭めるという点を考慮すれば、ＳＥ６ステップ以降のステップを実行する意義はある。

この場合の書き込み時間は、図９で説明したように、コントロールゲート電極２７と電荷蓄積層２６との間にトンネル電流が流れ、このトンネル電流が、電荷蓄積層２６とｐ型ウェル領域２３との間に流れる電流と等しくなるか、又はそれ以上になるまでの時間とする。

ここで、従来では、非選択ブロック内のセレクトゲートトランジスタＳ１をカットオフさせるために、例えば、２Ｖ以上あるΔＶｔｈｅ１（図１０）よりも、設定閾値上限と０Ｖとの差を大きくする必要があった。また、ベリファイ動作を行って、セレクトゲートトランジスタＳ１の閾値を設定閾値下限よりも高い値にしても、設定閾値上限は、下げることができない。

特に、統計理論によれば、ブロック数をｎとすると、複数ブロック内のセレクトゲートトランジスタＳ１の閾値分布の幅の広がりは、単一ブロック内のセレクトゲートトランジスタＳ１の閾値分布の幅の広がりよりも、ｎ^{（１／２）}倍だけ大きくなるため、さらに、設定閾値上限は、高くなってしまう。

そして、設定閾値上限が高くなると、例えば、読み出し時のＶｒｅａｄを、設定閾値上限を超える値にしなければならないため、Ｖｒｅａｄの値が大きくなり、ゲート絶縁膜の膜疲労やストレスの問題が発生する。

これに対し、本発明によれば、消去後のトランジスタの閾値分布の幅ΔＶｔｈｅ２（図１０参照）が非常に小さくなるため、設定閾値上限と０Ｖとの差を、非常に小さい値（例えば、１Ｖ以下）にでき、結果として、設定閾値上限を下げることができる。従って、ゲート絶縁膜に生じる膜疲労やストレスの問題を緩和することができる。

ところで、図１０において、ΔＶｔｈｅ２＞ΔＶｔｈ、かつ、（設定閾値上限）−０Ｖ＞ΔＶｔｈｅ２の場合には、各ブロック内のセレクトゲートトランジスタＳ１に対して書き込みベリファイ動作を行うことにより、セレクトゲートトランジスタＳ１の閾値分布の幅を狭めることができる。

ＳＥ６ステップからＳＥ９ステップまでの動作は、図１１において説明したＳＥ２ステップからＳＥ５ステップまでの動作と同様に行えばよい。従って、ＳＥ６ステップからＳＥ９ステップまでの動作については、省略する。

なお、ＳＥ６ステップからＳＥ９ステップまでの動作は、第１ブロックに対するシーケンスである。つまり、選択ブロックがｎ個ある場合には、第１ブロックから第ｎブロックまで、ＳＥ６ステップからＳＥ９ステップまでの動作と同じ動作が繰り返して行われる（ＳＥ１０ステップ）。

また、１ブロックに対して、ＳＥ６ステップからＳＥ９ステップまでの動作をｍ回繰り返すと、図１０の斜線部で示すように、セレクトゲートトランジスタＳ１の閾値分布の幅を、ΔＶｔｈｅ／ｍ程度にまで小さくできる。具体的には、セレクトゲートトランジスタＳ１の閾値分布の幅は、０．３Ｖ以下に設定することができる。

図１２に示すような動作は、ブロックごとに、消去及びセレクトゲートトランジスタの閾値設定及びベリファイを行う手法（１ブロック内のセレクトゲートトランジスタの閾値設定が完了した後に、次のブロック内のセレクトゲートトランジスタの閾値設定を行う手法）に比べ、高速に、セレクトゲートトランジスタＳ１の閾値の設定が行え、かつ、書き込み／消去時間も、短くできるため、消費電力の削減などに効果的である。

なお、セレクトゲートトランジスタＳ１，Ｓ２に対する書き込み／消去を行うための回路の具体例については、例えば、特開２０００−７６８８０に開示されている。本発明においても、この回路を用いて、書き込み／消去を実行することができる。

また、セレクトゲート線ＳＳＬに与える電位は、図１１のフローチャートにおいて説明した電位関係に基づいて決定すればよい。また、特開２０００−７６８８０に開示されるメモリセルに対する書き込み／消去動作時の電位関係を、本発明に関わるセレクトゲートトランジスタに対する書き込み／消去動作時の電位関係として使用してもよい。

ところで、本実施の形態の前提となったデバイスは、電荷蓄積層２６がＳｉＮから構成されるＭＯＮＯＳ構造を有しているが、本発明の閾値設定手法は、電荷蓄積層２６がＳｉＮ以外の絶縁膜から構成されているデバイスにも適用できる。即ち、本発明の閾値設定手法は、コントロールゲート電極と電荷蓄積層との間を流れるキャリアによって電荷蓄積層内の電荷量が飽和し、書き込み閾値又は消去閾値が飽和するような構造を有していればよい。

例えば、電荷蓄積層２６は、導電性シリコン（Ｓｉ）から構成することができる。図１４は、消去時のバンドダイアグラムを示しており、図１５は、書き込み時のバンドダイアグラムを示している。この場合、ブロック絶縁膜４０の厚さは、例えば、１ｎｍ以上２０ｎｍ以下に設定される。

図１４の消去時のバンドダイアグラムでは、トンネル効果により電荷蓄積層２６からｐ型ウェル領域２３に移動する電子によって、電荷蓄積層２６内の負電荷の量が減少（又は正電荷の量が増加）する。そして、電荷蓄積層２６内の負電荷が一定量以上に減少すると、ブロック絶縁膜４０内に生じる電界が増え、電子がコントロールゲート電極２７から電荷蓄積層２６に注入される。このため、トランジスタの閾値は、消去時間を増やしても、一定値より低下することはなく、いわゆるオーバーイレーズ現象は起こることがない。

図１５の書き込み時のバンドダイアグラムでは、トンネル効果によりｐ型ウェル領域２３から電荷蓄積層２６に移動する電子、又は、ソース、ドレイン若しくはチャネルで生じたホットエレクトロン又はホットホールによって、電荷蓄積層２６内の負電荷の量が増加（又は正電荷の量が減少）する。そして、電荷蓄積層２６内の負電荷が一定量以上に増加すると、ブロック絶縁膜４０のバンドの傾きが増大し、電子が電荷蓄積層２６からコントロールゲート電極２７に引き抜かれる。このため、トランジスタの閾値は、書き込み時間を増やしても、一定値より上昇することはなく、いわゆるオーバーライト現象は起こることがない。

このように、電荷蓄積層２６は、導電性シリコンから構成してもよい。一般的には、電荷蓄積層２６は、導電体、例えば、不純物（例えば、Ｐ、Ａｓ、Ｂなど）を含むＳｉ、ＳｉＧｅ、Ｇｅでもよく、また、絶縁体、例えば、ＳｉＮ、チタンオキサイド、タンタルオキサイド、アルミナなどでもよい。

［第２実施の形態］
図１６は、本発明の第２実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図、図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図、図１９は、図１６のＸＩＸ−ＸＩＸ線に沿う断面図である。

なお、図１６乃至図１９に示すデバイスにおいて、図１乃至図４に示すデバイスと同じ部分には同じ符号を付して、その詳細な説明については、省略することにする。

本実施の形態に関わるデバイスの特徴は、上述の第１実施の形態に関わるデバイスと比べると、電荷蓄積層２６がカラム方向に延びており、１セルユニット内のセレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５の電荷蓄積層２６が一体化されている点にある。

但し、電荷蓄積層２６は、絶縁体であり、かつ、実際に、電荷が蓄積される領域は、電荷蓄積層２６のうち、コントロールゲート電極２７（ＷＬ０），・・・２７（ＷＬ１５）の直下の部分及びセレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）の直下の部分であるため、１セルユニット内のトランジスタの電荷蓄積層２６が一体化（共有ではない）されている点は、ＥＥＰＲＯＭの動作上、全く問題とならない。

セレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５は、共に、電荷蓄積層２６を有するＭＯＮＯＳ型トランジスタから構成される。本実施の形態では、１セルユニット４５は、直列接続された１６（＝２^４）個のメモリセルからなるＮＡＮＤストリングと、このＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタＳ１，Ｓ２とから構成される。

１セルユニット４５内に配置されるメモリセル数は、１個以上であればよい。１セルユニット４５内のメモリセル数が１個の場合は、特に、３Ｔｒ−ＮＡＮＤと呼ばれる特殊なＥＥＰＲＯＭとなる。１セルユニット内のメモリセル数は、通常、複数個であるが、ｎビットアドレス信号のデコードにより１セルユニット４５内のメモリセルの選択を行う点を考慮すれば、１セルユニット４５内のメモリセル数は、２^ｎ個（ｎは正の整数）であることが望ましい。

ｐ型ウェル領域２３は、ｐ型不純物（例えば、ボロン）を含み、その不純物濃度は、例えば、１×１０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。ｐ型ウェル領域２３上には、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬが形成される。メモリセルのゲート絶縁膜２５の厚さは、例えば、０．５〜１０ｎｍの範囲内の所定値に設定される。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬは、例えば、シリコン酸化膜、オシシナイトライド膜などの絶縁膜から構成される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ上には、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成される。電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、例えば、シリコン窒化膜から構成され、その厚さは、４ｎｍ〜５０ｎｍの範囲内の所定値に設定される。

ここで、本実施の形態では、セレクトゲートトランジスタＳ１，Ｓ２直下のゲート絶縁膜２５_ＳＳＬ，２５_ＧＳＬの厚さは、メモリセルＭ０，Ｍ１，・・・Ｍ１５直下のゲート絶縁膜２５の厚さよりも、例えば、２ｎｍ以上厚くなるように形成される。

その理由は、セレクトゲートトランジスタＳ１，Ｓ２のトンネル絶縁膜２５_ＳＳＬ，２５_ＧＳＬに流れる誤読み出しや誤消去の原因となるトンネル電流を、メモリセルＭ０，Ｍ１，・・・Ｍ１５のトンネル絶縁膜２５に流れる電流よりも小さくし、ＥＥＰＲＯＭの安定動作を実現するためである。

このような構造を実現するためには、例えば、予め、ゲート絶縁膜となる２ｎｍ〜２０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜を形成し、この後、セレクトゲートトランジスタＳ１，Ｓ２が形成される領域上をレジストで覆い、メモリセルＭ０，Ｍ１，・・・Ｍ１５が形成される領域のゲート絶縁膜を除去する。この後、再び、ゲート絶縁膜となる０．５〜１０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜を形成する。

このようなゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬの形成方法によれば、メモリセルＭ０，Ｍ１，・・・Ｍ１５のゲート絶縁膜２５の厚さは、０．５〜１０ｎｍとなり、セレクトゲートトランジスタＳ１，Ｓ２のゲート絶縁膜２５_ＳＳＬ，２５_ＧＳＬの厚さは、２．５〜３０ｎｍとなる。

電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬの上には、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬの厚さは、例えば、２ｎｍ〜３０ｎｍに設定される。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、例えば、シリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成される。

ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ上には、導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬが形成される。導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、不純物（例えば、リン、砒素、ボロンなど）を含み、その不純物濃度は、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３に設定される。導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬの厚さは、１０ｎｍ〜５００ｎｍの範囲の所定値に設定される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、それぞれ、例えば、シリコン酸化膜からなる素子分離絶縁膜２４により取り囲まれた素子領域（ｐ型ウェル領域２３）上に自己整合的に形成される。即ち、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬのロウ方向のエッジは、素子分離絶縁膜２４のロウ方向のエッジに一致している。

このような構造は、例えば、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬを形成した後に、これらのロウ方向のエッジを確定するエッチング（ＲＩＥ）を行い、続けて、ｐ型ウェル領域２３もエッチングし、ｐ型ウェル領域２３内に、例えば、０．０５〜０．５μｍの深さを有するトレンチを形成する。そして、このトレンチ内に絶縁膜を埋め込めば、素子分離絶縁膜２４が形成されると共に、この素子分離絶縁膜２４（又は素子領域）に対して自己整合的に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬが形成される。

導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬ上には、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）となる低抵抗材料が形成される。この低抵抗材料は、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉなどから構成される。つまり、メモリセルのコントロールゲート電極及びセレクトゲートトランジスタのセレクトゲート電極は、共に、導電性ポリシリコン層と低抵抗材料のスタック構造を有している。

コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）の厚さは、１０ｎｍ〜５００ｎｍに設定される。

導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬ、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向のエッジは、キャップ絶縁膜４８をマスクにしたエッチング（ＲＩＥ）により形成される。

このエッチングの結果、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロウ方向に一直線に延びることになる。また、導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、素子分離絶縁膜２４により取り囲まれた素子領域内にのみ配置されることになる。

ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ型ウェル領域２２が配置されている。これにより、ｐ型ウェル領域２３の電位は、ｐ型半導体基板２１と独立に、設定することができる。このような構造は、ダブルウェル構造（又はツインウェル構造）と呼ばれ、消去時に、大きな駆動力の昇圧回路が必要なくなるため、消費電力を抑えるなどの効果を得ることができる。

また、本実施の形態のデバイス構造では、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬが、素子分離絶縁膜２４（又は素子領域）に対して自己整合的に形成され、かつ、素子分離絶縁膜２４の上面がｐ型ウェル領域２３の表面よりも十分に上部に形成される。

このため、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）がｐ型ウェル領域２３の表面近傍又はそれよりも下部に配置されることがない。つまり、ｐ型ウェル領域２３と素子分離絶縁膜２４の境界における電界集中や閾値の低い寄生トランジスタの発生を防止できる。

さらに、本実施の形態におけるデバイス構造によれば、電界集中に起因する書き込み閾値の低下現象、いわゆるｓｉｄｅｗａｌｋ現象が生じにくくなるため、高性能及び高信頼性のトランジスタを形成できる。

コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向の側壁には、側壁絶縁膜４３が形成される。側壁絶縁膜４３の厚さは、例えば、５ｎｍ〜２００ｎｍに設定される。側壁絶縁膜４３は、例えば、シリコン窒化膜、シリコン酸化膜などから構成される。

ｐ型ウェル領域２３内には、ソース又はドレイン電極となるｎ型拡散層２８，２８ｓ，２８ｄが形成される。

ｎ型拡散層２８、電荷蓄積層２６、導電性ポリシリコン層４１及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により、ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５が構成される。同様に、ｎ型拡散層２８，２８ｓ，２８ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ、導電性ポリシリコン層４１_ＳＳＬ，４１_ＧＳＬ及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）により、ＭＯＮＯＳ型セレクトゲートトランジスタＳ１，Ｓ２が構成される。

ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５のゲート長は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定される。また、ＭＯＮＯＳ型セレクトゲートトランジスタＳ１，Ｓ２のゲート長は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のゲート長よりも長い値、例えば、０．０２μｍ〜１μｍの範囲内の所定値に設定される。このように、チャネル長を長くすることにより、ブロック選択／非選択時のオン／オフ比を大きくでき、誤書き込みや誤読み出しを防止できる。

ｎ型拡散層２８は、例えば、リン、砒素、アンチモンなどの不純物を含み、その表面濃度は、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。ｎ型拡散層２８の深さは、例えば、１０ｎｍ〜５００ｎｍの範囲内の所定値に設定される。

ｎ型拡散層２８を形成する際のイオン注入においては、ｎ型不純物は、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬを透過して、ｐ型ウェル領域２３内に注入される。ｎ型拡散層２８は、互いに隣接する２つのメモリセルに共有され、ｎ型拡散層２８ｓ，２８ｄは、互いに隣接する２つのセルユニットに共有されている。

本実施の形態に関わるデバイス構造によれば、セレクトゲートトランジスタＳ１，Ｓ２は、電荷蓄積層２６を有し、かつ、メモリセルＭ０，Ｍ１，・・・Ｍ１５と同様に、ＭＯＮＯＳ型トランジスタから構成されている。また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線ＳＳＬ，ＧＳＬが配置される配線層は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配線層と同じである。

また、本実施の形態のデバイス構造では、上述の第１実施の形態のデバイス構造とは異なり、素子領域上において電荷蓄積層２６がカラム方向に延び、１セルユニット内のトランジスタの電荷蓄積層２６は、互いに一体化されている。このため、本実施の形態では、電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタンオキサイド、タンタルオキサイド、アルミナなどに限定される。

また、従来のフローティングゲート電極を有するＥＥＰＲＯＭとは異なり、電荷蓄積層２６が絶縁体から構成されるため、互いに隣接する２つのトランジスタ（メモリセル及びセレクトゲートトランジスタ）の間のリーク電流を防止するための側壁絶縁膜４３は、十分に厚く形成する必要がない。

つまり、本実施の形態のデバイス構造によれば、側壁絶縁膜４３の厚さを薄くすることができるため、セルユニット内の２つのトランジスタの距離を狭めることができ、素子の高密度化及びチップサイズの縮小に貢献できる。

また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）を形成する際に、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬの側壁が露出することがないため、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬの汚染やリーク電流を防止でき、さらに、ソースエッジ又はドレインエッジの電界集中による異常書き込みや異常消去を減少させることができる。

また、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬについては、ロウ方向のエッジの加工のみが行われ、カラム方向のエッジの加工は行われない。

つまり、カラム方向については、ポリシリコン層４１，４１ＳＳＬ，４１ＧＳＬ、コントロールゲート電極２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）のみを加工すればよく、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬについては、加工する必要がない。

このため、ゲート加工後に形成されるトランジスタ間の段差が小さくなり、その結果、互いに隣接する２つのゲート電極の間隔を狭めることができ、素子の高密度化に貢献できる。また、２つのゲート電極の間の溝を層間絶縁膜２８で埋め込まなければならないが、本実施の形態によれば、この溝のアスペクト比を小さくすることができるため、２つのゲート電極間の溝に完全に層間絶縁膜２８を埋め込むことができる。

セルユニット内の最もドレイン側（ビット線側）のｎ型拡散層（ドレイン）２８_ｄは、コンタクトプラグ３１_ｄを経由して中間層３３_ｄに接続される。中間層３３_ｄは、コンタクトプラグ３２_ｄを経由してビット線（データ転送線）３６（ＢＬ）に接続される。セルユニット内の最もソース側（ソース線側）のｎ型拡散層（ソース）２８_ｓは、コンタクトプラグ３１_ｓを経由してソース線３３（ＳＬ）に接続される。

ビット線（データ転送線）ＢＬは、例えば、タングステン、タングステンシリサイド、チタン、チタンナイトライド、アルミニウムなどから構成される。ソース線３３（ＳＬ）は、ロウ方向に一直線に延びている。なお、ｎ型拡散層２８_ｓをロウ方向に一直線に延ばし、このｎ型拡散層２８_ｓをロウ方向のセルユニットに共有させるようにしてもよい。

コンタクトプラグ３１_ｓ，３１_ｄ，３２_ｄは、例えば、ｎ型不純物又はｐ型不純物がドープされた導電性ポリシリコン、タングステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどから構成される。層間絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどの絶縁膜から構成される。保護膜（パッシベーション膜）３７は、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミドなどから構成される。

なお、ビット線３６（ＢＬ）上には、例えば、Ｗ、Ａｌ、Ｃｕなどから構成される上部配線が配置される。

本実施の形態に関わるデバイス構造においても、セレクトゲートトランジスタＳ１，Ｓ２に対する閾値の設定は、上述の第１実施の形態において説明した方法により実現することができる。

また、ｎ型拡散層２８上に存在する電荷蓄積層２６にトラップされた電子は、図１１及び図１２に示すフローチャートの消去ステップ（ＳＥ１，ＳＥ１’）によりｐ型ウェル領域２３に引き抜くことができるため、ｎ型拡散層２８上の電荷蓄積層２６に電子が蓄積されることはなく、セルユニット内の電流経路の抵抗の増大を防ぐことができる。

［第３実施の形態］
図２０は、本発明の第３実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図、図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図、図２３は、図２０のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。

なお、図２０乃至図２３に示すデバイスにおいて、図１乃至図４に示すデバイスと同じ部分には同じ符号を付して、その詳細な説明については、省略することにする。

本実施の形態に関わるデバイスの特徴は、上述の第２実施の形態に関わるデバイスに比べると、電荷蓄積層２６が、素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上の全体に形成されている点にある。

但し、実際に、電荷が蓄積される領域は、電荷蓄積層２６のうち、コントロールゲート電極２７（ＷＬ０），・・・２７（ＷＬ１５）の直下の部分及びセレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）の直下の部分であるため、電荷蓄積層２６がｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成されている点は、ＥＥＰＲＯＭの動作上、全く問題とならない。

ｐ型ウェル領域２３は、ｐ型不純物（例えば、ボロン）を含み、その不純物濃度は、例えば、１×１０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。ｐ型ウェル領域２３上には、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬが形成される。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬの厚さは、例えば、０．５〜１０ｎｍの範囲内の所定値に設定される。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬは、例えば、シリコン酸化膜、オシシナイトライド膜などの絶縁膜から構成される。

ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ上及び素子分離絶縁膜２４上には、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成される。電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、例えば、シリコン窒化膜から構成され、その厚さは、４ｎｍ〜５０ｎｍの範囲内の所定値に設定される。

ここで、本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬがｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成されるが、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、絶縁体から構成されるため、ＥＥＰＲＯＭの動作上、全く問題はない。

これらゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、以下のようにして形成される。

まず、ｐ型ウェル領域２３に、０．０５〜０．５μｍの深さを有するトレンチを形成した後、このトレンチ内に素子分離絶縁膜２４を埋め込む。この後、素子分離絶縁膜２４の表面がｐ型ウェル領域２３の表面とほぼ等しくなるまで、素子分離絶縁膜２４の平坦化処理（エッチバック、ＣＭＰなど）を行う。そして、素子分離絶縁膜２４に取り囲まれた素子領域上に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬを形成する。

この後、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ上及び素子分離絶縁膜２４上に、電荷蓄積層２６となるシリコン窒化膜を形成し、さらに、続けて、電荷蓄積層２６上に、ブロック絶縁膜４０を形成する。

このような方法では、上述の第１及び第２実施の形態とは異なり、まず、ＳＴＩ構造の素子分離絶縁膜２４が形成された後に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。このため、素子分離絶縁膜２４を形成するためのトレンチのアスペクト比を小さくすることができ、トレンチ内に完全に素子分離絶縁膜２４を埋め込めるため、素子分離耐圧の向上を図ることができる。

ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ上には、導電性ポリシリコン層から構成されるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成される。導電性ポリシリコン層は、不純物（例えば、リン、砒素、ボロンなど）を含み、その不純物濃度は、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３に設定される。導電性ポリシリコン層の厚さは、１０ｎｍ〜５００ｎｍの範囲の所定値に設定される。

なお、本実施の形態では、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、導電性ポリシリコン層から構成したが、これに代えて、例えば、導電性ポリシリコン層と金属シリサイド層（例えば、ＷＳｉ、ＣｏＳｉなど）とのスタック構造を有していてもよい。

コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向のエッジは、キャップ絶縁膜４８をマスクにしたエッチング（ＲＩＥ）により形成される。このエッチングの結果、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロウ方向に一直線に延びることになる。

ｎ型拡散層２８、電荷蓄積層２６及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により、ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５が構成される。同様に、ｎ型拡散層２８，２８ｓ，２８ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）により、ＭＯＮＯＳ型セレクトゲートトランジスタＳ１，Ｓ２が構成される。

また、本実施の形態のデバイス構造では、上述の第２実施の形態のデバイス構造とは異なり、電荷蓄積層２６が素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上に配置され、全てのセルユニット内のトランジスタの電荷蓄積層２６が、互いに一体化されている。このため、本実施の形態においても、電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタンオキサイド、タンタルオキサイド、アルミナなどに限定される。

また、本実施の形態では、ＳＴＩ構造の素子分離絶縁膜２４を形成した後に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層（絶縁膜）２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成されるため、これら絶縁膜が、素子分離絶縁膜２４を形成する際の熱工程にさらされることがない。

従って、プロセスダメージなしに、良好な膜質のゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬを形成することができる。

また、本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成され、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬを加工するプロセスが存在しないため、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬのダメージの発生がなく、電荷保持特性の向上に貢献することができる。

さらに、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）のみについて加工すればよく、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬについては、加工する必要がない。

［第４実施の形態］
図２４は、本発明の第４実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図、図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。また、図２７は、図２４乃至図２６に示すデバイスの１セルユニット分の等価回路を示している。

本実施の形態に関わるデバイス構造は、上述の第１実施の形態に関わるＮＡＮＤセル構造のメモリセルアレイをＡＮＤセル構造に変更したものであると考えることができる。

複数個（本例では、１６個）のメモリセルＭ０，Ｍ１，・・・Ｍ１５は、ノードＡとノードＢの間に並列に接続される。ノードＡは、セレクトゲートトランジスタＳ１を経由してビット線（データ転送線）ＢＬに接続される。また、ノードＢは、セレクトゲートトランジスタＳ２を経由してソース線ＳＬに接続される。メモリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲートトランジスタＳ１，Ｓ２は、共に、ｐ型ウェル領域２３上に形成される。

メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート電極は、コントロールゲート線（データ選択線、即ち、ワード線）ＷＬ０，ＷＬ１，・・・ＷＬ１５に接続される。コントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、ロウ方向に延び、１ブロック内の複数のセルユニット４５に接続される。

セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート電極は、セレクトゲート線ＳＳＬ，ＧＳＬに接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、ロウ方向に延び、１ブロック内の複数のセルユニット４５に接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、ブロックの選択を行い、選択されたブロック内のセルユニット４５をビット線ＢＬに電気的に接続する機能を有する。

本実施の形態では、セレクトゲートトランジスタＳ１，Ｓ２は、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬを有しており、セレクトゲートトランジスタＳ１，Ｓ２のデバイス構造は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のデバイス構造と実質的に同じとなっている。また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線ＳＳＬ，ＧＳＬが配置される配線層は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配線層と同じになっている。

なお、本実施の形態では、１ブロック内のセルユニット４５に接続されるセレクトゲート線の数は、２本であるが、少なくとも１本存在すれば足りる。また、素子の高密度化を考慮すると、セレクトゲート線ＳＳＬ，ＧＳＬは、コントロールゲート線（ワード線）ＷＬ０，ＷＬ１，・・・ＷＬ１５に平行に配置するのが望ましい。

本実施の形態では、１セルユニット４５内には、並列接続された１６（＝２^４）個のメモリセルが配置されているが、１セルユニット４５内に配置されるメモリセル数は、１個以上であればよい。但し、ｎビットアドレス信号により１セルユニット４５内のメモリセルＭ０，Ｍ１，・・・Ｍ１５を選択することを考慮すれば、１セルユニット４５内には、２^ｎ個（ｎは正の整数）のメモリセルを配置することが望ましい。

次に、図２４乃至図２６に示す半導体メモリのデバイス構造について具体的に説明する。

電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ上には、例えば、２ｎｍ〜３０ｎｍの厚さを有するブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、シリコン酸化膜又はオキシナイトライド膜から構成される。

このエッチング（ＲＩＥ）においては、例えば、ｐ型ウェル領域２３もエッチングし、ｐ型ウェル領域２３内には、その表面から、例えば、０．０５〜０．５μｍの深さを有するトレンチを形成する。そして、このトレンチ内に素子分離絶縁膜２４を埋め込み、かつ、素子分離絶縁膜２４に対してＣＭＰ又はエッチバックを行い、素子領域及び素子分離領域を区画する。

即ち、本実施の形態では、メモリセルのコントロールゲート電極及びセレクトゲートトランジスタの制御電極は、共に、不純物濃度が１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３のポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬと、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドとのスタック構造となっている。

ｎ型拡散層（ソース／ドレイン）２８は、並列接続された複数個（本例では、１６個）のメモリセルにより共有され、その結果、複数の並列接続されたメモリセルからなるＡＮＤセル構造が実現される。また、ｎ型拡散層２８_ｓ，２８_ｄは、カラム方向に互いに隣接する２つのセルユニットにより共有される。

また、ｎ型拡散層２８上には、例えば、５〜２００ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなる層間絶縁膜が形成される。

さらに、カラム方向に互いに隣接する２つのＭＯＳＦＥＴ（メモリセル及びセレクトゲートトランジスタを含む）の間には、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬが形成されていない。このため、カラム方向に互いに隣接する２つのＭＯＳＦＥＴの間の絶縁膜に電子が蓄積されることもない。

セルユニット内の最もビット線側のｎ型拡散層（ドレイン電極）２８_ｄは、ビット線（データ転送線）ＢＬに接続される。ビット線ＢＬは、例えば、不純物を含む導電性ポリシリコン、タングステン、タングステンシリサイド、チタン、チタンナイトライド、アルミニウムなどから構成される。セルユニット内の最もソース線側のｎ型拡散層（ソース電極）２８_ｓは、ソース線に接続される。

メモリセル及びセレクトゲートトランジスタは、層間絶縁膜２８によって覆われている。ビット線３６（ＢＬ）は、例えば、ダマシンプロセスにより、層間絶縁膜２８に設けられた配線溝内に形成される。層間絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどから構成される。

従って、図２５及び図２６に示すように、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、常に、ｐ型ウェル領域２３の上部に形成され、ｐ型ウェル領域２３の近傍又は下部に形成されることはない。

つまり、本実施の形態に関わるデバイス構造では、ｐ型ウェル領域２３と素子分離絶縁膜２４の境界において、電界集中が生じ難く、また、閾値が低い寄生トランジスタも発生し難くなっている。

本実施の形態では、ＡＮＤセル構造を採用しているため、メモリセルＭ０，Ｍ１，・・・Ｍ１５の直列抵抗を小さく、かつ、一定にすることができ、例えば、メモリセルに記憶されるデータを多値化（ multi-level ）した場合に、メモリセルの閾値を安定させるために都合がよい。

本実施の形態に関わるデバイス構造においても、上述の第１実施の形態と同様に、セレクトゲートトランジスタＳ１，Ｓ２の閾値の設定を行うことができる。閾値の設定時において、ＡＮＤセル構造を採用した場合の動作の特徴は、読み出し動作時に、選択ブロック内の非選択メモリセルをオフ状態にする点にある。

即ち、ＮＡＮＤセル構造では、読み出し動作時、選択ブロック内の非選択メモリセルは、オン状態になる。この点以外の動作は、ＡＮＤセル構造を採用した場合とＮＡＮＤセル構造を採用した場合で同じとなる。従って、ＡＮＤセル構造を採用した場合にも、例えば、図１１及び図１２に示すフローチャートにより、セレクトゲートトランジスタＳ１，Ｓ２の閾値の設定が可能である。

なお、本実施の形態においては、メモリセルＭ０，Ｍ１，・・・Ｍ１５の間には、電荷蓄積層２６が配置されていない。よって、電荷蓄積層２６は、導電体、例えば、Ｐ、Ａｓ又はＢがドープされたＳｉ、ＳｉＧｅ、Ｇｅでもよいし、ＳｉＮ以外の絶縁膜、例えば、チタンオキサイド、タンタルオキサイド、アルミナなどでもよい。

［第５実施の形態］
図２８は、本発明の第５実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。図２９は、図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図、図３０は、図２８のＸＸＸ−ＸＸＸ線に沿う断面図である。図２８乃至図３０のデバイスの等価回路は、図２７に示すようになる。

なお、図２８乃至図３０に示すデバイスにおいて、図２４乃至図２６に示すデバイスと同じ部分には同じ符号を付しておく。

本実施の形態に関わるデバイスの特徴は、上述の第２実施の形態に関わるデバイスに比べると、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが、素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上の全体に形成されている点にある。

メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート電極は、コントロールゲート線（データ選択線、即ち、ワード線）ＷＬ０，ＷＬ１，・・・ＷＬ１５に接続される。コントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、ロウ方向に延び、１ブロック内の複数のセルユニットに接続される。

セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート電極は、セレクトゲート線ＳＳＬ，ＧＳＬに接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、ロウ方向に延び、１ブロック内の複数のセルユニットに接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、ブロックの選択を行い、選択されたブロック内のセルユニットをビット線ＢＬに電気的に接続する機能を有する。

次に、図２８乃至図３０に示す半導体メモリのデバイス構造について具体的に説明する。

本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成される。

ここで、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、絶縁体から構成されるため、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬがｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成されていても、ＥＥＰＲＯＭの動作上、全く問題はない。

まず、ｐ型ウェル領域２３に、０．０５〜０．５μｍの深さを有するトレンチを形成した後、このトレンチ内に素子分離絶縁膜２４を埋め込む。この後、素子分離絶縁膜２４の表面がｐ型ウェル領域２３の表面とほぼ等しくなるまで、素子分離絶縁膜２４の平坦化処理（エッチバック、ＣＭＰなど）を行う。そして、層間絶縁膜４６を形成した後、素子分離絶縁膜２４に取り囲まれた素子領域上に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬを形成する。

この後、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ上及び層間絶縁膜４６上に、電荷蓄積層２６となるシリコン窒化膜を形成し、さらに、続けて、電荷蓄積層２６上に、ブロック絶縁膜４０を形成する。

このような方法では、まず、ＳＴＩ構造の素子分離絶縁膜２４が形成された後に、ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。このため、素子分離絶縁膜２４を形成するためのトレンチのアスペクト比を小さくすることができ、トレンチ内に完全に素子分離絶縁膜２４を埋め込めるため、素子分離耐圧の向上を図ることができる。

ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ上には、例えば、ポリシリコン層からなるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成される。

この場合、ポリシリコン層は、ｎ型不純物（例えば、リン、砒素）又はｐ型不純物（例えば、ボロン）を含み、その不純物濃度が、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定される。コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、例えば、１０ｎｍ〜５００ｎｍの厚さで形成される。

コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ポリシリコン層ではなく、例えば、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドから構成することもできる。また、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ポリシリコンと金属シリサイドの積層構造から構成されていてもよい。

このキャップ絶縁膜４８をマスクにして、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）をエッチングすると、これらのカラム方向のエッジ部が形成される。

そして、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）は、ｎ型拡散層２８、電荷蓄積層２６及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により構成される。また、セレクトゲートトランジスタも、ｎ型拡散層２８，２８_ｓ，２８_ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）により構成される。

本実施の形態では、メモリセルのゲート絶縁膜２５及び電荷蓄積層２６の厚さは、それぞれセレクトゲートトランジスタのゲート絶縁膜２５ＳＳＬ，２５ＧＳＬ及び電荷蓄積層２６ＳＳＬ，２６ＧＳＬの厚さと実質的に同じになっている。つまり、メモリセルとセレクトゲートトランジスタにおいて、同時に、ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ及び電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬを形成できるため、製造工程が短く、プロセスコストを下げることができる。

さらに、ｎ型拡散層２８上には、５ｎｍから２００ｎｍの厚さの層間絶縁膜４６が形成される。セルユニット内の最もビット線側のｎ型拡散層（ドレイン電極）２８_ｄは、ビット線（データ転送線）ＢＬに接続される。ビット線ＢＬは、例えば、不純物を含む導電性ポリシリコン、タングステン、タングステンシリサイド、チタン、チタンナイトライド、アルミニウムなどから構成される。セルユニット内の最もソース線側のｎ型拡散層（ソース電極）２８_ｓは、ソース線に接続される。

本実施の形態のデバイス構造では、電荷蓄積層２６が素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上に配置され、全てのセルユニット内のトランジスタの電荷蓄積層２６が、互いに一体化されている。このため、本実施の形態においては、電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタンオキサイド、タンタルオキサイド、アルミナなどに限定される。

また、本実施の形態では、ＡＮＤセル構造を採用しているため、メモリセルＭ０，Ｍ１，・・・Ｍ１５の直列抵抗を小さく、かつ、一定にすることができ、例えば、メモリセルに記憶されるデータを多値化（ multi-level ）した場合に、メモリセルの閾値を安定させるために都合がよい。

［その他］
以上の全ての実施の形態に関して、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線ＳＳＬ，ＧＳＬと、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、同じ配線層内に形成されるため、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の配線抵抗を、共に、低く設定することができる。

即ち、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５に対して、ポリサイドプロセスや、サリサイドプロセスなどのゲート配線の抵抗値を低くするプロセスを採用することができると共に、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５を同時に形成できるため、製造ステップ数の削減によりコストの低減を図ることができる。

また、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、１回のＰＥＰ（ Photo Engraving Process ）及びＲＩＥによりパターニングできるため、リソグラフィ時のセレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の合せずれの問題も発生しない。

また、セレクトゲート線ＳＳＬ，ＧＳＬの低抵抗化のために、セレクトゲート線ＳＳＬ，ＧＳＬ上にいわゆる低抵抗の裏打ち配線が必要ないため、配線層の数を減らすことができる。また、セレクトゲート線ＳＳＬ，ＧＳＬと裏打ち配線のコンタクト部（シャント領域）も不要なため、チップ面積を削減でき、かつ、コンタクト不良や断線不良の問題もなくすことができる。

さらに、フローティングゲート電極ではなく、例えば、絶縁体から構成される電荷蓄積層２６を用いているため、いわゆるスリット作成プロセスなどが不要であり、プロセスの簡略化を実現できる。また、セレクトゲートトランジスタの製造プロセスとメモリセルの製造プロセスを完全に共通化できる。

また、セレクトゲート線ＳＳＬ，ＧＳＬと裏打ち配線のコンタクト部（シャント領域）が不要なため、例えば、ビット線／ソース線コンタクト部を挟み込む２本のセレクトゲート線ＳＳＬ，ＧＳＬの間隔は、メモリセルのコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の間隔に等しくすることができる。

なお、本発明は、上述の実施の形態に限定されない。

例えば、素子分離絶縁膜２５を含む絶縁膜の形成方法に関しては、シリコン（Ｓｉ）を、シリコン酸化膜やシリコン窒化膜に変換する方法の他、酸素イオンをシリコン内に注入する方法や、堆積されたシリコンを酸化する方法などを用いることもできる。

また、電荷蓄積層２６は、ＴｉＯ_２、Ａｌ_２Ｏ_３、タンタル酸化膜、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコニウム鉛、又は、これらの積層膜を用いてもよい。

また、上述の各実施の形態では、ｐ型半導体基板（シリコン基板）２１を採用したが、これに代えて、例えば、ｎ型シリコン基板、ＳＯＩ（ Silicon On Insulator ）基板、シリコンを含む単結晶半導体基板（ＳｉＧｅ混晶基板、ＳｉＧｅＣ混晶基板など）を採用してもよい。

さらに、メモリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲートトランジスタＳ１，Ｓ２は、ｐ型ウェル領域２３内に形成されるｎチャネルトランジスタから構成されているが、これに代えて、ｎ型ウェル領域（ｎ型半導体基板でもよい）内に形成されるｐチャネルトランジスタから構成されていてもよい。この場合、上述の各実施の形態においては、ｎ型をｐ型に置き換え、ｐ型をｎ型に置き換えればよい。

メモリセルのコントロールゲート電極及びセレクトゲートトランジスタのセレクトゲート電極は、Ｓｉ半導体、ＳｉＧｅ混晶又はＳｉＧｅＣ混晶から構成されていてもよく、また、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイド（又はポリサイド）から構成されていてもよく、また、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属から構成されていてもよく、また、多結晶材料から構成されていてもよく、さらに、これらの積層構造から構成されていてもよい。

また、メモリセルのコントロールゲート電極及びセレクトゲートトランジスタのセレクトゲート電極は、アモルファスＳｉ、アモルファスＳｉＧｅ混晶若しくはアモルファスＳｉＧｅＣ混晶、又は、これらの積層構造から構成されていてもよい。メモリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲートトランジスタＳ１，Ｓ２の電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬは、複数のドット状の部材の集合から構成されていてもよい。

その他、本発明は、その要旨を逸脱しない範囲で、様々に変形して実施することができる。

以上、説明したように、本発明の半導体メモリによれば、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線ＳＳＬ，ＧＳＬとメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、同じ配線層内に形成でき、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の配線抵抗を同時に下げることができる。

即ち、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５に対して、ポリサイドプロセスや、サリサイドプロセスなどのゲート配線の低抵抗プロセスを共通に用いることができ、配線抵抗の低下と共に製造ステップ数の削減を実現できる。

また、セレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、１回のリソグラフィにより形成されるマスクを用いて同時に加工できるため、セレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の合せずれの問題がなく、チップ面積が増大することもない。

本発明の第１実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭの平面図。図１のＩＩ−ＩＩ線に沿う断面図。図１のＩＩＩ−ＩＩＩ線に沿う断面図。図１のＩＶ−ＩＶ線に沿う断面図。図１乃至図４のデバイスの１セルユニット分の等価回路を示す図。メモリセルアレイ及びドライバのレイアウトの一例を示すブロック図。本発明に関わるトランジスタのデバイス構造を示す断面図。図７のデバイスの消去時のバンド状態を示す図。図７のデバイスの書き込み時のバンド状態を示す図。本発明のデバイスの消去／書き込み後の閾値分布を示す図。本発明のトランジスタに対する閾値設定方法の第１例を示す図。本発明のトランジスタに対する閾値設定方法の第２例を示す図。図１１及び図１２の消去ステップ後のセルユニットの状態を示す図。本発明に関わるデバイスの消去時のバンド状態を示す図。本発明に関わるデバイスの書き込み時のバンド状態を示す図。本発明の第２実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭの平面図。図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。図１６のＸＩＸ−ＸＩＸ線に沿う断面図。本発明の第３実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭの平面図。図２０のＸＸＩ−ＸＸＩ線に沿う断面図。図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。図２０のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。本発明の第４実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭの平面図。図２４のＸＸＶ−ＸＸＶ線に沿う断面図。図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。図２４乃至図２６のデバイスの１セルユニット分の等価回路を示す図。本発明の第５実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭの平面図。図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。図２８のＸＸＸ−ＸＸＸ線に沿う断面図。ＮＡＮＤセルユニットの等価回路を示す図。ＡＮＤセルユニットの等価回路を示す図。

符号の説明

２１：ｐ型半導体基板、
２２：ｎ型ウェル領域、
２３：ｐ型ウェル領域、
２４：素子分離絶縁膜、
２５，２５_ＳＳＬ，２５_ＧＳＬ：ゲート絶縁膜、
２６，２６_ＳＳＬ，２６_ＧＳＬ：電荷蓄積層、
２７（ＷＬ０），・・・２７（ＷＬ１５）：コントロールゲート線（データ選択線）、
２７（ＳＳＬ），２７（ＧＳＬ）：セレクトゲート線（ブロック選択線）、
２８，２８_ｓ，２８_ｄ：ｎ型拡散層、
２８Ａ，３７，４６：層間絶縁膜、
３１_ｓ，３１_ｄ，３２_ｄ：コンタクトプラグ、
３３_ｄ：中間層、
３３（ＳＬ）：ソース線、
３６（ＢＬ）：ビット線（データ転送線）、
４０，４０_ＳＳＬ，４０_ＧＳＬ：ブロック絶縁膜、
４１，４１_ＳＳＬ，４１_ＧＳＬ：導電性ポリシリコン層、
４３：側壁絶縁膜、
４６：ワード線ドライバ、
４７：ロウデコーダ、
４８：キャップ絶縁膜。

Claims

絶縁体からなる電荷蓄積層を有する選択スイッチング素子及び絶縁体からなる電荷蓄積層を有するメモリセルから構成されるセルユニットを複数個有する半導体メモリの閾値設定方法において、
前記選択スイッチング素子は、セレクトゲート電極と、前記セレクトゲート電極と前記電荷蓄積層との間に配置される第２の絶縁膜とを有し、前記選択スイッチング素子に対する消去時に、前記第２の絶縁膜に電子による電流が流れることにより、消去閾値が飽和することを特徴とし、
ブロック消去動作により、前記メモリセル及び前記選択スイッチング素子の閾値及び前記メモリセルの閾値を共に負にする工程と、
前記複数個のメモリセルユニットについて書き込み動作を行うことにより、前記選択スイッチング素子の閾値を正にする工程と、
前記複数個のメモリセルユニットの選択スイッチング素子の閾値がすべて正になったか否かを検証し、前記選択スイッチング素子の閾値が正になっていない場合には、再書き込み動作を行う工程と、
前記選択スイッチング素子の閾値を正にした後、前記選択スイッチング素子の閾値を設定範囲内に収めるための書き込み動作を行う工程と、
前記選択スイッチング素子の閾値が前記設定範囲内に収まったか否かを検証し、前記選択スイッチング素子の閾値が前記設定範囲内に収まっていない場合には、前記再書き込みを行う工程と
を具備することを特徴とする半導体メモリの閾値設定方法。
前記選択スイッチング素子の閾値は、前記消去動作において第１の値よりも小さくなることはなく、かつ、前記書き込み動作において第２の値よりも大きくなることはないことを特徴とする請求項１記載の半導体メモリの閾値設定方法。
前記再書き込みにより、前記選択スイッチング素子の閾値は、前記第２の値に収束することを特徴とする請求項１記載の半導体メモリの閾値設定方法。