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TWI508192B - 具有取代閘極結構之積體電路及其製造方法 - Google Patents

具有取代閘極結構之積體電路及其製造方法 Download PDF

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TWI508192B
TWI508192B TW102130762A TW102130762A TWI508192B TW I508192 B TWI508192 B TW I508192B TW 102130762 A TW102130762 A TW 102130762A TW 102130762 A TW102130762 A TW 102130762A TW I508192 B TWI508192 B TW I508192B
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謝瑞龍
蔡秀雨
慷果 程
艾利 哈奇佛羅斯
Original Assignee
格羅方德半導體公司
國際商業機器股份有限公司
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Description

具有取代閘極結構之積體電路及其製造方法
本文所述之標的的具體實施例係大致關於積體電路 及用於製造積體電路的方法。更尤甚者，本發明之標的係關於積體電路及用於製造具有取代閘極結構之積體電路的方法。
單一積體電路上數百萬如電晶體之電路元件的整合 必需進一步大幅縮減或微縮化包括互連結構在內電路元件的實體尺寸。微縮化已大幅提升電晶體工程的複雜度，舉例如加入淺摻雜汲極結構、源極/汲極區的多重佈植、閘極和源極/汲極的矽化、以及多重側壁分隔物。
高效能驅動需要微電子組件之高速操作而需要高驅 動電流加上低漏電，亦即低關閉狀態電流，以降低功耗。一般而言，易於符合期待提升電晶體驅動電流的結構化及摻雜參數負面地影響漏電流。
金屬閘極電極已進展到藉由降低多晶矽空乏而改良 驅動電流。然而，單純地以金屬閘極電極取代多晶矽閘極電極可能會在為了活化源極/汲極佈植於如超過900℃的溫度等高溫退火 之前在形成金屬閘極電極時產生問題。此等製造技術可能衰減(degrade)金屬閘極電極或造成與閘極介電質的交互作用，從而負面地影響電晶體效能。
已研發取代閘極技術以解決用金屬閘極電極代替多 晶矽閘極電極帶來的問題。例如，在初始處理期間使用多晶矽閘極直到已實施用以活化源極/汲極佈植的高溫退火。接著，移除並且以金屬閘極取代多晶矽。
橫向縮放(scaling)帶來額外的問題，如接觸件的形 成。例如，一旦所接觸之閘極間距(gate pitch)達到大約64奈米(nm)，便無足夠空間在閘極線之間佈置(land)接觸件並且仍在閘極線與接觸件之間維持可靠的電隔離特性。已研發自對準接觸(SAC)方法解決此問題。習知的SAC方法含括使取代金屬閘極結構凹陷，其包括兩個功函數金屬襯墊(metal liner)(例如TiN、TaN、TaC、TiC、TiAlN等)以及導電金屬(例如W、Al等)，接著進行介電帽材沉積和化學機械研磨(CMP)。然而，為了設置正確的裝置用功函數，有時需要厚的功函數金屬襯墊(例如總厚度大於7奈米如TiN、TiC、TaC、TiC、或TiAlN等不同金屬的組合)。隨著閘極長度持續縮減，例如針對次15奈米閘極，取代閘極結構窄到以至於其將由功函數金屬襯墊單獨予以「夾止(pinched-off)」，較低電阻閘極金屬殘留少量或無空間。這將對閘極長度小的裝置造成高電阻問題，並且也將在SAC取代閘極金屬凹處造成問題。
因此，期待提供整合具有功函數金屬襯墊相容性之 金屬取代閘極及自對準接觸件的積體電路製造方法。此外，本發明的其它期望特徵及特性經由後續本發明的實施方式及申請專利 範圍搭配附圖、發明內容、以及本先前技術將變得顯而易知。
本文揭示的是製造具有取代金屬閘極結構之積體電 路的方法、以及藉以形成的積體電路。依據示例性具體實施例，製造積體電路的方法包括形成層間介電(ILD)層於虛擬閘極堆疊上方的步驟。虛擬閘極堆疊係形成於半導體基底上方。虛擬閘極堆疊包括虛擬閘極結構、置於虛擬閘極結構上方的硬遮罩、以及沿著虛擬閘極結構與硬遮罩之側邊而設置的側壁分隔物。本發明再包括移除虛擬閘極堆疊的至少一上方部分用以在ILD層中形成第一開口、在第一開口內沿著ILD層形成薄襯墊、藉由完全移除虛擬閘極堆疊的虛擬閘極結構擴展第一開口以形成第一擴展開口，藉以曝露半導體基底的一部分，以及在第一開口內和第一擴展開口內沉積至少一功函數材料層。還有，本方法包括移除第一開口內的部分功函數材料以及在功函數材料的殘留部位上方沉積低電阻材料，藉以形成包括有功函數材料之殘留部位和低電阻材料的取代金屬閘極結構。
根據另一示例性具體實施例，積體電路包括半導體 基底以及形成於半導體基底上方的第一與第二側壁分隔物。第一與第二側壁分隔物具有第一高度並且係以空間彼此分開。積體電路再包括置於空間中的至少一功函數材料。至少一功函數材料係沉積至至少與第一高度同高的第二高度。還有，積體電路包括形成於至少一功函數材料上方的低電阻材料。
根據又一示例性具體實施例，製造積體電路的方法 包括在虛擬閘極堆疊上方形成層間介電(ILD)層。在半導體基底上 方形成虛擬閘極堆疊以及在半導體基底上方形成虛擬氧化物層。 虛擬閘極堆疊包含虛擬閘極結構、置於虛擬閘極結構上的硬遮罩、和沿著虛擬閘極結構與硬遮罩之側部而設置並且處於虛擬氧化物層上方的側壁分隔物。本方法再包括移除虛擬閘極堆疊的至少一上方部分以在ILD層中形成第一開口。移除至少上方部分的步驟包括移除硬遮罩和側壁分隔物毗鄰該硬遮罩的部分。本方法再包括在第一開口內沿著ILD層形成薄矽氮化物襯墊，藉由完全移除虛擬閘極堆疊的虛擬閘極結構和一部分置於其下的虛擬氧化物層擴展第一開口以形成第一擴展開口，藉以曝露一部分半導體基底，以及在第一開口內和第一擴展開口內沉積一層第一功函數材料和一層第二功函數材料。還有，本方法包括在第一開口內沉積有機平整化層、移除第一開口內第一與第二功函數材料層的部分，使用有機平整化層作為蝕刻遮罩、移除有機平整化層、重新形成一部分側壁分隔物、以及在功函數材料層的殘留部位上和側壁分隔物之重新形成部分之間沉積低電阻鎢材料，藉以形成包括該函數材料之殘留部位和該低電阻材料的取代金屬閘極結構。本方法視需要地包括在該取代金屬閘極結構上方形成帽蓋層。
所提供的發明內容係以下文實施方式中進一步說明 的簡化形式介紹一些挑選出來的概念。本總結的目的不在於識別所請求之發明標的的關鍵特徵或必要特徵，其目的也不在於協助決定所請求之發明標的的範疇。
100‧‧‧方法
101至107‧‧‧步驟
200‧‧‧虛擬閘極堆疊
201‧‧‧基底
202‧‧‧矽氧化層
203‧‧‧層間介電(ILD)層
204‧‧‧側壁分隔物
205‧‧‧虛擬閘極結構
206‧‧‧硬遮罩
207‧‧‧源極/汲極區
214‧‧‧層件
215‧‧‧高k材料層
216‧‧‧第一功函數材料第一層件
217‧‧‧第二功函數材料第一層件
218‧‧‧第一功函數材料第二層件
219‧‧‧犧牲間隙填料
224‧‧‧側壁分隔物
250‧‧‧第一開口
251‧‧‧第一擴展部分
252‧‧‧第二擴展開口
253‧‧‧第三擴展開口
255‧‧‧第二開口
260‧‧‧低電阻材料層
270‧‧‧介電帽蓋層
本發明將在後文搭配附圖予以說明，其中相同的元 件符號代表相稱的元件，並且其中： 第1圖是根據本揭示一個具體實施例描述具有取代閘極結構之積體電路製造方法的流程圖；第2至13圖為描述第1圖方法特定態樣供製造具有取代閘極結構之積體電路的部分形成之積體電路的部分剖面圖。
底下的詳細說明本質僅屬示例性並且目的不在於限制本發明或本發明的應用及使用。如本文所使用，用字「示例性」意指「作用為實施例、實例、或描述」。因此，本文所述作為「示例性」的任何具體實施例不一定要予以推斷成比其它具體實施更佳或更有優勢。所有本文所述的具體實施例都為示例性具體實施例，係提供讓所屬領域的技術人員製作或使用本發明並且非限制申請專利範圍所界定的本發明範疇。此外，也無意受限於前述技術領域、先前技術、發明說明、或底下實施方式中呈現的任何表達性或隱喻性理論。
為了簡潔，本文不詳述關於半導體裝置製造的習知技術。此外，本文所述的各種任務(task)和處理(process)步驟(step)可予以合併於具有本文未予詳述之額外步驟或功能的更全面性程序(procedure)或處理內。尤其是，製造基於半導體之積體電路的各種步驟係熟知的，以致為了簡潔，許多習知步驟在本文中係僅予以簡述或將予以全部省略而未提供熟知的處理細節。
本文所述的技巧及技術係用於製造MOS積體電路裝置，包括nMOS積體電路裝置、pMOS積體電路裝置、以及cMOS積體電路裝置。尤其是，本文所述之處理步驟係搭配形成包括有平面型和非平面型積體電路兩者在內之積體電路用閘極結構的任 何半導體裝置製造處理予以使用。雖然術語「MOS」正確來說意指具有金屬閘極電極與氧化物閘極絕緣體的裝置，但此術語在全文中仍係用於意指包括有置於閘極絕緣體(無論是氧化物或其它絕緣體)上之導電閘極電極(無論是金屬或其它導電材料)的任何半導體裝置，其係依次置於半導體基底上。
根據本揭示一個具體實施例用於製造MOS積體電路的示例性方法100係在第1圖中予以提出。將附帶參照第2至13圖中部分形成積體電路的剖面描述而在下文更詳細地說明第1圖中方法100的各種方法步驟(101-107)。
示例性方法100中的第一步驟101包括在「虛擬閘極」堆疊上形成層間介電(ILD)層。附帶參照第2圖，在一具體實施例中，所描述的是部分形成之積體電路(IC)在形成取代閘極結構於其上之前的剖面圖。部分形成之IC包括半導體基底201。如本文所使用者，術語「半導體基底」係用於包含習知用於半導體產業供製作電氣裝置的半導體材料。「半導體材料」包括單晶矽材料，如通常在半導體產業中所使用相對純質或摻有雜質的單晶矽材料，以及多晶矽材料，和混合有鍺、碳、及諸如此類等其它元素的矽。另外，「半導體材料」包括其它材料，如相對純質和摻有雜質之鍺，砷化鎵以及其它三五族化合物，鋅氧化物，玻璃，以及諸如此類。還有，基底201可為平面型基底，如主體Si、SOI、或包括有FIN或奈米線的3D基底。
第2圖所示的半導體基底201包括置於半導體基底201表面上的薄(亦即小於5奈米厚)絕緣矽氧化層202。矽氧化層202係經提供作為「虛擬」層以促進後續中間層在取代金屬閘 極結構形成於其上時的沉積，並且最終係在形成取代閘極材料之前予以(部分)移除，下文將有更詳細的說明。
在半導體基底201和矽氧化層202之上提供的是「虛擬閘極」堆疊200。虛擬閘極堆疊200包括藉由硬遮罩206予以帽蓋(cap)的「虛擬」多晶矽閘極結構205。硬遮罩206係由例如各類材料所製成，包括矽氮氧化物、非晶矽、矽氧化物、矽氮化物、以及諸如此類。在相對基礎上，虛擬閘極結構205薄於硬遮罩206。例如，如第2圖所示，硬遮罩206較佳是虛擬閘極結構205厚度的大約2到大約5倍。在一具體實施例中，虛擬閘極結構205的厚度是大約10奈米到大約50奈米，並且硬遮罩206的厚度是大約30奈米到大約200奈米。虛擬閘極堆疊200再包括側壁分隔物204，其係呈現於虛擬閘結構205和硬遮罩206兩側上。自分隔物形成層形成側壁分隔物204，該側壁分隔物204本身係經由覆面沉積(blanket deposition)矽氮化物、矽氧化物、或另一種適用的介電質材料予以形成。分隔物形成層接著係經歷一系列蝕刻步驟以形成側壁分隔物204。例如，進行非等向性或方向性蝕刻以移除分隔物形成層之經選擇部分，藉以產生毗鄰虛擬閘極結構205和硬遮罩206之對側的側壁分隔物204。所形成之側壁分隔物204之間的空間，以及從而虛擬閘極結構205和硬遮罩206的寬度在一具體實施例中係介於大約10奈米及大約30奈米之間。如本技術所已知者，也提供源極/汲極區207。
同樣地，第2圖描述IC相關之所謂「閘極後製(gate last)」技術中所習知並且熟知在沉積任何高k、阻障層(barrier)、或取代閘極填充材料之前於取代閘極形成處理階段的部分形成之 IC。同樣地，不需提供關於圖案化與形成矽氧化層202、虛擬閘極堆疊200、以及形成側壁分隔物204有關的更多細節。
現在請參閱第3圖，層間介電(ILD)層203係形成為覆於基底201、虛擬矽氧化層202、以及虛擬閘極堆疊200上。ILD層203可包括沉積的矽氧化物、矽氮化物、或矽氮氧化物、或另一種適用於在半導體電晶體結構之間提供電氣隔離的材料。ILD層203可使用例如PECVD、低壓化學氣相沉積(LPCVD)、或CVD製程而予以覆面沉積。在一具體實施例中，ILD層203包括矽氧化物材料並且具有大約50奈米到大約1微米的厚度(介於氧化層202與ILD層203頂部之間)，例如大約100奈米到大約500奈米的厚度。
方法100進入步驟102，其包括移除虛擬閘極堆疊的至少上方部分用以在ILD層內形成第一開口。進一步如第4圖所示，一部分ILD層203、一部分側壁分隔物204、以及一部分硬遮罩206係使用合適的蝕刻或平整化技術予以移除。硬遮罩206的功用係供蝕刻或平整化步驟的蝕刻中止，使得僅一部分硬遮罩206遭到移除。在一實施例中，部分形成之IC係使用化學機械平整化(CMP)予以平整化，其中ILD層203係連同研磨墊(polishing pad)曝露於磨蝕性(abrasive)和侵蝕性(corrosive)之化學漿料(通常是膠質(colloid))。由於CMP步驟具有硬遮罩206作用為蝕刻中止，故移除大約10奈米到大約40奈米的側壁分隔物204及硬遮罩206(取決於其原始厚度)。
現在請參閱第5圖，硬遮罩206的殘留部位及一部分與其毗鄰的側壁分隔物204係使用對硬遮罩206及側壁分隔物 204有選擇性的蝕刻化學予以蝕刻，從而在ILD層203內形成第一開口250(或者，可運用兩道分開的蝕刻步驟)。例如，在如本文所述之側壁分隔物204及/或硬遮罩206係由矽氮化物材料所製成的具體實施例中，適用的蝕刻技術包括塗敷熱磷酸、或選擇性SiN電漿乾蝕刻。虛擬多晶矽閘極結構205的功用在於此蝕刻步驟用的蝕刻中止。隨著磷酸選擇性蝕刻矽氧化物上方的矽氮化物(如上所述，可形成ILD層203)，在蝕刻硬遮罩206和側壁分隔物204之後即在ILD層203內形成第一開口250。
方法100進入步驟103，其包括沿著第一開口的ILD側壁形成薄襯墊。如第6圖所示，矽氮化物或其它適用之絕緣襯墊材料的薄(亦即小於大約5奈米)層214係保形地沉積在第一開口250內。層件214可使用例如PECVD、低壓化學氣相沉積(LPCVD)、CVD製程、或ALD製程而保形地沉積。之後，在第一開口250內施加非等向性蝕刻，使得僅蝕刻層件214的水平表面(亦即，層件214之表面未毗鄰ILD層203的部分)。此蝕刻可藉由例如電漿或反應式離子蝕刻(RIE)使用基於三氟甲烷/氧氣(CHF3 /O2 )的化學來蝕刻由矽氮化物製成之實施例中的層件214而予以進行。如第6圖所示，所產生的結構包括第一開口250內沿著ILD層203之壁件但不在側壁分隔物204或虛擬閘極結構205之殘留部分上方的薄矽氮化物層214。
方法100進入擴展第一開口的步驟104。如第7圖所示，第一開口250係藉由蝕刻虛擬閘極結構205以及其下之虛擬矽氧化層202而擴展。此蝕刻可藉由例如內含氯或HBr的蝕刻劑氣體或使用如熱氨等濕化學以非等向性蝕刻多晶矽虛擬閘極結構 205來進行。其它用於非等向性蝕刻多晶矽的適用蝕刻劑化學及條件在本技術係廣為人知的。所產生之第一開口250的第一擴展部分251完全擴展至基底201，從而曝露一部分基底201。取決於虛擬閘極結構205的原始厚度，第一擴展部分251的深度係介於大約10奈米與大約50奈米之間(介於基底201之曝露表面與側壁分隔物204之殘留部分頂部表面之間的距離)。再次取決於虛擬閘極結構205的原始寬度，第一擴展部分251的寬度係介於大約10奈米與大約30奈米之間。側壁分隔物204及層件214的殘留部分未在此步驟遭到蝕刻，並且其如第7圖所示而殘留。在替代具體實施例中，層件214可在沉積功函數材料之前予以移除(在層件214由矽氮化物製成條件下使用例如HF蝕刻化學)，下文關於第8圖有更詳細的說明。
方法100進入形成取代閘極結構之功函數材料層的步驟105。現在請參閱第8圖，首先沉積高k材料層215作為阻障層以避免將要沉積的取代金屬閘極漏電。高k材料層215如本技術領域眾所周知可包括鉿(Hf)或鋯(Zr)、或任何其它具有夠高介電常數的金屬氧化物。在示例性具體實施例中，層件215用的高k材料是HfO2 。高k材料層215可藉由本技術領域已知在第一開口250內及第一擴展部分251內提供其保形沉積的任何技術予以沉積。在一具體實施例中，高k材料層215係使用原子層沉積(ALD)予以沉積。
再如第8圖所示，一或多層功函數材料層係被沉積、圖案化、以及蝕刻於高k層215上。在特定具體實施例中，如第8圖所示，兩分離功函數材料係經表示為沉積在高k層215 上，其包括第一功函數材料之第一層件216、於第一功函數材料之第一層件216上沉積的第二功函數材料之第一層件217、以及沉積在第二功函數材料之第一層件217上的第一功函數材料之第二層件218。在本具體實施例中，第一擴展部分251係由高k層215及功函數材料層216至218完全填充。另外，一部分第一開口(在第一擴展部分251上方)係由高k層215及功函數材料層216至218特別沿著其側壁(亦即，若其先前已遭移除就沿著薄層214)並且在側壁分隔物204之殘留部分上方予以填充。如第8圖所示，一部分第一開口250維持開放。在其它具體實施例中，僅沉積單一功函數材料層以排列(line)第一部分250及第一擴展部分251。 各種層件中所提供的各種功函數材料在本技術領域中屬於已知，並且本揭示非意圖受限於功函數材料或任何數量的功函數材料層。另外，關於任一具體實施例，將了解應該以充分厚度提供功函數金屬層(例如216至218)而設定正確的臨界電壓(Vt )。例如，為了製造nFET，功函數金屬應該為大約7奈米到大約10奈米厚，使得第一擴展開口251遭到完全填充並且第一開口250至少一部分維持開放(未填充)。
在一實施例中，要予以形成的IC可呈n型，亦即nFET。如此，第一或第二功函數材料至少其一是n型功函數材料。 任何在能隙n側並且可使用提供保形沉積之製程而沉積的材料都可當作功函數材材。例如，CVD可用於沉積此材料。在一具體實施例中，n型功函數材料是TaC。TaC具有4.1電子伏特(eV)的功函數，並且係適用於在CVD製程中使用。當然，可使用許多其它n型功函數材料。這些包括但不侷限於Ti、Y、Mn、以及Er。在 另一實施例中，要予以形成的IC可呈p型，亦即pFET。如此，第一或第二功函數材料至少其一為p型功函數材料。任何在能隙p側並且可使用提供例如ALD之保形沉積的處理而沉積的材料都可用於功函數材料。在一具體實施例中，p型功函數材料是TiN。 TiN具有5.2eV的功函數並且係適用於ALD製程。當然，可使用許多其它p型功函數材料。這些包括但不侷限於Pt、Ir、以及Ni。
在特定實施中，僅藉由實施例，功函數層216至218係提供如下：層件216是厚度沉積至大約1奈米到大約2奈米的一層TiN，例如，大約1奈米。層件217是厚度沉積至大約3奈米到大約7奈米的一層TiC，例如大約5奈米。還有，層件218是厚度沉積至大約1奈米到大約2奈米的一層TiN，例如大約1奈米。然而，層件218稱為「帽蓋」層，並且可提供至沉積層件215至217後足以填充第一擴展部分251殘留之任何開放部分的任何厚度。
方法100進入形成取代金屬閘極的步驟106。現在請參閱第9圖，在一具體實施例中可為有機平整化層(OPL)或氧化物材料的犧牲間隙填料219係形成為覆於第一功函數材料的第二層218(或其它具體實施例中的其它功函數層)上。間隙填料可過量裝填(overfill)第一開口250的殘留開放部分，接著是平整化及凹陷，使得開口250僅底部部分以犧牲材料219予以填充，並且功函數金屬的頂部部分係被曝露(亦即層件218的頂部部分)。犧牲間隙填料層219可由已知的OPL材料製成，如各種有機聚合物，或氧化物材料可在氧化物或可流動氧化物上旋塗(spin)。
如第10圖所示，在沉積並且蝕刻犧牲層219後，功 函數材料層216至218除了其直接處於殘留犧牲間隙填材層219下方的部分外一概予以移除。亦即，犧牲間隙填材料219作用為防止蝕刻曝露於其下方之層件216至218的遮罩。(當然，可能無法避免的是，在此蝕刻處理期間，層件219下方層件216至218任一側的少量部分(例如，大約1奈米)可在此步驟期間予以蝕刻，如第10圖所示，導致層件219的殘留部位稍寬於置於其下方之層件216至218的殘留部分)。用於此步驟的蝕刻劑應該對高k材料及犧牲間隙填料上的第一與第二功函數材料呈選擇性。適用的蝕刻劑包括氨水、過氧化氫、以及水混合組成的濕蝕刻劑(NH4 OH：H2 O2 ：H2 O，在本技術領域常稱為「SC1」溶液-混合物的成分比率可取決於期望的蝕刻特性而予以調整-如本技術領域所熟知者)。蝕刻程序導致第二及第三擴展開口252、253在側壁分隔物204之殘留部分上方殘留層件216至219的對側上形成。
如第11圖所示，在後續系列的蝕刻步驟中，得以移除毗鄰層件214的高k材料層215及犧牲間隙填料層219。若層件219為OPL層，已知的OPL蝕刻技術包括還原「灰化」，其中半導體裝置係曝露於高溫(例如大於大約200℃)用以將OPL材料中的碳氧化成脫離裝置的氣態碳氧化物(例如CO2 )。高k材料蝕刻將取決於所用之高k材料的特定類型。在其中鉿氧化物已用於層件215的示例性具體實施例中，使用IPA(異丙醇)/HF溶液的濕蝕刻係適合的。在替代具體實施例中，如上所述，犧牲間隙填料層219係可在此步驟使用HF溶液予以移除的「旋塗」氧化層。
現在請參閱第12圖，可在原始側壁分隔物204之殘留部位上方重新形成新的側壁分隔物224。側壁分隔物224係形成 自分隔物形成層，其本身係經由覆面沉積矽氮化物、矽氧化物、或另一種適用的介電材料而予以形成。分隔物形成層接著係經歷一系列蝕刻步驟以形成側壁分隔物224。例如，得以進行非等向性或方向性蝕刻以移除分隔物形成層的經選擇部位藉以產生鄰接殘留層件214之對側的側壁分隔物224。在其中側壁分隔物224及層件214係由矽氮化物SiCN、或SiBCN等低k材料構成的示例性具體實施例中，第二及第三擴展開口252、253的尺寸係某種程度藉由形成側壁分隔物204之殘留部位的側壁分隔物224而予以縮減。然而，在側壁分隔物224與擴展於側壁分隔物204之殘留部分上方之功函數材料層216至218之殘留部位之間殘留寬度大約1奈米到大約5奈米的空間。
之後，現在請參閱第13圖，低電阻材料層260係沉積於功函數材料層216至218上。低電阻材料層260係經沉積成填充第二與第三擴展開口252、253以及介於側壁分隔物224之間之第二開口255的一部分。在一具體實施例中，低電阻材料層260是低電阻鎢(LRW)材料。在其它具體實施例中，層件260係經摻雜的非晶矽材料。層件216至218的殘留部位以及所沉積的低電阻材料層形成取代金屬閘極。
根據本揭示內容，第一擴展開口251界定「實際」閘極長度，其將決定裝置效能。然而，第一擴展開口251對於功函數金屬填充並且使開口凹陷而言太小。藉由在第一擴展開口251上方實施較寬的第一開口250，其變得有可能藉由填充額外犧牲材料並且將曝露區蝕刻掉而使功函數金屬凹陷。整體閘極電阻也相對小，理由是第一擴展開口251的高度相對低，如上所述，以 及第一開口250較高並且以低電阻材料予以填充。
方法100進入形成帽蓋層於取代金屬閘極上的步驟107。再請參閱第13圖，介電帽蓋層270係沉積於取代金屬閘極的低電阻材料層260上。在一具體實施例中，SiN或SiCN可用作為介電帽蓋層270。介電帽蓋層270填充第二開口255的殘留部分，藉以覆蓋曝露於其間的層件。SiN在一具體實施例可使用增強型化學氣相沉積(PECVD)予以沉積。之後，如本技術領域中所知者，可運用化學機械平整化以將所述結構的高度縮減到期望厚度以供進一步處理。
雖然未作圖示，但所述的部分形成之積體電路係藉由例如對源極與汲極區以及對閘極電極提供電氣接觸以習知方式予以完成。此習知處理可包括例如沉積層間介電質、蝕刻接觸通孔、以導電栓塞(plug)填充接觸通孔、以及諸如此類，如製造半導體電路所屬領域的技術人員所熟知者。額外的後處理可包括形成一或多層金屬層(M1、M2等)以及介於其間的層間介電層用以在積體電路中完成各種電氣連接。本揭示非意圖排除如需用以完成功能性積體電路製造的此等進一步處理步驟。
如此，本文所揭示的技術主題在一具體實施例中包括相較於本技術領域習知所用技術具有許多優點用於形成取代閘極結構的積體電路製造技術。例如，所述的處理流程提供與自對準接觸處理流程相容的穩健處理流程以形成取代金屬閘極。目前所述的處理流程在閘極長度縮放小到功函數材料層完全填充閘極結構時提供利用低電阻用於製作取代閘極結構的方法。
儘管前述本發明的詳細說明中已呈現至少一個示例 性具體實施例，但應了解仍存在大量變化。也應該了解一或多個示例性具體實施例只是實施例，並且非意圖以任何方式限制本發明的範疇、應用性、或配置。反而，前述詳細說明將提供所屬領域的技術人員用於實現本發明示例性具體實施例的方便藍圖(road map)，理解到可在示例性具體實施例中所述元件的功能及列置進行各種變更而不脫離如所附申請專利範圍以及其法律均等中所提的範疇。
100‧‧‧方法
101至107‧‧‧步驟

Claims (21)

  1. 一種製造積體電路的方法，包含如下步驟：形成於虛擬閘極堆疊上方的層間介電(ILD)層，該虛擬閘極堆疊形成於半導體基底上方，該虛擬閘極堆疊包含虛擬閘極結構，硬遮罩設置於該虛擬閘極結構上方、和側壁分隔物沿著該虛擬閘極結構與該硬遮罩之側邊設置；移除該虛擬閘極堆疊的至少一上方部分，以在該ILD層內形成第一開口；在該第一開口內沿著該ILD層形成薄襯墊；藉由完全移除該虛擬閘極堆疊的該虛擬閘極結構擴展該第一開口以形成第一擴展開口，藉以曝露該半導體基底的一部分；在該第一開口內和該第一擴展開口內沉積至少一功函數材料層；移除該第一開口內之部分該至少一功函數材料；以及在該至少一功函數材料的殘留部位上方沉積低電阻材料，藉以形成包含該至少一功函數材料之該殘留部位和該低電阻材料的取代金屬閘極結構。
  2. 如申請專利範圍第1項所述的方法，更包含在該取代金屬閘極結構上方形成帽蓋層。
  3. 如申請專利範圍第1項所述的方法，其中，移除該虛擬閘極堆疊的至少該上方部分包含移除該硬遮罩以及移除該等側壁分隔物的一部分。
  4. 如申請專利範圍第1項所述的方法，其中，形成該薄襯墊包含 在該開口內保形地沉積該襯墊，接著自該等側壁分隔物的殘留部位及該虛擬閘極結構移除該襯墊。
  5. 如申請專利範圍第1項所述的方法，其中，形成該薄襯墊包含形成薄矽氮化物襯墊。
  6. 如申請專利範圍第1項所述的方法，其中，沉積至少一功函數材料層包含沉積厚於第二開口一半寬度的功函數金屬層。
  7. 如申請專利範圍第6項所述的方法，其中，沉積至少一功函數材料層包含沉積該第一功函數材料的第一層、該第一功函數材料之該第一層上方的第二功函數材料之第一層、以及該第二功函數材料之該第一層上方的該第一功函數材料之第二層。
  8. 如申請專利範圍第1項所述的方法，更包含在沉積該至少一功函數材料層之前沉積阻障材料層。
  9. 如申請專利範圍第1項所述的方法，更包含在沉積該至少一功函數材料層之前移除該薄襯墊。
  10. 如申請專利範圍第1項所述的方法，其中，移除部分該至少一功函數材料包含移除該功函數材料毗鄰該ILD層以及在該等側壁分隔物之殘留部位上方的部分。
  11. 如申請專利範圍第10項所述的方法，更包含在移除該功函數材料之該等部分之前於該第一開口中沉積犧牲層。
  12. 如申請專利範圍第11項所述的方法，更包含在移除該功函數材料的該等部分後接著移除該犧牲層。
  13. 如申請專利範圍第1項所述的方法，更包含在移除該至少一功函數材料的該等部分後接著重新形成至少部分該等側壁分隔物。
  14. 如申請專利範圍第1項所述的方法，其中，沉積該至少一功函數材料包含沉積p型功函數材料。
  15. 如申請專利範圍第1項所述的方法，其中，沉積該至少一功函數材料包含沉積n型功函數材料。
  16. 如申請專利範圍第1項所述的方法，其中，沉積該低電阻材料包含沉積鎢材料。
  17. 如申請專利範圍第1項所述的方法，其中，該半導體基底包含設置於其上方的虛擬氧化物層，以及其中，擴展該第一開口更包含移除該虛擬氧化物層的一部分。
  18. 一種積體電路，包含：半導體基底；形成於該半導體基底上方的第一與第二側壁分隔物，該第一與第二側壁分隔物具有第一高度並且係以空間彼此分開；置於該空間中的至少一層功函數材料，其中，該至少一層功函數材料係沉積至大於該第一高度的第二高度；形成於該至少一層功函數材料上方的低電阻材料；以及分別形成於該第一與第二側壁分隔物上方的第三與第四側壁分隔物，該第三與第四側壁分隔物具有大於該第二或第三高度的第四高度，該第三與第四側壁分隔物包含低k材料，以及其中，該低電阻材料係形成於該第三與第四側壁分隔物之間。
  19. 如申請專利範圍第18項所述的積體電路，更包含沉積於該空間中並且毗鄰於該至少一層功函數材料的一層高k材料，其中，該高k材料係沉積至第三高度，以及其中，該第二高度係 大於該第三高度。
  20. 如申請專利範圍第18項所述的積體電路，更包含設置於該第三與第四側壁分隔物之間的帽蓋層。
  21. 一種製造積體電路的方法，包含如下步驟：形成於虛擬閘極堆疊上方的層間介電(ILD)層，該虛擬閘極堆疊形成於半導體基底上方且虛擬氧化物層形成於該半導體基底上方，該虛擬閘極堆疊包含虛擬閘極結構，硬遮罩設置於該虛擬閘極結構上方，和側壁分隔物沿著該虛擬閘極結構與該硬遮罩之側邊且於該虛擬氧化物層上方設置；移除該虛擬閘極堆疊的至少一上方部分以在該ILD層內形成第一開口，其中，移除至少該上方部分包含移除該硬遮罩和該等側壁分隔物毗鄰該硬遮罩的部分；在該第一開口內沿著該ILD層形成薄矽氮化物襯墊；藉由完全移除該虛擬閘極堆疊的該虛擬閘極結構和一部分設置於其下的該虛擬氧化物層而擴展該第一開口，以形成第一擴展開口，藉以曝露一部分該半導體基底；在該第一開口內和該第一擴展開口內沉積一層第一功函數材料和一層第二功函數材料；在該第一開口內沉積有機平整化層；移除該第一開口內該第一與第二功函數材料層的部分，使用該有機平整化層作為蝕刻遮罩；移除該有機平整化層；重新形成一部分該等側壁分隔物；在該等功函數材料層的殘留部位上方和該等側壁分隔物 之重新形成部分之間沉積低電阻鎢材料，藉以形成包含該函數材料之該殘留部位和該低電阻材料的取代金屬閘極結構；以及在該取代金屬閘極結構上方形成帽蓋層。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252238B1 (en) * 2014-08-18 2016-02-02 Lam Research Corporation Semiconductor structures with coplanar recessed gate layers and fabrication methods
US9312366B1 (en) 2015-03-23 2016-04-12 International Business Machines Corporation Processing of integrated circuit for metal gate replacement
US9685532B2 (en) 2015-03-24 2017-06-20 International Business Machines Corporation Replacement metal gate structures
US10411113B2 (en) 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR102358318B1 (ko) * 2015-06-04 2022-02-04 삼성전자주식회사 멀티 일함수 게이트 패턴들을 갖는 반도체 소자
US9450099B1 (en) 2015-06-18 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of semiconductor device structure
US9614089B2 (en) 2015-06-15 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9558995B2 (en) 2015-06-25 2017-01-31 International Business Machines Corporation HDP fill with reduced void formation and spacer damage
US9543203B1 (en) * 2015-07-02 2017-01-10 United Microelectronics Corp. Method of fabricating a semiconductor structure with a self-aligned contact
US9564358B1 (en) 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
US9660050B1 (en) 2015-11-25 2017-05-23 International Business Machines Corporation Replacement low-k spacer
US10083961B2 (en) 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
CN107919282B (zh) * 2016-10-09 2020-09-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102591632B1 (ko) * 2016-12-09 2023-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102387465B1 (ko) 2017-03-09 2022-04-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10056303B1 (en) * 2017-04-21 2018-08-21 Globalfoundries Inc. Integration scheme for gate height control and void free RMG fill
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US10373912B2 (en) * 2018-01-05 2019-08-06 International Business Machines Corporation Replacement metal gate processes for vertical transport field-effect transistor
US10388771B1 (en) 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US10714399B2 (en) 2018-08-21 2020-07-14 International Business Machines Corporation Gate-last process for vertical transport field-effect transistor
US10672670B2 (en) 2018-08-21 2020-06-02 International Business Machines Corporation Replacement metal gate process for vertical transport field-effect transistors with multiple threshold voltages
US10672905B2 (en) 2018-08-21 2020-06-02 International Business Machines Corporation Replacement metal gate process for vertical transport field-effect transistor with self-aligned shared contacts
US11239115B2 (en) * 2019-10-30 2022-02-01 International Business Machines Corporation Partial self-aligned contact for MOL
US11094883B2 (en) 2019-10-31 2021-08-17 International Business Machines Corporation Structure and method to fabricate resistive memory with vertical pre-determined filament
US11177181B2 (en) * 2020-01-15 2021-11-16 International Business Machines Corporation Scalable device for FINFET technology
CN114864674A (zh) * 2021-02-04 2022-08-05 上海华力集成电路制造有限公司 金属栅及其制造方法
CN115458679B (zh) * 2021-06-09 2025-12-19 联华电子股份有限公司 可变电阻式存储器装置及其形成方法
US11948981B2 (en) * 2021-07-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Seam-filling of metal gates with Si-containing layers
KR102845403B1 (ko) 2021-07-21 2025-08-13 삼성전자주식회사 반도체 소자 및 그의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201123448A (en) * 2009-12-21 2011-07-01 Taiwan Semiconductor Mfg Gate electrode for field effect transistor and field effect transistor
TW201208001A (en) * 2010-06-18 2012-02-16 Sony Corp Manufacturing method of semiconductor device and semiconductor device
TW201225180A (en) * 2010-12-07 2012-06-16 United Microelectronics Corp Semiconductor device having metal gate and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586809B2 (en) * 2001-03-15 2003-07-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US9048254B2 (en) * 2009-12-02 2015-06-02 United Microelectronics Corp. Semiconductor structure having a metal gate with side wall spacers
CN102386217B (zh) * 2010-09-01 2014-02-05 中芯国际集成电路制造(上海)有限公司 栅极堆叠结构及其制作方法
CN103187255B (zh) * 2011-12-29 2015-12-16 中芯国际集成电路制造(上海)有限公司 高k金属栅电极的制作方法及其高k金属栅结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201123448A (en) * 2009-12-21 2011-07-01 Taiwan Semiconductor Mfg Gate electrode for field effect transistor and field effect transistor
TW201208001A (en) * 2010-06-18 2012-02-16 Sony Corp Manufacturing method of semiconductor device and semiconductor device
TW201225180A (en) * 2010-12-07 2012-06-16 United Microelectronics Corp Semiconductor device having metal gate and manufacturing method thereof

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Publication number Publication date
US20140217482A1 (en) 2014-08-07
CN103972067A (zh) 2014-08-06
US8946793B2 (en) 2015-02-03
CN103972067B (zh) 2017-05-17
TW201432821A (zh) 2014-08-16

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