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TW202243032A - 半導體結構及其形成方法 - Google Patents

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李尚融
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構的形成方法包括在一基底的上方形成一鰭部結構，此鰭部結構具有交替設置的第一半導體層和第二半導體層的一堆疊，沿著鰭片結構的側壁形成包覆層，在包覆層的上方形成一虛置閘極堆疊，在鰭部結構中形成相鄰於虛置閘極堆疊的源極/汲極部件。半導體結構的形成方法還包括去除包覆層，以沿著鰭片結構的側壁形成第一開口，其中第一開口延伸至低於堆疊；去除第一半導體層，以在第二半導體層之間形成第二開口，且第二開口係相鄰於第一開口；之後在閘極溝槽、第一開口和第二開口中形成一金屬閘極堆疊。

Description

半導體結構及其形成方法
本發明實施例內容是有關於一種半導體結構及其形成方法，特別是有關於一種具有改善的閘極控制的半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。在積體電路演進的歷程中，功能密度(例如單位晶片面積的互連裝置的數量)已普遍地增加，同時伴隨著幾何尺寸(是指可以使用製程形成的最小部件(或線)的尺寸)的縮小。這樣的尺寸縮減的過程普遍地帶來了提升生產效率與降低相關成本的益處。但這樣的尺寸縮減也增加了積體電路的加工和製造的複雜性。為了實現這些進步，需要在積體電路加工和製造方面進行類似的發展。
奈米片場效電晶體(nanosheet field-effect transistor (NS FET)或替代地稱為全繞式閘極 (gate-all-around；GAA)場效電晶體，它是一種多閘極電晶體(multi-gate transistor)，通常可以包括設置在一主動區域(例如鰭部)上方的堆疊的通道層(例如矽層)、設置在主動區域上方或之中的源極/汲極(S/D)部件、以及與通道層堆疊交錯並且設置在源極/汲極(S/D)部件之間的一金屬閘極堆疊(metal gate stack)。雖然現有的奈米片場效電晶體(NS FET)通常是適當的而足以滿足它們的預期目的，但是它們在所有方面並不是完全令人滿意的。例如，在奈米片場效電晶體(NS FET)中，由堆疊中最底部的通道層形成的裝置若是閘極控制不佳，可能會導致漏電問題，從而對裝置性能產生負面影響。
本揭露的一些實施例提供一種半導體結構的形成方法，此方法包括在一基底的上方形成具有交替設置的第一半導體層和第二半導體層的一堆疊(stack)的一鰭部結構(fin structure)，沿著所述鰭片結構的側壁形成包覆層(cladding layers)，在所述包覆層的上方形成一虛置閘極堆疊(dummy gate stack)，在所述鰭部結構中形成相鄰於所述虛置閘極堆疊的源極/汲極(source/drain features)部件。半導體結構的形成方法還包括去除所述包覆層，以沿著所述鰭片結構的所述側壁形成第一開口(first openings)，其中所述第一開口延伸至低於所述堆疊；去除所述第一半導體層，以在所述第二半導體層之間形成第二開口(second openings)，且所述第二開口係相鄰於所述第一開口；以及之後在所述閘極溝槽、所述第一開口和所述第二開口中形成一金屬閘極堆疊(metal gate stack)。
本揭露的一些實施例再提供一種半導體結構的形成方法，包括形成從一基底突出的鰭部，其中各個鰭部係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一多層堆疊(multi-layer stack；ML)，其中所述鰭部係藉由所述基底的上方的隔離部件(isolation features)分隔開來；沿著各個鰭部的側壁形成包覆層(cladding layers)；在所述鰭部的一通道區的上方形成一虛置閘極堆疊(dummy gate stack)；在所述鰭部中形成源極/汲極部件(S/D features)，且所述源極/汲極部件相鄰於所述虛置閘極堆疊；去除所述虛置閘極堆疊，以形成與所述源極/汲極(S/D)部件相鄰的一第一溝槽(first trench)；進行一第一蝕刻製程(first etching process)以去除所述包覆層，以形成第二溝槽(second trenches)；進行一第二蝕刻製程(second etching process)以去除所述隔離部件的一部分，從而延伸所述第二溝槽；進行一第三蝕刻製程(third etching process)以去除所述非通道層而形成開口(openings)，所述開口係連接相鄰的所述第二溝槽；以及在所述第一溝槽、所述第二溝槽和所述開口中形成一金屬閘極堆疊(metal gate stack)。
本揭露的一些實施例提供一種半導體結構，此半導體結構包括一基底；一鰭部，包括設置在所述基底上方的一半導體層堆疊(a stack of semiconductor layers)；隔離部件(isolation features)位於所述基底的上方並圍繞所述鰭部的一底部部分；以及一金屬閘極堆疊(metal gate stack)設置在所述半導體層堆疊的上方，其中所述金屬閘極堆疊的一底部部分係沿著所述鰭部的側壁延伸到所述隔離部件的一頂表面的下方。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，在隨後的本揭露內容中，在另一部件之上、連接以及/或耦接到另一部件上的部件的形成可以包括這些部件以直接接觸的方式形成的實施例，並且還可能包括形成額外的部件形成於上述第一部件和上述第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，此處可能使用空間上的相關用語，例如「下方的」、「上方的」、「水平的」、「垂直的」、「在…上方」、「在…之上」、「在…下方」、「在…之下」、「朝上的」、「朝下的」、「頂部」、「底部」和其他類似的衍生用語(例如，「水平地」、「向下地」、「向上地」等)，以便於描述本發明實施例的一個部件與另一部件之間的關係。此些空間上的相關用語用於涵蓋包含此些部件的裝置的不同方位。
再者，當使用「約」、「大約」、或類似的用語來描述一個數字或一個數值範圍時，除非有另外指明，則此用語是用於表示包含此數值及與此數值相差±10%的數值範圍。舉例而言，「約5奈米」的用語包含了4.5奈米至5.5奈米的尺寸範圍。再進一步而言，本揭露可能在各個示例中重複使用參考標號及/或字母。如此重複的目的是為了可以簡單和清楚的搭配圖式以說明相關實施例，其本身並非用來表示所討論的各種實施例及/或配置之間的關係。
本揭露係一般性的涉及半導體裝置，並且更具體地涉及在積體電路結構的記憶體以及/或標準邏輯單元中的場效電晶體(field effect transistor，FET)，例如三維奈米片場效電晶體(NS FET)。通常，奈米片場效電晶體(NS FET)包括在場效電晶體的通道區中的多個垂直堆疊的片狀件(例如，奈米片(nanosheets))、線狀件(例如，奈米線(nanowires))或是棒狀件(例如，奈米棒(nanorods))。本揭露包括了多個實施例。不同的實施例可能具有不同的優點，並且沒有特定的優點是在任何實施例中都是需要具備的。
現在共同參照第1A圖和第1B圖，根據本揭露的各個方面示出了形成一半導體結構200(以下簡稱為結構200)的方法100的流程圖。方法100僅僅是一個示例，並不旨在將本揭露限制在權利要求中明確記載的範圍之外。可以在方法100之前、期間和之後進行一些額外的步驟，並且對於此些方法的其他實施例，可以替換、消除或移動所描述的某一些步驟。方法100在下文中係結合第3A圖至第12B圖進行描述，其為根據方法100的中間步驟中如第2圖所示的結構200的各種剖面示意圖和俯視平面圖。第3A、4A、5A、6A、7A、7C、7D、8A、9A、10A、11A和12A圖是沿著第2圖所示的結構200的線AA'所截取的剖面示意圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B、11C和12B圖是沿著第2圖所示的結構200的線BB'(即，通過鰭部204的一通道區)所截取的剖面示意圖。第11D圖是沿著第2圖所示的結構200的線CC'(即，通過鰭部204的源極/汲極(S/D)區域)所截取的剖面示意圖。
結構200可以是在一積體電路或積體電路的一部分的處理期間所製造的一中間裝置(intermediate device)，其可以包括靜態隨機存取記憶體(static random-access memory ；SRAM)以及/或其他的邏輯電路、被動元件(passive components)例如電阻器、電容器和電感器、以及主動元件(active components)例如奈米片場效電晶體(NS FET)、鰭式場效電晶體(Fin field effect transistor；FinFET)、金屬氧化物半導體場效電晶體 (MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、以及/或其他電晶體。在本實施例中，結構200包括一個或多個奈米片場效電晶體(NS FET)。本揭露不限於任何特定數量的裝置或裝置區域，或任何特定的裝置配置。可以將附加部件添加至結構200，並且可以在結構200的其他實施例中替換、修改或消除下面所描述的一些部件。
在步驟102中，參照第2圖-第3B圖，提供的方法100所形成的結構200係包括從一半導體基底202(以下稱為基底202)突出的多個三維裝置主動區域204(以下稱為鰭部204)，其中鰭部204係通過隔離部件(isolation features)208而被分開。
基底202可以包括一元素(單元素)半導體，例如矽(Si)、鍺(Ge)以及/或其他合適的材料；一化合物半導體(compound semiconductor)，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、以及/或其他合適的材料；一合金半導體(alloy semiconductor)，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化鎵銦(GaInP)、砷磷化鎵銦(GaInAsP)、以及/或其他合適的材料。基底202可以是具有均勻組成的一單層材料。或者，基底202可以包括具有相似成分或是不同成分的多個材料層，以適用於積體電路裝置的製造。
在本實施例中，參照第2圖和第3A圖，每個鰭部204包括垂直堆疊在基底202的突出部分之上的一多層結構(multi-layer structure；ML)，以及在多層結構ML的上方的一硬質遮罩層(hard mask layer)207，其中多層結構ML包括交替設置的非通道層(non-channel layers)(或犧牲層)205和通道層206。在一些實施例中，非通道層205為犧牲層，其被配置為在後續製程步驟中被去除，從而在通道層206之間提供開口(openings)，以在其中形成一金屬閘極堆疊(metal gate stack)。每個通道層206可以包括一半導體材料，例如矽(Si)、鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鍺錫(GeSn)合金、矽鍺錫(SiGeSn)合金、矽鍺碳錫(SiGeCSn)合金、其他合適的半導體材料、或前述的組合，而每個非通道層205具有的成分係不同於通道層206的成分。在一個這樣的示例中，通道層206可以包括元素矽(Si)，並且非通道層205可以包括矽鍺(SiGe)。在另一示例中，通道層206可以包括元素矽(Si)，並且非通道層205可以包括元素鍺(Ge)。在一些示例中，各個鰭部204可以包括總共三對到十對交替的非通道層205和通道層206。其他的配置也可以根據具體的設計要求而應用。在一些實施例中，各個通道層206形成為小於每個非通道層205的厚度，且各個通道層206的厚度定義了在去除通道層206之後形成的開口的尺寸。在一些示例中，每個通道層206的厚度T1可以是大約4奈米(nm)至大約5奈米(nm)，並且每個非通道層205的厚度T2可以是大約9奈米(nm)至大約12奈米(nm)。
在一些實施例中，硬質遮罩層207是一犧牲層(sacrificial layer)，其被配置為有助於形成一閘極隔離部件(於下文詳細討論)，並隨後從結構200中去除硬質遮罩層207。因此，硬質遮罩層207的厚度可以基於閘極隔離部件的期望厚度來做調整。在一些實施例中，硬質遮罩層207的厚度大於非通道層205和通道層206的厚度。硬質遮罩層207可以包括任何合適的材料，例如一半導體材料，只要硬質遮罩層207的成分不同於隨後形成的閘極隔離部件的成分以及設置在其下方的通道層206的成分，以允許通過一蝕刻製程而可選擇性的去除硬質遮罩層207。在一些實施例中，硬質遮罩層207具有與非通道層205的成分相似或是相同的成分，並且包括例如矽鍺(SiGe)。
在一些實施例中，多層結構ML形成包括在一系列的磊晶製程(epitaxy processes)中交替地生長非通道層205和通道層206。前述磊晶製程可以通過化學氣相沉積(chemical vapor deposition；CVD)技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD)、低壓化學氣相沉積(low-pressure CVD；LP-CVD)以及/或電漿輔助化學氣相沉積(plasma-enhanced CVD；PE-CVD)、分子束磊晶(molecular beam epitaxy)、其他合適的選擇性磊晶生長(selective epitaxial growth；SEG)製程、或前述的組合。磊晶製程可以使用含有一合適材料(例如，用於非通道層205的鍺)的氣體以及/或液體前驅物，其與下面的基底(例如基底202)的成分相互作用。在一些示例中，非通道層205以及通道層206可以形成為奈米片、奈米線或奈米棒。然後可以實施一片(或線)釋放製程(sheet (or wire) release process)以去除非通道層205，而在通道層206之間形成開口，以及隨後在開口中形成一金屬閘極堆疊，從而提供一奈米片場效電晶體(NS FET)。對於硬質遮罩層207具有與非通道層205相同的成分的實施例，硬質遮罩層207也可以通過如文中討論的一類似的磊晶製程而形成。
在一些實施例中，鰭部204是由多層結構ML(以及設置在其上的硬質遮罩層207)開始通過一系列的光學微影製程和蝕刻製程而製成。例如，光學微影製程可以包括形成於多層結構ML之上並覆蓋多層結構ML的一光阻層、曝光此光阻層以形成一圖案、進行曝光後烘烤製程(post-exposure bake processes)、以及對曝光後的光阻層進行顯影以形成一圖案化的遮罩元件(patterned masking element)(未示出)。然後，使用此圖案化的遮罩元件作為一蝕刻遮罩對多層結構ML進行蝕刻，從而使鰭部204自基底202突出。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching；RIE)、其他合適的製程、或前述製程的組合。隨後使用任何合適的製程，例如灰化(ashing)以及/或光阻剝離(resist stripping)，從多層結構ML去除此圖案化的遮罩元件。在一些示例中，每個鰭部204可以形成為大約8奈米(nm)至大約60奈米(nm)的寬度W1。
形成鰭部204的方法的許多其他實施例可能也是合適的。例如，鰭部204可以使用雙重圖案化(double-patterning)或多重圖案化(multi-patterning)來進行圖案化。一般而言，雙重圖案化或多重圖案化製程是結合了光學微影(photolithography)製程及自對準製程(self-aligned process)，以使得形成的圖案的節距(pitch)小於使用單一、直接的微影製程所能得到的節距。例如，在一個實施例中，形成一犧牲層(sacrificial layer)在基底202的上方，並使用一光學微影製程進行圖案化。使用一自對準製程在圖案化的犧牲層旁邊形成間隔物(spacers)。之後，去除犧牲層；然後，可以使用留下的間隔物或是芯軸(mandrels)來對鰭部204進行圖案化。
隔離部件208可以包括氧化矽(SiO以及/或SiO2)、四乙氧基矽烷(tetraethoxysilane；TEOS)、摻雜的氧化矽(例如，硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、一低介電常數的介電材料(具有小於氧化矽的介電常數，大約為3.9)、其他合適的材料、或前述材料的組合。隔離部件208可以包括淺溝槽隔離(shallow trench isolation；STI)部件。在一些實施例中，隔離部件208是通過用上述任何合適的方法，例如化學氣相沉積(CVD)、流動式化學氣相沉積(flowable CVD；FCVD)、旋轉塗佈玻璃(spin-on-glass；SOG)、其他合適的方法、或前述方法的組合，並且用上述介電材料填充用以將鰭部204分開的溝槽(trenches)而形成的。隨後，可通過對介電材料進行化學機械平坦化/研磨(CMP)製程而平坦化，並且選擇性的回蝕刻(selectively etched back)以形成隔離部件208。隔離部件208可包括一單層結構或一多層結構。
根據步驟104，參照第4A圖和第4B圖，方法100係沿著鰭部204的側壁形成包覆層(cladding layers)209。在本實施例中，包覆層209以及非通道層205是犧牲層，其被配置為在鰭部204的通道區中用金屬閘極堆疊代替。在此實施例中，包覆層209係具有與非通道層205相同的成分，並且包括矽鍺(SiGe)。在一些實施例中，包覆層209係通過上面討論的關於形成多層結構ML的合適方法而磊晶的生長。在一些實施例中，包覆層209係共形的沉積在結構200的表面上方，而不是磊晶的生長在結構200的表面上方，以作為一毯覆式非晶矽層(blanket amorphous layer)。在一些示例中，包覆層209可以形成為約5nm至約10nm的厚度。隨後，方法100係進行一蝕刻製程，以選擇性的去除包覆層209的部分，從而暴露出部分的隔離部件208和暴露出硬質遮罩層207的一頂表面。蝕刻製程可以包括一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或前述製程的組合。
根據步驟106，參照第5A圖和第5B圖，方法100係在結構200的上方形成一介電結構(dielectric structure)211，從而填充包覆層209之間的空間。介電結構211被配置為用來使相鄰的鰭部204隔離，並且在形成虛置閘極堆疊(dummy gate stacks)之前，提供可以在其上方形成一介電頭盔(dielectric helmet)的基底。介電結構211可以包括任何合適的材料，例如一氧化矽(SiO)以及/或二氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氟摻雜的矽酸鹽玻璃(FSG)、低介電常數的介電材料、其他合適的材料、或前述材料的組合。在一些實施例中，介電結構211具有與隔離部件208相似或相同的組成。介電結構211可以包括如本文所描繪的一單層結構或一多層結構，其中介電結構211包括設置在一子層(sub-layer)211a以及在子層211a上方的子層211b。在一些實施例中，子層211a包括一含氮介電材料(nitrogen-containing dielectric material)，例如氮化矽(SiN)以及/或氮碳化矽(SiCN)，而子層211b包括一含氧介電材料(oxygen-containing dielectric material)，例如氧化矽(SiO)以及/或二氧化矽(SiO 2)。介電結構211(或其各個子層)可以通過任何合適的方法沉積，例如化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、旋轉塗佈玻璃(SOG)、其他合適的方法、或前述方法的組合，並且隨後通過一個或多個化學機械研磨(CMP)製程以進行平坦化，使得介電結構211的頂表面與硬質遮罩層207的頂表面基本上共平面。
隨後，仍參照第5A圖和第5B圖，方法100的步驟106係在介電結構211的上方形成一介電頭盔(dielectric helmet)214。介電頭盔214可以包括氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氧化鋁(Al 2O 3)、一氧化矽(SiO)以及/或二氧化矽(SiO2)、高介電常數的介電材料(介電常數值大於氧化矽的介電常數值，約為3.9)、其他合適的材料、或是前述材料的組合。介電頭盔214可以包括一單層結構或一多層結構。
方法100可以通過以下方式來形成介電頭盔214，首先使介電結構211的頂部凹陷以形成溝槽，使得凹陷的介電結構211的頂表面與最頂部的通道層206基本上共平面。換言之，形成於凹陷的介電結構211上方的溝槽(未示出)各自具有對應於硬質遮罩層207之厚度的厚度。蝕刻製程可包括任何合適的製程，例如乾式蝕刻製程、濕式蝕刻製程。蝕刻製程、反應式離子蝕刻(RIE)製程、其他合適的製程、或前述製程的組合。然後，方法100繼續在溝槽中沉積一種或多種介電材料，並進行一化學機械研磨(CMP)製程，以在硬質遮罩層207之間形成介電頭盔124。可以通過任何合適的方法來沉積一種或多種介電材料，例如化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、原子層沉積(atomic layer deposition；ALD)、其他合適的方法、或前述方法的組合。隨後，方法100係從結構200去除硬質遮罩層207，以暴露出多層結構ML的最頂部的通道層(topmost channel layer)206。因此，介電頭盔214係從鰭部204的頂表面突出。在一些實施例中，方法100係選擇性的去除硬質遮罩層207，而不去除或基本上不去除多層結構ML的介電頭盔214和最頂部的通道層206。
在一些實施例中，介電頭盔214係被配置成可以為隨後形成的鰭部204上方的金屬閘極堆疊提供隔離。換言之，介電頭盔214的部分可以被配置為將金屬閘極堆疊截斷成多個部分。在這個方面，介電頭盔214可以被圖案化，以形成一個或多個閘極隔離部件(或稱為閘極切割部件(gate cut feature))，且閘極隔離部件與下方的介電結構211自對準(self-aligned)以及閘極隔離部件位於相鄰的鰭部204之間。
現在參照第6A圖和第6B圖，方法100的步驟108中係在鰭部204的通道區上方形成虛置閘極堆疊(dummy gate stacks)220，從而覆蓋介電頭盔214。每個虛置閘極堆疊220可以包括設置在一可選擇性的虛置閘極介電層以及/或一界面層(未示出)上方的一虛置閘極電極(dummy gate electrode)(未示出)。在此些實施例中，每個虛置閘極堆疊220的至少一部分將被金屬閘極堆疊所替代。虛置閘極堆疊220可以通過一系列的沉積製程和圖案化製程而形成。例如，虛置閘極堆疊220可以通過在鰭部204的上方沉積一多晶矽(poly-Si)層，並且隨後通過一系列的光學微影製程和蝕刻製程(例如，乾式蝕刻製程)對多晶矽層進行圖案化而形成。為了適應圖案化製程並且在隨後的製造製程期間保護虛置閘極堆疊220，可以在虛置閘極堆疊220的上方形成一個或多個硬質遮罩層(未示出)。
仍參照第6A圖和第6B圖，方法100圖係在每個虛置閘極堆疊220的側壁上形成頂部閘極間隔物(top gate spacers)222a。頂部閘極間隔物222a可以包括一單層結構或是一多層結構，並且可以包括一氧化矽(SiO)以及/或二氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、空氣、低介電常數之介電材料、高介電常數之介電材料(例如氧化鉿(HfO 2)、氧化鑭(La 2O 3)等)、其他合適的材料、或前述材料的組合。可以通過以下方式形成頂部閘極間隔物222a，首先通過合適的沉積方法(例如，化學氣相沉積(CVD)以及/或原子層沉積(ALD))在虛置閘極堆疊220的上方沉積一介電層，並且隨後以一非等向性(例如，定向性的)蝕刻製程(例如，一乾式蝕刻製程)去除此介電層的部分，而在每個虛置閘極堆疊220的側壁上留下頂部閘極間隔物222a。
參照第7A圖和第7B圖，方法100的步驟110係在鰭部204中與每個虛置閘極堆疊220相鄰形成磊晶源極/汲極部件(epitaxial S/D features)224。在此實施例中，方法100係通過以下方式來形成磊晶源極/汲極部件224，首先在鰭部204的源極/汲極區域中形成源極/汲極凹槽(S/D recesses)(未示出)，然後在暴露於源極/汲極凹槽中的非通道層205的側壁上形成內部閘極間隔物(inner gate spacers)222b，並且在源極/汲極凹槽中形成磊晶源極/汲極(S/D)部件224。
根據一些實施例，方法100係通過實施一蝕刻製程以形成源極/汲極(S/D)凹槽，此蝕刻製程係選擇性地去除源極/汲極區域中的鰭部204的部分，但是不去除或基本上不去除虛置閘極堆疊220以及隔離部件208。在一些實施例中，蝕刻製程是一乾式蝕刻製程，此乾式蝕刻製程採用能夠去除多層結構ML的矽(即，通道層206)以及矽鍺(SiGe)(即，非通道層205)的一合適的蝕刻劑。在一些示例中，乾式蝕刻劑可以是一含氯蝕刻劑(chlorine-containing etchant)，包括氯氣(Cl 2)、四氯矽烷(SiCl 4)、氯化硼(BCl 3)、其他含氯氣體、或是前述蝕刻劑的組合。隨後可以進行一清潔製程，例如使用一氫氟酸(HF)溶液或是使用其他合適的溶液清潔源極/汲極(S/D)凹槽。
內部閘極間隔物(inner gate spacers)222b可以是一單層結構或是一多層結構，並且可以包括氧化矽、氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、低介電常數之介電材料、空氣、高介電常數之介電材料(例如氧化鉿(HfO 2)、氧化鑭(La 2O 3)等)、其他合適的介電材料、或前述材料的組合。在一些實施例中，內部閘極間隔物222b具有不同於頂部閘極間隔物222a的組成。形成內部閘極間隔件222b可以包括選擇性地去除暴露在源極/汲極(S/D)凹槽中的非通道層205的部分，但是不去除或基本上不去除通道層206的部分，以形成溝槽(未示出)。可以通過一乾式蝕刻製程來蝕刻非通道層205。隨後，在形成的溝槽中形成一個或多個介電層(dielectric layers)，之後進行一個或多個蝕刻製程，以去除(即，回蝕刻)沉積在通道層206表面上的過量的介電層，從而形成內部閘極間隔物222b，如第7A圖所示。再者，可以通過任何合適的方法來沉積一個或多個介電層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition；PVD)、其他合適的方法、或前述方法的組合。
每個磊晶源極/汲極(S/D)部件224可以適合於形成一p型場效電晶體裝置(即，包括一p型磊晶材料)，或者是適合於形成一n型場效電晶體裝置(即，包括一n型磊晶材料)。前述的p型磊晶材料可以包括一個或多個矽鍺磊晶層(epi SiGe)，且每個矽鍺磊晶層都摻雜有p型摻雜物(p-type dopant)，此p型摻雜物例如是硼、鍺、銦、鎵、其他p型摻雜物、或是前述材料的組合。前述的n型磊晶材料可以包括一個或多個矽的磊晶層(epi Si)或矽碳的磊晶層(epi SiC)的磊晶層，每個磊晶層都摻雜有n型摻雜物(n-type dopant)，例如砷、磷、其他n型摻雜物、或是前述材料的組合。在一些實施例中，進行一個或多個磊晶成長製程(epitaxy growth processes)，以在每個源極/汲極(S/D)凹槽中和在內部閘極間隔物222b的上方生長一磊晶材料。例如，根據實施例的方法100，可以實施類似於上述關於形成多層結構ML所討論的磊晶生長製程來生長前述的磊晶材料。在一些實施例中，通過在磊晶生長製程期間可以在來源材料中加入一摻雜物，以原位的摻雜(doped in-situ)磊晶材料。在一些實施例中，在進行沉積製程之後，可以通過一離子佈植製程(ion implantation process)來摻雜前述的磊晶材料。之後，在一些實施例中，可進行一退火製程，以活化磊晶源極/汲極(S/D)部件224中的摻雜物。
值得注意的是，磊晶源極/汲極(S/D)部件224的實施例並不限於如第7A圖所示的實施態樣，每個磊晶源極/汲極(S/D)部件224可以包括具有不同摻雜濃度的多個磊晶材料層。例如，參照第7C圖和第7D圖，它們各自示出如第7A圖所示的結構200的一部分，磊晶源極/汲極(S/D)部件224可以包括兩個磊晶材料層(例如，第7C圖中所繪示的磊晶材料層L1和L2)或是包括三個磊晶材料層(例如，第7D圖中所繪示的磊晶材料層L1、L2和L3)。取決於各種設計要求，磊晶源極/汲極(S/D)部件224可以包括更多的磊晶材料層或是更少的磊晶材料層。在一些實施例中，不同的磊晶材料層可包括不同的摻雜濃度。在一個示例中，參照第7C圖，磊晶材料層L2中的摻雜濃度係大於磊晶材料層L1的濃度。在另一個示例中，參照第7D圖，磊晶材料層L2和L3中的每一個層中的摻雜濃度可以大於磊晶材料層L1的摻雜濃度。上面內容係詳細討論了摻雜物的類型和組成的一些例子。
之後，參照第8A圖和第8B圖，根據方法100的步驟112係對介電頭盔(dielectric helmet)214進行圖案化。在圖案化介電頭盔214之前，根據方法100，首先在結構200上方形成一蝕刻停止層(etch-stop layer；ESL)230以在之後的製造過程中可以保護下方的組件，例如磊晶源極/汲極(S/D)部件224。蝕刻停止層(ESL)230可以包括任何合適的介電材料，例如氮化矽(SiN)、氮碳化矽(SiCN)、氧化鋁(Al 2O 3)、其他合適的材料、或前述材料的組合，並且可以通過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適的方法、或前述方法的組合而形成蝕刻停止層230。在一些實施例中，蝕刻停止層230係相對於其周圍的介電元件提供一蝕刻選擇性(etching selectivity)，以確保防止對這些元件造成意外的損壞。然後，根據方法100，係在蝕刻停止層230的上方形成一層間介電(interlayer dielectric；ILD)層232，以填充相鄰虛置閘極堆疊220之間的空間。層間介電層232可以包括一氧化矽(SiO)以及/或二氧化矽(SiO 2)、低介電常數的介電材料、四乙氧基矽烷(TEOS)、摻雜矽氧化物(例如，硼磷矽玻璃(BPSG)、氟摻雜的矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、其他合適的介電材料、或前述材料的組合，並且可以通過任何合適的方法形成，例如通過化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、旋轉塗佈玻璃(SOG)、其他合適的方法、或前述方法的組合而形成層間介電層232。根據方法100，之後進行一個或多個化學機械研磨(CMP)製程，以暴露出虛置閘極堆疊220的頂表面。
然後，方法100可以使虛置閘極堆疊220和頂部閘極間隔物222a的部分下凹。隨後，方法100係通過形成一圖案化遮罩元件(patterned masking element)(未示出)來對介電頭盔214進行圖案化，以暴露出與介電頭盔214的待去除部分相接合(或是圍繞)的部分的虛置閘極堆疊220。圖案化遮罩元件至少包括一光阻層(photoresist layer)，並且能夠通過上述關於鰭部204圖案化所詳細討論的一系列的光學微影和蝕刻製程而圖案化此光阻層。本實施例並不特別限制圖案化遮罩元件的尺寸，只要圖案化遮罩元件可以完全覆蓋介電頭盔214的部分而留在結構200中，並且成為隨後形成的金屬閘極堆疊(metal gate stack)的閘極隔離部件(gate isolation feature)即可。
之後，根據方法100，係在一蝕刻製程(例如，一乾式蝕刻製程)中去除被圖案化遮罩元件所暴露出的虛置閘極堆疊220的部分，以暴露出介電頭盔214的部分。在一些實施例中，蝕刻製程不需要完全地去除虛置閘極堆疊220的暴露部分，並且此去除的程度可以通過調整蝕刻製程的持續時間來控制。在實施蝕刻製程之後，係通過任何合適的方法，例如光阻剝除以及/或電漿灰化(plasma ashing)，而從結構200中將圖案化遮罩元件去除。然後，在一合適的蝕刻製程(例如，一乾式蝕刻製程)中，相對於虛置閘極堆疊220而選擇性地去除介電頭盔214的暴露部分，以形成圖案化的介電頭盔(patterned dielectric helmet)214。在一些實施例中，步驟112是選擇性的步驟，而介電頭盔214可以在之後的步驟中被圖案化。
在步驟114中，仍參照第8A圖和第8B圖，方法100係進行一蝕刻製程以去除虛置閘極堆疊220的留下部分，從而在頂部閘極間隔物222a之間形成閘極溝槽(gate trenches)246。此蝕刻製程可以是一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、其他合適的製程、或是前述製程的組合。
同時參照第9A圖-第11B圖，根據方法100，係在步驟116、步驟118以及步驟120去除包覆層209和非通道層205，以形成開口(openings)，隨後一金屬閘極堆疊(metal gate stack)係形成於此些開口中。在一些實施例中，方法100係進行三個單獨的蝕刻製程以形成此些開口。
在步驟116中，參照第9A圖和第9B圖，根據方法100，係進行一蝕刻製程302以從結構200中去除包覆層209，因而在每個鰭部204和介電結構211之間形成溝槽(trenches)(或開口)248。在一些實施例中，如第9B圖所示，每一溝槽248係沿著鰭部204的側壁延伸，其中每一溝槽248的一深度D1係大致上與多層結構ML的一高度相同。在一些示例中，前述之深度D1可以是大約50奈米(nm)至大約60奈米(nm)。
在一些實施例中，前述之蝕刻製程302係選擇性地去除包覆層209，而不去除或大致上不去除通道層206和介電結構211。在一些情況下，非通道層205可能會因為蝕刻製程302而輕微的凹陷(recessed)，但是在通道層206之間的非通道層205仍然保持大致上的完整。在一些實施例中，前述之蝕刻製程302是一乾式蝕刻製程。在一些其他的實施例中，前述之蝕刻製程302係應用一含氟蝕刻劑(fluorine-containing etchant)，例如氫氟酸(hydrofluoric acid；HF)、氟氣(F 2)、其他的含氟蝕刻劑(例如，四氟化碳(CF 4)、三氟甲烷(CHF 3)、氟甲烷(CH 3F)等)、或前述之含氟蝕刻劑的組合。
在步驟118中，參照第10A圖和第10B圖，根據方法100係進行一蝕刻製程304，以垂直的延伸溝槽248。如第10B圖所示，蝕刻製程304係去除了隔離部件208的一部分而產生溝槽(或開口)，溝槽249係延伸到多層結構ML的最底部的非通道層205的下方，並且暴露出在多層結構ML下方的鰭部204的側壁的一部分。在一些實施例中，溝槽249的深度D2係小於溝槽248的深度D1，並且深度D2可以是大約10奈米(nm)至大約20奈米(nm)。在這方面，深度D2係反映了隔離部件208的過蝕刻(over-etching)的程度。在一些實施例中，溝槽249的底表面係與磊晶源極/汲極(S/D)部件224的底表面大致上齊平，其中磊晶源極/汲極(S/D)部件224的底表面是在源極/汲極區域中的凹陷的鰭部204的頂表面(見第11D圖)。在一些實施例中，參照第10A圖，深度D1和深度D2的總和係大致上與磊晶源極/汲極(S/D)部件224的高度D3相同。
在一些實施例中，前述之蝕刻製程304係選擇性的去除隔離部件208，而不去除或大致上不去除多層結構ML、基底202以及介電結構211。在一些實施例中，前述之蝕刻製程304是一乾式蝕刻製程.在一些其他的實施例中，蝕刻製程304可以使用不同於蝕刻製程302的一蝕刻劑。在這樣的一個示例中，蝕刻劑可以包括氟化氫(HF)、氨(NH 3)、或前述材料的組合。在一些實施例中，溝槽249的深度D2係通過控制前述蝕刻製程304的持續時間而調整的。
現在參照第11A圖和第11B圖，根據方法100的步驟120，係進行一蝕刻製程306，以從多層結構ML中去除非通道層205，而形成通道層206和內部閘極間隔物222b之間的開口(openings)250。換言之，此些開口250係與通道層206交錯。因此，蝕刻製程306可以被視為是一片材形成(sheet formation process)或片材釋放製程(sheet release process)。在一些實施例中，前述之蝕刻製程306係選擇性的去除非通道層205，但不去除或大致上不去除通道層206、介電結構211以及隔離部件208。蝕刻製程306可以是一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、其他合適的製程、或前述製程的組合。在一些實施例中，蝕刻製程306是一乾式蝕刻製程。對於其中包覆層209和非通道層205具有相似或相同成分的實施例來說，蝕刻製程306係使用與上述詳細討論的蝕刻製程302的蝕刻劑相似或相同的蝕刻劑。
第11C圖和第11D圖詳述了在去除包覆層209和非通道層205之後的結構200的各種尺寸。如上所述，溝槽249的深度D2係小於溝槽248的深度D1。在一些示例中，深度D1與深度D2的比例可以是大約2.5到大約6。在一些示例中，上述深度D1可以是大約50奈米(nm)到大約60奈米(nm)，上述深度D2可以是大約10奈米(nm)到大約20奈米(nm)，且上述高度D3可以是大約60奈米(nm)至大約80奈米(nm)。
在一些實施例中，由寬度W3所定義的溝槽249的開口係與由寬度W2所定義的溝槽248的開口大致上相同。在一些示例中，寬度W2(或是寬度W3)可以是大約13奈米(nm)至大約16奈米(nm)。在其他的示例中，前述寬度W3與前述深度D2的比例可以是大約1:1。在一些情況下，更大的寬度W2可以允許在蝕刻製程304期間去除更大量的隔離部件208，從而延伸深度D2。在一些情況下，前述蝕刻製程304可以去除鰭部204的一部分，而在溝槽249的開口處產生缺口(notches)NT，這些缺口的形成可以導致寬度W3大於寬度W2。
在一些實施例中，溝槽248的側壁SW大致上是垂直的，例如沿著Z軸設置。在一些實施例中，如第11C圖中的虛線所示，溝槽248的側壁SW可以是向外彎曲的或是呈向外弓形的，這可以歸因於子層211a的表面粗糙度(surface roughness)，子層211a例如包括氮碳化矽(SiCN)。
在一些實施例中，參照如第11C圖中所示的溝槽249的第11C-1圖之放大示意圖，溝槽249的底表面是彎曲的，並且底表面的曲率(curvature)可以由大約6奈米(nm)至大約7奈米(nm)的一半徑R所定義，此半徑R至少是寬度W3的大約一半。在一些實施例中，溝槽249的底表面的曲率係進一步由一切線角(tangential angle)α所定義，其可為大約20°至大約60°。在一些實施例中，參照第11C-2圖之放大示意圖，溝槽249的底表面大致上是平面的(flat)，使得切線角α基本上是0°。可以通過調整蝕刻製程304的各種參數而微幅調整溝槽249的底表面的曲率程度，例如通過調整所使用的蝕刻劑的類型以及在蝕刻製程期間所施加的功率或偏壓來進行微調。
在一些實施例中，溝槽249係延伸至與磊晶源極/汲極(S/D)部件224的底表面相同或大致上相同的水平面。在一些實施例中，將溝槽249延伸至與磊晶源極/汲極(S/D)部件224的底表面大致上相同的水平面，如此可確保隨後形成的金屬閘極堆疊的充分覆蓋(sufficient coverage)，因而減少了最底部的奈米片裝置(NS device)的漏電流。因此，如果溝槽249僅延伸到磊晶源極/汲極(S/D)部件224的底表面的上方，則隨後形成的金屬閘極堆疊對於通道區的覆蓋可能不足。另一方面，如果溝槽249是延伸到磊晶源極/汲極(S/D)部件224的底表面的下方(例如，延伸穿過基底202中的一抗穿通層(anti-punch through；APT)區域；未示出)，則可能引起其他的漏電流，如此將會對裝置性能造成負面影響。
在多層結構ML中最底部的奈米片裝置(bottommost NS device)通常可能會遇到閘極控制不佳而導致漏電流的問題。在某些情況下，由於在堆疊底部存在有輕摻雜物，因此比起具有較大寬度的堆疊，具有較小寬度的堆疊可能會導致在最底部的奈米片裝置產生更嚴重的漏電流。再者，隨著裝置間距(device spacing)(例如在n型場效電晶體和p型場效電晶體之間的裝置間距)變得更小，擴散區域變得更靠近通道區，而也可能對裝置漏電的問題造成影響。為了解決這些問題以及其他問題，本揭露係提供了一種形成具有增強的閘極控制的奈米片場效電晶體(NS FET)的方法，其通過擴大金屬閘極堆疊和通道區(即，堆疊的通道層)之間的接觸面積來提升閘極控制。在一些實施例中，擴大接觸面積係包括在去除包覆層209之後進行一過蝕刻製程(over-etching process)，使得隨後形成的金屬閘極堆疊可延伸到隔離部件208的頂表面下方，並且此金屬閘極堆疊係與多層結構ML下方的部分的鰭部204的側壁直接接觸。
在步驟122中，參照第12A圖和第12B圖，根據方法100，係在閘極溝槽246、溝槽248、溝槽249以及開口250中形成一金屬閘極堆疊(metal gate stack)260。在一些實施例中，金屬閘極堆疊260包括填充閘極溝槽246的第一部分260a(即，在頂部閘極間隔件222a之間)、填充溝槽248和開口250的第二部分260b、以及填充溝槽249的第三部分260c。因此，金屬閘極堆疊260係接觸鰭部204的側壁，環繞每個通道層206(或與通道層206交錯設置)，並且沿著鰭部204的側壁延伸到隔離部件208的頂表面的下方。在一些實施例中，溝槽248的側壁SW，如第12B圖(也參照第11C圖)中的虛線所示以及如上述關於第11C圖的詳細討論，係向外呈弓形的彎曲。在一些實施例中，第三部分260c係增加了金屬閘極堆疊260對鰭部204的側壁的覆蓋，從而改善了形成在奈米片場效電晶體(NS FET)中多層結構的底部的閘極控制。
在一些實施例中，金屬閘極堆疊260包括一閘極介電層(gate dielectric layer)262和在閘極介電層262上方的一金屬閘極電極(metal gate electrode)264。前述的閘極介電層262可以包括一高介電常數之介電材料(high-k dielectric material)，例如氧化鉿(HfO 2)、氧化鑭(La 2O 3)、其他合適的材料、或前述材料的組合。前述的金屬閘極電極264包括至少一個功函數金屬層(work function metal layer)和設置在功函數金屬層上的一塊體導電層(bulk conductive layer)。前述的功函數金屬層可以是一p型功函數金屬層或一n型功函數金屬層。功函數金屬的例子包括TiN、TaN、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、Ti、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的功函數金屬、或前述功函數金屬的組合。前述的塊體導電層可以包括Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其他合適的材料、或前述材料的組合。金屬閘極堆疊260還可以包括其他的材料層(未示出)，例如設置在通道層206的表面上的一界面層(interfacial layer)、一覆蓋層(capping layer)、一阻障層(barrier layer)、其他合適的層、或前述材料層的組合。金屬閘極堆疊260的各個層可以通過各種方法形成，包括例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)電鍍、其他合適的方法、或前述方法的組合。在形成塊體導電層之後，係進行一個或多個化學機械研磨(CMP)製程以去除形成在層間介電層232的頂表面上的過量材料，從而平坦化結構200。
在一些實施例中，仍參照第12A圖和第12B圖，根據方法100，係隨後使金屬閘極堆疊260下凹，以暴露出介電頭盔214的留下部分。此蝕刻製程可以通過任何合適的方法來實施，包括一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、其他合適的方法、或前述方法的組合，並且使用一種或多種蝕刻劑以蝕刻金屬閘極堆疊260的組件。在一些實施例中，控制使金屬閘極堆疊260下凹的蝕刻製程，使得凹陷的金屬閘極堆疊260的頂表面可位於介電頭盔214的留下部分的頂表面的下方，其作為可用來分離金屬閘極堆疊260的閘極隔離部件(gate isolation features)。之後，根據方法100，係在結構200的上方沉積一介電層272以填充溝槽。在一些實施例中，介電層272係被配置為在隨後的製程期間，例如包括在圖案化層間介電層232以在磊晶源極/汲極(S/D)部件224的上方形成源極/汲極接觸開口(未示出)的製程期間，可提供自對準能力和蝕刻選擇性。因此，在一些實施例中，介電層272係具有不同於層間介電層232的成分。在一些實施例中，介電層272包括氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、一氧化矽(SiO)以及/或二氧化矽(SiO 2)、其他合適的材料、或前述材料的組合。介電層272可以通過任何合適的方法沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的方法、或前述方法的組合進行沉積。隨後，根據方法100，係在一個或多個化學機械研磨(CMP)製程中去除形成在層間介電層232上方的介電層272的部分，從而平坦化結構200的頂表面。
之後，根據方法100的步驟132，係對結構200進行其他的製造製程，例如在結構的上方形成一多層互連(multi-layer interconnect；MLI)結構(未示出)。此多層互連結構可以包括各種互連部件，例如設置在如蝕刻停止層和層間介電層的介電層中的例如通孔和導線的互連部件。在一些實施例中，通孔是垂直互連部件(vertical interconnect features)，其被配置為將裝置級接觸件例如源極/汲極接觸件(未示出)或閘極接觸件(未示出)與導線互連，或是配置為使不同的導線例如水平互連部件互連。 多層互連結構的蝕刻停止層和層間介電層可以與上面分別關於蝕刻停止層230和層間介電層232所討論的內容具有大致上相同的成分。而通孔和導線可以各自包括任何合適的導電材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、金屬矽化物、其他合適的導電材料、或前述材料的組合，並且可以通過一系列的圖案化和沈積製程而形成通孔和導線。另外，每個通孔和導線可以另外包括包含氮化鈦(TiN)以及/或氮化鉭(TaN)的一阻障層(barrier layer)。
雖然不旨在限制，本揭露的一個或多個實施例係為半導體裝置及其形成方法提供了許多益處。例如，本揭露係提供了一種形成具有改善的閘極控制的奈米片場效電晶體(NS FET)的方法，在此方法中係擴大金屬閘極堆疊對於鰭部(例如鰭部204)的通道區(例如通道層206)的覆蓋程度來加強閘極控制。在一些實施例中，擴大閘極覆蓋係包括在從多層結構ML的側壁去除犧牲的包覆層(sacrificial cladding layers)(例如，包覆層209)之後，進行一過蝕刻製程(over-etching process)，使得隨後形成的金屬閘極疊層延伸到低於靠近鰭部設置的隔離部件(例如，隔離部件208)的頂表面，並且與多層結構ML下方的鰭部的側壁的部分直接接觸。再者，根據一些實施例所揭露的方法可以容易地整合到用於製造奈米片場效電晶體(NS FET)以及/或其他合適的多閘極裝置(multi-gate devices)的現有製程和技術中。
在一個方面，本揭露提供了一種半導體結構的形成方法，此方法包括在一基底的上方形成具有交替設置的第一半導體層和第二半導體層的一堆疊(stack)的一鰭部結構(fin structure)，沿著所述鰭片結構的側壁形成包覆層(cladding layers)，在所述包覆層的上方形成一虛置閘極堆疊(dummy gate stack)，在所述鰭部結構中形成相鄰於所述虛置閘極堆疊的源極/汲極部件(source/drain features)。半導體結構的形成方法還包括去除所述包覆層，以沿著所述鰭片結構的所述側壁形成第一開口(first openings)，其中所述第一開口延伸至低於所述堆疊；去除所述第一半導體層，以在所述第二半導體層之間形成第二開口(second openings)，且所述第二開口係相鄰於所述第一開口；以及之後在所述閘極溝槽、所述第一開口和所述第二開口中形成一金屬閘極堆疊(metal gate stack)。
在一些實施例中，根據半導體結構的形成方法，其中所述第一開口在所述堆疊之下的延伸係小於所述堆疊的高度。
在一些實施例中，根據半導體結構的形成方法，更包括形成圍繞所述鰭部結構的一底部的隔離部件(isolation features)，其中去除所述包覆層係包括：進行一第一蝕刻製程(a first etching process)，以去除所述包覆層，而形成所述第一開口；以及進行一第二蝕刻製程(second etching process)，以去除所述隔離部件的頂部(top portions)，從而將所述第一開口延伸至低於所述堆疊。
在一些實施例中，根據半導體結構的形成方法，其中所述第一蝕刻製程以及所述第二蝕刻製程係使用不同的蝕刻劑(etchants)。
在一些實施例中，根據半導體結構的形成方法，其中去除所述第一半導體層所使用的一蝕刻劑係與所述第一蝕刻製程使用相同的所述蝕刻劑。
在一些實施例中，根據半導體結構的形成方法，其中各個第一開口的一深度係與各個源極/汲極(S/D)部件的一高度相同。
在一些實施例中，根據半導體結構的形成方法，其中在所述第一開口中形成所述金屬閘極堆疊，係使得所述金屬閘極堆疊的一部分延伸而接觸低於所述堆疊的所述鰭部結構的一部分的一側壁。
在另一方面，本揭露提供了一種半導體結構的形成方法，包括形成從一基底突出的鰭部，其中各個鰭部係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一多層堆疊(multi-layer stack；ML)，其中所述鰭部係藉由所述基底的上方的隔離部件(isolation features)分隔開來；沿著各個鰭部的側壁形成包覆層(cladding layers)；在所述鰭部的一通道區的上方形成一虛置閘極堆疊(dummy gate stack)；在所述鰭部中形成源極/汲極部件(S/D features)，且所述源極/汲極部件相鄰於所述虛置閘極堆疊；去除所述虛置閘極堆疊，以形成與所述源極/汲極(S/D)部件相鄰的一第一溝槽(first trench)；進行一第一蝕刻製程(first etching process)以去除所述包覆層，以形成第二溝槽(second trenches)；進行一第二蝕刻製程(second etching process)以去除所述隔離部件的一部分，從而延伸所述第二溝槽；進行一第三蝕刻製程(third etching process)以去除所述非通道層而形成開口(openings)，所述開口係連接相鄰的所述第二溝槽；以及在所述第一溝槽、所述第二溝槽和所述開口中形成一金屬閘極堆疊(metal gate stack)。
在一些實施例中，根據半導體結構的形成方法，其中所述非通道層和所述包覆層均包括矽鍺(SiGe)，且所述第一蝕刻製程和所述第三蝕刻製程使用相同的蝕刻劑。
在一些實施例中，根據半導體結構的形成方法，其中所述第一蝕刻製程和所述第三蝕刻製程分別使用一含氟蝕刻劑(fluorine-containing etchant)。
在一些實施例中，根據半導體結構的形成方法，其中所述第一蝕刻製程和所述第二蝕刻製程使用不同的蝕刻劑。
在一些實施例中，根據半導體結構的形成方法，其中所述第二蝕刻製程使用包括氨(NH 3)的一蝕刻劑。
在一些實施例中，根據半導體結構的形成方法，其中所述第一蝕刻製程致使所述第二溝槽具有一第一深度(first depth)，其中所述第二蝕刻製程將所述第二溝槽延伸一第二深度(second depth)，其中所述第二深度小於所述第一深度。
在一些實施例中，根據半導體結構的形成方法，其中延伸的所述第二溝槽的底表面係與所述源極/汲極(S/D)部件的底表面齊平。
在又一方面，本揭露提供了一種半導體結構，此半導體結構包括一基底；一鰭部，包括設置在所述基底上方的一半導體層堆疊(a stack of semiconductor layers)；隔離部件(isolation features)位於所述基底的上方並圍繞所述鰭部的一底部部分；以及一金屬閘極堆疊(metal gate stack)設置在所述半導體層堆疊的上方，其中所述金屬閘極堆疊的一底部部分係沿著所述鰭部的側壁延伸到所述隔離部件的一頂表面的下方。
在一些實施例中，半導體結構更包括一源極/汲極(S/D)部件，所述源極/汲極(S/D)部件設置在所述鰭部中並相鄰於所述金屬閘極堆疊，其中所述源極/汲極(S/D)部件的一底表面係與所述金屬閘極堆疊的一底表面齊平。
在一些實施例中，所述金屬閘極堆疊包括設置在所述底部部分上方的一頂部部分(top portion)和一中間部分(middle portion)，其中所述頂部部分設置在所述半導體層堆疊的一頂表面的上方，且其中所述中間部分係與所述半導體層堆疊交錯設置。
在一些實施例中，所述中間部分係由一第一深度(first depth)定義，並且所述底部部分係由一第二深度(second depth)定義，其中所述第二深度小於所述第一深度。
在一些實施例中，所述第二深度與所述第一深度的一比值係為2.5至6。
在一些實施例中，半導體結構更包括一介電結構(dielectric structure)，其設置在所述隔離部件的上方並且相鄰於所述金屬閘極堆疊，其中所述介電結構係沿著所述金屬閘極堆疊的側壁延伸。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:步驟 200:結構(/半導體結構) 202:基底(/半導體基底) 204:鰭部(主動區域) 205:非通道層 206:通道層 207:硬質遮罩層 208:隔離部件 209;包覆層 211:介電結構 211a,211b:子層 214:介電頭盔 220:虛置閘極堆疊 222a:頂部閘極間隔物 222b:內部閘極間隔物 224:磊晶源極/汲極部件 230:蝕刻停止層 232:層間介電層 246:閘極溝槽 248,249:溝槽(開口) 250:開口 260:金屬閘極堆疊 260a:第一部分 260b:第二部分 260c:第三部分 262:閘極介電層 264:金屬閘極電極 272:介電層 302,304,306:蝕刻製程 ML:多層結構 T1,T2:厚度 W1,W2,W3:寬度 D1,D2:深度 D3:高度 NT:缺口 SW:側壁 R:半徑 α:切線角 AA’,BB’,CC’:線
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A圖和第1B圖係根據本揭露的多個實施例示出了一半導體裝置的形成方法的流程圖。 第2圖為根據本揭露的多個實施例中的一示例之半導體裝置的一部分的三維透視圖。 第3A、4A、5A、6A、7A、7C、7D、8A、9A、10A、11A和12A圖是根據本揭露的多個實施例中以第1A圖和第1B圖的方法形成的半導體裝置的各個階段的剖面示意圖，並且此些剖面係沿著第2圖所示的結構的線AA'所截取。 第3B、4B、5B、6B、7B、8B、9B、10B、11B、11C、11C-1、11C-2和12B圖是根據本揭露的多個實施例中以第1A圖和第1B圖的方法形成的半導體裝置的各個階段的剖面示意圖，並且此些剖面係沿著第2圖所示的結構的線BB'所截取。 第11D圖是根據本揭露的多個實施例中以第1A圖和第1B圖的方法形成的半導體裝置的各個階段的剖面示意圖，並且此些剖面係沿著第2圖所示的結構的線CC'所截取。
200:結構(/半導體結構)
202:基底(/半導體基底)
204:鰭部(主動區域)
206:通道層
208:隔離部件
211a,211b:子層
214:介電頭盔
260:金屬閘極堆疊
260a:第一部分
260b:第二部分
260c:第三部分
262:閘極介電層
264:金屬閘極電極
272:介電層
SW:側壁

Claims (20)

  1. 一種半導體結構的形成方法，包括： 在一基底的上方形成一鰭部結構(fin structure)，該鰭部結構具有交替設置的第一半導體層和第二半導體層的一堆疊(stack)； 沿著該鰭片結構的側壁形成包覆層(cladding layers)； 在該些包覆層的上方形成一虛置閘極堆疊(dummy gate stack)； 在該鰭部結構中形成源極/汲極部件(source/drain features)，且該些源極/汲極部件相鄰於該虛置閘極堆疊； 去除該虛置閘極堆疊，以形成與該些源極/汲極(S/D)部件相鄰的一閘極溝槽(gate trench)； 去除該些包覆層，以沿著該鰭片結構的該些側壁形成第一開口(first openings)，其中該些第一開口延伸至低於該堆疊； 去除該些第一半導體層，以在該些第二半導體層之間形成第二開口(second openings)，且該些第二開口係相鄰於該些第一開口；以及 在該閘極溝槽、該些第一開口和該些第二開口中形成一金屬閘極堆疊(metal gate stack)。
  2. 如請求項1所述的半導體結構的形成方法，其中該些第一開口在該堆疊之下的延伸係小於該堆疊的高度。
  3. 如請求項1所述的半導體結構的形成方法，更包括形成圍繞該鰭部結構的一底部的隔離部件(isolation features)，其中去除該些包覆層係包括： 進行一第一蝕刻製程(a first etching process)，以去除該些包覆層，而形成該些第一開口；以及 進行一第二蝕刻製程(second etching process)，以去除該些隔離部件的頂部(top portions)，從而將該些第一開口延伸至低於該堆疊。
  4. 如請求項3所述的半導體結構的形成方法，其中該第一蝕刻製程以及該第二蝕刻製程係使用不同的蝕刻劑(etchants)。
  5. 如請求項3所述的半導體結構的形成方法，其中，去除該些第一半導體層所使用的一蝕刻劑係與該第一蝕刻製程使用相同的該蝕刻劑。
  6. 如請求項1所述的半導體結構的形成方法，其中各該第一開口的一深度係與各該源極/汲極(S/D)部件的一高度相同。
  7. 如請求項1所述的半導體結構的形成方法，其中在該些第一開口中形成該金屬閘極堆疊，係使得該金屬閘極堆疊的一部分延伸而接觸低於該堆疊的該鰭部結構的一部分的一側壁。
  8. 一種半導體結構的形成方法，包括： 形成從一基底突出的鰭部，其中各該鰭部係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一多層堆疊(multi-layer stack；ML)，其中該些鰭部係藉由該基底的上方的隔離部件(isolation features)分隔開來； 沿著各該鰭部的側壁形成包覆層(cladding layers)； 在該些鰭部的一通道區的上方形成一虛置閘極堆疊(dummy gate stack)； 在該些鰭部中形成源極/汲極部件(S/D features)，且該些源極/汲極部件相鄰於該虛置閘極堆疊； 去除該虛置閘極堆疊，以形成與該些源極/汲極(S/D)部件相鄰的一第一溝槽(first trench)； 進行一第一蝕刻製程(first etching process)以去除該些包覆層，以形成第二溝槽(second trenches)； 進行一第二蝕刻製程(second etching process)以去除該些隔離部件的一部分，從而延伸該些第二溝槽； 進行一第三蝕刻製程(third etching process)以去除該些非通道層而形成開口(openings)，該些開口係連接相鄰的該些第二溝槽；以及 在該第一溝槽、該第二溝槽和該些開口中形成一金屬閘極堆疊(metal gate stack)。
  9. 如請求項8所述的半導體結構的形成方法，其中該些非通道層和該些包覆層均包括矽鍺(SiGe)，且該第一蝕刻製程和該第三蝕刻製程使用相同的蝕刻劑。
  10. 如請求項9所述的半導體結構的形成方法，其中該第一蝕刻製程和該第三蝕刻製程分別使用一含氟蝕刻劑(fluorine-containing etchant)。
  11. 如請求項8所述的半導體結構的形成方法，其中該第一蝕刻製程和該第二蝕刻製程使用不同的蝕刻劑。
  12. 如請求項11所述的半導體結構的形成方法，其中該第二蝕刻製程使用包括氨(NH 3)的一蝕刻劑。
  13. 如請求項8所述的半導體結構的形成方法，其中該第一蝕刻製程致使該些第二溝槽具有一第一深度(first depth)，其中該第二蝕刻製程將該些第二溝槽延伸一第二深度(second depth)，其中該第二深度小於該第一深度。
  14. 如請求項8所述的半導體結構的形成方法，其中延伸的該些第二溝槽的底表面係與該些源極/汲極(S/D)部件的底表面齊平。
  15. 一種半導體結構，包括： 一基底； 一鰭部，包括設置在該基底上方的一半導體層堆疊(a stack of semiconductor layers)； 隔離部件(isolation features)位於該基底的上方並圍繞該鰭部的一底部部分；以及 一金屬閘極堆疊(metal gate stack)設置在該半導體層堆疊的上方，其中該金屬閘極堆疊的一底部部分係沿著該鰭部的側壁延伸到該些隔離部件的一頂表面的下方。
  16. 如請求項15所述的半導體結構，更包括一源極/汲極(S/D)部件，該源極/汲極(S/D)部件設置在該鰭部中並相鄰於該金屬閘極堆疊，其中該源極/汲極(S/D)部件的一底表面係與該金屬閘極堆疊的一底表面齊平。
  17. 如請求項15所述的半導體結構，其中該金屬閘極堆疊包括設置在該底部部分上方的一頂部部分(top portion)和一中間部分(middle portion)，其中該頂部部分設置在該半導體層堆疊的一頂表面的上方，且其中該中間部分係與該半導體層堆疊交錯設置。
  18. 如請求項17所述的半導體結構，其中該中間部分係由一第一深度(first depth)定義，並且該底部部分係由一第二深度(second depth)定義，其中該第二深度小於該第一深度。
  19. 如請求項18所述的半導體結構，其中該第二深度與該第一深度的一比值係為2.5至6。
  20. 如請求項15所述的半導體結構，更包括一介電結構(dielectric structure)，其設置在該些隔離部件的上方並且相鄰於該金屬閘極堆疊，其中該介電結構係沿著該金屬閘極堆疊的側壁延伸。
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