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TWI501595B - 半導體積體電路、電子器件、固態成像裝置及成像裝置 - Google Patents

半導體積體電路、電子器件、固態成像裝置及成像裝置 Download PDF

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TWI501595B
TWI501595B TW100126068A TW100126068A TWI501595B TW I501595 B TWI501595 B TW I501595B TW 100126068 A TW100126068 A TW 100126068A TW 100126068 A TW100126068 A TW 100126068A TW I501595 B TWI501595 B TW I501595B
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transistor
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semiconductor substrate
signal
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工藤義治
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新力股份有限公司
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Publication date
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Description

半導體積體電路、電子器件、固態成像裝置及成像裝置
本發明係關於一種類比電路及數位電路共存於其中之半導體積體電路、一種電子器件、一種固態成像裝置及一種成像裝置。
近年來，許多MOS型固態成像裝置具有：複數個像素電路，該等像素電路具有使光經受光電轉換之光電二極體；及一信號處理電路，其將自該等像素電路中之每一者輸出之像素信號轉換並處理為數位值。
在高功能或高速半導體積體電路(諸如此固態成像裝置)中，當將像素之光電二極體或類比電路及數位電路安置於半導體基板中時，分別針對所使用之元件之處理要求的差異係大的。
結果，在半導體積體電路中，出現歸因於製程數目之增加的成本增加及歸因於最佳過程之差異的感測器特性劣化，及其類似者。
在具有複數個晶片彼此重疊之結構的所謂三維大型積體電路(LSI)結構中，可藉由堆疊由不同製程製造之晶片來組態LSI。結果，在三維LSI結構中，上述問題可得以解決(日本未審查專利申請公開案第2004-146816號、國際公開案第2006/129762號)。
然而，在具有複數個晶片之半導體積體電路中，在電路中實現之複數個電路區塊經形成以被劃分入該複數個晶片中，且因此半導體基板之總面積增加。
舉例而言，在一數位電路(一類比信號自形成於另一半導體基板中之類比電路被輸入至該數位電路)中，有必要添加一輸入保護電路，因為數位電路之輸入端子藉由襯墊或其類似者而被曝露至外部。
在半導體積體電路(類比電路及數位電路如上文所描述共存於其中)中，當此等電路經形成以被劃分入複數個半導體基板中時，有必要抑制基板之總面積的增加。
根據本發明之第一實施例之半導體積體電路包括：一第一半導體基板，其中一類比電路之一部分形成於該類比電路與一數位電路之間，該數位電路使自該類比電路輸出之類比輸出信號經受數位轉換；一第二半導體基板，該類比電路之剩餘部分及該數位電路形成於該第二半導體基板中；及一基板連接部分，其使第一半導體基板及第二半導體基板連接至彼此。該基板連接部分將由第一半導體基板之類比電路之一部分產生的類比信號傳輸至第二半導體基板。
在第一實施例中，類比電路經形成以被劃分入第一半導體基板及第二半導體基板中。
相應地，第二半導體基板之類比電路之剩餘部分充當第二半導體基板之數位電路之輸入保護電路。
因此，第二半導體基板不具備數位電路之輸入保護電路。
根據本發明之第二實施例之電子器件包括：一半導體積體電路，一類比電路及一使自該類比電路輸出之類比輸出信號經受數位轉換之數位電路共存於該半導體積體電路中。該半導體積體電路具有：一第一半導體基板，類比電路之一部分形成於該第一半導體基板中；一第二半導體基板，該類比電路之剩餘部分及該數位電路形成於該第二半導體基板中；及一基板連接部分，其使第一半導體基板及第二半導體基板連接至彼此。該基板連接部分將由第一半導體基板之類比電路之一部分產生的類比信號傳輸至第二半導體基板。
根據本發明之第三實施例之固態成像裝置包括：一第一半導體基板，其中包括複數個光電轉換元件之類比電路的一部分形成於包括該複數個光電轉換元件之類比電路與一數位電路之間，該數位電路使自該類比電路輸出之類比輸出信號經受數位轉換；一第二半導體基板，其中類比電路之剩餘部分及數位電路形成於該第二半導體基板中；及一基板連接部分，其使第一半導體基板及第二半導體基板連接至彼此。該基板連接部分將由第一半導體基板之類比電路之一部分產生的類比信號傳輸至第二半導體基板。
根據本發明之第四實施例之成像裝置包括：一收集光之光學系統；及一固態成像部分，其具有複數個光電轉換元件，該等光電轉換元件使由光學系統收集之光經受光電轉換。該固態成像部分具有：一第一半導體基板，其中包括複數個光電轉換元件之類比電路的一部分形成於包括該複數個光電轉換元件之類比電路與一數位電路之間，該數位電路使自該類比電路輸出之類比輸出信號經受數位轉換；一第二半導體基板，其中類比電路之剩餘部分及數位電路形成於該第二半導體基板中；及一基板連接部分，其使第一半導體基板及第二半導體基板連接至彼此。該基板連接部分將由第一半導體基板之類比電路之一部分產生的類比信號傳輸至第二半導體基板。
在本發明中，當半導體積體電路(類比電路與數位電路共存於其中)經形成以被劃分入複數個半導體基板中時，有可能抑制基板之總面積的增加。
下文中，將參看圖式來描述本發明之實施例。
將以以下次序給出描述。
1.　第一實施例(具有CMOS感測器系統之固態成像裝置之實例)
2.　第二實施例(固態成像裝置之光學結構之經修改實例)
3.　第三實施例(固態成像裝置之晶片劃分之經修改實例)
4.　第四實施例(具有CCD感測器系統之固態成像裝置之實例)
5.　第五實施例(成像裝置之實例)
<1.　第一實施例>
[具有CMOS感測器系統之固態成像裝置1之組態]
圖1為根據本發明之第一實施例的具有CMOS感測器系統之固態成像裝置1之方塊圖。
圖1之固態成像裝置1具有時序控制電路11、列掃描電路12、像素陣列部分13、行電路14、行掃描電路15、水平掃描輸出信號線16、(自動增益控制)算術電路17及輸出電路18。
像素陣列部分13具有複數個像素電路19，該等像素電路19以矩陣經二維配置於半導體基板之一表面中。
複數個像素電路19連接至用於每一列之複數個列選擇信號線20。該複數個列選擇信號線20連接至列掃描電路12。
另外，複數個像素電路19連接至用於每一行之複數個行輸出信號線21。該複數個行輸出信號線21連接至行電路14。
圖2為用於圖1之一個行之像素陣列部分13及行電路14的電路圖。
如圖2中所示，經配置成一行的複數個像素電路19連接至行輸出信號線21。
圖2之像素電路19具有光電二極體31、傳輸電晶體32、浮動擴散區域(FD)33、放大電晶體34、選擇電晶體35及重設電晶體36。
傳輸電晶體32、放大電晶體34、選擇電晶體35及重設電晶體36為(例如)形成於半導體基板中之金氧半導體(MOS)電晶體。
光電二極體31使入射光經受光電轉換而成為具有根據入射光之光強度之量的電荷(此處為電子)。
在傳輸電晶體32中，汲極連接至光電二極體31，源極連接至FD 33，且閘極連接至傳輸信號線(未圖示)。
當接通傳輸電晶體32時，其將由光電二極體31產生之電荷傳輸至浮動擴散區域33。
在重設電晶體36中，汲極連接至電源供應器Vdd，源極連接至FD 33，且閘極連接至重設信號線(未圖示)。
當接通重設電晶體36時，其將FD 33重設為電源供應器Vdd之電位。
在放大電晶體34中，汲極連接至電源供應器Vdd，源極連接至選擇電晶體35之汲極，且閘極連接至FD 33。
在選擇電晶體35中，汲極連接至放大電晶體34之源極，源極連接至行輸出信號線21，且閘極連接至列選擇信號線20。
另外，行輸出信號線21連接至電流供應器37。
以此方式，當接通選擇電晶體35時，放大電晶體34構成源極隨耦器型放大器。
當接通選擇電晶體35時，放大電晶體34將根據FD 33之電位的像素信號(類比信號)輸出至行輸出信號線21。
另外，在圖2之像素電路19中，光電二極體31及FD 33歸因於(例如)傳輸電晶體32及重設電晶體36之接通而被重設。在FD 33之重設後的電壓位準變成電源供應器Vdd。
其後，當接通傳輸電晶體32時，在重設後由光電二極體31產生之電荷被傳輸至FD 33。FD 33之電壓位準變成根據電荷之量的電壓。
另外，當接通選擇電晶體35時，放大電晶體34將具有根據FD 33之被輸入至閘極之電壓位準之位準的像素信號輸出至行輸出信號線21。
圖1之列掃描電路12連接至時序控制電路11及複數個列選擇信號線20。
列掃描電路12基於自時序控制電路11輸入之垂直同步信號順次選擇複數個列選擇信號線20。列掃描電路12在每一水平掃描週期中順次選擇複數個列選擇信號線20。
連接至所選之列選擇信號線20的像素電路19將具有根據由光電二極體31之光電轉換產生之電荷量的位準的類比像素信號輸出至行輸出信號線21。
如圖2中所示，行電路14逐行地具有複數組比較器41、上數/下數計數器42及記憶體43。
在比較器41中，一對輸入端子中之一者連接至行輸出信號線21，且另一者連接至DA轉換器(DAC)44。DAC 44基於自時序控制電路11輸入之值而輸出一燈信號，該燈信號之位準係以燈之方式而改變。
比較器41比較自DAC 44輸入之燈信號的位準與自行輸出信號線21輸入之像素信號的位準。
舉例而言，當像素信號之位準低於燈信號之位準時，比較器41輸出高位準比較信號。當像素信號之位準高於燈信號之位準時，比較器41輸出低位準比較信號。
上數/下數計數器42連接至比較器41。
上數/下數計數器42對(例如)比較信號之位準為高或低的週期進行計數。歸因於此計數，每一像素電路19之像素信號被轉換為完全數位值。
可將一AND電路提供於比較器41與上數/下數計數器42之間，且可藉由上數/下數計數器42來對被輸入至此AND電路之脈衝信號的數目進行計數。
記憶體43連接至上數/下數計數器42、水平掃描輸出信號線16及行掃描電路15。
記憶體43儲存由上數/下數計數器42所計數之計數值。
另外，行電路14可基於在重設像素電路19時之像素信號對對應於重設位準之計數值進行計數，可基於在一預定成像時間後的像素信號對計數值進行計數，且可將其間之差值儲存於記憶體43中。
圖1之行掃描電路15連接至時序控制電路11及行電路14之複數個記憶體43。
行掃描電路15基於自時序控制電路11輸入之水平同步信號順次選擇複數個記憶體43。所選之記憶體43將一包括所儲存之計數值的信號輸出至水平掃描輸出信號線16。
以此方式，對於每一水平同步而言，將複數個計數值(其中一列中之複數個像素電路19的像素信號被數位化)輸出至水平掃描輸出信號線16。
算術電路17連接至水平掃描輸出信號線16。
算術電路17使自水平掃描輸出信號線16接收之信號經受相加及其類似者以將該信號轉換為適應輸出規格之資料陣列。
輸出電路18連接至算術電路17。
[將電路分佈至感測器晶片6及信號處理晶片7中之方法]
圖3A及圖3B為圖1之固態成像裝置1之三維結構的說明圖。
圖3A為圖1之固態成像裝置1之側視圖。圖3B為圖1之固態成像裝置1之正視圖。
圖3A及圖3B之固態成像裝置1具有感測器晶片6、信號處理晶片7及密封樹脂8。
感測器晶片6具有一矩形第一半導體基板51及複數個微襯墊52，該等微襯墊52配置於第一半導體基板51之背表面的中心部分中。
信號處理晶片7具有：一矩形第二半導體基板53，其大於第一半導體基板51；複數個襯墊，其配置於第二半導體基板53之縱向方向上的兩個端部分中；及複數個微襯墊54，其配置於第二半導體基板53之上表面的中心部分中。
感測器晶片6之第一半導體基板51經安置而與信號處理晶片7之第二半導體基板53的中心部分重疊。
另外，配置於第一半導體基板51之背表面中的複數個微襯墊52及配置於第二半導體基板53之表面中的複數個微襯墊54藉由複數個微凸塊55而電連接至彼此。
第一半導體基板51及第二半導體基板53藉由密封樹脂8而固定至彼此。
在圖3A及圖3B中，第一半導體基板51之上表面為光感測表面。
圖1之固態成像裝置1之複數個電路區塊經形成而分佈至圖3A及圖3B之感測器晶片6及信號處理晶片7中。
一般而言，將複數個電路區塊分佈至用於每一電路區塊之複數個晶片中。
在固態成像裝置1中，由於感測器晶片6具有光感測表面，例如，所以認為像素陣列部分13形成於感測器晶片6中。
在此狀況下，將剩餘之數位電路(亦即，時序控制電路11、列掃描電路12、行電路14、行掃描電路15、水平掃描輸出信號線16、算術電路17及輸出電路18)形成於信號處理晶片7中。
以此方式，由於固態成像裝置1之類比電路形成於感測器晶片6中且剩餘之數位電路形成於信號處理晶片7中，所以類比電路及數位電路可形成於單獨之半導體基板中。
相應地，感測器晶片6可藉由適合作為類比電路的半導體基板及其製程形成，且信號處理晶片7可藉由適合用於實施高速數位操作之行電路14、行掃描電路15及其類似者的半導體基板以及其製造方法形成。
結果，如與圖1之複數個電路區塊形成於一個半導體基板中的狀況相比，可在高層級平衡類比電路及數位電路之效能。
特定言之，在CMOS影像感測器之狀況下，針對類比像素陣列部分13及邏輯電路形成於相同半導體基板中之狀況，歸因於製程要求之差異而產生歸因於製程數目之增加的成本增加及歸因於最佳製程之差異的感測器特性劣化。
然而，在具有晶片被堆疊之結構的所謂三維LSI結構中，可藉由堆疊不同製程之晶片來組態一個LSI，且因此上文所描述之問題可得以解決。
另外，在三維LSI結構中，可在具有比晶片與封裝之間的間距窄的間距的晶片之間產生若干連接，且可藉由晶片內部佈線而非藉由所謂介面電路來產生該等連接。
出於此等原因，三維LSI結構可被稱為有效用於高速及高功能CMOS影像感測器之結構。
然而，在晶片之堆疊中，電路之哪一部分被劃分及在哪一部分產生晶片間連接在其對電路之影響方面係重要的。
對於藉由晶片之間的結合線所產生之連接而言有必要的介面電路具有靜電擊穿防止功能且亦促成對擊穿(歸因於在製程中由電漿器件或其類似者所產生之電荷)之抑制。
由於堆疊型晶片組態使用複數個微襯墊52及54，所以未實施與傳統介面中相同等級的靜電管理。然而，有必要在晶圓間連接製程中防止靜電擊穿。
當針對每一連接端子而提供此靜電保護元件時，連接部分之面積增加且連接部分之電路的負載容量增加。
相應地，如上文所描述，例如，當將像素陣列部分13形成於感測器晶片6中時，針對經安置用於影像感測器中之每一行的每一讀出電路而產生晶片間連接，且因此連接之數目增加。
結果，連接端子群組之佔據面積增加且此對電路面積造成壓力。
另外，歸因於保護電路之連接的容量負載之增加導致在傳輸信號時充電及放電的量增加，且因此電力消耗增加。
同時，在所謂CMOS邏輯電路中，當輸入信號之波形變得極其單調時，產生自電源供應器至GND之直通電流且電力消耗進一步增加。
另外，為抑制電力消耗之增加，使用若干級緩衝器電路來增加傳輸側上之電晶體的大小以藉此增加電流供應器能力，且因此面積增加。
將給出其具體描述。
如上文所描述，例如，當將圖2之像素陣列部分13形成於感測器晶片6中且將行電路14形成於信號處理晶片7中時，圖2之行電路14之比較器41的輸入端子連接至微襯墊54。微襯墊54經由微凸塊55及微襯墊52而連接至行輸出信號線21。
在製程中，當靜電雜訊被輸入至比較器41之輸入端子時，比較器41可被損傷。
因此，在信號處理晶片7中，在比較器41之輸入端子與連接至該輸入端子之微襯墊54之間添加一輸入保護電路。
另外，有必要將一驅動形成於另一晶片7中之數位電路的驅動電路添加至類比電路並增加驅動能力。位於輸出級處之經形成以用於上述需求的驅動電路具有大的面積。
在像素陣列部分13中，由於將像素電路19之放大電晶體34形成為將電流供應器37用作負載之源極隨耦器電路，所以此不成問題。
出於此等原因，在分佈至用於每一電路區塊之感測器晶片6及信號處理晶片7中以便使像素陣列部分13形成於感測器晶片6中及使行電路14形成於信號處理晶片7中的狀況下，半導體基板之總面積歸因於額外電路之產生而增加。
圖4為一種將像素陣列部分13及行電路14分佈至圖3A及圖3B之感測器晶片6及信號處理晶片7中的方法的說明圖。
圖5為一種將用於一個行之像素陣列部分13及行電路14分佈至圖3A及圖3B之感測器晶片6及信號處理晶片7中的方法的說明圖。
在此實施例中，並未針對每一電路區塊而實施分佈，而是將類比電路之一部分分佈至感測器晶片6中，且將類比電路之剩餘部分及數位電路分佈至信號處理晶片7中。
具體言之，如圖4及圖5中所示，在感測器晶片6中，形成像素陣列部分13之複數個像素電路19(其為類比電路之一部分)及數位電路之列掃描電路12。
另外，像素陣列部分13之複數個電流供應器37(其為類比電路之剩餘部分)及作為數位電路的以下各者形成於信號處理晶片7中：行電路14、行掃描電路15、水平掃描輸出信號線16、時序控制電路11、算術電路17及輸出電路18。
列掃描電路12為數位電路。然而，此處，列掃描電路12形成於感測器晶片6中。
此係因為列掃描電路12為相對緩慢地操作以切換每一水平掃描週期之信號、不與行電路14及其類似者一樣快速地操作且不具有高數位特性的電路。
另外，列掃描電路12及像素陣列部分13藉由許多列選擇信號線20而連接至彼此。
相應地，當將列掃描電路12形成於信號處理晶片7中時，有必要藉由微凸塊55來連接此等許多列選擇信號線20且因此使用許多微凸塊55。
圖6A及圖6B為形成於圖3A及圖3B之信號處理晶片7中的像素陣列部分13之電流供應器37的說明圖。
圖6A為電流供應器37之電路圖。
圖6B為信號處理晶片7之第二半導體基板53的示意性橫截面圖。
如上文所描述，像素陣列部分13之電流供應器37係像素陣列部分13之一部分(作為類比電路)，但被允許形成於信號處理晶片7中。
另外，像素陣列部分13之電流供應器37具有一連接至行輸出信號線21之電流供應電晶體38。
電流供應電晶體38為(例如)MOS電晶體。
在電流供應電晶體38中，源極連接至信號處理晶片7之微襯墊54，汲極連接至接地，且閘極連接至一偏壓電源(未圖示)。
因此，電流供應電晶體38充當根據偏壓電源之偏壓電壓的電流之電流供應器37。
如圖6B中所示，此電流供應電晶體38具有一形成於第二半導體基板53中之源極擴散層61、一汲極擴散層62及一經由第二半導體基板53及一氧化物膜(薄絕緣膜)而堆疊的閘極佈線部分63。
源極擴散層61藉由佈線而連接至信號處理晶片7之微襯墊54。
汲極擴散層62藉由佈線而連接至信號處理晶片7之接地。
由於電流供應電晶體38之源極節點連接至信號處理晶片7之微襯墊54(如圖6B中)，所以微襯墊54連接至電流供應電晶體38之擴散層。
因此，電流供應電晶體38之擴散層61及62充當一保護電路以允許自信號處理晶片7之微襯墊54輸入的靜電雜訊逃逸至接地。
亦即，由於自信號處理晶片7之微襯墊54輸入之靜電雜訊自圖4中之電流供應器37逃逸至接地，所以靜電雜訊變得難以輸入至行電路14之比較器41的輸入端子。
[比較實例：將電路分佈至感測器晶片6及信號處理晶片7中之方法的比較實例]
圖7為在比較實例之固態成像裝置1中的晶片分佈之說明圖。
在圖7之比較實例中，將一連接至電流供應器37及行輸出信號線21之AD轉換器71提供於感測器晶片6中，且此AD轉換器71之數位輸出信號連接至微襯墊52。
另外，在圖7之比較實例中，CMOS緩衝器72及保護二極體73連接至信號處理晶片7之微襯墊54。
CMOS緩衝器72連接至(例如)行電路14之比較器41的一個輸入端子。
在圖7之此比較實例中，將像素陣列部分13之所有電路(作為類比電路)提供於感測器晶片6之中，且將行電路14之所有部分(作為數位電路)提供於信號處理晶片7中。
另外，歸因於保護二極體73，製程中的自信號處理晶片7之微襯墊54輸入的靜電雜訊逃逸至接地。
歸因於保護二極體73，CMOS緩衝器72之輸入端子受到保護。
然而，在比較實例之電路中，將AD轉換器71添加至感測器晶片6，且將CMOS緩衝器72及保護二極體73添加至信號處理晶片7。
結果，在比較實例之電路中，半導體基板之總面積顯著增加，因為固態成像裝置1之電路區塊被劃分入兩個晶片中。
[光學佈局]
圖8為圖2之感測器晶片6及信號處理晶片7之光學結構的說明圖。
如圖8中所示，感測器晶片6之第一半導體基板51經安置以重疊於信號處理晶片7之第二半導體基板53上。
第一半導體基板51之上表面之中形成有複數個像素電路19，且行輸出信號線21及其類似者安置於第一半導體基板51之上表面中。
另外，第二半導體基板53之上表面之中形成有數位電路(諸如行電路14及其類似者)、電流供應器37及其類似者。
形成於第一半導體基板51之上表面中的行輸出信號線21連接至第一半導體基板51之背表面的微襯墊52，且歸因於微凸塊55而連接至第二半導體基板53之上表面的微襯墊54。
當將MOS電晶體用作電流供應器37時，在此MOS電晶體之閘極與源極之間施加一高電壓。
施加一由第一半導體基板51產生之電源電壓VDD。當閘極與源極之間的電壓增加時，MOS電晶體可歸因於在PN接面表面(諸如基板)中流動之電流而發射由熱載流子引起之光。
當形成於第二半導體基板53中之電流供應電晶體38發射光時，光可進入第一半導體基板51之光電二極體31。
相應地，在第一實施例中，如圖8中所示，將行電路14及其類似者形成於第二半導體基板53中之與複數個像素電路19重疊的位置中，且將電流供應器37形成於不與複數個像素電路19重疊的位置中。
以此方式，在第一實施例中，形成於第二半導體基板53中之電流供應器37係形成於不與第一半導體基板51之像素陣列部分13重疊的位置中。
因此，即使當電流供應電晶體38發射光時，該光仍不進入第一半導體基板51之光電二極體31。
如上文所描述，在第一實施例中，在構成類比電路的複數個像素電路19及電流供應器37中，使用信號處理晶片7中之電晶體來形成電流供應器37。
以此方式，亦可允許電流供應電晶體38充當數位電路之輸入保護電路。
結果，不必新添加數位電路之輸入保護電路，且因此可抑制負載之增加及面積之增加。
另外，在第一實施例中，固態成像裝置1被劃分為連接有源極隨耦器電路之行輸出信號線21中的兩個晶片。
CMOS影像感測器具有一源極隨耦器電路，其與複數個像素電路19共用電流供應電晶體38。最初，在作為此源極隨耦器電路之驅動器的放大電晶體34與電流供應電晶體38之間，存在高的佈線電阻及大的擴散層容量與佈線容量。即使當將由晶片間連接引起之電阻及容量添加至此部分時，類比特性仍未嚴重地受影響。
以此方式，在第一實施例中，可減少晶片間連接中之連接部分的電阻及容量的影響，且可減少歸因於製程期間之損傷的毀壞電晶體的風險。
<2.　第二實施例>
在第二實施例中的固態成像裝置1之電路區塊、將電路區塊分佈至感測器晶片6及信號處理晶片7中的方法及電流供應電晶體38之組態與第一實施例中相同。
亦即，與在行電路14及其類似者之狀況下一樣，將像素陣列部分13之複數個像素電路19形成於感測器晶片6中，且將電流供應電晶體38形成於信號處理晶片7中。
相應地，在第二實施例中，與第一實施例中之符號相同的符號將被用於固態成像裝置1中之部分且將省略其描述。
[光學佈局]
圖9為在本發明之第二實施例中的感測器晶片6及信號處理晶片7之光學結構的說明圖。
在第二實施例中，如圖9中所示，除行電路14及其類似者外，亦在第二半導體基板53中之與複數個像素電路19重疊的位置中形成電流供應器37。
另外，在第二實施例中，光屏蔽金屬膜81安置於第一半導體基板51與第二半導體基板53之間。該光屏蔽金屬膜81可由(例如)鋁、銅或其類似者形成。
以此方式，例如，即使當電流供應電晶體38發射光時，光仍不進入第一半導體基板51之光電二極體31。
在第二實施例中，光屏蔽金屬膜81安置於第一半導體基板51與第二半導體基板53之間。
另外，亦可藉由以實心型樣(solid pattern)在第二半導體基板53之頂部形成佈線層而在電流供應電晶體38與複數個像素電路19之間安置光屏蔽金屬膜81。
此外，亦可藉由以金屬實心型樣形成於第一半導體基板51之背表面上而在電流供應電晶體38與複數個像素電路19之間安置光屏蔽金屬膜81。
舉例而言，在所謂背表面照射類型(其中第一半導體基板51之背表面上形成有一佈線層)的情況下，實心型樣可形成於背表面上之佈線層的最上層中。
另外，可將光吸收膜或光散射膜提供於第一半導體基板51與第二半導體基板53之間以代替光屏蔽金屬膜81及金屬實心型樣。舉例而言，可藉由將基於矽之黏著劑塗覆於第一半導體基板51與第二半導體基板53之間來散射或吸收光。
<3.　第三實施例>
第三實施例中的固態成像裝置1之電路區塊及電流供應電晶體38之組態與第一實施例中相同。
亦即，如行電路14及其類似者之狀況下一樣，將像素陣列部分13之複數個像素電路19形成於感測器晶片6中，且將電流供應電晶體38形成於信號處理晶片7中。
相應地，在第三實施例中，與第一實施例中之符號相同的符號將被用於固態成像裝置1中之部分且將省略其描述。
[將電路分佈至感測器晶片6及信號處理晶片7中之方法]
圖10為一種將用於一個行之像素陣列部分13及行電路14分佈至本發明之第三實施例之感測器晶片6及信號處理晶片7中的方法的說明圖。
在圖10之固態成像裝置1中，一將放大器電源電壓VDC供應至感測器晶片6之像素陣列部分13的電壓供應電路91被形成於信號處理晶片7中。
電壓供應電路91連接至信號處理晶片7之第二半導體基板53的微襯墊54，且藉由微凸塊55而連接至第一半導體基板51之微襯墊52。微襯墊52連接至複數個像素電路19中之每一者之放大電晶體34的汲極。
與第一實施例中一樣，複數個像素電路19中之每一者之重設電晶體36的汲極被供應有來自形成於感測器晶片6中之電流供應器37之電路(未圖示)的電源電壓VDD。
由圖10之電壓供應電路91供應至放大電晶體34之汲極的電源電壓VDC低於電源電壓VDD。
相應地，在信號處理晶片7中，不必使用高擊穿電壓元件或其類似者來處理感測器晶片6之高電源電壓。另外，可藉由在信號處理晶片7中使用低擊穿電壓元件來減少1/f雜訊。
<4.　第四實施例>
第四實施例之固態成像裝置1為不同於第一實施例至第三實施例之CMOS感測器型裝置的CCD感測器型裝置。
[CCD感測器型固態成像裝置1之組態及晶片分佈方法]
圖11為本發明之第四實施例之固態成像裝置1之組態及一種晶片分佈方法的說明圖。
圖11之固態成像裝置1具有複數個光電二極體31、複數個垂直傳輸部分101、複數個重設電晶體102、複數個放大電晶體103、複數個行輸出信號線21、複數個電流供應器37、複數個放大器104及一水平傳輸信號線105。此等電路為處理類比信號之類比電路。
另外，圖11之固態成像裝置1具有一AD轉換器106及一輸出緩衝器107。此等電路為將類比信號轉換並處理為數位值的數位電路。
複數個光電二極體31經二維配置於感測器晶片6之第一半導體基板51中。
垂直傳輸部分101形成於第一半導體基板51中以便鄰近於每一行之複數個光電二極體31。
重設電晶體102為(例如)MOS電晶體。重設電晶體102連接至第一半導體基板51中之每一垂直傳輸部分101之電荷傳輸方向上的端部分。在重設電晶體102中，源極連接至垂直傳輸部分101且汲極連接至電源電壓。
放大電晶體103為(例如)MOS電晶體。放大電晶體103連接至第一半導體基板51中之每一垂直傳輸部分101之電荷傳輸方向上的端部分。在放大電晶體103中，源極連接至電源電壓，汲極連接至行輸出信號線21，且閘極連接至垂直傳輸部分101。
圖12為在垂直傳輸部分101之電荷傳輸方向上的端部分處的佈局之實例的說明圖。
在圖12中，將垂直傳輸部分101展示為在垂直方向上延伸。
重設電晶體36之閘電極111經形成以與垂直傳輸部分101之下端邊緣相交。
另外，在垂直傳輸部分101之最終級與重設電晶體36之閘電極111之間的部分連接至放大電晶體34之閘極。
歸因於此結構，放大電晶體34可放大並輸出自垂直傳輸部分101傳輸之電荷。
另外，可藉由重設電晶體36而將垂直傳輸部分101重設至電源電壓。
圖11之行輸出信號線21包括第一半導體基板51之微襯墊52及信號處理晶片7之第二半導體基板53的微襯墊54，且藉由微凸塊55而連接。
電流供應器37具有一形成於第二半導體基板53中之電流供應電晶體38。
電流供應電晶體38為(例如)MOS電晶體。
在電流供應電晶體38中，源極連接至信號處理晶片7之行輸出信號線21，汲極連接至接地，且閘極連接至偏壓電源(未圖示)。
以此方式，放大電晶體34構成將電流供應電晶體38用作負載之源極隨耦器電路。
放大器104連接至行輸出信號線21及第二半導體基板53中之水平傳輸信號線105。自行輸出信號線21輸入之電壓經放大並輸出至水平傳輸信號線105。
AD轉換器106連接至第二半導體基板53中之水平傳輸信號線105。AD轉換器106將自水平傳輸信號線105輸入之電壓轉換為數位值。
輸出緩衝器107連接至第二半導體基板53中之AD轉換器106。輸出緩衝器107將AD轉換器106之輸出信號輸出至固態成像裝置1之外部。
另外，在圖11之固態成像裝置1中，重設電晶體102重設複數個光電二極體31及垂直傳輸部分101。
在重設後，複數個光電二極體31使入射光經受光電轉換。
垂直傳輸部分101傳輸藉由在每一行之複數個光電二極體31中進行之光電轉換而產生的電荷。
放大電晶體103將具有根據由每一光電二極體31產生之電荷的電壓的像素信號輸出至行輸出信號線21，該像素信號由垂直傳輸部分101來傳輸。
放大器104放大該像素信號並將其輸出至水平傳輸信號線105。
AD轉換器106將像素信號轉換為數位值。
輸出緩衝器107輸出被轉換為數位值之像素信號。
又，在此第四實施例之狀況下，將類比電路之電流供應器37提供於信號處理晶片7中。亦即，在此實施例中，並未針對每一電路區塊而實施分佈，而是將類比電路之一部分分佈至感測器晶片6中，且將類比電路之剩餘部分及數位電路分佈至信號處理晶片7中。
在第四實施例中，與第一實施例中一樣，將類比電路之電流供應器37提供於信號處理晶片7中。
另外，與第三實施例中一樣，可將一連接至感測器晶片6之放大電晶體34之汲極的電壓供應電路91提供於信號處理晶片7中。
在第四實施例之CCD感測器型固態成像裝置1中，自重設電晶體102至水平傳輸信號線105之電路連接於複數個垂直傳輸部分101與AD轉換器106之間。
另外，例如，與一般CCD感測器型固態成像裝置1中一樣，即使當水平傳輸部分被提供於複數個垂直傳輸部分101與AD轉換器106之間時，仍可應用本發明。
在此狀況下，例如，複數個垂直傳輸部分101可藉由佈線而連接至水平傳輸部分，且在該佈線中，第一半導體基板51及第二半導體基板53可連接至彼此。
<5.　第五實施例>
圖13為根據本發明之第五實施例之成像裝置2的方塊圖。
圖13之成像裝置2具有一光學系統121、一固態成像裝置1及一信號處理電路122。
圖13之成像裝置2為(例如)視訊相機、數位靜態相機、用於電子內視鏡之相機或其類似者。
光學系統121使固態成像裝置1形成來自物體之影像光(入射光)的影像。
以此方式，在固態成像裝置1之光電二極體31中，根據入射光之強度而將入射光轉換為信號電荷，且在光電二極體31中產生電荷。
固態成像裝置1為(例如)根據第一實施例之固態成像裝置1。固態成像裝置1亦可為根據第二實施例至第四實施例之固態成像裝置1。
固態成像裝置1基於在複數個光電二極體31中產生之電荷而輸出一成像信號。該成像信號包括對應於在複數個光電二極體31中產生之電荷的像素之數位值。
信號處理電路122連接至固態成像裝置1。
信號處理電路122使自固態成像裝置1輸出之成像信號經受各種信號處理，且產生並輸出視訊信號。
上文所描述之實施例為本發明之較佳實施例之實例。然而，本發明並不限於其。可在不脫離本發明之要旨的情況下出現各種變形或修改。
舉例而言，在上文所描述之實施例中，連接有複數個像素電路19之每一行輸出信號線21連接至行電路14之比較器41。
像素之信號由一包括此比較器41及計數器42之ADC數位化，且經由記憶體43而連接至水平掃描信號線16。可安置一放大像素信號之電壓的類比放大器以代替此ADC且可經由水平掃描信號線16來傳輸一類比信號以在其端部分處經受數位轉換。
上文所描述之第五實施例之成像裝置2被用作視訊相機、數位靜態相機、監視相機、用於電子內視鏡之相機或其類似者。
另外，例如，可在諸如以下各者之電子器件中使用固態成像裝置1：行動電話、個人資料助理(PDA)、電子書、電腦及攜帶型播放器。
上文所描述之實施例展示固態成像裝置1之類比電路及數位電路被劃分入兩個半導體基板51及53中的實例。
另外，作為一其上安裝有類比電路及數位電路的半導體積體電路，存在以下各者：一用於語音之積體電路，其數位化並處理語音；及各種控制感測器積體電路，其偵測並處理實體量(諸如溫度、濃度、濕度及重量)。在此等積體電路中，例如，信號電荷積聚於電容器中並經受電荷電壓轉換以待輸出。
亦可在將類比電路及數位電路劃分入此等半導體積體電路中之兩個半導體基板中時應用本發明。
另外，可在諸如以下各者之各種電子器件中使用此等半導體積體電路：成像裝置、記錄器件、量測器件及測試器器件。
在上文所描述之實施例中，感測器晶片6之微襯墊52及信號處理晶片7之微襯墊54藉由微凸塊55而連接至彼此。
另外，例如，感測器晶片6及信號處理晶片7可藉由結合線或其類似者而連接至彼此。感測器晶片6及信號處理晶片7可在使彼此之微襯墊52及54彼此接觸的狀態下受到密封。
在上文所描述之實施例中，經提供用於像素陣列部分13中之每一行的複數個電流供應器37中之每一者之電流供應電晶體38被提供於信號處理晶片7中。
另外，例如，當諸如像素陣列部分13之類比電路具有移除信號之DC分量的電容器時，可使用一擴散層，在該擴散層中，此電容器形成於信號處理晶片7中。
圖14A及圖14B為移除類比信號之DC分量的DC截止電路之說明圖。
圖14A及圖14B之DC截止電路具有一移除類比信號之DC分量的電容器131。
另外，圖14A及圖14B亦展示一電晶體132，該電晶體132具有一被輸入信號之閘極，該信號之DC分量由電容器131移除。
如圖14A及圖14B中所示，可使用半導體基板141之擴散層142來形成此電容器131。
圖14A及圖14B之電容器131具有形成於半導體基板141中之擴散層142、一連接至擴散層142之一端的第一佈線143及一經由絕緣膜而與擴散層142重疊的第二佈線144。
以此方式，當使用形成於半導體基板141中之擴散層142的電容器131被形成於信號處理晶片中時，不必在圖14A及圖14B之被輸入類比信號的電晶體132中或數位電路中提供一輸入保護電路。
本發明含有與2010年9月3日在日本專利局申請之日本優先權專利申請案JP 2010-197730中所揭示之標的有關的標的，該案之全部內容特此以引用之方式併入本文中。
熟習此項技術者應理解，可取決於設計要求及其他因素而發生各種修改、組合、子組合及更改，只要該等修改、組合、子組合及更改係在附加之申請專利範圍或其等效物之範疇內便可。
1．．．固態成像裝置
6．．．感測器晶片
7．．．信號處理晶片
8．．．密封樹脂
11．．．時序控制電路
12．．．列掃描電路
13．．．像素陣列部分
14．．．行電路
15．．．行掃描電路
16．．．水平掃描輸出信號線
17．．．算術電路
18．．．輸出電路
19．．．像素電路
20．．．列選擇信號線
21．．．行輸出信號線
31．．．光電二極體
32．．．傳輸電晶體
33．．．浮動擴散區域(FD)
34．．．放大電晶體
35．．．選擇電晶體
36．．．重設電晶體
37．．．傳輸電晶體
38．．．電流供應電晶體
41．．．比較器
42．．．計數器
43．．．記憶體
44．．．DA轉換器(DAC)
51．．．第一半導體基板
52．．．微襯墊
53．．．第二半導體基板
54．．．微襯墊
55．．．微凸塊
61．．．源極擴散層
62．．．汲極擴散層
63．．．閘極佈線部分
71．．．AD轉換器
72．．．CMOS緩衝器
73．．．光電二極體
81．．．光屏蔽金屬膜
91．．．電壓供應電路
101．．．垂直傳輸部分
102．．．重設電晶體
103．．．放大電晶體
104．．．放大器
105．．．水平傳輸信號線
106．．．AD轉換器
107．．．輸出緩衝器
111．．．閘電極
121．．．光學系統
122．．．信號處理電路
131．．．電容器
132．．．電晶體
141．．．半導體基板
142．．．擴散層
143．．．第一佈線
144．．．第二佈線
VDD．．．電源電壓
圖1為根據本發明之第一實施例之互補金氧半導體(CMOS)感測器型固態成像裝置的方塊圖。
圖2為用於圖1之一個行的像素陣列部分及行電路的電路圖。
圖3A及圖3B為圖1之固態成像裝置之三維結構的說明圖。
圖4為一種將像素陣列部分及行電路分佈至圖3A及圖3B之感測器晶片及信號處理晶片中的方法的說明圖。
圖5為一種將用於一個行之像素陣列部分及行電路分佈至圖3A及圖3B之感測器晶片及信號處理晶片中的方法的說明圖。
圖6A及圖6B為形成於圖3A及圖3B之信號處理晶片中的像素陣列部分之電流供應器的說明圖。
圖7為比較實例之固態成像裝置中之晶片分佈的說明圖。
圖8為圖2之感測器晶片及信號處理晶片之光學結構的說明圖。
圖9為在本發明之第二實施例中的感測器晶片及信號處理晶片之光學結構的說明圖。
圖10為一種將用於一個行之像素陣列部分及行電路分佈至本發明之第三實施例之感測器晶片及信號處理晶片中的方法的說明圖。
圖11為本發明之第四實施例之電荷耦合器件(CCD)感測器型固態成像裝置之組態及一種晶片分佈方法的說明圖。
圖12為在圖11之垂直傳輸部分之電荷傳輸側上的端部分處的佈局之實例的說明圖。
圖13為根據本發明之第五實施例之成像裝置的方塊圖。
圖14A及圖14B為移除類比信號之DC分量的DC截止電路之說明圖。
6．．．感測器晶片
7．．．信號處理晶片
12．．．列掃描電路
16．．．水平掃描輸出信號線
17．．．算術電路
18．．．輸出電路
19．．．像素電路
21．．．行輸出信號線
37．．．傳輸電晶體
41．．．比較器
52．．．微襯墊
54．．．微襯墊
55．．．微凸塊

Claims (17)

  1. 一種半導體積體電路，其包含：一第一基板及一第二基板；在該第一基板上之一類比信號電路之一第一部分，該類比信號電路產生一類比信號，該第一部分包含至少一傳輸電晶體(transfer transistor)、一重設電晶體、一選擇電晶體及形成作為一隨耦器電路之一放大電晶體，使得該放大電晶體之汲極連接至一電源，該放大電晶體之源極連接至該選擇電晶體之汲極，及該放大電晶體之閘極連接至一列選擇信號線；在該第二基板上之該類比信號電路之一第二部分，該第二部分具有一電流供應器，該電流供應器係經使用作為該隨耦器電路之一負載；在該第二基板上之一數位信號電路，該數位電路將該類比信號轉換成一數位信號；在該第一基板與該第二基板之間之一連接器(connection)，其將該類比信號電路之該第一部分與該第二部分彼此連接；一列掃描電路，其在該第一基板上；及在該第二基板上之一時序控制電路及一掃描電路之至少一者，其中該列掃描電路與該時序控制電路及該掃描電路之該至少一者重疊。
  2. 如請求項1之半導體積體電路，其中該第一半導體基板具有： (a)一第一電晶體，其包括於該類比電路之一部分中，及(b)一輸出端子，其連接至該第一電晶體及該連接器，及該第二半導體基板具有：(a)一輸入端子，其連接至該連接器，及(b)一擴散層，其包括於該類比電路之該電流供應器中且連接至該輸入端子。
  3. 如請求項2之半導體積體電路，其中該擴散層為一第二電晶體之一擴散層，該第二電晶體包括於該類比電路之該該電流供應器中。
  4. 如請求項1之半導體積體電路，其中該半導體積體電路具有：(a)複數個像素，該複數個像素之每一者具有一光電轉換元件且輸出一像素信號，(b)一輸出信號線，其連接至該複數個像素且傳輸該像素信號，(c)該電流供應器，其連接至該輸出信號線，及(d)一轉換部分，其連接至該輸出信號線且將由該輸出信號線傳輸之該像素信號轉換為一數位值；該複數個像素電路包含該第一半導體基板中之該類比電路的該第一部分；該轉換部分經形成作為該第二半導體基板中之該數位電路；及該輸出信號線包括該連接器且係自該第一半導體基板形成至該第二半導體基板。
  5. 如請求項4之半導體積體電路，其中形成於該第一半導體基板中之每一像素電路具有一第一場效電晶體，在該第一場效電晶體中一源極節點連接至該輸出信號線，且該第一場效電晶體充當該第一電晶體，形成於該第二半導體基板中之該電流供應器具有一第二場效電晶體，在該第二場效電晶體中一源極節點連接至該輸出信號線，且該第二場效電晶體充當該第二電晶體，及該第一場效電晶體構成一將該第二場效電晶體用作一負載之源極隨耦器電路。
  6. 如請求項5之半導體積體電路，其中該第二半導體基板具有一電源部分，該電源部分將一電源電壓供應至形成於該第一半導體基板中之該第一場效電晶體的汲極。
  7. 如請求項4之半導體積體電路，其中該第二半導體基板與該第一半導體基板重疊使得該第二電晶體不與該第一半導體基板之該複數個像素電路重疊，且因此難以使自該第二電晶體發射之光進入該複數個像素電路。
  8. 如請求項4之半導體積體電路，其中該第一半導體基板與該第二半導體基板重疊，及一光屏蔽部分被提供於形成於該第二半導體基板中之該第二電晶體與形成於該第一半導體基板中之該複數個 像素電路之間以使自該第二電晶體發射之該光難以進入至該複數個像素電路。
  9. 如請求項1之半導體積體電路，其中該半導體積體電路具有：(a)複數個光電轉換元件，其產生一電荷，(b)一傳輸部分，其傳輸由該複數個光電轉換元件產生之該電荷，及(c)一轉換部分，其將由該傳輸部分傳輸之該電荷轉換為一數位值；該複數個光電轉換元件經形成作為該第一半導體基板中之該類比電路的一部分；該轉換部分經形成作為該第二半導體基板中之該數位電路；及該傳輸部分包括該基板連接部分且係自該第一半導體基板形成至該第二半導體基板。
  10. 如請求項9之半導體積體電路，其中該傳輸部分具有：(a)一第一傳輸部分，其形成於該第一半導體基板中，且接收並傳輸自該複數個光電轉換元件產生之該電荷，(b)一第一場效電晶體，在該第一場效電晶體中一閘極連接至該第一半導體基板中之該第一傳輸部分，且該第一場效電晶體充當該第一電晶體，及(c)一第二場效電晶體，其充當該第二半導體基板中之該第二電晶體；及該第一場效電晶體構成一將該第二場效電晶體用作一 負載的源極隨耦器電路。
  11. 如請求項2之半導體積體電路，其中該擴散層充當一電容器之一電極，該電容器移除一自該輸入端子輸入之類比信號的DC分量。
  12. 如請求項1之半導體積體電路，其中該類比電路包含光電轉換器及電路以根據入射於該第一基板上之光產生該類比信號。
  13. 如請求項12之半導體積體電路，其中在該第二基板上之該類比電路之該第二部分包含一行輸出信號線之一部分及連接至該行輸出信號線之該部分的一電源。
  14. 如請求項1之半導體積體電路，其中該列掃描電路基於來自該時序控制電路之一垂直同步信號輸入以選擇複數個列選擇信號線。
  15. 一種電子器件，其包含：一半導體積體電路，一類比電路及一使一自該類比電路輸出之類比輸出信號經受數位轉換的數位電路共存於該半導體積體電路中，其中該半導體積體電路具有(a)一第一基板及一第二基板，(b)在該第一基板上之一類比信號電路之一第一部分，該類比信號電路產生一類比信號，該第一部分包含至少一傳輸電晶體、一重設電晶體、一選擇電晶體及形成作為一隨耦器電路之一放大電晶體，使得該放大電晶體之汲極連接至一電源，該放大電晶體之源極連接至該選擇電晶體之汲極，及該放大電晶體之閘極連接至一列 選擇信號線，(c)在該第二基板上之該類比信號電路之一第二部分，該第二部分具有一電流供應器，該電流供應器係經使用作為該隨耦器電路之一負載，(d)在該第二基板上之一數位信號電路，該數位電路將該類比信號轉換成一數位信號，(e)在該第一基板與該第二基板之間之一連接器，其將該類比信號電路之該第一部分與該第二部分彼此連接，(f)一列掃描電路，其在該第一基板上，及(g)在該第二基板上之一時序控制電路及一掃描電路之至少一者，其中該列掃描電路與該時序控制電路及該掃描電路之該至少一者重疊。
  16. 一種固態成像裝置，其包含：一第一基板及一第二基板；在該第一基板上之多個光電轉換元件；在該第一基板上之一類比信號電路之一第一部分，該類比信號電路基於由該等光電轉換元件之至少一者所接收之光以產生一類比信號，該第一部分包含至少一傳輸電晶體、一重設電晶體、一選擇電晶體及形成作為一隨耦器電路之一放大電晶體，使得該放大電晶體之汲極連接至一電源，該放大電晶體之源極連接至該選擇電晶體之汲極，及該放大電晶體之閘極連接至一列選擇信號線；在該第二基板上之該類比信號電路之一第二部分，該第二部分具有一電流供應器，該電流供應器係經使用作為該隨耦器電路之一負載； 在該第二基板上之一數位信號電路，該數位電路將該類比信號轉換成一數位信號；在該第一基板上之一列掃描電路及在該第二基板上之一時序控制電路及一掃描電路之至少一者；及在該第一基板與該第二基板之間之一連接器，其將該類比信號電路之該第一部分與該第二部分彼此連接，其中該列掃描電路與該時序控制電路及該掃描電路之該至少一者重疊。
  17. 一種成像裝置，其包含：一收集光之光學系統；及一固態成像部分，其具有複數個光電轉換元件，該等光電轉換元件使由該光學系統收集之該光經受光電轉換，其中該固態成像部分具有：一第一基板及一第二基板；在該第一基板上之多個光電轉換元件；在該第一基板上之一類比信號電路之一第一部分，該類比信號電路基於由該等光電轉換元件之至少一者所接收之光以產生一類比信號，該第一部分包含至少一傳輸電晶體、一重設電晶體、一選擇電晶體及形成作為一隨耦器電路之一放大電晶體，使得該放大電晶體之汲極連接至一電源，該放大電晶體之源極連接至該選擇電晶體之汲極，及該放大電晶體之閘極連接至一列選擇信號線； 在該第二基板上之該類比信號電路之一第二部分，該第二部分具有一電流供應器，該電流供應器係經使用作為該隨耦器電路之一負載；在該第二基板上之一數位信號電路，該數位電路將該類比信號轉換成一數位信號；在該第一基板與該第二基板之間之一連接器，其將該類比信號電路之該第一部分與該第二部分彼此連接；一列掃描電路，其在該第一基板上；及在該第二基板上之一時序控制電路及一掃描電路之至少一者，其中該列掃描電路與該時序控制電路及該掃描電路之該至少一者重疊。
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