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TWI501235B - 串列介面記憶體中之並行讀取及寫入記憶體操作 - Google Patents

串列介面記憶體中之並行讀取及寫入記憶體操作 Download PDF

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TWI501235B
TWI501235B TW100137015A TW100137015A TWI501235B TW I501235 B TWI501235 B TW I501235B TW 100137015 A TW100137015 A TW 100137015A TW 100137015 A TW100137015 A TW 100137015A TW I501235 B TWI501235 B TW I501235B
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TW
Taiwan
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memory
microcontroller
write operation
address
partition
Prior art date
Application number
TW100137015A
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English (en)
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TW201222549A (en
Inventor
Graziano Mirichigni
Daniele Vimercati
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201222549A publication Critical patent/TW201222549A/zh
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Description

串列介面記憶體中之並行讀取及寫入記憶體操作
本發明中所揭示之標的物係關於一記憶體裝置之讀取及寫入處理程序。
記憶體裝置用於諸多類型之電子裝置中，諸如電腦、蜂巢電話、PDA、資料記錄器及導航設備，此處僅舉幾個實例。在此等電子裝置當中，可採用各種類型之非揮發性記憶體裝置，諸如NAND或NOR快閃記憶體、SRAM、DRAM及相變記憶體，此處僅舉幾個實例。大體而言，可使用寫入或程式化處理程序來將資訊儲存於此等記憶體裝置中，而可使用一讀取處理程序來擷取所儲存之資訊。
某些類型之記憶體裝置包括分割成諸如區段、分割區等記憶體單元群組之一記憶體單元陣列。在此等情形下，此一群組內之記憶體單元可共用共同電子電路，包含(舉例而言)感測放大器及列/行解碼器。因此，自此一記憶體單元群組讀取及向此一記憶體單元群組寫入兩者皆可涉及某一共同電子電路。在此一情形下，在此一記憶體單元群組之一個部分中發生之一待決寫入操作可防止在同一記憶體單元群組之另一部分中發生一讀取操作。此一限制條件可導致較慢之讀取操作及一記憶體裝置之降低之總體效能。
在一實施例中，舉例而言，可包括一相變記憶體(PCM)裝置之一記憶體裝置可包含分割成稱為分割區之若干記憶體單元群組之一記憶體陣列。此一記憶體裝置可包括一串列介面記憶體。一串列介面記憶體之應用之實例可包含印表機、多媒體卡、DVD播放器、機上盒、數位相機、硬碟機(HDD)、汽車應用、行動電話，等等。舉例而言，不應將此一串列介面記憶體與可包括磁帶之一泛用串列記憶體混淆。分割區內之記憶體單元可共用共同電子電路，包含(舉例而言)感測放大器及列/行解碼器。在一實施方案中，此一記憶體裝置可包含用以在一記憶體陣列之一特定分割區中正在發生一寫入操作的同時執行自同一特定分割區讀取之一操作之一微控制器。舉例而言，由此一微控制器執行之技術可包含串列地接收包含一命令碼及一位址之一讀取命令。可以此一位址之一最高有效位元(MSB)開始且以最低有效位元(LSB)結束來接收該位址。端視一特定實施方案，該位址之數個MSB可包括用以判定哪一分割區包含被該讀取命令作為目標之記憶體位置之充足資訊。因此，在串列地接收該位址之數個MSB之後，微控制器可判定同一特定分割區中是否正在發生一寫入操作。若判定同一分割區中未在發生一寫入操作，則該微控制器可立即執行讀取操作。然而，若正在發生一寫入操作，則該微控制器可在開始讀取操作之前首先開始中斷該寫入操作。在一稍後時間，該微控制器可在完成該讀取操作之後重新開始該寫入操作。在一實施方案中，該微控制器可在繼續串列地接收該讀取命令之該位址之一剩餘部分(例如，LSB)的同時執行對該寫入操作之此一中斷。因此，可並行地執行接收一讀取命令與中斷一寫入操作，如下文所詳細解釋。儘管本文中所描述之實施例將一微控制器陳述為執行各種任務或操作，但應理解，所主張標的物不限於此一微控制器，且其他電路及/或軟體可實施此等任務或操作。
在一實施例中，用以執行用以藉由中斷一寫入操作而自一記憶體分割區讀取之技術之一微控制器(如上文所描述)可位於一記憶體裝置內部，但所主張標的物不限於此。舉例而言，一計算系統可包含用以執行應用程式之一處理器、一記憶體裝置及連接於該處理器與該記憶體裝置之間的一記憶體控制器。舉例而言，回應於執行一應用程式，此一處理器可起始自該記憶體裝置中之一特定位置讀取之一讀取命令。回應於接收到此一讀取命令，該記憶體控制器可藉由產生針對該記憶體裝置之一讀取命令且將該讀取命令串列地提供至該記憶體裝置而執行一讀取操作。在此一情形下，該處理器及/或該記憶體控制器無需知曉該記憶體裝置中正在發生之一寫入操作是否可與一讀取操作(例如，在該記憶體裝置之同一分割區內)衝突。而是，該記憶體裝置內部之一微控制器可執行若干個處理程序以允許該讀取操作在不與該寫入操作衝突之情況下繼續進行。因此，一記憶體控制器及/或一處理器無需具有監視一記憶體裝置內之寫入處理程序以防止讀取-寫入衝突之一負擔。
如上文所提及，一處理器可執行一或多個應用程式，從而產生用以自一記憶體裝置讀取或向該記憶體裝置寫入之操作。然而，在一實施例中，某一寫入操作可由一微控制器在若干個內部記憶體處理程序中之任一者期間起始。舉例而言，一微控制器可起始一記憶體陣列之一或多個分割區中之寫入操作以執行損耗平均、廢棄項目收集、壞區塊管理及/或再新處理程序。舉例而言，此等處理程序可包括一應用層級處之一處理器及/或使用者不可見之背景操作。本文中所描述之實施例可允許在不需要一記憶體控制器及/或處理器來暫停此等內部記憶體處理程序之情況下發生此等寫入操作。
將參考以下各圖描述非限制性及非窮盡性實施例，其中除非另外說明，否則在所有各圖中相似元件符號指代相似部件。
本說明書通篇中所提及之「一項實施例」或「一實施例」意指結合該實施例描述之一特定特徵、結構或特性包含於所主張標的物之至少一項實施例中。因此，在本說明書通篇中之各處出現之片語「在一項實施例中」或「一實施例」未必全部指代同一實施例。此外，可將該等特定特徵、結構或特性組合於一或多項實施例中。
圖1係根據一實施例之記憶體之一部分100之一示意圖。舉例而言，此一記憶體可包括可組織成記憶體單元之資料分割區之PCM。在以下說明中，可將記憶體之此一部分描述為包括八個資料分割區。僅出於方便以及簡化解釋及理解之目的而描述資料分割區之此一特定數目。然而，應理解，本文中所描述之實施例中所涉及之資料分割區之數目不限於任何特定數目，且所主張標的物在此方面不受限制。繼續對圖1之說明，記憶體部分100可包含若干個(例如，八個)資料分割區110。在一項實施方案中，舉例而言，此等資料分割區可包括記憶體單元陣列116、列解碼器113、行解碼器136、程式負載(PL)133(例如，在寫入操作期間用以判定待寫入之記憶體單元)、一或多個感測放大器130以及相關聯資料分割區之讀取/寫入操作中所涉及之其他電路120。
在一實施方案中，用以自一個資料分割區直接讀取之一讀取操作可與用以向一不同資料分割區寫入之一寫入操作並行地發生。在此一情形下，無需發生爭用或衝突，若干個原因當中之一個原因係此等資料分割區可包含(舉例而言)其自身的讀取電路(例如，感測放大器)以及/或者列及行解碼電路。因此對於一特定實例而言，用以自資料分割區1直接讀取之讀取操作140可與用以向資料分割區6寫入之寫入操作160並行地發生。舉例而言，讀取操作140可包含經由感測放大器130量測資料分割區1中之經讀取記憶體單元之狀態並將表示該等狀態之資料寫入至一輸出緩衝器150中的一處理程序145。
圖2係根據另一實施例之記憶體之部分100之一示意圖。如上文所提及，用以自一個資料分割區直接讀取之一讀取操作可與用以向一不同資料分割區寫入之一寫入操作並行地發生。然而，在展示為發生於資料分割區170中之一情形下，可發生一衝突。特定而言，用以自資料分割區6之一個區塊直接讀取之讀取操作240可不能與用以向資料分割區6之另一區塊寫入之寫入操作260並行地發生。在一項實施方案中，舉例而言，在接收到執行讀取操作240之一命令(例如，來自一外部處理器或來自一內部記憶體控制器之一部分)時，可暫停寫入操作260直至讀取操作240完成。此一寫入操作暫停可因來自一處理器及/或一記憶體控制器之一特定命令而產生。在另一實施方案中，可拒絕及/或延遲執行讀取操作240之一命令直至寫入操作260完成。在任一實施方案中，舉例而言，讀取操作240可包含經由感測放大器130量測分割區6中之經讀取記憶體單元之狀態並將表示該等狀態之資料寫入至一輸出緩衝器250中的一處理程序245。
圖3係根據一實施例用以自記憶體之一分割區讀取之一處理程序的一時序圖。圖8係根據一實施例之一串列介面記憶體800之一方塊圖，舉例而言，串列介面記憶體800可執行用以自記憶體之一分割區讀取之此一處理程序。串列介面記憶體800可包括用以接收關於資料、命令、位址等資訊之一輸入埠810。舉例而言，串列介面記憶體800亦可包括用以接收一時脈信號之一輸入埠820及用以傳輸包含讀取資料之資訊之一輸出埠。類似於包括上文所描述之部分100之記憶體，此一記憶體可包括可組織成記憶體單元之若干分割區之PCM。舉例而言，列310可包括經由串列介面記憶體800之埠810串列地提供至一微控制器之資訊。此處，「串列」意指此資訊可由微控制器一次一個位元順序地接收或傳輸。在一實施方案中，舉例而言，可至少部分地基於經由埠820提供至串列介面記憶體800之一時脈信號305來順序地接收此資訊。特定而言，可在時脈信號305之一上升邊緣上鎖存(例如，儲存、接收)此資訊。列310可包括一命令碼部分312、一位址部分314、一虛設部分316及資料輸出部分318。如列330中所指示，可以一命令碼之MSB開始且以該命令碼之LSB結束而按一順序次序將命令碼部分312提供至一微控制器。類似地，可以一位址之MSB開始且以該位址之LSB結束而按一順序次序將位址部分314提供至該微控制器。列320描述可由記憶體提供之資訊，諸如一記憶體分割區334、336之內容等。在微控制器接收命令碼部分312、位址部分314及虛設部分316時，部分332可係未定義的(例如，以高阻抗輸出)。在一實施方案中，舉例而言，命令碼部分312可包括指示該命令是否包括一讀取、寫入或擦除命令之一或多個位元。位址部分314可包括表示一記憶體陣列之一或多個位置之複數個位元。詳細而言，位址部分314之MSB可對應於對一記憶體位置之一相對粗略描述，而LSB可對應於對該記憶體位置之一相對精細描述。舉例而言，位址部分314之一或多個MSB可描述哪一分割區含有該記憶體位置，而位址部分314之LSB可描述最近記憶體區塊及/或可定址記憶體單元之最小群組之記憶體位置。因此，位址部分314之此一實施方案可提供藉由僅接收一特定記憶體位置之一位址之一MSB部分而判定哪一分割區包含該特定記憶體位置的一機會，如下文進一步詳細地描述。虛設部分316可包括用以在接收一讀取位址(例如，位址部分314)與資料輸出318(例如，讀取該位址處之記憶體單元)之間提供一時間裕量的一時間間隔。當然，關於一讀取處理程序之時序之此等細節僅係實例，且所主張標的物不限於此。
圖4展示根據一實施例圖3中所示之時序圖之一位址部分之一詳細視圖的一實例。特定而言，展示編號為「0」至「23」之一位址之個別位元的位址414可包括位址部分314之至少一部分。如該實例中所指示，位址位元「23」可包括一個128 Mb位元組可定址記憶體之位址414之一MSB且位址位元「0」可包括位址414之一LSB(如在此處之情形下，可使用一單個記憶體位置來表示儲存一個位元組之單元之一群組)。如上文所描述，位址414可包括以MSB 23開始且以LSB 0結束而串列地提供至該記憶體之一微控制器之位址位元。可至少部分地基於時脈信號405而一次一個位元順序地將此等位址位元串列地提供至該微控制器。特定而言，可在一時脈信號之一上升邊緣上鎖存此資訊。如上文所描述，位址414之MSB(例如，位元23、22、21，等等)可對應於對一記憶體位置之一相對粗略描述，而LSB(例如，位元0、1、2、3，等等)可對應於對該記憶體位置之一相對精細描述。舉例而言，位元23、22及21可描述含有一特定記憶體位置之一分割區，而剩餘位元20至0可描述最近記憶體單元群組之記憶體位置，該最近記憶體單元群組識別一個位元組。
圖5A及圖5B展示根據一實施例圖3及圖4中所示之一讀取命令之時序圖之一位址部分的其他詳細視圖。如上文所描述，可至少部分地基於時脈信號405而一次一個位址位元地將位址414順序地提供至一微控制器。特定而言，可在一時脈信號之一上升邊緣上鎖存此資訊。舉例而言，在一特定實施方案中，時脈信號405之一時脈循環可具有約10毫微秒之一週期。位址414之MSB(例如，位元23、22、21，等等)可對應於對一記憶體位置之一相對粗略描述。舉例而言，位元23、22及21可描述含有該讀取命令之目標記憶體位置之分割區。在此一情形下，該等MSB中之三者可識別八個分割區中之一者。在另一實例中，兩個MSB可足以識別四個分割區中之一者。在又一實例中，四個MSB可足以識別十六個分割區中之一者，等等。在部分地由圖5A及圖5B描述之一實施方案中，一記憶體陣列可包括八個分割區，但所主張標的物不限於此。因此，在接收到MSB 23、MSB 22、MSB 21之後，一微控制器可判定在與讀取命令之目標記憶體位置之分割區相同之分割區中是否正在發生一寫入操作。若該微控制器判定正在發生此一寫入操作，則該微控制器可開始中斷該寫入操作之一處理程序。可在接收到位元21之後開始此一中斷處理程序，如時序箭頭555所指示。因此，可在相對於接收該記憶體位址之剩餘位元(例如，位元20至0)所花費之時間的一相對早時間開始此一中斷處理程序。對哪一分割區包含目標記憶體位置及在同一分割區中是否正在發生一寫入處理程序之此早判定可提供包含相對快速之讀取時間之一益處，如下文更詳細地描述。
在接收到位元21時開始之一中斷處理程序可花費一些時間來完成。在一實施方案中，可用於完成一中斷處理程序之一時間跨度可對應於接收記憶體位址414之額外位元所花費之時間，如時序箭頭545所指示。因此，一微控制器可執行接收記憶體位址414之該等額外位元與完成一寫入中斷之一並行處理程序。舉例而言，此一並行處理程序可提供經改良讀取速度之一益處。在完成一中斷處理程序時，可開始自一記憶體裝置讀取中所涉及之一或多個處理程序。特定而言，一讀取處理程序可包含用以偵測一或多個記憶體單元之狀態或邏輯位準之內部感測操作。在圖5A中所示之一項實施方案中，可針對記憶體之一頁執行此等內部感測操作。在一特定實例中，一頁可包括八個記憶體位元組。因此，可在已識別由該微控制器接收之四個LSB中之第一者(即，位元3)之後開始對一特定頁之一讀取操作。在圖5A中所示之情形下，該微控制器一可識別包含該讀取命令之目標記憶體位置之頁，內部感測操作便可開始，如箭頭535所指示。作為另一特定實例(圖5B中所示)，針對四個位元組之一頁大小，可在已識別由該微控制器接收之三個LSB中之第一者(即，位元2)之後開始對一特定頁之一讀取操作。在圖5B中所示之情形下，該微控制器一可識別包含該讀取命令之該目標記憶體位置之頁，內部感測操作便可開始，如箭頭536所指示。在此實例中，與先前實例相比，可存在可用於中斷一寫入操作之再多一個時脈循環。因此，一微控制器可執行接收該記憶體位址之剩餘位元與開始讀取操作之內部感測操作之一並行處理程序。舉例而言，此一並行處理程序可提供經改良讀取速度之一益處。
圖6係根據一實施例用以自一記憶體陣列之一資料分割區讀取之一處理程序600的一流程圖。舉例而言，可使用圖3至圖5中所示之時序圖來執行此一處理程序，但所主張標的物不限於此。在方塊620處，舉例而言，一微控制器可接收一讀取命令，該讀取命令可由一記憶體控制器及/或一處理器提供，如上文所描述。在一項實施方案中，此一微控制器可嵌入於包括該記憶體陣列之一記憶體裝置內。該微控制器可以一記憶體位址之一MSB開始且繼續接收該記憶體位址之剩餘位元直至接收到LSB而串列地接收該讀取命令之一位址部分。此一位址部分可指定該記憶體陣列之待自其讀取資料之一目標位置。在方塊630處，該微控制器可在接收到該記憶體位址之一或多個MSB之後判定哪一分割區包含該目標位置。舉例而言，如上文所描述，該微控制器可在接收到該記憶體位址之三個MSB之後判定哪一分割區包含該目標位置。在知道哪一分割區包含該目標位置之情況下，該微控制器可判定在同一分割區中是否正在發生一寫入操作，如在菱形640處。若未在發生此寫入操作，則處理程序600可繼續進行至方塊643，在方塊643處，該微控制器可完成接收該記憶體位址之剩餘位元。在方塊648處，該微控制器可開始用以自該目標記憶體位置讀取之處理程序。舉例而言，此等處理程序可包含內部感測操作，該微控制器一可識別包含該讀取命令之目標記憶體位置之頁，該等內部感測操作便可開始，如上文所描述。另一方面，若與該目標位置之分割區相同之分割區中正在發生此一寫入操作，則處理程序600可繼續進行至方塊650，在方塊650處，該微控制器可開始用以中斷該寫入操作之一處理程序。舉例而言，中斷一分割區之一寫入操作之此一處理程序可包括儲存一位址、將內部電壓還原至一讀取條件及將對該分割區之控制讓與讀取電路。該微控制器可執行接收該記憶體位址之額外位元與完成一寫入中斷之一並行處理程序。在方塊660處，該微控制器可開始用以自該目標記憶體位置讀取之處理程序。舉例而言，此等處理程序可包含內部感測操作，該微控制器一可識別包含該讀取命令之該目標記憶體位置之頁，該等內部感測操作便可開始，如上文所描述。在菱形670處，可做出關於該讀取操作是否完成之一判定。若否，則處理程序600可等待此一讀取操作完成。若該讀取操作完成，則處理程序600可繼續進行至方塊680，在方塊680處，該微控制器可重新開始較早被中斷之寫入操作。舉例而言，重新開始一分割區之一寫入操作之此一處理程序可包括擷取該寫入操作之所儲存位址、將內部電壓還原至一寫入條件及將對該分割區之控制讓與寫入電路。當然，處理程序600之此等細節僅係實例，且所主張標的物不限於此。
圖7係圖解說明包含一記憶體裝置710之一計算系統700之一示範性實施例的一示意圖。此一計算裝置可包括(舉例而言)用以執行一應用程式及/或其他程式碼之一或多個處理器。舉例而言，記憶體裝置710可包括如圖2中所示之若干個資料分割區。一計算裝置704可表示可係可組態以管理記憶體裝置710之任何裝置、器具或機器。記憶體裝置710可包含一記憶體控制器712及一記憶體722。藉由舉例而非限制之方式，計算裝置704可包含：一或多個計算裝置及/或平臺，例如(舉例而言)一桌上型電腦、一膝上型電腦、一工作站、一伺服器裝置或類似物；一或多個個人計算或通信裝置或器具，例如(舉例而言)一個人數位助理、行動通信裝置或類似物；一計算系統及/或相關聯服務提供者能力，例如(舉例而言)一資料庫或資料儲存服務提供者/系統；及/或其任一組合。
識到，系統700中所示之各種裝置以及如本文中所進一步描述之處理程序及方法之全部或部分可使用硬體、韌體、軟體或其任一組合或者以其他方式包含硬體、韌體、軟體或其任一組合來實施。因此，藉由舉例而非限制之方式，計算裝置704可包含透過一匯流排740及一主機或記憶體控制器712操作地耦合至記憶體722之至少一個處理單元720。處理單元720表示可組態以執行一資料計算程序或處理程序之至少一部分之一或多個電路。藉由舉例而非限制之方式，處理單元720可包含一或多個處理器、控制器、微處理器、微控制器、專用積體電路、數位信號處理器、可程式化邏輯裝置、場可程式化閘陣列及類似物或其任一組合。處理單元720可包含經組態以與記憶體控制器712通信之一作業系統。此一作業系統可(舉例而言)產生待經由匯流排740發送至記憶體控制器712之命令。此等命令可包括讀取及/或寫入命令。舉例而言，記憶體裝置710可包括一微控制器715，微控制器715可執行用以藉由中斷同一記憶體分割區中之一正在發生之寫入處理程序而執行一讀取處理程序的上文所描述之處理程序600。舉例而言，微控制器715可嵌入於記憶體722中，諸如在包含一記憶體陣列之同一晶粒上。
記憶體722表示任何資料儲存機構。記憶體722可包含(舉例而言)一主要記憶體陣列724及/或一輔助記憶體726。主要記憶體陣列724可包含(舉例而言)一隨機存取記憶體、唯讀記憶體等。雖然在此實例中圖解說明為與處理單元720分離，但應理解，主要記憶體陣列724之全部或部分可提供於處理單元720內或以其他方式與處理單元720位於同一地點/耦合。
輔助記憶體726可包含(舉例而言)與主要記憶體相同或類似類型之記憶體以及/或者一或多個資料儲存裝置或系統，例如(舉例而言)一磁碟機、一光碟機、一磁帶機、一固態記憶體磁碟機等。在某些實施方案中，輔助記憶體726可操作地接納一電腦可讀媒體728或可以其他方式組態以耦合至電腦可讀媒體728。電腦可讀媒體728可包含(舉例而言)可載送用於系統700中之裝置中之一或多者之資料、程式碼及/或指令及/或使資料、程式碼及/或指令可存取之任何媒體。計算裝置704可包含(舉例而言)一輸入/輸出732。
在一特定實施例中，計算系統700可包含一記憶體裝置，該記憶體裝置包括一記憶體陣列724及一微控制器715。此一微控制器可接收包含記憶體陣列724之一記憶體位址之一第一部分之一讀取命令，且可中斷正在對應於該記憶體位址之該第一部分之一記憶體分割區中執行之一寫入操作。可在接收該記憶體位址之一第二部分之同時執行對一寫入操作之此一中斷。舉例而言，計算系統700亦可包含用以主控一或多個應用程式且用以起始針對微控制器715之讀取命令以提供對記憶體陣列724中之記憶體單元之存取之處理單元720。
輸入/輸出732表示可係可組態以接受或以其他方式引入人類及/或機器輸入之一或多個裝置或特徵，及/或可係可組態以遞送或以其他方式提供人類及/或機器輸出之一或多個裝置或特徵。藉由舉例而非限制之方式，輸入/輸出裝置732可包含一操作地組態之顯示器、揚聲器、鍵盤、滑鼠、軌跡球、觸碰螢幕、資料埠等。
如本文中所使用之術語「及」、「及/或」及「或」可包含將至少部分地取決於其中使用該術語之上下文之多種含義。通常，若使用「及/或」以及「或」來使諸如A、B或C等一清單相關聯，則其意欲意指A、B及C(此處以包含意義使用)以及A、B或C(此處以排除意義使用)。本說明書中通篇所提及之「一項實施例」或「一實施例」意指結合該實施例描述之一特定特徵、結構或特性包含於所主張標的物之至少一項實施例中。因此，在本說明書通篇中之各處出現之片語「在一項實施例中」或「一實施例」未必全部指代同一實施例。此外，可將該等特定特徵、結構或特性組合於一或多項實施例中。
雖然已圖解說明及描述了目前被視為實例性實施例之內容，但熟習此項技術者將理解可在不背離所主張標的物之情況下做出各種其他修改且可替代等效物。另外，可在不背離本文中所描述之中心概念之情況下做出諸多修改以使一特定情況適應所主張標的物之教示內容。因此，意欲所主張標的物不限於所揭示之特定實施例，而是此所主張標的物亦可包含歸屬於隨附申請專利範圍及其等效物之範疇內之所有實施例。
0．．．資料分割區
1．．．資料分割區
2．．．資料分割區
3．．．資料分割區
4．．．資料分割區
5．．．資料分割區
6．．．資料分割區
7．．．資料分割區
100．．．記憶體部分
110．．．資料分割區
113．．．列解碼器
116．．．記憶體單元陣列
120．．．其他電路
130．．．感測放大器
133．．．程式負載
136．．．行解碼器
140．．．讀取操作
145．．．處理程序
150．．．輸出緩衝器
160．．．寫入操作
170．．．資料分割區
240．．．讀取操作
245．．．處理程序
250．．．輸出緩衝器
260．．．寫入操作
305．．．時脈信號
310．．．列
312．．．命令碼部分
314．．．位址部分
316．．．虛設部分
318．．．資料輸出部分
320．．．列
330．．．列
332．．．部分
334．．．記憶體分割區
336．．．記憶體分割區
414．．．位址
405．．．時脈信號
700．．．計算系統
704．．．計算裝置
710．．．記憶體裝置
712．．．記憶體控制器
715．．．微控制器
720．．．處理單元
722．．．記憶體
724．．．主要記憶體陣列
726．．．輔助記憶體
728．．．電腦可讀媒體
732．．．輸入/輸出裝置
740．．．匯流排
800．．．串列介面記憶體
810．．．輸入埠
820．．．輸入埠
圖1至圖2係根據一實施例之記憶體之一部分之示意圖。
圖3至圖5係根據一實施例用以自記憶體之一分割區讀取之一處理程序的時序圖。
圖6係根據一實施例用以自記憶體之一分割區讀取之一處理程序的一流程圖。
圖7係圖解說明一計算系統之一示範性實施例之一示意圖。
圖8係根據一實施例之一串列介面記憶體之一方塊圖。
(無元件符號說明)

Claims (17)

  1. 一種存取記憶體之電子實施方法，該方法包括：接收包含一記憶體裝置之一記憶體位址之一第一部分之一讀取命令，其中該記憶體位址之該第一部分包含該記憶體位址之多個最高有效位元且識別該記憶體裝置之一記憶體分割區，其中按從最高有效位元至最低有效位元之一順序串列地接收該記憶體位址；及在接收所有該等記憶體位址之前，判定是否在該相同記憶體分割區中執行一寫入操作，且若如此，那麼：中斷該寫入操作，且在該寫入操作被中斷時：串列地接收該記憶體位址之一第二部分，其中該第二部分與該第一部分不同；及讀取該記憶體位址處之該記憶體分割區之內容。
  2. 如請求項1之方法，其進一步包括：在接收到該記憶體位址之一最後部分之前起始用以讀取該記憶體分割區之該等內容之內部感測操作。
  3. 如請求項1之方法，其中由該記憶體裝置中之一內部微控制器來起始該中斷該寫入操作。
  4. 如請求項1之方法，其中串列地執行接收該讀取命令。
  5. 如請求項1之方法，其中該記憶體裝置包括一相變記憶體(PCM)。
  6. 如請求項1之方法，其中藉由該記憶體裝置之一內部操作來起始該寫入操作。
  7. 如請求項1之方法，其進一步包括： 在完成該讀取該記憶體分割區之該等內容之後重新開始該寫入操作。
  8. 如請求項7之方法，其中由該記憶體裝置中之一內部微控制器來起始該重新開始該寫入操作。
  9. 一種一記憶體裝置之微控制器，其包括：至少一個介面，其用以連接至一記憶體陣列；及電子電路，其經組態用以：接收包含該記憶體陣列之一記憶體位址之一第一部分之一讀取命令，其中該記憶體位址之該第一部分包含該記憶體位址之多個最高有效位元且識別該記憶體裝置之一記憶體分割區，其中按從最高有效位元至最低有效位元之一順序串列地接收該記憶體位址；及在接收所有該等記憶體位址之前，判定是否在該相同記憶體分割區中執行一寫入操作，且若如此，那麼：中斷該寫入操作，且在該寫入操作被中斷時：串列地接收該記憶體位址之一第二部分，其中該第二部分與該第一部分不同；及讀取該記憶體位址處之該記憶體分割區之內容。
  10. 如請求項9之該記憶體裝置之微控制器，其進一步包括用以在接收到該記憶體位址之一最後部分之前起始用以讀取該記憶體分割區之該等內容之內部感測操作之一電子電路。
  11. 如請求項9之該記憶體裝置之微控制器，其中該中斷該 寫入操作由該記憶體裝置中之該微控制器起始。
  12. 如請求項9之該記憶體裝置之微控制器，其進一步包括用以進行以下操作之一電路：在完成該讀取該記憶體分割區之該等內容之後重新開始該寫入操作，其中該重新開始該寫入操作由該記憶體裝置中之該微控制器起始。
  13. 如請求項9之該記憶體裝置之微控制器，其中該記憶體裝置包括一串列相變記憶體(PCM)。
  14. 一種用於存取記憶體之系統，該系統包括：包括一記憶體陣列之一記憶體裝置，該記憶體裝置進一步包括經組態用以進行以下操作之一微控制器：接收包含該記憶體陣列之一記憶體位址之一第一部分之一讀取命令，其中該記憶體位址之該第一部分包含該記憶體位址之多個最高有效位元(MSB)且識別該記憶體裝置之一記憶體分割區，其中按從最高有效位元至最低有效位元之一順序串列地接收該記憶體位址；及在接收所有該等記憶體位址之前，判定是否在該相同記憶體分割區中執行一寫入操作，且若如此，那麼：中斷該寫入操作，且在該寫入操作被中斷時：串列地接收該記憶體位址之一第二部分，其中該第二部分與該第一部分不同；及讀取該記憶體位址處之該記憶體分割區之內容；及 一處理器，其經組態用以主控一或多個應用程式且用以起始至該微控制器之該讀取命令以提供對該記憶體陣列之存取。
  15. 如請求項14之系統，其中該微控制器經調適以在接收該記憶體位址之一最後部分之前起始用以讀取該記憶體分割區之該等內容之內部感測操作。
  16. 如請求項14之系統，其中該中斷該寫入操作由該微控制器起始。
  17. 如請求項14之系統，其中該微控制器經調適以在完成該讀取該記憶體分割區之該等內容之後重新開始該寫入操作，其中該重新開始該寫入操作由該微控制器起始。
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