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TWI591733B - 半導體裝置及其形成方法 - Google Patents

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TWI591733B
TWI591733B TW105101183A TW105101183A TWI591733B TW I591733 B TWI591733 B TW I591733B TW 105101183 A TW105101183 A TW 105101183A TW 105101183 A TW105101183 A TW 105101183A TW I591733 B TWI591733 B TW I591733B
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layer
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gate
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呂志偉
李忠儒
黃建樺
沈香谷
陳昭誠
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台灣積體電路製造股份有限公司
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Description

半導體裝置及其形成方法
本揭露是關於半導體裝置及其形成方法。更特別地，本揭露係關於半導體製造之中段mid-end-of-line，MEOL)製程之半導體裝置及其形成方法。
半導體積體電路(integrated circuit，IC)工業已經歷快速成長。積體電路材料與設計上的技術演進已開創積體電路之不同世代，其中每一世代相較於前一世代，具有更小且更複雜之電路。在積體電路之演變過程中，通常功能性密度(即，每晶片面積所具有之內連元件數)已隨著特徵尺寸(即，使用製程所能製作之最小元件尺寸)之縮減而增加。這些演進已增加處理與製造積體電路之複雜度。對於這些演進，積體電路之處理與製造亦相應發展。降低元件尺寸已直接增進積體電路元件之效能。
舉例來說，於中段(mid-end-of-line，MEOL)製程中，通常於具有密集介層物之數個區域內以及於具有分散介層物之數個區域內蝕刻出閘極介電物孔洞。當部分蝕刻此些介層物時，很難同時控制於密集介層物區域與分散介層物區域內之介層物深度。其結果為，介層物彼此間的深度不同。此介層物深度差異可能造成後續製程中的問題。舉例來說，當於後續步 驟中形成閘極接觸物與源極/汲極接觸物時可能造成漏電疑慮。
依據一實施例，本揭露提供了一種半導體裝置之形成方法，包括：提供一半成品，包括：一基板，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區；一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上；一第三閘極堆疊物，位於該通道區上；以及一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上；部分凹蝕(recess)該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；以及形成一接觸蝕刻停止層於該第二介電層上。
依據另一實施例，本揭露提供了一種半導體裝置之形成方法，包括：提供一半成品，包括：一基板，具有一第一區；一第一閘極堆疊物與一第二閘極堆疊物，位於該第一區上；以及一第一介電層，位於該第一閘極堆疊物與該第二閘極堆疊物上；部份凹蝕(recess)該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；形成一圖案化層於該第二介電層上；於該第二閘極堆疊物上之該圖案層內蝕刻出一孔洞；穿過該孔洞蝕刻該第二介電層之一第一部，以露出經凹蝕之該第一介電層之一第一部；移除位於該第一區上之該圖案層；以及蝕刻經凹蝕該第一介電層之該第一部，以露出該第二閘極堆疊物，而該第一閘極堆疊物仍為經凹蝕之該第一介電層與該第二介電層之一第二部所覆蓋。
依據又一實施例，本揭露提供了一種半導體裝置，包括：一基底，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區；一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上；一第三閘極堆疊物，位於該通道區上；一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上；一第二介電層，位於該第一介電層上；以及一金屬層，位於該第一閘極堆疊物與該第二閘極堆疊物上，其中該金屬層係電性連結於該第二閘極堆疊物且與該第一閘極堆疊物之間至少為該第一介電層與該第二介電層所分隔。
10‧‧‧方法
12、14、16、18、20、22、24、26、28、30、32、34、36、38‧‧‧操作
100‧‧‧裝置
102‧‧‧基板
102A‧‧‧基板區
102B‧‧‧基板區
104‧‧‧源極/汲極區
106‧‧‧通道區
108A、108B、108C、108D、108E、108F、108G‧‧‧閘極堆 疊物
110‧‧‧介電層
112‧‧‧閘極間隔物
114‧‧‧接觸蝕刻停止層
116‧‧‧層間介電層
118A‧‧‧接觸物
118B‧‧‧接觸物
120‧‧‧介電層
122‧‧‧介電層
124‧‧‧接觸蝕刻停止層
126‧‧‧層間介電層
128‧‧‧閘極介層物孔洞
130‧‧‧源極/汲極介層物孔洞
132‧‧‧金屬層
134‧‧‧電源軌道
136‧‧‧閘極介層物
138‧‧‧源極/汲極介層物
302‧‧‧區域
304‧‧‧區域
306‧‧‧閘極堆疊物
308‧‧‧閘極堆疊物
402‧‧‧區域
404‧‧‧區域
406‧‧‧區域
408‧‧‧區域
P1‧‧‧間距
P2‧‧‧間距
P3‧‧‧間距
P4‧‧‧間距
P5‧‧‧間距
第1A圖與第1B圖顯示了依據本揭露之多個方面之半導體裝置之形成方法之一流程圖；第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、及2L圖為依據一實施例之如第1A、1B圖內方法所製造之半導體裝置之一部的剖面圖；第3圖繪示了具有不同閘極間距之積體電路的區域；及第4圖繪示了具有不同介層物間距之積體電路的區域。
為以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第 二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，”由...所製成”之描述可解讀為”包含”或”由...組成”的意思。
本揭露是關於半導體裝置及其形成方法。更特別地，本揭露係關於半導體製造之中段製程(MEOL)。考量於積體電路之不同區域內的介層物之不均勻分佈情形所相關之介層物深度的負載效應，本揭露之目的之一在於提供用於改善中段製程之方法與結構。
第1A圖與第1B圖顯示了依據本揭露之多個方面之半導體裝置之形成方法10之一流程圖。方法10僅作為範例之用，且非用以限定超出申請專利範圍內所記載的本揭露之範疇。可於方法10之前、之後或之中提供額外操作，而於此描述 的部分操作可被替代、取消或移至方法的其他實施例中。方法10將於下文描述配合第2A-2L圖進行解說，其顯示了半導體裝置100於製造過程中不同階段內之一部的剖面圖。
半導體裝置100係提供為圖示目的之用，而並非用於限定本揭露之實施例中裝置之任何數量、區域之任何數量的、及輪廓之任一結構與區域。再者，如第2A-2L圖所示之半導體裝置100可一積體電路於其製造製程中途之一中間半導體裝置，或為其一部分，此積體電路可包括靜態隨機存取記憶體(SRAM)及/或邏輯電路、如電阻、電容與電感之被動元件、及如P型場效電晶體(PFETs)、N型場效電晶體(NFETs)、如鳍型場效電晶體之多重閘極場效電晶體、金氧半導體場效電晶體(MOSFETs)、互補型金氧半導體(CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶胞及上述組合之主動元件。
於操作12中，方法100(第1A圖)提供了如第2A圖所示之半導體裝置100之一半成品(precursor)。為了方便討論，裝置100之半成品亦稱為裝置100。請參照第2A圖，裝置100包括一基板102及形成於其內或其上之多個元件。基板102包括兩個基板區102A與102B。於本實施例中，基板區102A包括如淺溝槽絕緣物(STI)之絕緣物，而基板區102B包括用於形成電晶體之數個主動區。於本實施例中，此兩基板區102A與102B作為裝置100之不同目的。例如，基板區102A可用於形成如電壓供應及/或接地平面之電源軌(power rail)，而基板區102B可用於形成邏輯電路。如第1A圖所示，基板區102B包括了各個源極/ 汲極區104以及形成於此些源極/汲極區104之間的通道區106。
仍請參照第1A圖，裝置100更包括數個閘極堆疊物108A、108B、108C、108D、108E、108F、與108G，其中閘極堆疊物108A-108C係設置於基板區102A上，而閘極堆疊物108D、108E、108F、與108G係設置於鄰近於基板區102B內之通道區106。裝置100更包括設置於閘極堆疊物108A-G上之一介電層110、位於各閘極堆疊物108A-G的側壁上以及各介電層110的側壁上之一閘極間隔物112。於本實施例中，裝置100包括位於基板102及閘極間隔物112的側壁上之接觸蝕刻停止層114，且更包括位於接觸蝕刻停止層114上之一層間介電層116。裝置100更包括位於分別基板區102A與102B上之接觸物118A與118B。於基板區102A上，接觸物118A係設置於介於部分之閘極堆疊物之間(例如介於閘極堆疊物108A與108B之間)的接觸蝕刻停止層114上。於本實施例中，接觸物118A係用於形成電源軌道之用。因此，其亦稱為電源接觸物118A。於基板區102B上，接觸物118B係設置於源極/汲極區104之上且電性連結於個別之源極/汲極區104。因此，其亦稱為源極/汲極接觸物118B。裝置100更包括位於接觸物118A-B上之一介電層120。於下文中將詳細描述裝置100的各個元件(或構件)。
於本實施例中，基板102係為一矽基板。於其他實施例中，基板102可包括如鍺之其他元素態半導體、如碳化矽、砷化鎵、砷化銦與磷化銦之化合物半導體、或如矽鍺碳(silicon germanium carbide)、鎵砷磷(gallium arsenic phosphide)、及鎵銦磷(gallium indium phosphide)之合金半導體材料。於一些實 施例中，基板102可包括絕緣層上有矽(SOI)基板、經過應變及/或經施加應力以增進表現、包括磊晶區、包括隔離區、包括摻雜區、及/或包括其他適當元件或膜層。
基板區102A包括絕緣物(或絕緣結構)且可由氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低介電常數(low-k)介電材料及/或其他適當絕緣材料。絕緣物可為淺溝槽隔離(STI)元件。於一實施例中，絕緣物係藉由於基板102內蝕刻出數個溝槽、於溝槽內填入絕緣材料以及針對基板102包括此絕緣材料之施行化學機械研磨(CMP)製程而形成。基板區102A可包括如場氧化物(field oxide)與矽的局部氧化物(LOSOS)之其他隔離結構。基板區102A可包括多膜層隔離結構。
基板區102B可包括用以形成如電晶體之主動元件之N型摻雜區及/或P型摻雜區。源極/汲極區104可包括重度摻雜源極/汲極(HDD)、輕度摻雜源極/汲極(LDD)、隆起區(raised region)、應變區(strained region)、磊晶成長區、及/或其他適當元件。源極/汲極區104可藉由蝕刻與磊晶成長、環形佈植(halo implantation)、源極/汲極佈植、源極/汲極活化、及/或其他適當製程所形成。於一實施例中，源極/汲極區104更包括矽化處理(silicidation)或鍺矽化處理(germanosilicidation)。例如，矽化處理可藉由包括了沉積金屬層、回火金屬層使得金屬層與矽反應形成矽化物、及接著移除未反應之金屬層之一製程。於一實施例中，基板區102B包括用於形成如鰭型場效電晶體之多重閘極場效電晶體之鰭狀(fin-like)主動區。於實施例 中，源極/汲極區104與通道區106可更形成於鰭部(fin)之內或之上。通道區106通常夾置於一對源極/汲極區104之間。當使用半導體裝置100時，通道區106傳導了源極/汲極區104之間之電流。
閘極堆疊物108A-G可分別為一多膜層結構(multi-layer structure)。再者，閘極堆疊物108A-G之中可具有相同或不同結構及材料。以下描述可應用於閘極堆疊物108A-G中之任一。於一實施例中，閘極堆疊物108A-G包括了一中間層與位於中間層上之一多晶矽(或多晶)層。於一些實施例中，閘極堆疊物108A-G可更包括一閘極介電層與設置於中間層與多晶層之間之一金屬閘極層。於一些實施例中，閘極堆疊物108A-G包括一或多個金屬層以替代多晶層。於多個實施例中，中間層可包括如二如氧化矽或氮氧化矽之一介電材料，且可為化學氧化法、熱氧化法、原子層沉積、化學氣相沉積、及/或其他適當方法所形成。多晶層可採用如低壓化學氣相沉積法(LPCVD)及電漿加強型化學氣相沉積法(PECVD)之適當沉積方法形成。閘極介電層可包括高介電常數介電層，例如為氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適合之金屬氧化物或其組合，且可由原子層沉積及/或其他適當方法所形成。金屬閘極層可包括一P型功函數金屬層或一N型功函數金屬層。P型功函數金屬層包括擇自由氮化鈦、氮化鉭、釕、鉬、鎢、鉑或上述組合所組成族群中之一金屬，但並不以其為限。N型功函數金屬層包括擇自由鈦、鋁、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化矽 鉭(TaSiN)、或上述組合所組成族群中之一金屬，但並不以其為限。P型功函數金屬層與N型功函數金屬層可包括數個膜層且可由化學氣相沉積、物理氣相沉積及/或其他適當製程所形成。此些一或多個金屬膜層可包括鋁、鎢、鈷、銅及/或其他適當材料，且可由化學氣相沉積、物理氣相沉積、電鍍、及/或其他適當製程所形成。閘極堆疊物108A-G可於一閘極先行製程(gate-first process)或一閘極最後製程(gate-last process，即取代閘極製程)中形成。
介電層110係設置於閘極堆疊物108A-G上。於一實施例中，介電層110包括金屬氧化物、金屬氮化物、或其他適當介電材料。舉例來說，金屬氧化物可為氧化鈦、氧化鋁、或其他金屬氧化物。舉例來說，金屬氮化物可為氮化鈦、氮化鋁、氮氧化鋁、氮化鉭、或其他金屬氮化物。介電層110可藉由一或多個沉積與蝕刻製程而形成於閘極堆疊物108A-G上。
閘極間隔物112可為單一膜層或多重膜層。於一實施例中，閘極間隔物112包括低介電常數(例如介電常數小於7)介電材料。於一些實施例中，閘極間隔物112包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其他介電材料、或其組合。於一範例中，閘極介電層112係由坦覆地沉積一第一介電層(例如具有均勻厚度之二氧化矽層)以作為位於裝置100上之一襯層以及一第二介電層(例如氮化矽層)以作為位於第一介電層上之主要D形間隔物，並接著非等向性地蝕刻移除介電層的數個部分而形成閘極間隔物112。於本實施例中，閘極間隔物112係設置於閘極堆疊物108A-G的側壁上以及介電層110的側壁上。
接觸蝕刻停止層114可包括如氧化矽、氮化矽、氮氧化矽或其他材料之一介電材料。接觸蝕刻停止層114可藉由電漿加強型化學氣相沉積製程及/或其他適當沉積或氧化製程所形成。層間介電層116可包括如四乙氧基矽烷(Tetraethoxy silane，TEOS)氧化物、未摻雜之矽酸玻璃、或如硼磷矽玻璃(BPSG)、熔融石英玻璃、磷矽玻璃(PSG)、硼摻雜玻璃(BSG)及/或其他適當介電材料。層間介電層116可藉由電漿加強型化學氣相沉積(PECVD)製程、流動性化學氣相沉積(FCVD)製程、或其他適當沉積技術所沉積。於一實施例中，接觸蝕刻停止層114係沉積作為位於基板102上覆蓋形成於其上之多個結構之一坦覆膜層，而層間介電層116係沉積於接觸蝕刻停止層114上。接著，回蝕刻層間介電層116與接觸蝕刻停止層114的數個部分以形成用於沉積接觸物118A-B之數個溝槽。於基板區102A上，蝕刻了層間介電層116的數個部分(例如介於閘極堆疊物108A與108B之間)直到露出接觸蝕刻停止層114。其結果為，於基板102A上相鄰的閘極間隔物112之間留下了接觸蝕刻停止層114的數個部分。於基板區102B之上，蝕刻了層間介電層116與接觸蝕刻停止層114的數個部分(例如介於閘極堆疊物108E與108F之間)以露出下方的源極/汲極區104。
接觸物118A-B為包括各別的閘極堆疊物108A-G、閘極間隔物112、及接觸蝕刻停止層114之結構所分隔。於一實施例中，接觸物118A-B包括如鋁、鎢、銅、鈷、其組合、或其他適當導電材料之金屬。於一實施例中，接觸金屬係藉由一適當製程所沉積，例如化學氣相沉積、物理氣相沉積、電鍍及/ 或其他適當製程。於沉積接觸金屬之後，可回蝕刻以留下用於沉積介電層120之空間。
介電層120可包括一金屬氧化物(例如二氧化鈦或氧化鋁)、一金屬氮化物(例如氮化鈦、氮化鋁、氮氧化鋁與氮化鉭)或其他適當介電材料。於多個實施例中，介電層110與120可為相同或相異之材料。介電層120可採用物理氣相沉積、化學氣相沉積、或其他沉積方法所沉積。於一實施例中，於沉積介電層120後，施行化學機械研磨製程以平坦化裝置100的頂面。其結果為，各膜層110、112、114、116、及120的頂面為共面了。
於操作14中，方法10(第1A圖)部份凹蝕(recess)了介電層110。請參照第2B圖，係凹蝕了位於各閘極堆疊物108A-G上的介電層110。於一實施例中，操作14包括了經過調整之一蝕刻製程以蝕刻介電層110，而此蝕刻製程中其他膜層112、114、116與120仍大體不變。於數個實施例中，操作14可使用一乾蝕刻、一濕蝕刻、或其他適當蝕刻製程。舉例來說，乾蝕刻製程可施行採用一含氧氣體、一含氟氣體(例如CF4、SF6、CH2F2、CHF3、及或C2F6)一含氯氣體(例如Cl2、CHCl3、CCl4、及/或BC3)、一含溴氣體(例如HBr、及/或CHBr3)、一含碘氣體、其他適當氣體及/或電漿，及或其組合。舉例來說，濕蝕刻製程為可包括稀釋氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨水、含氫氟酸(HF)、硝酸(HNO3)及/或醋酸的溶液、及其他適合的濕蝕刻化學品的蝕刻。
於一實施例中，半導體裝置100之不同區域(或部分) 內具有不同之閘極間距(或閘極密度)。如第3圖內所示的數個範例係為裝置100之兩個區域302與304之上視圖。請參照第3圖，區域302包括了具有閘極間距P1之數個閘極堆疊物306，而區域304包括具有大於間距P1的之閘極間距P2之數個閘極堆疊物308。閘極間距P1與P2可為中間線至中間線之間距(未顯示)或為邊緣至邊緣的間距。如圖所示，區域302較區域304具有較小之閘極間距，因此具有較高閘極密度。於一些實施例中，基板區102A與102B可對應於具有相同或相異閘極間距的裝置100區域。舉例來說，基板區102A可對應於較高閘極間距區域，而基板區102B可對應於較低閘極間距區域，或反之亦然。當部分蝕刻介電層110(第2B圖)後，上述蝕刻通常為計時器所控制，於裝置100之不同區域內之不同閘極密度造成了不同之蝕刻負載(etch loading)。其結果為，於部分區域內會蝕刻較多(或較深)的介電層110，而於其他區域內會蝕刻較少(或較淺)的介電層110。於本實施例中，如下文中所述，可於經凹蝕之介電層110上形成另一介電層。因此，經凹蝕之介電層110的不同厚度可能造成後續製程的問題。於本實施例中，操作14可降低介電層110約10-90%之厚度，提供了較廣的製程裕度。
於操作16中，方法10(第1A圖)形成一介電層122於經凹蝕之介電層110上。請參照第2C圖，介電層122係沉積於位於各閘極堆疊物108A-G上之經凹蝕之介電層110上。於一實施例中，操作16包括了於裝置10上沉積一介電材料以及並填入溝槽內，以及接著藉由一化學機械研磨移除過量之介電材料。基於前述之經凹蝕之介電層110的不同厚度，於不同閘極堆疊物 上之介電層122可能具有不同之厚度。舉例來說，位於閘極堆疊物108A與108D上的介電層122可能具有不同厚度。介電層122可包括一金屬氧化物、一金屬氮化物、或其他適當介電材料。舉例來說，金屬氧化物可為二氧化鈦(TiO2)、氧化鋁(Al2O3)或其他金屬氧化物。舉例來說，金屬氮化物可能為氮化鈦、氮化鋁、氮氧化鋁、氮化鉭或其他適當金屬氮化物。於不同實施例中，介電層122包括不同於介電層110材料之一材料。介電層122可由原子層沉積、物理氣象沉積、化學氣象沉積、旋轉塗佈、或其他適當沉積方法所形成。
於操作18中，方法10形成了位於各膜層112、114、116、120與122上之另一接觸蝕刻停止層124。於操作20中，方法10(第1A圖)形成了另一層間介電層126(亦稱為圖案化層126)位於接觸蝕刻停止層124上。請參照第2D圖，接觸蝕刻停止層124可包括如氮化矽、二氧化矽及氮氧化矽之介電材料。層間介電層126可包括如四乙氧基矽烷(Tetraethoxy silane，TEOS)氧化物、硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、及硼摻雜玻璃(BSG)之氧化物。層間介電層126與觸蝕刻停止層124可分別包括用做層間介電層116與接觸蝕刻停止層114之相同材料，或包括不同材料。再者，於本實施例中，接觸蝕刻停止層124可包括用做介電層110及/或介電層120之相同材料。接觸蝕刻停止層124可由電漿加強型物理氣象沉積(PECVD)或其他適當沉積製程或氧化製程所形成。層間介電層126可藉由PECVD製程、FCVD製程或其他適當沉積製程所沉積。
於操作22中，方法10(第1A圖)蝕刻層間介電層126以於部分之閘極堆疊物108A-G上形成閘極介層物孔洞128。請參照第2E圖，閘極介層物孔洞128係形成於位於閘極堆疊物108B、108E、108F、及108G上之層間介電層126之內，但沒有位於於剖面圖示內之閘極堆疊物108A與108C之上。於一實施例中，操作22包括了微影製程與蝕刻製程。微影製程可包括形成光阻(或阻劑)於層間介電層126上、曝光阻劑成為用於定義閘極介層物孔洞128之多個幾何圖案之一圖案、施行曝光後烘烤製程、以及顯影阻劑以形成包括阻劑之罩幕元件。此罩幕元件或其衍生物係通常用於於層間介電層126之蝕刻形成凹口。接著移除罩幕元件(例如為圖案化阻劑)。蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程、及其他適當蝕刻製程。接觸蝕刻停止層124具有相對於層間介電層126之足夠蝕刻選擇率，且可於後續蝕刻製程中做為蝕刻停止層。
相似於前述之不同閘極間距的情形，裝置100之不同區域內的閘極介層物間距可為不同。於第4圖內繪示裝置100之四個區域402、404、406與408之上視圖做為部分範例。請參照第4圖，區域402具有一閘極介層物間距P3、區域404具有大於P3之閘極介層物間距P4、區域406具有大於P4之閘極介層物間距P5、而區域408具有大於P5之閘極介層物間距(未標號)。於部分實施例中，基板區102A與102B可分別對應於一縝密介層物區(具有較小閘極介層物間距)或一疏離介層物區(具有較大閘極介層物間距)。然而，由於層間介層物126係於操作內被完全蝕刻，且兩個膜層126與124具有足夠的蝕刻選擇率，於閘 極介層物間距間的差異並不會造成所形成之結構內的太大差異。
於操作24內，方法10(第1B圖)通過閘極介層物孔洞128蝕刻了接觸蝕刻停止層124與介電層122，進而露出了位於各閘極堆疊結構108B、108E、108F及108G(第2F圖)上之經凹蝕之介電層110之一部。此些蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程、及/或其他適當蝕刻技術。於本實施例中，操作24包括一選擇性蝕刻製程，即經過調整的蝕刻製程以移除介電材料122，並於此蝕刻製程中保持介電層112大體未蝕刻。其結果為，操作24成功地露出並停止於位於個閘極堆疊物上之經凹蝕的介電層110，儘管於各閘極堆疊物上的介電層122可具有不同厚度及/或於基板區102A與102B之上介層物間距為不同的。
於操作26中，方法10(第1B圖)蝕刻了位於部分源極/汲極接觸物118B上之層間介電層126，以於層間介電層126內形成源極/汲極介層物孔洞130(第2G圖)。於一實施例中，操作26包括微影製程與蝕刻製程。舉例來說，微影製程形成一罩幕元件(例如圖案化光阻)於裝置100上，以定義源極/汲極接觸物孔洞130，以及蝕刻製程使用罩幕元件作為蝕刻罩幕而蝕刻了層間介電層126。蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程、及/或其他蝕刻技術。接觸蝕刻停止層124相對於層間介電層126具有足夠的蝕刻選擇率，且於蝕刻製程內作為一蝕刻停止層。接著移除罩幕元件。
於操作28中，方法10(第1B圖)蝕刻了於基板區 102A上之層間介電層126。請參照第2H圖，於本實施例中，操作28包括了一微影製程與一蝕刻製程。微影製程於裝置100上形成了一罩幕元件(例如圖案化罩幕層)，以於第一基板區102A上定義出用於形成電源軌道的溝槽。蝕刻製程穿過罩幕元件而蝕刻了層間介電層126。蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程及其他適當蝕刻技術。蝕刻製程係經過調整以移除層間介電層126，且大體維持接觸蝕刻停止層124與經凹蝕之介電層110未改變。接著移除罩幕元件。
於操作30中，方法10(第1B圖)蝕刻了位於裝置100上之接觸蝕刻停止層124與介電層120。請參照第2I圖，於基板區102A上，蝕刻了接觸蝕刻介電層124與介電層120(請參照第2H圖)。經凹蝕之介電層110與介電層122保護了閘極堆疊物108A-C免於受到蝕刻製程的毀損。其結果為，露出了電源接觸物118A與層間介電層116。仍請參照第2I圖，於基板區120B之上，接觸蝕刻停止層124與介電層120蝕刻通過了源極/汲極介層物孔洞130，進而露出了其下方之源極/汲極接觸物118。層間介電層126與經凹蝕之介電層110保護了其他結構，包括了閘極堆疊物108D-G免於受到蝕刻製程的毀損。蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程及其他適當蝕刻技術。
於操作32中，方法10(第1B圖)蝕刻了於閘極介層物128內露出之經凹蝕介電層110之數個部分。蝕刻製程可包括一或多個乾蝕刻製程、濕蝕刻製程或其他適當蝕刻技術。於本實施例中，蝕刻製程係經過調整以移除經凹蝕之介電層110，且大體維持介電層122未改變。再者，於於本實施例的蝕刻製程 中，其他材料膜層，包括閘極間隔物112、接觸蝕刻停止層114與124、層間介電層116與126、及接觸物118A與118B大體保持沒有改變。請參照第2J圖，蝕刻製程的結果為露出閘極堆疊物108A、108E、108F、與108G的頂面，而閘極堆疊物108A與108C仍為位於經凹蝕之介電層110上之介電層122的堆疊物所覆蓋著。於本實施例中，介電層122做為經凹蝕之介電層110的保護層之用。沒有介電層122的話，於操作32內亦會蝕刻了位於閘極堆疊物108A與108C上之經凹蝕之介電層110。於部分情形中，由於裝置100內之不同區域內的不同介層物間距，便很難控制蝕刻的深度。因此，將不經意地露出閘極堆疊物108A與108C，而造成漏電流問題或裝置缺陷。於本實施例中，介電層110與122具有足夠的蝕刻選擇率使得可完全蝕刻位於閘極堆疊物108B、108E、108F、與108G上之經凹蝕之介電層110，而位於經凹蝕之介電層110上之閘極堆疊物108A與108C仍為介電層122所保護。
於操作34中，方法10(第1B圖)沉積一金屬層132於裝置100上，填入其上之各溝槽與各介層物孔洞之內。請參照第2K圖，金屬層132係電性連結於閘極堆疊物108A、108E、108F與108G、電源接觸物118A(介於閘極堆疊物108A與108B之間以及介於閘極堆疊物108C與108D之間)、及源極/汲極接觸物118B(介閘極堆疊物108E與108F之間以及介於閘極堆疊物108F與108G之間)。金屬層132係藉由至少經凹蝕之介電層110與介電層122而電性絕緣於閘極堆疊物108A、108C與108D。於本實施例中，金屬層132可包括鋁、鎢、鈷、銅及/或其他適當材料， 且可由化學氣相沉積、物理氣象沉積、電鍍及/或其他適當製程所形成。
於操作36中，方法10(請參照1B圖)凹蝕了金屬層132。請參照第2L圖，於本實施例中，操作36亦凹蝕了位於基板區102B上之層間介電層126。於一實施例中，操作36包括移除了金屬層132與層間介電層126之化學機械研磨製程，直到露出位於基板區102B上的接觸蝕刻停止層124。其結果為，於裝置100內形成不同的金屬元件。於基板區102A上，形成了包括金屬層132之一部與電源接觸物118A之一電源軌道134。電源軌金屬層134係電性連結於閘極堆疊物108B，但藉由至少介電層122與經凹蝕之介電層110而電性絕緣於閘極堆疊物108A與108C。於基板102B上，係形成了閘極介層物(或閘極插栓)136而電性連結於閘極堆疊物108E、108F、與108G，以及形成了源極/汲極介層物(或源極/汲極插栓)138而透過源極/汲極接觸物118B電性連結了源極/汲極區104。
於操作38內，方法10(第1B圖)繼續進行步驟以完成裝置100的製作。舉例來說，方法10可形成連結閘極介層物136與源極/汲極介層物138與裝置100之其他部分多層內連結構，以形成完整的積體電路。
雖然並非用以限定之用，本揭露一或多個實施例對於半導體裝置及其製造方法具有許多優點。舉例來說，當於中段製程中形成閘極與源極/汲極介層物時，本揭露之實施例為可靠地連結於部分但並非全部之閘極堆疊物與電源軌道，而不管於半導體裝置之不同區域內的不同介層物間距(或介層物 密度)為不同德。並非用以連結電源軌道之此些閘極則完全介由至少兩個介電層所保護。如此避免了電源貫穿問題以及閘極與接觸物的漏電問題。所提供了標的可輕易地整合於現今半導體製造流程。
於一方面，本揭露係關於一種半導體裝置之形成方法。此方法包括提供一半成品，包括：一基板，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區。此半成品更包括一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上；一第三閘極堆疊物，位於該通道區上；以及一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上。此方法更包括部分凹蝕該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；以及形成一接觸蝕刻停止層於該第二介電層上。於一實施例中，此方法更包括形成一層間介電層於該接觸蝕刻停止層上；於該層間介電層內蝕刻出分別位於該第二閘極堆疊物與該第三閘極堆疊物上之一第一孔洞與一第二孔洞；穿過該第一孔洞與該第二孔洞而蝕刻該接觸蝕刻停止層與該第二介電層，以露出位於該第二閘極堆疊物與該第三閘極堆疊物上之經凹蝕之該第一介電層；蝕刻該第一區內之該層間介電層，以露出該接觸蝕刻停止層；以及蝕刻該第一區內之該接觸蝕刻停止層，以露出該第二介電層。此方法更包括蝕刻經凹蝕之該第一介電層，以露出該第二閘極堆疊物與該第三閘極堆疊物，且該第一閘極堆疊物仍為經凹蝕之該第一介電層以及位於經凹蝕之該第一介電層上之該第二介電層所覆蓋。
於另一方面，本揭露係關於一種半導體裝置之形成方法。此方法包括提供一半成品，包括：一基板，具有一第一區；一第一閘極堆疊物與一第二閘極堆疊物，位於該第一區上；以及一第一介電層，位於該第一閘極堆疊物與該第二閘極堆疊物上。此方法更包括部份凹蝕該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；形成一圖案化層於該第二介電層上；於該第二閘極堆疊物上之該圖案層內蝕刻出一孔洞；穿過該孔洞蝕刻該第二介電層之一第一部，以露出經凹蝕之該第一介電層之一第一部；以及移除位於該第一區上之該圖案層。此方法更包括蝕刻經凹蝕該第一介電層之該第一部，以露出該第二閘極堆疊物，且該第一閘極堆疊物仍為經凹蝕之該第一介電層與該第二介電層之一第二部所覆蓋。
於又一方面，本揭露係關於一種半導體裝置。此半導體裝置包括一基底，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區。此半導體裝置更包括一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上；一第三閘極堆疊物，位於該通道區上。此半導體裝置更包括一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上；及一第二介電層，位於該第一介電層上。此半導體裝置更包括一金屬層，位於該第一閘極堆疊物與該第二閘極堆疊物上，其中該金屬層係電性連結於該第二閘極堆疊物且與該第一閘極堆疊物之間至少為該第一介電層與該第二介電層所分隔。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧方法
12、14、16、18、20、22、24、26、28、30、32、34、36、38‧‧‧操作

Claims (10)

  1. 一種半導體裝置之形成方法，包括：提供一半成品，包括：一基板，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區；一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上；一第三閘極堆疊物，位於該通道區上；一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上；部分凹蝕該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；以及形成一接觸蝕刻停止層於該第二介電層上。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，更包括：形成一層間介電層於該接觸蝕刻停止層上；於該層間介電層內蝕刻出分別位於該第二閘極堆疊物與該第三閘極堆疊物上之一第一孔洞與一第二孔洞；穿過該第一孔洞與該第二孔洞而蝕刻該接觸蝕刻停止層與該第二介電層，以露出位於該第二閘極堆疊物與該第三閘極堆疊物上之經凹蝕之該第一介電層；蝕刻該第一區內之該層間介電層，以露出該接觸蝕刻停止層；蝕刻該第一區內之該接觸蝕刻停止層，以露出該第二介電層；以及 蝕刻經凹蝕之該第一介電層，以露出該第二閘極堆疊物與該第三閘極堆疊物，且該第一閘極堆疊物仍為經凹蝕之該第一介電層以及位於經凹蝕之該第一介電層上之該第二介電層所覆蓋。
  3. 如申請專利範圍第2項所述之半導體裝置之形成方法，早於該第一區內之該層間介電層的該蝕刻之前：於位於該源極/汲極區上之該層間介電層之內蝕刻出複數個源極/汲極介層洞。
  4. 如申請專利範圍第3項所述之半導體裝置之形成方法，其中：該半成品更包括：複數個源極/汲極接觸物，位於該些源極/汲極區上；一第三介電層，位於該些源極/汲極接觸物上；以及於該第一區內之該接觸蝕刻停止層的該蝕刻包括了穿過該些源極/汲極介層孔而蝕刻該接觸蝕刻停止層及該第三介電層，以露出該些源極/汲極接觸物。
  5. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該第一介電層之部份移除減少了該第一介電層約10%至約90%之厚度。
  6. 一種半導體裝置之形成方法，包括：提供一半成品，包括：一基板，具有一第一區；一第一閘極堆疊物與一第二閘極堆疊物，位於該第一區上；一第一介電層，位於該第一閘極堆疊物與該第二閘極堆疊 物上；部份凹蝕該第一介電層；形成一第二介電層於經凹蝕之該第一介電層上；形成一圖案化層於該第二介電層上；於該第二閘極堆疊物上之該圖案層內蝕刻出一孔洞；穿過該孔洞蝕刻該第二介電層之一第一部，以露出經凹蝕之該第一介電層之一第一部；移除位於該第一區上之該圖案層；以及蝕刻經凹蝕該第一介電層之該第一部，以露出該第二閘極堆疊物，且該第一閘極堆疊物仍為經凹蝕之該第一介電層與該第二介電層之一第二部所覆蓋。
  7. 如申請專利範圍第6項所述之半導體裝置之形成方法，更包括：形成一金屬層於該第一閘極堆疊物與該第二閘極堆疊物之上，其中該金屬層係電性連結於該第二閘極堆疊物，且與該第一閘極堆疊物之間為經凹蝕之該第一介電層之該第二部與該第二介電層之該第二部所分隔。
  8. 如申請專利範圍第6項所述之半導體裝置之形成方法，其中該第一介電層之該部分凹蝕減少了該第一介電層約10%至約90%之厚度。
  9. 一種半導體裝置，包括：一基底，具有一第一區與一第二區，其中該第一區包括一絕緣物而該第二區包括一電晶體之源極、汲極與通道區；一第一閘極堆疊物與一第二閘極堆疊物，位於該絕緣物上； 一第三閘極堆疊物，位於該通道區上；一第一介電層，位於該第一閘極堆疊物、該第二閘極堆疊物與該第三閘極堆疊物上；一第二介電層，位於該第一介電層上；以及一金屬層，位於該第一閘極堆疊物與該第二閘極堆疊物上，其中該金屬層係電性連結於該第二閘極堆疊物且與該第一閘極堆疊物之間至少為該第一介電層與該第二介電層所分隔。
  10. 如申請專利範圍第9項所述之半導體裝置，其中於第二閘極堆疊物與該第三閘極堆疊物上之該第二介電層具有不同厚度。
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