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KR102810473B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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KR102810473B1
KR102810473B1 KR1020200026158A KR20200026158A KR102810473B1 KR 102810473 B1 KR102810473 B1 KR 102810473B1 KR 1020200026158 A KR1020200026158 A KR 1020200026158A KR 20200026158 A KR20200026158 A KR 20200026158A KR 102810473 B1 KR102810473 B1 KR 102810473B1
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송현승
이광영
이종현
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 제1 활성 패턴; 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극; 상기 제1 활성 패턴의 상부의 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 상기 제1 게이트 전극의 양 측에 각각 제공되고; 상기 제1 게이트 전극 상의 제1 게이트 캐핑 패턴; 상기 한 쌍의 소스/드레인 패턴들 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 한 쌍의 소스/드레인 패턴들과 각각 연결되는 제1 및 제2 활성 콘택들; 및 상기 제1 및 제2 활성 콘택들 상의 제1 배선층을 포함한다. 상기 제1 배선층은: 상기 제2 활성 콘택의 상면을 덮는 제1 절연 구조체; 및 상기 제1 활성 콘택의 상면을 덮으며 상기 제1 절연 구조체 상으로 연장되는 제1 배선을 포함하고, 상기 제1 배선은, 상기 제1 및 제2 활성 콘택들 사이의 상기 제1 게이트 캐핑 패턴의 상면을 더 덮는다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴; 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극; 상기 제1 활성 패턴의 상부의 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 상기 제1 게이트 전극의 양 측에 각각 제공되고; 상기 제1 게이트 전극 상의 제1 게이트 캐핑 패턴; 상기 한 쌍의 소스/드레인 패턴들 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 한 쌍의 소스/드레인 패턴들과 각각 연결되는 제1 및 제2 활성 콘택들; 및 상기 제1 및 제2 활성 콘택들 상의 제1 배선층을 포함할 수 있다. 상기 제1 배선층은: 상기 제2 활성 콘택의 상면을 덮는 제1 절연 구조체; 및 상기 제1 활성 콘택의 상면을 덮으며 상기 제1 절연 구조체 상으로 연장되는 제1 배선을 포함하고, 상기 제1 배선은, 상기 제1 및 제2 활성 콘택들 사이의 상기 제1 게이트 캐핑 패턴의 상면을 더 덮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴을 가로지르는 제1 게이트 전극; 상기 활성 패턴의 상부의 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 상기 제1 게이트 전극의 양 측에 각각 제공되고; 상기 제1 게이트 전극 상의 제1 게이트 캐핑 패턴; 상기 한 쌍의 소스/드레인 패턴들 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 한 쌍의 소스/드레인 패턴들과 각각 연결되는 제1 및 제2 활성 콘택들; 및 상기 제1 및 제2 활성 콘택들 상의 제1 배선층을 포함할 수 있다. 상기 제1 배선층은: 상기 제2 활성 콘택의 상면을 덮는 절연 구조체; 및 상기 제1 활성 콘택의 상면을 덮으며 상기 절연 구조체 상으로 연장되는 배선을 포함하고, 상기 제1 활성 콘택의 상부는 상기 제1 게이트 캐핑 패턴의 상면보다 위로 돌출되고, 상기 배선은, 상기 제1 활성 콘택의 상기 상부의 측벽을 더 덮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판을 패터닝하여 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 상기 활성 패턴의 상부에 한 쌍의 소스/드레인 패턴들을 형성하는 것, 상기 한 쌍의 소스/드레인 패턴들은 상기 게이트 전극의 양 측에 각각 형성되고; 상기 게이트 전극 상에 게이트 캐핑 패턴을 형성하는 것; 상기 한 쌍의 소스/드레인 패턴들 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막을 관통하여 상기 한 쌍의 소스/드레인 패턴들과 각각 연결되는 제1 및 제2 활성 콘택들을 형성하는 것; 상기 제2 활성 콘택의 상면을 덮는 절연 구조체를 형성하는 것; 및 상기 제1 활성 콘택, 상기 게이트 캐핑 패턴 및 상기 절연 구조체 상에 배선을 형성하는 것을 포함할 수 있다. 상기 배선은 상기 제1 활성 콘택의 상면 및 상기 게이트 캐핑 패턴의 상면과 접촉할 수 있다.
본 발명에 따른 반도체 소자는, 제1 배선층의 배선과 그 아래의 콘택이 서로 직접 연결되어 이들 사이의 연결 저항이 감소될 수 있다. 나아가, 배선과 콘택 사이에 비아가 생략됨으로써 오정렬에 의한 접촉 불량과 같은 공정 결함을 방지할 수 있다. 배선과 콘택간의 연결 또는 차단은 절연 구조체를 배치함으로써 용이하게 제어할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰성이 모두 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D' 및 E-E'선에 따른 단면도들이다.
도 4는 도 3b의 M영역을 확대한 단면도이다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다.
도 8c, 도 10c 및 도 12c는 각각 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다.
도 8d, 도 10d 및 도 12d는 각각 도 7, 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 13a, 도 13b 및 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 2의 B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D' 및 E-E'선에 따른 단면도들이다. 도 4는 도 3b의 M영역을 확대한 단면도이다. 구체적으로, 도 2는 도 1의 회로도에 따른 에스램 셀을 나타낸 평면도이다.
도 2를 참조하면, 적어도 하나의 메모리 셀 영역(MEC), 예를 들어, 에스램 셀을 갖는 기판(100)이 제공될 수 있다. 기판(100)은 주변 영역(PER)을 더 가질 수 있다. 주변 영역(PER)은, 프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 영역일 수 있다. 주변 영역(PER)의 트랜지스터는, 메모리 셀 영역(MEC)의 트랜지스터에 비해 고전력으로 작동될 수 있다. 이하, 도 1, 도 2, 도 3a 내지 도 3d, 및 도 4를 참조하여 메모리 셀 영역(MEC)에 대해 먼저 상세히 설명한다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 활성 핀일 수 있다.
제1 활성 패턴들(AP1) 각각의 상부에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제1 채널 패턴들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있고, 제2 채널 패턴들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 실시예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널들(CH1, CH2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 실시예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 함유할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 예를 들어, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제2 소스/드레인 패턴들(SD2)은 실리콘(Si)을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 내지 제4 게이트 전극들(GE1-GE4)이 제공될 수 있다. 제1 내지 제4 게이트 전극들(GE1-GE4)은 제1 및 제2 채널들(CH1, CH2)과 수직적으로 중첩될 수 있다. 일 예로, 제1 내지 제4 게이트 전극들(GE1-GE4)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
도 3c를 참조하면, 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제2 게이트 전극(GE2)과 제4 게이트 전극(GE4) 사이에 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다.
제1 게이트 전극(GE1)과 제3 게이트 전극(GE3)은 제1 방향(D1)으로 나란히 정렬될 수 있다. 제1 게이트 전극(GE1)과 제3 게이트 전극(GE3) 사이에도 절연 패턴(SP)이 개재되어, 이들을 서로 분리시킬 수 있다.
도 3c를 다시 참조하면, 제2 게이트 전극(GE2)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 제4 게이트 전극(GE4)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 내지 제4 게이트 전극들(GE1-GE4)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 게이트 유전 패턴들(GI)은 제1 내지 제4 게이트 전극들(GE1-GE4)의 바닥면들을 따라 각각 연장될 수 있다.
도 3c를 참조하면, 게이트 유전 패턴(GI)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2)을 덮을 수 있다.
게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 전극들(GE1-GE4) 상에 게이트 캐핑 패턴들(GP)이 각각 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 제1 내지 제4 게이트 전극들(GE1-GE4)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴들(GP)은 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8)이 제공될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)은 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 제1 내지 제8 활성 콘택들(AC1-AC8)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8) 각각은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC1-AC8)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC1-AC8)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다.
제1 내지 제8 활성 콘택들(AC1-AC8)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 실리사이드 패턴들(SC)이 개재될 수 있다. 활성 콘택(AC1-AC8)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제3 게이트 전극(GE3) 상에 제1 게이트 콘택(GC1)이 제공될 수 있고, 제2 게이트 전극(GE2) 상에 제2 게이트 콘택(GC2)이 제공될 수 있다. 제1 게이트 콘택(GC1)은 1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 제3 게이트 전극(GE3)에 접속될 수 있다. 제2 게이트 콘택(GC2)은 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 제2 게이트 전극(GE2)에 접속될 수 있다.
제1 및 제2 게이트 콘택들(GC1, GC2)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2) 각각의 바닥면은 제1 내지 제8 활성 콘택들(AC1-AC8)의 바닥면들보다 더 높이 위치할 수 있다.
도 3a를 참조하면, 제1 게이트 콘택(GC1)은 제2 활성 콘택(AC2)과 일체로 연결되어 하나의 콘택 구조체(UC)를 구성할 수 있다. 콘택 구조체(UC)를 통해, 제3 게이트 전극(GE3)이 그에 인접하는 제1 소스/드레인 패턴(SD1)에 직접 연결될 수 있다. 제2 게이트 콘택(GC2) 역시 제5 활성 콘택(AC5)과 일체로 연결되어 하나의 콘택 구조체를 구성할 수 있다.
활성 콘택(AC1-AC8) 및 게이트 콘택(GC1, GC2) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 배선층(M1)이 제공될 수 있다. 제1 배선층(M1)은 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)을 포함할 수 있다. 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 전원 라인(VDD)의 선폭은, 제1 및 제2 비트 라인들(BL1, BL2) 각각의 선폭보다 클 수 있다.
제1 배선층(M1)의 제1 및 제2 비트 라인들(BL1, BL2) 및 전원 라인(VDD)은 제1 내지 제8 활성 콘택들(AC1-AC8) 및 제1 및 제2 게이트 콘택들(GC1, GC2) 상에 직접 제공될 수 있다. 제1 배선층(M1)의 배선(BL1, BL2, VDD)의 바닥면은, 제2 층간 절연막(120)의 바닥면과 동일한 레벨에 위치할 수 있다. 콘택(AC1-AC8, GC1, GC2)의 상면은, 제1 층간 절연막(110)의 상면과 동일한 레벨에 위치할 수 있다. 따라서, 제1 배선층(M1)의 배선(BL1, BL2, VDD)은 그 아래에 위치하는 콘택(AC1-AC8, GC1, GC2)과 직접 접촉할 수 있다.
제1 배선층(M1)은 그의 하부에 절연 구조체들(IP1, IP2)을 포함할 수 있다. 예를 들어, 도 2에 나타난 하나의 에스램 셀 상에 제1 절연 구조체(IP1) 및 한 쌍의 제2 절연 구조체들(IP2)이 제공될 수 있다. 제1 절연 구조체(IP1)는 전원 라인(VDD) 아래에 제공될 수 있다. 한 쌍의 제2 절연 구조체들(IP2) 중 하나는 제1 비트 라인(BL1) 아래에 제공될 수 있고, 한 쌍의 제2 절연 구조체들(IP2) 중 다른 하나는 제2 비트 라인(BL2) 아래에 제공될 수 있다.
제1 배선층(M1)은 노드 오픈 영역(N0) 및 노드 클로즈 영역(NC)을 가질 수 있다. 노드 오픈 영역(N0)은 제1 배선층(M1)의 배선(BL1, BL2, VDD)이 그 아래에 위치하는 콘택(AC1-AC8, GC1, GC2)과 직접 연결될 수 있는 영역이다. 노드 클로즈 영역(NC)은 제1 배선층(M1)의 배선(BL1, BL2, VDD)이 그 아래에 위치하는 콘택(AC1-AC8, GC1, GC2)과 연결될 수 없는 영역이다. 노드 클로즈 영역(NC)은 배선(BL1, BL2, VDD)이 그 아래에 위치하는 콘택(AC1-AC8, GC1, GC2)과 차단(disconnect)되는 영역이다.
구체적으로, 각각의 제1 및 제2 절연 구조체들(IP1, IP2)은 노드 클로즈 영역(NC)에 배치될 수 있다. 각각의 제1 및 제2 절연 구조체들(IP1, IP2)은 노드 오픈 영역(N0)과는 중첩되지 않을 수 있다. 다시 말하면, 각각의 제1 및 제2 절연 구조체들(IP1, IP2)은 노드 오픈 영역(N0)으로부터 이격(또는 오프셋)될 수 있다.
예를 들어, 도 2 및 도 3a를 참조하면, 제1 배선층(M1)의 노드 클로즈 영역(NC)에 제1 절연 구조체(IP1)가 배치될 수 있다. 제1 절연 구조체(IP1)는, 제1 게이트 콘택(GC1)과 제2 활성 콘택(AC2)으로 이루어진 콘택 구조체(UC)의 상면을 직접 덮을 수 있다. 제1 절연 구조체(IP1)에 의해, 전원 라인(VDD)이 콘택 구조체(UC)의 상면과 접촉하지 못할 수 있다. 다시 말하면, 제1 절연 구조체(IP1)에 의해, 전원 라인(VDD)이 콘택 구조체(UC)와 연결되지 못할 수 있다.
제1 배선층(M1)의 노드 오픈 영역(NO)에는 제1 절연 구조체(IP1)가 배치되지 않을 수 있다. 따라서, 노드 오픈 영역(NO)의 제4 활성 콘택(AC4)은 그 위를 지나가는 전원 라인(VDD)과 직접 연결될 수 있다. 노드 오픈 영역(NO)의 전원 라인(VDD)은, 아무런 제약 없이, 그 아래의 제4 활성 콘택(AC4)과 연결될 수 있다.
다른 예로, 도 2 및 도 3b를 참조하면, 제1 배선층(M1)의 노드 클로즈 영역(NC)에 제2 절연 구조체(IP2)가 배치될 수 있다. 제2 절연 구조체(IP2)는, 제5 활성 콘택(AC5)의 상면 및 제8 활성 콘택(AC8)의 상면을 직접 덮을 수 있다. 제2 절연 구조체(IP2)에 의해, 제2 비트 라인(BL2)이 제5 및 제8 활성 콘택들(AC5, AC8)의 상면들과 접촉하지 못할 수 있다. 다시 말하면, 제2 절연 구조체(IP2)에 의해, 제2 비트 라인(BL2)이 제5 및 제8 활성 콘택들(AC5, AC8)과 연결되지 못할 수 있다.
제1 배선층(M1)의 노드 오픈 영역(NO)에는 제2 절연 구조체(IP2)가 배치되지 않을 수 있다. 따라서, 노드 오픈 영역(NO)의 제7 활성 콘택(AC7)은 그 위를 지나가는 제2 비트 라인(BL2)과 직접 연결될 수 있다. 노드 오픈 영역(NO)의 제2 비트 라인(BL2)은, 아무런 제약 없이, 그 아래의 제7 활성 콘택(AC7)과 연결될 수 있다.
노드 오픈 영역(NO)에서, 제2 비트 라인(BL2)은 제7 활성 콘택(AC7)의 상면뿐만 아니라 게이트 스페이서(GS)의 상면 및 게이트 캐핑 패턴(GP)의 상면과 직접 접촉할 수 있다.
또 다른 예로, 도 2 및 도 3c를 참조하면, 제1 배선층(M1)의 노드 클로즈 영역(NC)에 제1 절연 구조체(IP1) 및 제2 절연 구조체(IP2)가 배치될 수 있다. 제1 절연 구조체(IP1)는 전원 라인(VDD)의 아래에 제공될 수 있고, 제2 절연 구조체(IP2)는 제1 비트 라인(BL1)의 아래에 제공될 수 있다. 제1 절연 구조체(IP1)에 의해, 전원 라인(VDD) 아래의 제2 게이트 콘택(GC2)이 전원 라인(VDD)과 연결되지 못할 수 있다.
제2 층간 절연막(120)은 제1 높이(H1)를 가질 수 있다. 제1 높이(H1)는, 제2 층간 절연막(120)의 바닥면으로부터 그의 상면까지의 거리일 수 있다. 노드 오픈 영역(NO)에서, 제2 비트 라인(BL2)은 제2 층간 절연막(120)의 높이와 동일한 제1 높이(H1)를 가질 수 있다. 노드 클로즈 영역(NC)에서, 제1 비트 라인(BL1) 및 전원 라인(VDD) 각각은 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 작을 수 있다. 절연 구조체(IP1, IP2)에 의해, 노드 클로즈 영역(NC)에서는 배선의 높이가 감소할 수 있다.
제1 높이(H1)에 대한 제2 높이(H2)의 비(H2/H1)는 0.7 내지 0.9일 수 있다. 바람직하기로, 제1 높이(H1)에 대한 제2 높이(H2)의 비(H2/H1)는 0.75 내지 0.89일 수 있다. 예를 들어, 제1 높이(H1)는 약 30nm일 수 있고, 제2 높이(H2)는 약 25nm일 수 있다.
본 발명의 비교예로, 제1 배선층(M1)이 배선 아래에 비아를 추가로 포함할 경우, 제1 높이(H1)가 증가할 수 있다. 이로써, 제1 높이(H1)에 대한 제2 높이(H2)의 비(H2/H1)는 0.7보다 작아질 수 있다. 반면 본 발명의 제1 배선층(M1)에는 비아가 생략되므로, 제1 높이(H1)에 대한 제2 높이(H2)의 비(H2/H1)가 상대적으로 커질 수 있다.
노드 클로즈 영역(NC)에서 배선의 높이가 감소함으로써, 인접하는 배선들 사이의 기생 캐패시턴스가 감소할 수 있다. 예를 들어, 제1 비트 라인(BL1)과 전원 라인(VDD) 사이의 캐패시턴스는, 이들 각각의 높이가 감소함으로써 감소할 수 있다. 결과적으로, 절연 구조체(IP1, IP2)를 통해 제1 배선층(M1)의 전기적 특성을 향상시킬 수 있다.
또 다른 예로, 도 2 및 도 3d를 참조하면, 제1 배선층(M1)의 노드 클로즈 영역(NC)에 제2 절연 구조체(IP2)가 배치되어, 제2 비트 라인(BL2) 아래에 제공될 수 있다. 노드 오픈 영역(NO)에는 절연 구조체가 배치되지 않으므로, 제1 비트 라인(BL1)의 바닥면과 전원 라인(VDD)의 바닥면은 제2 층간 절연막(120)의 바닥면과 동일한 레벨에 위치할 수 있다. 제2 절연 구조체(IP2)에 의해, 제2 비트 라인(BL2) 아래의 제8 활성 콘택(AC8)이 제2 비트 라인(BL2)과 연결되지 못할 수 있다.
노드 오픈 영역(NO)에서, 제1 비트 라인(BL1) 아래의 제3 활성 콘택(AC3)이 제1 비트 라인(BL1)과 직접 연결될 수 있고, 전원 라인(VDD) 아래의 제6 활성 콘택(AC6)이 전원 라인(VDD)과 직접 연결될 수 있다. 전원 라인(VDD)의 바닥면의 일부는 제6 활성 콘택(AC6)의 상면과 접촉할 수 있고, 전원 라인(VDD)의 바닥면의 다른 일부는 제1 층간 절연막(110)의 상면과 접촉할 수 있다.
도시되진 않았지만, 제1 배선층(M1) 상에 제2 배선층을 포함하는 적어도 하나의 배선층이 더 제공될 수 있다. 예를 들어, 상기 제2 배선층은 접지 라인(VSS) 및 워드 라인을 포함할 수 있다.
앞서 설명한 제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 내지 제4 게이트 전극들(GE1-GE4)은 메모리 트랜지스터들을 구성할 수 있다. 도 2 및 도 3a 내지 도 3d의 메모리 트랜지스터들은, 앞서 도 1을 참조하여 설명한 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 배선층(M1)의 배선(BL1, BL2, VDD)이 그 아래의 콘택(AC1-AC8, GC1, GC2)과 직접 연결되어, 이들 사이의 연결 저항이 감소될 수 있다. 다시 말하면, 제1 배선층(M1)의 배선(BL1, BL2, VDD)은 비아 없이 콘택(AC1-AC8, GC1, GC2)과 직접 연결될 수 있다. 제1 배선층(M1)의 하부에 절연 구조체(IP1, IP2)를 배치하여 노드 클로즈 영역(NC)을 정의할 수 있다. 이로써, 배선(BL1, BL2, VDD)과 그에 연결되어야 할 콘택(AC1-AC8, GC1, GC2) 사이의 연결을 간단하게 제어할 수 있다. 또한, 인접하는 배선들 사이의 기생 캐패시턴스를 줄일 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 개선될 수 있다.
본 발명의 일 실시예로, 도 4를 참조하면, 제1 배선층(M1)의 배선(BL1, BL2, VDD)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 도전 패턴(FM)은 구리와 같은 금속을 포함할 수 있고, 배리어 패턴(BM)은 배리어 패턴(BM)은 탄탈륨 질화막(TaN)과 같은 금속 질화막을 포함할 수 있다.
제2 절연 구조체(IP2)는 적층된 복수개의 절연막들을 포함할 수 있다. 예를 들어, 제2 절연 구조체(IP2)는 제1 절연막(IL1), 제2 절연막(IL2) 및 제3 절연막(IL3)을 포함할 수 있다. 제1 및 제3 절연막들(IL1, IL3)은 실리콘 산화막을 포함할 수 있고, 제2 절연막(IL2)은 실리콘 질화막을 포함할 수 있다. 다른 실시예로, 제2 절연 구조체(IP2)는 하나의 절연막만을 포함할 수도 있다.
제2 비트 라인(BL2)이 제2 방향(D2)으로 연장되면서 제2 절연 구조체(IP2), 게이트 캐핑 패턴(GP), 게이트 스페이서(GS) 및 제7 활성 콘택(AC7)과 접촉할 수 있다. 제2 비트 라인(BL2)의 배리어 패턴(BM)이 제7 활성 콘택(AC7)의 상면(ACt), 게이트 스페이서(GS)의 상면(GSt), 게이트 캐핑 패턴(GP)의 상면(GPt), 제2 절연 구조체(IP2)의 측벽(IPs), 및 제2 절연 구조체(IP2)의 상면(IPt)을 직접 덮을 수 있다.
특히 노드 오픈 영역(NO)에서, 제2 비트 라인(BL2)의 배리어 패턴(BM)은 제7 활성 콘택(AC7)의 상면(ACt)뿐만 아니라, 게이트 스페이서(GS)의 상면(GSt) 및 게이트 캐핑 패턴(GP)의 상면(GPt)과도 직접 접촉할 수 있다.
이하, 도 2 및 도 3e를 참조하여 주변 영역(PER)에 대해 상세히 설명한다. 기판(100) 상에 적어도 하나의 주변 활성 패턴(PAP)이 제공될 수 있다. 주변 활성 패턴(PAP)은 메모리 셀 영역(MEC)의 제1 및 제2 활성 패턴들(AP1, AP2)에 비해 더 큰 폭을 가질 수도 있다.
주변 활성 패턴(PAP)의 상부에 한 쌍의 주변 소스/드레인 패턴들(PSD) 및 이들 사이의 주변 채널 패턴(PCH)이 제공될 수 있다. 주변 소스/드레인 패턴들(PSD)은, 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 주변 채널 패턴(PCH)의 제2 방향(D2)으로의 길이는, 도 3a 및 도 3b에 나타난 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 제2 방향(D2)으로의 길이보다 길 수 있다. 다시 말하면, 주변 영역(PER)의 트랜지스터는 롱-채널 트랜지스터일 수 있다.
주변 활성 패턴(PAP)을 가로지르며 제1 방향(D1)으로 연장되는 주변 게이트 전극(PGE)이 제공될 수 있다. 주변 게이트 전극(PGE)의 제2 방향(D2)으로의 폭은, 도 3a 및 도 3b에 나타난 제1 내지 제4 게이트 전극들(GE1-GE4) 각각의 제2 방향(D2)으로의 폭보다 클 수 있다.
주변 게이트 전극(PGE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 주변 게이트 전극(PGE)의 상부를 완전히 덮지 못할 수 있다. 예를 들어, 주변 게이트 전극(PGE)의 최상단(topmost end, PGEt)은 게이트 캐핑 패턴(GP)에 의해 덮이지 못하고 노출될 수 있다. 주변 게이트 전극(PGE)의 최상단(PGEt)은 게이트 캐핑 패턴(GP)의 상면과 공면을 이룰 수 있다. 주변 게이트 전극(PGE)의 최상단(PGEt)은 게이트 캐핑 패턴(GP)과 게이트 스페이서(GS) 사이에 개재될 수 있다.
주변 게이트 전극(PGE)은 상대적으로 큰 폭을 가지므로, 게이트 캐핑 패턴(GP)을 형성하는 공정에서 주변 게이트 전극(PGE)의 최상단(PGEt)이 노출될 수 있다. 노출된 최상단(PGEt)이 제1 배선층(M1)과 접촉할 경우, 쇼트와 같은 공정 결함이 발생할 수 있다.
적어도 하나의 주변 소스/드레인 패턴들(PSD)과 연결되는 주변 활성 콘택(PAC)이 제공될 수 있다. 주변 활성 콘택(PAC)의 상면은 게이트 캐핑 패턴(GP)의 상면과 공면을 이룰 수 있다.
제1 배선층(M1)의 전원 라인(VDD)이 제2 방향(D2)으로 연장되면서 주변 활성 콘택(PAC)의 상면을 덮을 수 있다. 주변 활성 콘택(PAC)은 추가적인 비아 없이 전원 라인(VDD)과 직접 연결될 수 있다.
주변 게이트 전극(PGE) 상에 제3 절연 구조체(IP3)가 제공될 수 있다. 제3 절연 구조체(IP3)는 게이트 캐핑 패턴(GP)의 상면을 덮을 수 있다. 제3 절연 구조체(IP3)는 주변 활성 콘택(PAC)을 덮지 않을 수 있다. 제3 절연 구조체(IP3)에 의해, 주변 게이트 전극(PGE)의 최상단(PGEt)이 전원 라인(VDD)과 연결되지 않을 수 있다. 다시 말하면, 제3 절연 구조체(IP3)는 주변 게이트 전극(PGE) 상에 제공되어, 주변 게이트 전극(PGE)의 노출된 최상단(PGEt)이 전원 라인(VDD)과 접촉하는 공정 결함을 막을 수 있다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다. 도 8c, 도 10c 및 도 12c는 각각 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다. 도 8d, 도 10d 및 도 12d는 각각 도 7, 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 메모리 셀 영역(MEC)을 갖는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)을 정의하는 트렌치들(TR)이 형성될 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치들(TR)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 메모리 셀 영역(MEC) 상에 형성될 수 있다.
기판(100) 상에 트렌치들(TR)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스 영역들(RS1)이 형성될 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 8d 참고).
제1 활성 패턴(AP1)의 제1 리세스 영역(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스 영역들(RS2)이 형성될 수 있다. (도 8d 참고).
제2 활성 패턴(AP2)의 제2 리세스 영역(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 제1 내지 제4 게이트 전극들(GE1-GE4)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 희생 패턴(PP)이 제거된 상기 빈 공간 내에 게이트 유전 패턴(GI), 게이트 전극(GE1-GE4) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다.
게이트 전극(GE1-GE4) 및 게이트 캐핑 패턴(GP)을 형성하는 것은, 상기 빈 공간 내에 게이트 금속막을 형성하는 것, 상기 게이트 금속막을 리세스 하는 것, 리세스된 상기 게이트 금속막 상에 게이트 캐핑막을 형성하는 것, 및 상기 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다.
게이트 전극(GE1-GE4)의 일부를 제거하고 절연 물질을 채워 절연 패턴(SP)이 형성될 수 있다. 절연 패턴(SP)에 의해, 게이트 전극(GE1-GE4)이 제1 내지 제4 게이트 전극들(GE1-GE4)로 나뉘어질 수 있다.
제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 제1 내지 제8 활성 콘택들(AC1-AC8)이 형성될 수 있다. 제1 층간 절연막(110) 및 게이트 캐핑 패턴(GP)을 관통하여 제2 및 제3 게이트 전극들(GE2, GE3)과 각각 전기적으로 연결되는 제1 및 제2 게이트 콘택들(GC1, GC2)이 형성될 수 있다.
활성 콘택들(AC1-AC8)과 게이트 콘택들(GC1, GC2)은 MOL(Middle of line) 공정을 통해 동시에 형성될 수 있다. 구체적으로, 제1 포토리소그래피 공정을 통해 제1 층간 절연막(110)내에 제1 콘택 홀들이 형성될 수 있다. 제1 콘택 홀들은 활성 콘택들(AC1-AC8)을 정의할 수 있다. 제1 콘택 홀들은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출할 수 있다. 제1 콘택 홀들은 게이트 스페이서들(GS)과 게이트 캐핑 패턴들(GP)을 마스크로 하여 자기 정렬적으로 형성될 수 있다.
제2 포토리소그래피 공정을 통해 제2 콘택 홀들이 형성될 수 있다. 제2 콘택 홀들은 게이트 콘택들(GC1, GC2)을 정의할 수 있다. 제2 콘택 홀들은 제2 및 제3 게이트 전극들(GE2, GE3)의 상면들을 노출할 수 있다.
예를 들어, 제2 활성 콘택(AC2)을 정의하는 제1 콘택 홀의 일부와 제1 게이트 콘택(GC1)을 정의하는 제2 콘택 홀의 일부는 서로 중첩될 수 있다. 다시 말하면, 서로 중첩되는 제1 콘택 홀과 제2 콘택 홀은 하나의 콘택 홀을 형성할 수 있다.
제1 및 제2 콘택 홀들에 배리어 막 및 도전 막을 순차적으로 채워 활성 콘택들(AC1-AC8) 및 게이트 콘택들(GC1, GC2)이 형성될 수 있다. 예를 들어, 제2 활성 콘택(AC2)과 제1 게이트 콘택(GC1)은 하나의 콘택 구조체(UC)로 형성될 수 있다. 제1 콘택 홀들을 통해 노출된 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 상에는 실리사이드 패턴들(SC)이 형성될 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 노드 클로즈 영역(NC) 상에 제1 및 제2 절연 구조체들(IP1, IP2)이 형성될 수 있다. 구체적으로, 제1 층간 절연막(110) 상에 절연막이 형성될 수 있다. 절연막 상에 노드 클로즈 영역(NC)을 정의하는 포토레지스트 패턴(PR)이 형성될 수 있다. 포토레지스트 패턴(PR)을 식각 마스크로 절연막을 패터닝하여, 제1 및 제2 절연 구조체들(IP1, IP2)이 형성될 수 있다.
제1 및 제2 절연 구조체들(IP1, IP2)이 형성되지 않은 영역은 노드 오픈 영역(N0)으로 정의될 수 있다. 노드 오픈 영역(N0)의 제1 층간 절연막(110)의 상면 및 노드 오픈 영역(N0)의 게이트 캐핑 패턴(GP)의 상면은 제1 및 제2 절연 구조체들(IP1, IP2)에 의해 덮이지 않고 노출될 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 제1 및 제2 절연 구조체들(IP1, IP2)을 덮을 수 있다.
BEOL(Back end of line) 공정을 통하여, 제2 층간 절연막(120) 내에 제1 배선층(M1)이 형성될 수 있다. 제1 배선층(M1)을 형성하는 것은, 제2 방향(D2)으로 서로 평행하게 연장되는 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)을 형성하는 것을 포함할 수 있다.
제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD) 각각은 싱글 다마신 공정으로 형성될 수 있다. 구체적으로, 제2 층간 절연막(120)을 패터닝하여 제2 방향(D2)으로 서로 평행하게 연장되는 배선 홀들이 형성될 수 있다. 노드 오픈 영역(NO) 상의 배선 홀은, 콘택(AC1-AC8, GC1, GC2)의 상면을 노출할 수 있다. 노드 클로즈 영역(NC) 상의 배선 홀은, 제1 및 제2 절연 구조체들(IP1, IP2)을 노출할 수 있다. 배선 홀 내에 배리어 막 및 도전 막을 순차적으로 채워 제1 배선층(M1)의 배선(BL1, BL2, VDD)이 형성될 수 있다. 배선 홀에 채워지는 배리어 막은, 노드 오픈 영역(NO)에서 노출되는 콘택(AC1-AC8, GC1, GC2)의 상면을 직접 덮을 수 있다.
통상적인 BEOL 공정에 있어서, 제1 배선층(M1)은 비아와 배선을 동시에 형성하는 듀얼 다마신 공정을 통해 형성될 수 있다. 본 발명에 따르면, 제1 배선층(M1)은 비아를 제외한 배선만을 포함하므로, 한번의 싱글 다마신 공정만으로 제1 배선층(M1)을 형성할 수 있다. 따라서 공정이 단순해지며 공정 결함의 발생을 줄일 수 있다.
도 13a, 도 13b 및 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 2의 B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 13a, 도 13b 및 도 13c를 참조하면, 노드 오픈 영역(N0)의 제1 층간 절연막(110)의 상면의 레벨이 노드 클로즈 영역(NC)의 제1 층간 절연막(110)의 상면의 레벨보다 낮아질 수 있다. 노드 오픈 영역(N0)의 게이트 캐핑 패턴(GP)의 상면의 레벨이 노드 클로즈 영역(NC)의 게이트 캐핑 패턴(GP)의 상면의 레벨보다 낮아질 수 있다. 다시 말하면, 절연 구조체(IP1, IP2)에 의해 덮인 제1 층간 절연막(110)의 일부는 절연 구조체(IP1, IP2)에 의해 덮이지 않은 다른 부분에 비해 상면이 더 높을 수 있다. 절연 구조체(IP1, IP2)에 의해 덮인 게이트 캐핑 패턴(GP)의 일부는 절연 구조체(IP1, IP2)에 의해 덮이지 않은 다른 부분에 비해 상면이 더 높을 수 있다.
노드 오픈 영역(N0)에 있어서, 콘택(AC1-AC8, GC1, GC2)의 상면은 게이트 캐핑 패턴(GP)의 상면 및 제1 층간 절연막(110)의 상면보다 더 높을 수 있다. 예를 들어, 도 13a를 참조하면, 제7 활성 콘택(AC7)의 상면은 제4 게이트 전극(GE4) 상의 게이트 캐핑 패턴(GP)의 상면(GPt1)보다 높을 수 있다. 제7 활성 콘택(AC7)의 상부가 게이트 캐핑 패턴(GP) 및 제1 층간 절연막(110)에 비해 위로 돌출될 수 있다. 제7 활성 콘택(AC7)의 상면뿐만 아니라 제7 활성 콘택(AC7)의 상부의 측벽(USW)이 노출될 수 있다. 제2 비트 라인(BL2)은 제7 활성 콘택(AC7)의 상면 및 상부의 측벽(USW)을 덮을 수 있다.
도 13a 및 도 13b를 참조하면, 절연 구조체(IP1, IP2)에 의해 덮이지 않은 게이트 캐핑 패턴(GP)의 상면(GPt1)은, 절연 구조체(IP1, IP2)에 의해 덮인 게이트 캐핑 패턴(GP)의 상면(GPt2)보다 낮을 수 있다.
도 13c를 참조하면, 제6 활성 콘택(AC6)의 상부가 제1 층간 절연막(110)에 비해 위로 돌출될 수 있다. 전원 라인(VDD)은 제6 활성 콘택(AC6)의 상면 및 상부의 측벽(USW)을 덮을 수 있다.
본 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 앞서 도 11 및 도 12a 내지 도 12d를 참조하면, 포토레지스트 패턴(PR)을 식각 마스크로 절연막을 식각하여 제1 및 제2 절연 구조체들(IP1, IP2)이 형성될 수 있다. 상기 식각 공정에서, 포토레지스트 패턴(PR)에 의해 노출된 제1 층간 절연막(110) 및 게이트 캐핑 패턴(GP)이 과식각될 수 있다. 이로써, 포토레지스트 패턴(PR)에 의해 노출된 제1 층간 절연막(110) 및 게이트 캐핑 패턴(GP)의 상면들이 낮아질 수 있다.
본 실시예에 따르면, 제1 배선층(M1)의 배선이 콘택의 돌출된 상부의 상면 및 측벽과 접촉할 수 있다. 다시 말하면, 배선이 콘택의 돌출된 상부와 3차원 적으로 접촉할 수 있다. 따라서, 배선과 콘택간의 접촉 면적이 증가하여 배선과 콘택간의 연결 저항이 감소될 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 개선될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 제1 활성 패턴;
    상기 제1 활성 패턴을 가로지르는 제1 게이트 전극;
    상기 제1 활성 패턴의 상부의 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들은 상기 제1 게이트 전극의 양 측에 각각 제공되고;
    상기 제1 게이트 전극 상의 제1 게이트 캐핑 패턴;
    상기 한 쌍의 소스/드레인 패턴들 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 한 쌍의 소스/드레인 패턴들과 각각 연결되는 제1 및 제2 활성 콘택들; 및
    상기 제1 및 제2 활성 콘택들 상의 제1 배선층을 포함하되,
    상기 제1 배선층은:
    상기 제2 활성 콘택의 상면을 덮는 제1 절연 구조체; 및
    상기 제1 활성 콘택의 상면을 덮으며 상기 제1 절연 구조체 상으로 연장되는 제1 배선을 포함하고,
    상기 제1 배선은, 상기 제1 및 제2 활성 콘택들 사이의 상기 제1 게이트 캐핑 패턴의 상면을 더 덮으며,
    상기 제1 배선은, 상기 제1 절연 구조체의 측벽 및 상면을 더 덮는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 활성 콘택 상의 상기 제1 배선의 높이에 대한 상기 제1 절연 구조체 상의 상기 제1 배선의 높이의 비는, 0.7 내지 0.9인 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 배선은 상기 제1 절연 구조체에 의해 상기 제2 활성 콘택으로부터 이격되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 배선층은:
    상기 제1 및 제2 활성 콘택들에 대한 연결을 정의하는 노드 오픈 영역; 및
    상기 제1 및 제2 활성 콘택들에 대한 차단(disconnect)을 정의하는 노드 클로즈 영역을 갖고,
    상기 제1 절연 구조체는 상기 노드 클로즈 영역에 배치되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 배선은 일 방향으로 연장되면서 상기 층간 절연막의 상면을 더 덮는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 배선은, 도전 패턴 및 상기 도전 패턴을 감싸는 배리어 패턴을 포함하고,
    상기 배리어 패턴은, 상기 제1 활성 콘택의 상기 상면 및 상기 제1 게이트 캐핑 패턴의 상기 상면을 직접 덮는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 절연 구조체는 적층된 복수개의 절연막들을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    기판 상의 제2 활성 패턴; 및
    상기 제2 활성 패턴을 가로지르는 제2 게이트 전극;
    상기 제2 게이트 전극의 일 측의 게이트 스페이서; 및
    상기 제2 게이트 전극 상의 제2 게이트 캐핑 패턴을 더 포함하되
    상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 더 크고,
    상기 제2 게이트 전극의 최상단은 상기 제2 게이트 캐핑 패턴과 상기 게이트 스페이서 사이에 개재되고,
    상기 제1 배선층은, 상기 제2 게이트 캐핑 패턴 및 상기 제2 게이트 전극의 상기 최상단을 덮는 제2 절연 구조체를 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 배선층은, 상기 제1 배선에 인접하면서 상기 제1 배선과 평행하게 연장되는 제2 배선을 더 포함하되,
    상기 제2 배선의 높이에 대한 상기 제1 절연 구조체 상의 상기 제1 배선의 높이의 비는, 0.7 내지 0.9인 반도체 소자.
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