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TWI648772B - 半導體裝置與形成半導體裝置之方法 - Google Patents

半導體裝置與形成半導體裝置之方法 Download PDF

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TWI648772B
TWI648772B TW106103018A TW106103018A TWI648772B TW I648772 B TWI648772 B TW I648772B TW 106103018 A TW106103018 A TW 106103018A TW 106103018 A TW106103018 A TW 106103018A TW I648772 B TWI648772 B TW I648772B
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dielectric layer
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TW106103018A
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TW201737324A (zh
Inventor
Chih Han Lin
林志翰
Che Cheng Chang
張哲誠
Horng Huei Tseng
曾鴻輝
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Taiwan Semiconductor Manufacturing Co., Ltd.
台灣積體電路製造股份有限公司
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co., Ltd., 台灣積體電路製造股份有限公司 filed Critical Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

一種形成半導體裝置之方法包括接收裝置，裝置具有基板及環繞閘極溝槽之第一介電層。方法更包括在閘極溝槽中沉積閘極介電層及閘極功函數(work function，WF)層，及在由閘極功函數層環繞之空間中形成硬遮罩(hard mask，HM)層。方法更包括使閘極功函數層凹陷以使得閘極溝槽中之閘極功函數層之頂表面在第一介電層之頂表面下方。在使閘極功函數層凹陷之後，方法更包括移除閘極溝槽中之硬遮罩層。在移除硬遮罩層之後，方法更包括在閘極溝槽中沉積金屬層。

Description

半導體裝置與形成半導體裝置之方法
本揭露有關於一種半導體裝置及其製造方法，特別是關於一種用於場效電晶體(field-effect transistor；FET)之金屬閘極，及形成金屬閘極之方法。
半導體積體電路(integrated circuit；IC)工業已經歷指數增長。IC材料及設計之技術進步已產生數代IC，其中每一代均具有與前一代相比較小且較複雜的電路。在IC進化過程中，功能密度(即每晶片面積之互連裝置數目)已大體上增加，同時幾何尺寸(即可使用製造製程產生的最小元件(或線))已減小。此縮小製程大體藉由增加生產效率及降低相關聯之成本來提供益處。此縮小亦已增加IC處理及製造之複雜性。
一些IC設計中之一個發展為用高介電常數/金屬閘極(high-k/metal gate；HK/MG)替代傳統多晶矽閘極。典型HK/MG包括高介電常數閘極介電層、功函數(work function；WF)金屬層及低電阻金屬填充層。此結構應改良 電晶體密度及切換速度，同時降低切換功率及閘極洩漏。隨著技術節點繼續縮小，在HK/MG之製造中出現一些困難。困難中之一者為金屬填充層可具有較小佔地面積，因此閘極接觸件難以適當地降落在金屬填充層上。
本揭露有關一種形成半導體裝置之方法，包含接收一裝置，裝置具有一基板及一第一介電層，第一介電層位在基板上，且第一介電層環繞一閘極溝槽；沉積一閘極介電層於閘極溝槽中；沉積一閘極功函數層於閘極溝槽中且在閘極介電層上；形成一硬遮罩層於一間隔中，間隔位在閘極溝槽中且由閘極功函數層所環繞；使閘極功函數層凹陷以使得閘極溝槽中之閘極功函數層之一頂表面在第一介電層之一頂表面下方；在使閘極功函數層凹陷之後，移除閘極溝槽中之硬遮罩層；以及在移除硬遮罩層之後，沉積一金屬層於閘極溝槽中。
本揭露更有關一種形成半導體裝置之方法，包含：接收一裝置，裝置具有一基板、一閘極間隔物及一第一介電層，閘極間隔物在基板上且提供一閘極溝槽，第一介電層在基板上且環繞閘極間隔物；沉積一閘極介電層於閘極溝槽之一底部及數個側壁上；沉積一閘極功函數層於閘極溝槽中且在閘極介電層上；形成一硬遮罩層於基板上且填入由閘極功函數層所環繞之一間隔；蝕刻硬遮罩層以使得閘極溝槽中之硬遮罩層之一頂表面在第一介電層之一頂表面下方；蝕刻閘極功函數層以使得閘極溝槽中之閘極功函數層之一頂 表面在第一介電層之一頂表面下方；蝕刻閘極介電層以使得閘極溝槽中之閘極介電層之一頂表面在第一介電層之一頂表面下方；移除閘極溝槽中之硬遮罩層，從而提供由閘極功函數層環繞之一第一間隔及在閘極功函數層及閘極介電層之各別頂表面與第一介電層之頂表面之間的第二間隔；及填入一金屬層於第一間隔及第二間隔中。
本揭露更有關一種半導體裝置，包含：一基板；一第一介電層，位在基板上且環繞一閘極溝槽；一閘極介電層，位在閘極溝槽之一底部及數個側壁上；一閘極功函數層位在閘極介電層上且在閘極溝槽中，其中閘極功函數層之一頂表面低於第一介電層之一頂表面；以及一金屬層，填入閘極溝槽中之一第一間隔及一第二間隔，其中第一間隔係由閘極功函數層環繞且第二間隔在閘極功函數層之頂表面與第一介電層之頂表面之間。
1‧‧‧線
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧鰭
104a‧‧‧源極/汲極區域
104b‧‧‧通道區域
106‧‧‧隔離結構
108‧‧‧閘極間隔物
110‧‧‧介電層
112‧‧‧閘極溝槽
114‧‧‧介面層
116‧‧‧閘極介電層
118‧‧‧功函數層
120‧‧‧間隔
120-1‧‧‧間隔
122‧‧‧硬遮罩層
124‧‧‧間隔
128‧‧‧金屬填充層
128L‧‧‧下部
128U‧‧‧上部
130‧‧‧金屬閘極
132‧‧‧介電層
134‧‧‧閘極接觸件
200‧‧‧方法
202‧‧‧操作
204‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
212‧‧‧操作
214‧‧‧操作
216‧‧‧操作
218‧‧‧操作
220‧‧‧操作
222‧‧‧操作
400‧‧‧方法
408‧‧‧操作
D1‧‧‧深度
D2‧‧‧尺寸
D3‧‧‧尺寸
S110‧‧‧頂表面
S116‧‧‧頂表面
S118‧‧‧頂表面
S122‧‧‧頂表面
S128‧‧‧頂表面
W1‧‧‧尺寸
W2‧‧‧尺寸
W3‧‧‧尺寸
本揭露最佳係在結合隨附圖式解讀時自以下詳細描述來理解。應強調，根據工業中之標準實務，各種特徵並非按比例繪製且僅用於說明目的。事實上，出於論述清晰之目的，可任意增加或減小各種特徵之尺寸。
第1圖說明根據本揭露之一實施例構建之具有金屬閘極結構的半導體裝置；第2A圖及第2B圖顯示根據本揭露之各種態樣的形成半導體裝置之方法之方塊圖； 第3A圖說明根據一實施例之在根據第2A圖及第2B圖之方法之製造階段期間的半導體裝置之部分透視圖；第3B圖、第3C圖、第3D圖、第3D-1圖、第3E圖、第3F圖、第3G圖、第3H圖、第3I圖、第3J圖、第3K圖及第3L圖說明根據一些實施例之根據第2A圖及第2B圖之方法形成靶材半導體裝置之截面圖；第4圖顯示根據本揭露之各種態樣的形成半導體裝置之方法之方塊圖；以及第5A圖、第5B圖及第5C圖說明根據一些實施例之根據第4圖之方法形成靶材半導體裝置之截面圖。
以下揭露內容提供許多不同實施例或實例用於實施所提供之標的物之不同特徵。下文描述元件及佈置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各種實施例及/或配置之間的關係。
此外，為便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上 部」及類似者)來描述圖式中所說明之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外，空間相對性術語意欲包含在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或其他定向)且因此可同樣地解釋本文所使用之空間相對性描述詞。
本揭露大體上係關於半導體裝置及製造。詳言之，本揭露係關於用於場效電晶體(field-effect transistor；FET)之金屬閘極，諸如高介電常數金屬閘極(HK/MG)，及形成金屬閘極之方法。
第1圖顯示根據本揭露之一實施例之具有金屬閘極130(由虛線包圍)之半導體裝置100。參考第1圖，裝置100包括基板102、安置在基板102上之閘極間隔物108及環繞閘極間隔物108之介電層110。裝置100更包括閘極介電層116、功函數(work function；WF)層118及在由閘極間隔物108界定之空間中所沉積之金屬填充層128。金屬填充層128之下部係由WF層118環繞。閘極介電層116、WF層118及金屬填充層128為金屬閘極130之層。在一實施例中，儘管未顯示，但裝置100可包括其他特徵，諸如在閘極介電層116下方之介面層。閘極介電層116可包括高介電常數介電材料，因此使得金屬閘極130成為HK/MG。裝置100更包括在閘極間隔物108、介電層110及閘極溝槽128上之另一介電層132。裝置100更包括穿透介電層132且降 落在金屬閘極130上(特定而言在金屬填充層128上)之閘極接觸件134。
仍參考第1圖，金屬填充層128之頂表面高於閘極介電層116及WF層118之各別頂表面。金屬填充層128具有與閘極介電層116及WF層118相比相對較大的佔地面積(自俯視圖檢視)。因此，閘極接觸件134直接接觸金屬填充層128，但不直接接觸閘極介電層116或WF層118。在實施例中，金屬填充層128包括低電阻金屬。歸因於金屬填充層128之較大佔地面積，裝置100提供低閘極接觸電阻。特定而言，與金屬填充層128具有較小佔地面積且閘極接觸件134直接接觸WF層118或閘極介電層116之情況下的閘極接觸電阻相比，裝置100提供較低的閘極接觸電阻。此外，金屬填充層128之較大佔地面積有利地放大用於製造閘極接觸件134之製程窗。
參考第2A圖及第2B圖，其中顯示根據本揭露之各種態樣形成半導體裝置(諸如裝置100)之方法200。方法200為實例，且不意欲將本揭露限制超出申請專利範圍中明確敘述之範疇。可在方法200之前、在其期間及在其之後提供額外操作，且所描述之一些操作可經替代、消除或重新安置以實現方法之額外實施例。下文結合第3A圖至第3L圖描述方法200。第3A圖顯示半導體裝置100之一部分之透視圖，而第3B圖至第3L圖顯示根據本揭露之態樣之在各種製造階段期間的沿著第3A圖之「1-1」線的半導體裝置100之部分之截面圖。
如將顯示，裝置100為鰭式FET裝置。此不一定將實施例限制於任何裝置類型、任何裝置數目、任何區域數目或任何結構或區域配置。舉例而言，所提供之標的物可應用在製造平坦FET裝置及其他類型之多閘極FET裝置中用於在閘極接觸件製造期間減少閘極接觸電阻及用於擴大製程窗。此外，裝置100可為在IC或其一部分之處理期間製造的中間裝置，其可包括靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路、被動元件(諸如電阻器、電容器及電感器)及主動元件(諸如p型FET(p-type FET；PFET)、n型FET(n-type FET；NFET)、鰭式FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體)、其他記憶體單元及其組合。
參考第2A圖，在操作202處，方法200提供或具備處於一個處理狀態之裝置100。共同地參考第3A圖及第3B圖，裝置100包括基板102、在基板102上之鰭104及在基板102上之隔離結構106。鰭104突出至隔離結構106之外。鰭104包括通道區域104b及兩個源極/汲極區域104a。在本實施例中，裝置100更包括安置在鰭104及隔離結構106上之閘極間隔物108。在一替代實施例中，可省略閘極間隔物108。進一步在本實施例中，裝置100包括環繞閘極間隔物108(至少在其側壁上)之介電層110。閘極間隔物 108之內部側壁界定出閘極溝槽112，其實質上沿著「z」方向與通道區域104b對準。下文進一步描述裝置100之各種元件。
在本實施例中，基板102為矽基板。或者，基板102可包括另一元素半導體，諸如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在又一替代方案中，基板102為絕緣體上半導體(semiconductor-on-insulator；SOI)基板。基板102可包括磊晶特徵、經應變以達成效能增強及/或具有其他適宜的增強特徵。
鰭104包括半導體材料且適用於在其上形成鰭式FET裝置，諸如p型鰭式FET或n型鰭式FET。鰭104可使用適宜的製程(包括微影術及蝕刻製程)製造。微影術製程可包括形成上覆基板102之光阻劑(光阻)層、使光阻曝露於圖案、執行曝露後烘焙製程及使光阻顯影以形成包括光阻之遮罩元件。遮罩元件隨後用於向基板102中蝕刻凹陷，同時使鰭104保留在基板102上。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)及/或其他適宜的製程。舉例而言，乾式蝕刻製程可實施含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適 宜的氣體及/或電漿及/或其組合。舉例而言，濕式蝕刻製程可包括在稀釋氫氟酸(diluted hydrofluoric acid；DHF)；氫氧化鉀(KOH)溶液；氨水；含有氫氟酸(HF)、硝酸(HNO3)及/或醋酸(CH3COOH)之溶液或其他適宜的濕式蝕刻劑中蝕刻。在一些實施例中，鰭104可藉由雙圖案化微影術(double-patterning lithography；DPL)製程形成。在基板102上形成鰭104之方法之多個其他實施例可為適宜的。
隔離結構106可由氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數介電材料及/或其他適宜的絕緣材料形成。在一實施例中，隔離結構106係由在基板102中蝕刻溝槽(例如以鰭104形成製程之一部分的形式)形成。可隨後用隔離材料填充溝槽，接著執行化學機械平坦化(chemical mechanical planarization；CMP)製程。隔離結構106亦可包括場氧化物、矽之局部氧化(LOCal Oxidation of Silicon；LOCOS)及/或其他適宜的結構。隔離結構106可包括例如具有一或多個熱氧化物內襯層之多層結構。
閘極間隔物108可包括氧化矽、氮化矽、碳化矽氮化物(SiCN)、氮氧化矽(SiON)、碳化矽氮氧化物(SiCON)或其他適宜的介電材料。閘極間隔物108可藉由沉積及蝕刻製程形成。沉積處理可為化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或其他適宜的沉積技術。在一個實例 中，蝕刻製程可為各向異性乾式蝕刻製程。在方法200包括閘極替換製程之一實施例中，閘極間隔物108首先在虛設閘極之側壁上形成，且虛設閘極隨後經移除，從而提供在閘極間隔物108之相對側壁之間的閘極溝槽112。閘極溝槽112具有沿著「x」方向之尺寸W1，其亦為通道長度方向。尺寸W1之值取決於鰭式FET裝置100之類型(例如，SRAM裝置或邏輯裝置)以及用於形成鰭式FET裝置100之製程節點(例如，22nm、10nm、7nm等)。
介電層110可包括一或多種介電材料，諸如正矽酸四乙酯(TEOS)氧化物、未經摻雜之矽酸鹽玻璃，或經摻雜之氧化矽，諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽石玻璃(fused silica glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、摻雜硼之矽玻璃(boron doped silicon glass；BSG)及/或其他適宜的介電材料。介電層110可藉由電漿增強CVD(plasma enhanced CVD；PECVD)製程、可流動CVD(flowable CVD；FCVD)或其他適宜的沉積技術沉積。在一實施例中，裝置100更包括在介電層110下面之蝕刻終止層(未顯示)，且蝕刻終止層可包括氮化矽、氧化矽、氮氧化矽及/或其他材料。
在操作204處，方法200(第2A圖)在閘極溝槽112中沉積閘極介電層116。參考第3C圖，在閘極溝槽112之底表面及側壁表面上沉積閘極介電層116。在本實施例中，在沉積閘極介電層116之前，方法200在閘極溝槽112 中及在通道區域104b上沉積介面層114。介面層114可包括介電材料，諸如氧化矽層(SiO2)或氮氧化矽(SiON)，且可藉由化學氧化、熱氧化、ALD、CVD及/或其他適宜的技術形成。在一替代實施例中，省略介面層114。
繼續如第3C圖中所示之本實施例，在介面層114上沉積閘極介電層116。閘極介電層116可包括高介電常數介電材料，諸如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適宜的金屬氧化物或其組合。閘極介電層116可藉由ALD及/或其他適宜的方法形成。
在操作206，方法200(第2A圖)在閘極溝槽112之底部及側壁上沉積閘極WF層118。參考第3D圖，閘極WF層118經沉積在閘極介電層116上且部分填充閘極溝槽112。取決於鰭式FET 100之類型，閘極WF層118可為p型或n型功函數層。p型功函數層包括有效功函數足夠大的金屬，其係選自(但不限於)以下各者組成之群：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或其組合。n型功函數層包括有效功函數足夠低的金屬，其係選自(但不限於)以下各者組成之群：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳化鉭氮化物(TaCN)、氮化鉭矽(TaSiN)或其組合。閘極WF層118可包括複數個層且可藉由CVD、PVD及/或其他適宜的製程沉積。在一實施例中，方法200執行CMP製程以移除閘極介電層116及閘極WF層118在閘 極溝槽112之外的多餘的材料，從而使裝置100之頂表面平坦化。
仍參考第3D圖，閘極WF層118提供具有沿著「x」方向之尺寸W2之間隔120。如將隨後顯示，將向間隔120中沉積金屬填充層(諸如第1圖之金屬填充層128)。在本實施例中，寬度W2等於或大於用於沉積金屬填充層128之臨界尺寸。隨著製程節點變得較小，間隔120亦可變得較小。如第3D-1圖中所示，在一實例中，在沉積閘極WF層118之後，如由閘極WF層118環繞之間隔120-1具有小於臨界尺寸之尺寸W3。因此，金屬填充層128可能未經適當地填充至間隔120-1中，因為其輪廓狹窄。繼續此實例，方法200經由圖案化及蝕刻製程擴展間隔120-1以使得間隔120-1放大，如第3D圖中所示。圖案化製程可包括微影術，且蝕刻製程可經選擇性調適以蝕刻閘極WF層118。
在操作208處，方法200(第2A圖)在層108、110、116及118上沉積硬遮罩(hard mask；HM)層122且填充間隔120。參考第3E圖，HM層122可包括介電材料，諸如氧化矽(SiO2)、氮化矽(SiN)、碳氮化矽(SiCN)、碳氮氧化矽(SiCON)、氮氧化矽(SiON)、其他適宜的介電材料或其組合。HM層122可藉由ALD、熱氧化、化學氧化、CVD、PVD或其他沉積技術形成。在一實施例中，HM層122為光阻且係藉由包括旋塗之製程形成。在各種實施例中，HM層122具有相對於閘極間隔物108、介電層110、閘極介電層116及功函數層118之蝕刻選擇性。在一實施例 中，HM層122經沉積在包括PFET與NFET兩者之裝置100之全部表面上。
在操作210處，方法200(第2A圖)回蝕HM層122。參考第3F圖，移除HM層122之覆蓋閘極間隔物108、介電層110、閘極介電層116及功函數層118之部分。此外，使在間隔120中之HM層122之部分(第3D圖)凹陷以使得HM層122之頂表面S122位在介電層110之頂表面S110下方沿著「z」方向一尺寸D1之處。在裝置100包括PFET與NFET兩者之一實施例中，HM層122可經回蝕在PFET(或NFET)區域中，同時其受NFET(或PFET)區域中之遮罩元件保護。此使得能夠對於PFET及NFET之效能作獨立調適。此等獨立的PFET及NFET調適可類似地在包括隨後論述之操作212、214、216及218之後續操作中應用。在實施例中，操作210可使用濕式蝕刻、乾式蝕刻、原子層蝕刻(atomic layer etching；ALE)、反應性離子蝕刻或其他回蝕技術。此外，在一實施例中，操作210使用選擇性蝕刻，其經調適以蝕刻HM層122同時使層閘極間隔物108、介電層110、閘極介電層116及功函數層118保持實質上不變。此外，HM層122之蝕刻為自對準的，亦即HM層122在除如前述之PFET及NFET之獨立調適之外不使用微影術圖案化製程的情況下經蝕刻。在一個實例中，操作210可使用計時器模式控制深度D1。
在操作212，方法200(第2A圖)使閘極WF層118在閘極溝槽112中凹陷。參考第3G圖，使閘極WF層118 凹陷以使得閘極WF層118之頂表面S118位在介電層110之頂表面S110下方沿著「z」方向一尺寸D2之處。自俯視圖，在閘極WF層118/硬遮罩層122之各別頂表面與頂表面S110之間的間隔124具有與間隔120(第3D圖)相比較大的佔地面積。在實施例中，沿著「z」方向，表面S118可高於或低於表面S122。或者，表面S118可處於與表面S122實質上相同的位準。操作212可包括乾式蝕刻、濕式蝕刻、ALE或其他蝕刻技術。此外，操作212包括蝕刻製程，其經選擇性調適以蝕刻閘極WF層118同時使閘極間隔物108、介電層110、閘極介電層116及硬遮罩層122保持實質上不變。HM層122保護閘極WF層118之底表面及部分側壁免受蝕刻製程損害。在一個實例中，操作212可使用計時器模式控制尺寸D2。如將顯示，尺寸D2係關於金屬填充層128之厚度(第1圖)。此外，閘極WF層118之蝕刻為自對準的，亦即在不使用微影術圖案化製程的情況下使閘極WF層118凹陷在閘極溝槽112內。
在操作214處，方法200(第2B圖)使閘極介電層116凹陷在閘極溝槽112中。參考第3H圖，使閘極介電層116凹陷以使得閘極介電層116之頂表面S116位在頂表面S110下方沿著「z」方向一尺寸D3之處。操作214沿著「x」方向進一步擴展間隔124。在實施例中，沿著「z」方向，表面S116可高於或低於表面S118。或者，表面S116可處於與表面S118實質上相同的位準。操作214可包括乾式蝕刻、濕式蝕刻、ALE或其他蝕刻技術。此外，操作214包括蝕刻製 程，其經選擇性調適以蝕刻閘極介電層116同時使閘極間隔物108、介電層110、功函數層118及硬遮罩層122保持實質上不變。在一個實例中，操作214可使用計時器模式控制尺寸D3。如將顯示，在一些實施例中，尺寸D3係關於金屬填充層128之厚度(第1圖)。此外，閘極介電層116之蝕刻為自對準的，亦即在不使用微影術圖案化製程的情況下使閘極介電層116凹陷在閘極溝槽112內。
在方法200之一實施例中，不執行操作214，且方法200自操作212繼續至操作216而不使閘極介電層116凹陷。在方法200之另一實施例中，操作212及214係在一個製造步驟中執行，亦即同時蝕刻閘極WF層118及閘極介電層116。繼續此實施例，使用包括用於兩個層之蝕刻劑之同一配方蝕刻層116及118。舉例而言，配方可同時使用含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)以蝕刻閘極WF層118，及使用含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)以蝕刻閘極介電層116。
在操作216處，方法200(第2B圖)自閘極溝槽112移除HM層122。參考第3I圖，其中顯示移除HM層122之後的裝置100。在閘極溝槽112內，裝置100包括凹陷之閘極WF層118及凹陷之閘極介電層116。在閘極溝槽112中提供間隔且其包括間隔120及124。在各種實施例中，操作216之許多方面類似於操作210之彼等方面。特定而言，操作216使用選擇性蝕刻，其經調適以蝕刻HM層122同時使閘極間隔物108、介電層110、閘極介電層116數層118保持 實質上不變。操作216可執行清潔製程，其清潔環繞間隔120及124之各種表面。
在操作218處，方法200(第2B圖)在閘極溝槽112中沉積金屬填充層(或金屬層)128。參考第3J圖，金屬填充層128填充間隔120及124。金屬填充層128可包括鋁(A1)、鎢(W)、鈷(Co)、銅(Cu)及/或其他適宜的材料。金屬填充層128可藉由CVD、PVD、電鍍及/或其他適宜的製程沉積。在一實施例中，操作218更包括CMP製程，其移除在閘極溝槽112之外的多餘的金屬材料且使裝置100之頂表面平坦化。因此，金屬填充層128之頂表面S128實質上與表面S110共面。仍參考第3J圖，金屬填充層128具有兩個部分：由閘極WF層118環繞之下部128L，及在下部128L上且在各別頂表面S118及S116上之上部128U。自俯視圖，上部128U具有與下部128L相比較大的佔地面積(或面積)。
在操作220處，方法200(第2B圖)在金屬填充層128上形成閘極接觸件134。參考第3K圖，閘極接觸件134穿透介電層132且與金屬填充層128電接觸。在一實施例中，操作220涉及多種製程，包括沉積、CMP、微影術及蝕刻製程。舉例而言，操作220在閘極間隔物108、介電層110及金屬填充層128上沉積介電層132，且對介電層132執行CMP製程。介電層132可包括類似於介電層110之介電材料之介電材料，且可藉由PECVD製程、FCVD製程或其他適宜的沉積技術沉積。在實施例中，介電層132可包括一或多個材料層。隨後，操作220經由微影術圖案化及蝕刻製 程在介電層132中形成開口。開口曝露出金屬填充層128。歸因於金屬填充層128之增大的佔地面積，操作220在微影圖案化製程中具有較大製程窗。隨後，操作220在開口中形成閘極接觸件134。如第3K圖中所示，閘極接觸件134完全落在金屬填充層128上。由於金屬填充層128為低電阻材料，因此總閘極接觸電阻減小。
在一實施例中，閘極接觸件134包括阻障層及在阻障層上之閘極通孔。阻障層可包括鉭(Ta)、氮化鉭(TaN)或另一適宜的金屬擴散阻障材料；可使用CVD、PVD、ALD或其他適宜的製程沉積。閘極通孔使用導電材料，諸如鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)、其組合或其他適宜的材料；且可使用適宜的製程沉積，諸如CVD、PVD、電鍍及/或其他適宜的製程。
第3L圖顯示裝置100之另一實施例，其未經歷如上文所論述之操作214。參考第3L圖，在此實施例中，金屬填充層128之上部128U係由閘極介電層116環繞；因此，其具有與在第3K圖中相比較小的佔地面積。然而，其佔地面積仍大於下部128L之佔地面積。
在操作222處，方法200(第2B圖)繼續至其他步驟以完成裝置100之製造。舉例而言，操作222可形成連接裝置100之多個元件(例如，p型鰭式FET、n型鰭式FET、其他類型之FET、電阻器、電容器及電感器)以形成完整IC之金屬互連件。
第4圖說明方法400之流程圖，方法400可視為方法200之一實施例。方法400之許多方面類似於方法200之多種方面。因此，下文結合第5A圖至第5C圖對其簡要論述。
參考第4圖，方法400自操作206繼續至操作408，操作408在由WF層118環繞之間隔120中沉積HM層122(第5A圖)。在一實施例中，操作408包括操作208及210，如上文所論述，其中操作210僅稍微使HM層122凹陷在閘極溝槽112內(亦即，深度D1極小)。在另一實施例中，操作408包括操作208，其用於在各種閘極間隔物108、介電層110、閘極介電層116及功函數層118(參見第3E圖)上沉積HM層122。且更包括操作210，其使用CMP製程以回蝕HM層122，從而使HM層122之一部分保留在閘極溝槽112中，如第5A圖中所示。
方法400(第4圖)自操作408繼續至操作212，操作212使WF層118凹陷在閘極溝槽112中，如第5B圖中所示。因此，頂表面S118在頂表面S110下方。在本實施例中，WF層118之凹陷為自對準的，亦即不使用微影術圖案化製程。此為表面S118在(或低於)表面S122下方之實例。此外，操作212使用關於第3G圖論述之選擇性蝕刻製程。
方法400(第4圖)自操作212繼續至操作214，操作214使閘極介電層116凹陷在閘極溝槽112中，如第5C圖中所示。因此，頂表面S116在頂表面S110下方。在本實施例中，閘極介電層116之凹陷為自對準的，亦即不使用微影 術圖案化製程。此外，操作214使用關於第3H圖論述之選擇性蝕刻製程。在實施例中，方法400可跳過操作214，如上文所論述。在替代實施例中，方法400可在一個製造步驟中執行操作212及214，如上文所論述。
方法400(第4圖)繼續至操作216，其自閘極溝槽112移除HM層122。在一實施例中，此與方法200(第2B圖)之操作216相同。因此，裝置100提供第一間隔120及第二間隔124，如第3I圖中所示。其後，方法400(第4圖)繼續至操作218以沉積金屬填充層128，如上文關於第2B圖及第3J圖所論述。
儘管不意欲為限制性，但本揭露之一或多個實施例為半導體裝置及其形成提供許多益處。舉例而言，本揭露之實施例在沉積金屬填充層之前，使閘極功函數層及閘極介電層凹陷。所得金屬填充層具有增大的上部，其提供與典型金屬閘極相比較大的佔地面積。此有利地放大用於閘極接觸件圖案化製程之製程窗。此亦有利地減小閘極接觸電阻。此外，閘極功函數層及閘極介電層之凹陷為自對準的，亦即不使用微影術圖案化製程。本揭露之實施例可容易地整合至現有製造流程中用於改良金屬閘極製程及改良裝置效能。
在一個示例性態樣中，本揭露涉及形成半導體裝置之方法。方法包括接收一裝置，裝置具有基板及在基板上之第一介電層。第一介電層環繞閘極溝槽。方法更包括在閘極溝槽中沉積閘極介電層、在閘極溝槽中且在閘極介電層上沉積閘極功函數(WF)層及在閘極溝槽中之且由閘極WF 層環繞之空間中形成硬遮罩(HM)層。方法更包括使閘極WF層凹陷以使得閘極溝槽中之閘極WF層之頂表面在第一介電層之頂表面下方。在使閘極WF層凹陷之後，方法更包括移除閘極溝槽中之HM層。在移除HM層之後，方法更包括在閘極溝槽中沉積金屬層。
在另一示例性態樣中，本揭露涉及形成半導體裝置之方法。方法包括接收一裝置，裝置具有基板、在基板上且提供閘極溝槽之閘極間隔物及在基板上且環繞閘極間隔物之第一介電層。方法更包括在閘極溝槽之底部及側壁上沉積閘極介電層，及在閘極溝槽中且在閘極介電層上沉積閘極功函數(WF)層。方法更包括在基板上形成硬遮罩(HM)層及填充由閘極WF層環繞之間隔，及蝕刻HM層以使得閘極溝槽中之HM層之頂表面在第一介電層之頂表面下方。方法更包括蝕刻閘極WF層以使得閘極溝槽中之閘極WF層之頂表面在第一介電層之頂表面下方。方法更包括蝕刻閘極介電層以使得閘極溝槽中之閘極介電層之頂表面在第一介電層之頂表面下方。方法更包括移除閘極溝槽中之HM層，從而提供由閘極WF層環繞之第一間隔及在閘極WF層及閘極介電層之各別頂表面與第一介電層之頂表面之間的第二間隔。方法更包括在第一及第二間隔中填充金屬層。
在另一示例性態樣中，本揭露涉及半導體裝置。半導體裝置包括基板；在基板上且環繞閘極溝槽之第一介電層；在閘極溝槽之底部及側壁上之閘極介電層；及在閘極溝槽中之閘極介電層上之閘極功函數(WF)層，其中閘極 WF層之頂表面在第一介電層之頂表面下方。半導體裝置更包括填充閘極溝槽中之第一間隔及第二間隔之金屬層，其中第一間隔係由閘極WF層環繞且第二間隔在閘極WF層之頂表面與第一介電層之頂表面之間。
前述內容概述若干實施例之特徵以使得一般技術者可較佳地理解本揭露之態樣。一般技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。一般技術者亦應意識到，此等等效構建不偏離本揭露之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露之精神及範疇。

Claims (10)

  1. 一種形成半導體裝置之方法，包含：接收一裝置，該裝置具有一基板及一第一介電層，該第一介電層位在該基板上，且該第一介電層環繞一閘極溝槽；沉積一閘極介電層於該閘極溝槽中；沉積一閘極功函數層於該閘極溝槽中且在該閘極介電層上；形成一硬遮罩層於一間隔中，該間隔位在該閘極溝槽中且由該閘極功函數層所環繞；使該閘極功函數層凹陷以使得該閘極溝槽中之該閘極功函數層之一頂表面在該第一介電層之一頂表面下方；在使該閘極功函數層凹陷之後，移除該閘極溝槽中之該硬遮罩層；以及在移除該硬遮罩層之後，沉積一金屬層於該閘極溝槽中。
  2. 如請求項1所述之方法，更包含：在沉積該金屬層之前，使該閘極介電層凹陷以使得該閘極溝槽中之該閘極介電層之一頂表面在該第一介電層之該頂表面下方。
  3. 如請求項1所述之方法，更包含：形成一閘極接觸件於該金屬層上，且與該金屬層電連接。
  4. 如請求項1所述之方法，其中使該閘極功函數層凹陷更使該閘極介電層凹陷以使得該閘極溝槽中之該閘極介電層之一頂表面在該第一介電層之該頂表面下方。
  5. 一種形成半導體裝置之方法，包含：接收一裝置，該裝置具有一基板、一閘極間隔物及一第一介電層，該閘極間隔物在該基板上且提供一閘極溝槽，該第一介電層在該基板上且環繞該閘極間隔物；沉積一閘極介電層於該閘極溝槽之一底部及數個側壁上；沉積一閘極功函數層於該閘極溝槽中且在該閘極介電層上；形成一硬遮罩層於該基板上且填入由該閘極功函數層所環繞之一間隔；蝕刻該硬遮罩層以使得該閘極溝槽中之該硬遮罩層之一頂表面在該第一介電層之一頂表面下方；蝕刻該閘極功函數層以使得該閘極溝槽中之該閘極功函數層之一頂表面在該第一介電層之一頂表面下方；蝕刻該閘極介電層以使得該閘極溝槽中之該閘極介電層之一頂表面在該第一介電層之一頂表面下方；移除該閘極溝槽中之該硬遮罩層，從而提供由該閘極功函數層環繞之一第一間隔及在該閘極功函數層及該閘極介電層之該各別頂表面與該第一介電層之該頂表面之間的第二間隔；以及填入一金屬層於該第一間隔及該第二間隔中。
  6. 如請求項5所述之方法，其中該硬遮罩層之該蝕刻及該硬遮罩層之該移除中之每一者均包括一選擇性蝕刻製程，該選擇性蝕刻製程經調適以蝕刻該硬遮罩層，同時使該閘極間隔物、該第一介電層、該閘極介電層及該閘極功函數層保持實質上不變。
  7. 如請求項5所述之方法，其中蝕刻該閘極功函數層包括一選擇性蝕刻製程，該選擇性蝕刻製程經調適以蝕刻該閘極功函數層同時使該閘極間隔物、該第一介電層及該硬遮罩層保持實質上不變。
  8. 一種半導體裝置，包含：一基板；一第一介電層，位在該基板上且環繞一閘極溝槽；一閘極介電層，位在該閘極溝槽之一底部及數個側壁上；一閘極功函數層位在該閘極介電層上且在該閘極溝槽中，其中該閘極功函數層之一頂表面低於該第一介電層之一頂表面；以及一金屬層，填入該閘極溝槽中之一第一間隔及一第二間隔，其中該第一間隔係由該閘極功函數層環繞且該第二間隔在該閘極功函數層之該頂表面與該第一介電層之該頂表面之間。
  9. 如請求項8所述之半導體裝置，更包含一閘極間隔物，以作為該閘極溝槽之該等側壁。
  10. 如請求項8所述之半導體裝置，其中該閘極介電層之一頂表面低於該第一介電層之該頂表面，且該金屬層填入一第三間隔，該第三間隔位於該閘極介電層之該頂表面與該第一介電層之該頂表面之間。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283605B2 (en) * 2016-01-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate etch back process and device
CN107301950A (zh) 2016-04-14 2017-10-27 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
CN111566786B (zh) * 2017-12-14 2024-03-15 应用材料公司 蚀刻金属氧化物而蚀刻残留物较少的方法
KR102521897B1 (ko) 2017-12-26 2023-04-18 삼성디스플레이 주식회사 표시 패널, 표시 장치 및 표시 패널 제조 방법
US10361200B1 (en) 2018-03-07 2019-07-23 International Business Machines Corporation Vertical fin field effect transistor with integral U-shaped electrical gate connection
US10529823B2 (en) 2018-05-29 2020-01-07 International Business Machines Corporation Method of manufacturing a semiconductor device having a metal gate with different lateral widths between spacers
US11107907B2 (en) * 2018-10-30 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
CN111293118B (zh) * 2018-12-10 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11361986B2 (en) * 2020-03-04 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Using a liner layer to enlarge process window for a contact via
US12176392B2 (en) * 2020-06-25 2024-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with silicide gate fill structure
US12501686B2 (en) * 2023-03-10 2025-12-16 Nanya Technology Corporation Semiconductor device with capping layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150214314A1 (en) * 2014-01-29 2015-07-30 SK Hynix Inc. Dual work function buried gate type transistor and method for fabricating the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198521A (ja) * 2000-12-25 2002-07-12 Nec Corp 半導体装置の製造方法
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
TWI345833B (en) * 2007-11-23 2011-07-21 Inotera Memories Inc Method of fabricating a semiconductor device
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8080302B2 (en) 2008-09-19 2011-12-20 Macneil Ip Llc All vehicle mats
US8400478B2 (en) 2008-10-20 2013-03-19 Research In Motion Limited Method and system for rendering of labels
US8779530B2 (en) 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
CN102881573A (zh) * 2011-07-11 2013-01-16 中国科学院微电子研究所 一种晶体管和半导体器件及其制作方法
CN102983098A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 后栅工艺中电极和连线的制造方法
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
EP2608268B8 (en) * 2011-12-19 2017-06-21 Nexperia B.V. Semiconductor device
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8629511B2 (en) * 2012-05-15 2014-01-14 International Business Machines Corporation Mask free protection of work function material portions in wide replacement gate electrodes
US8741717B2 (en) * 2012-07-02 2014-06-03 GlobalFoundries, Inc. Methods for fabricating integrated circuits having improved metal gate structures
CN103545215B (zh) 2012-07-17 2016-06-29 中国科学院微电子研究所 半导体器件及其制造方法
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8835244B2 (en) * 2013-02-21 2014-09-16 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits having metal gate electrodes
US9147680B2 (en) * 2013-07-17 2015-09-29 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same
US9018711B1 (en) * 2013-10-17 2015-04-28 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US9306032B2 (en) * 2013-10-25 2016-04-05 United Microelectronics Corp. Method of forming self-aligned metal gate structure in a replacement gate process using tapered interlayer dielectric
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
CN104810368B (zh) * 2014-01-28 2017-12-29 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
US10283605B2 (en) * 2016-01-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate etch back process and device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150214314A1 (en) * 2014-01-29 2015-07-30 SK Hynix Inc. Dual work function buried gate type transistor and method for fabricating the same

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