TWI587453B

TWI587453B - 半導體結構及其製造方法

Info

Publication number: TWI587453B
Application number: TW104143469A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-12-23
Filing date: 2015-12-23
Publication date: 2017-06-11
Also published as: TW201724367A

Description

半導體結構及其製造方法

本發明是關於一種半導體結構及其製造方法。本發明特別是關於一種其中提供給通道層不同類型之隔絕方式的半導體結構、及其製造方法。

半導體元件逐漸地變得更密集且更小。隨著這股潮流，三維記憶體被發展出來。在典型的三維記憶體半導體結構中，作為記憶體層的結構也可能用於提供閘介電層給串列選擇線。因此，在記憶胞的寫入/抹除期間，用於串列選擇線的閘介電層也可能帶有電荷。如此一來，便需要額外的電路來控制用於串列選擇線的閘介電層的寫入/抹除。

在本發明中，提供二種隔絕方式。因此，能夠避免上述問題。

根據一些實施例，提供一種半導體結構。此種半導體結構包括一基板及形成於基板上的一堆疊。堆疊包括複數第一導電層和複數第一介電層，且該些第一導電層和該些第一介電層彼此交替堆疊。此種半導體結構還包括形成於堆疊上的一第二導電層。此種半導體結構還包括穿過第二導電層和堆疊的複數開口。此種半導體結構還包括分別形成於開口中的複數貫穿結構。該些貫穿結構分別包括一記憶體層、一閘介電層、一通道層、一介電材料、及一接墊。記憶體層和閘介電層形成於開口各者的側壁上。通道層形成於記憶體層和閘介電層上。通道層定義一空間。介電材料和接墊形成於通道層所定義的空間中，其中接墊的位置高於介電材料。通道層和堆疊藉由記憶體層隔絕，通道層和第二導電層藉由閘介電層隔絕，且記憶體層和閘介電層具有不同組成。

根據一些實施例，提供一種半導體結構的製造方法。此種半導體結構的製造方法包括下列步驟。在一基板上形成一堆疊，其中堆疊包括複數第一層和複數第二層，該些第一層和該些第二層彼此交替堆疊。在堆疊上形成一硬遮罩。形成穿過硬遮罩和堆疊的複數開口。形成分別位於開口的側壁上的複數記憶體層。形成分別位於記憶體層上的複數通道層。在開口中填充一介電材料。形成分別位於開口中介電材料上的複數接墊。移除硬遮罩。移除記憶體層延伸超出堆疊的複數部分。形成分別位於通道層上的複數閘介電層。在堆疊上形成一第二導電層。通道層和堆疊藉由記憶體層隔絕，通道層和第二導電層藉由閘介電層隔絕，且記憶體層和閘介電層具有不同組成。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧基板

104‧‧‧堆疊

106、106(B)‧‧‧第一導電層

108、108(B)‧‧‧第一介電層

110‧‧‧第二導電層

112‧‧‧開口

114‧‧‧貫穿結構

116‧‧‧記憶體層

122‧‧‧閘介電層

124‧‧‧通道層

126‧‧‧介電材料

128‧‧‧接墊

130‧‧‧第二介電層

132‧‧‧第三導電層

134‧‧‧連接件

136‧‧‧襯層

216‧‧‧記憶體層

224‧‧‧通道層

302‧‧‧基板

304‧‧‧堆疊

306‧‧‧第一層

308、308(T)‧‧‧第二層

310‧‧‧硬遮罩

312‧‧‧開口

314‧‧‧記憶體層

320‧‧‧通道層

322‧‧‧介電材料

324‧‧‧接墊

326‧‧‧閘介電層

328‧‧‧第二導電層

330‧‧‧第二介電層

332‧‧‧貫穿孔

334‧‧‧襯層

336‧‧‧導電材料

338‧‧‧連接件

340‧‧‧第三導電層

402‧‧‧基板

404‧‧‧堆疊

406‧‧‧第一層

408‧‧‧第二層

410‧‧‧第二導電層

412‧‧‧硬遮罩

414‧‧‧開口

416‧‧‧記憶體層

422‧‧‧通道層

424‧‧‧介電材料

426‧‧‧接墊

428‧‧‧閘介電層

430‧‧‧第二介電層

432‧‧‧貫穿孔

434‧‧‧襯層

436‧‧‧導電材料

438‧‧‧連接件

440‧‧‧第三導電層

2101‧‧‧串列選擇線

2102‧‧‧接地選擇線

1181~1184‧‧‧氧化物層

1201~1203‧‧‧氮化物層

3140‧‧‧記憶體層

3161~3164‧‧‧氧化物層

3181~3183‧‧‧氮化物層

3200‧‧‧通道層

3220‧‧‧介電材料

3240‧‧‧導電材料

3260‧‧‧氧化物層

4160‧‧‧記憶體層

4181~4184‧‧‧氧化物層

4201~4203‧‧‧氮化物層

4220‧‧‧通道層

4240‧‧‧介電材料

4260‧‧‧導電材料

4280‧‧‧氧化物層

S‧‧‧空間

第1圖繪示根據實施例的一種半導體結構。

第2圖繪示根據實施例的另一種半導體結構。

第3A~3P圖繪示根據實施例的一種半導體結構的製造方法。

第4A~4O圖繪示根據實施例的另一種半導體結構的製造方法。

以下將參照所附圖式，對於各種不同的實施例進行更詳細的說明。為了清楚起見，係示例性地描述三維垂直閘極反及(NAND)記憶體結構。然而，根據實施例的半導體結構並不受限於此。

須注意的是，為了清楚起見，圖式中的元件可能並未反映其實際上的尺寸。此外，在一些圖式中，可能省略一些未就其細節作討論的元件。

須注意的是，此處所用的表達方式只是為了敘述示例性的實施例而提供，並非欲用於限定本發明。舉例來說，除非文內有另外指定，否則單數形態「一」和「該」也意欲包括複數形態。此外，包括在一種方法中的步驟並不需要依照特定的順序進行。在可能的情況下，一步驟可在另一步驟之前、之後、或同時進行。

可以預期的是，一實施例中的元件和特徵也可能出現於其他實施例中，以達較佳之實施方式，而相同的描述內容則就此省略。

請參照第1圖，其提供根據實施例的一種半導體結構。半導體結構包括一基板102及一堆疊104，堆疊104形成於基板102上。堆疊104包括複數第一導電層106和複數第一介電層108，且第一導電層106和第一介電層108彼此交替堆疊。第一導電層106可由p型重摻雜多晶矽或金屬等材料形成。第一介電層108可由氧化物形成。半導體結構還包括一第二導電層110，形成於堆疊104上。第二導電層110可由p型或n型重摻雜多晶矽形成，典型地由n型重摻雜多晶矽形成。半導體結構還包括複數開口112，穿過第二導電層110和堆疊104。半導體結構還包括複數貫穿結構114，分別形成於開口112中。

貫穿結構114分別包括一記憶體層116、一閘介電層122、一通道層124、一介電材料126、和一接墊128。記憶體層116和閘介電層122形成於開口112各者的側壁上。在一些實施例中，閘介電層122的位置高於記憶體層116。記憶體層116和閘介電層122具有不同組成。舉例來說，記憶體層116可具有氧化物/氮化物/氧化物(ONO)結構、氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)結構、氧化物/氮化物/氧化物/氮化物/氧化物/氮化物/氧化物(ONONONO)結構、氮氧化矽(SiON)/氮化矽(SiN)/氧化物結構、或任一其他適合的穿隧/捕捉/阻障結構。在第1圖中，記憶體層116係繪示成具有ONONONO結構。亦即，記憶體層116包括氧化物層1181~1184和氮化物層1201~1203，其中氧化物層1181、氮化物層1201和氧化物層1182構成穿隧結構，氮化物層1202構成捕捉結構，氧化物層1183、氮化物層1203和氧化物層1184構成阻障結構。閘介電層122可為由氧化物形成的層。通道層124形成於記憶體層116和閘介電層122上。通道層124可由未摻雜的多晶矽形成。通道層124定義一空間S，亦即開口112的殘留空間。介電材料126和接墊128形成於通道層124所定義的空間S中，其中接墊128的位置高於介電材料126。在一些實施例中，介電材料126的上表面的水平高度高於堆疊104的上表面。介電材料126可為氧化物。接墊128可由n型重摻雜多晶矽形成。通道層124和堆疊104藉由記憶體層116隔絕(不論是空間中或者電性上)，通道層124和第二導電層110藉由閘介電層122隔絕。在一些實施例中，通道層124和第二導電層110只藉由閘介電層122隔絕。

根據一些實施例，底部的第一介電層108(B)可為氧化物埋層，底部的第一導電層106(B)可包括接地選擇線，且其他的第一導電層106可包括字元線。對於記憶體結構來說，記憶胞係定義在字元線和通道層的交點處。此外，第二導電層110可包括串列選擇線，且貫穿結構114中至少一者的通道層124和串列選擇線由貫穿結構114中該至少一者的閘介電層122隔絕。

在一些實施例中，例如是在應用於環繞式閘極(gate all-around,GAA)類型的記憶體結構的實施例中，開口112為孔洞。在這樣的情況下，整個底部的第一導電層106(B)可作為一接地選擇線，其他的第一導電層106可分別作為一字元線，且整個第二導電層110可作為一串列選擇線。

在一些實施例中，例如是在應用於單閘極垂直通道(single gate vertical channel,SGVC)類型的記憶體結構的實施例中，開口112為溝槽。堆疊104和第二導電層110可都被溝槽分成複數平行部分。在這樣的情況下，底部的第一導電層106(B)包括複數接地選擇線，其他的第一導電層106分別包括複數字元線，且第二導電層110包括複數串列選擇線。

半導體結構還可包括一第二介電層130、一第三導電層132、複數連接件134、和其他典型的元件(未繪示)。第二介電層130形成於第二導電層110上。第二介電層130可由氧化物形成。第三導電層132形成於第二介電層130上。第三導電層132可由金屬形成。第三導電層132可包括複數位元線。連接件134各者將各位元線連接至對應的接墊128。連接件134可分別包括一襯層136，以補償製程中的覆蓋性偏差(overlay shift)。

請參照第2圖，其提供根據實施例的另一種半導體結構。在第2圖所示的半導體結構中，開口112為溝槽，且堆疊104和第二導電層110二者都被溝槽分成複數平行部分。在第2圖所示的半導體結構中，位在一個溝槽中的記憶體層216和通道層224形成為U形，且第二導電層110包括位在該溝槽二側的一串列選擇線2101和一接地選擇線2102。貫穿結構114中至少一者的通道層224和串列選擇線2101藉由貫穿結構114中該至少一者的閘介電層122隔絕。貫穿結構114中至少一者的通道層224和接地選擇線2102藉由貫穿結構114中該至少一者的閘介電層122隔絕。第2圖所示的半導體結構的其他方面、特徵、和細節，係類似於參照第1圖所示的半導體結構而描述者。

接下來將說明所述半導體結構的製造方法。第3A~3P圖繪示根據實施例的一種半導體結構的製造方法。

請參照第3A圖，提供一基板302。在基板302上形成一堆疊304。堆疊304包括複數第一層306和複數第二層308，且第一層306和第二層308彼此交替堆疊。在一些實施例中，第一層306為第一導電層，第二層308為第一介電層。第一導電層可由p型重摻雜多晶矽形成，第一介電層可由氧化物形成。在一些實施例中，第一層306為犧牲層，第二層308為第一介電層。犧牲層可由氮化物形成，第一介電層可由氧化物形成。此外，在接下來的步驟中，特別是在形成所述貫穿結構之後，將以一導電材料取代犧牲層。因此，能夠形成複數第一導電層，其中第一導電層和第一介電層彼此交替堆疊。在本方法中，於第二層308是由氧化物形成的情況下，頂部的第二層308(T)的厚度大於其他的第二層308。

在堆疊304上形成一硬遮罩310。硬遮罩310能夠作為接下來的化學機械平坦化(chemical mechanical planarization,CMP)製程中的停止層。硬遮罩310可為由氮化矽形成的層。或者，硬遮罩310可包括一氮化矽層和一氧化物層。氮化矽層能夠避免具有高深寬比的線形堆疊的倒塌或彎曲。在本方法中，在移除硬遮罩310之後，可能包括至少一串列選擇線的第二導電層可形成在相同於硬遮罩310的位置。因此，硬遮罩310的厚度可依想要的串列選擇線特性而定。

請參照第3B圖，形成複數開口312，開口312穿過硬遮罩310和堆疊304。更具體地說，基板302可由開口312暴露出來。開口312可為孔洞或溝槽等型態。在開口312為孔洞的情況下，本方法能夠應用於環繞式閘極類型的記憶體結構。而在開口312為溝槽的情況下，本方法能夠應用於單閘極垂直通道類型的記憶體結構。此外，本方法能夠應用於源極在底部(bottom source)類型的記憶體結構。

之後，形成分別位於開口312的側壁上的複數記憶體層314。形成分別位於記憶體層314上的複數通道層320。在開口312中填充一介電材料322。形成分別位於開口312中介電材料322上的複數接墊324。

請參照第3C圖，在硬遮罩310上和開口312中共形地形成一記憶體層3140。這能夠藉由沉積製程來進行。記憶體層3140可具有ONO結構、ONONO結構、ONONONO結構、氮氧化矽/氮化矽/氧化物結構、或任一其他適合的穿隧/捕捉/阻障結構。在第3C圖中，記憶體層3140係繪示成具有ONONONO結構。亦即，記憶體層3140包括氧化物層3161~3164和氮化物層3181~3183，其中氧化物層3161、氮化物層3181和氧化物層3162構成穿隧結構，氮化物層3182構成捕捉結構，氧化物層3163、氮化物層3183和氧化物層3164構成阻障結構。在記憶體層3140上形成一通道層3200。通道層3200可由未摻雜的多晶矽藉由沉積來形成。接著，在通道層3200上形成一介電材料3220，並將其填充至開口312的殘留空間中。這能夠藉由沉積製程來進行。介電材料3220可為氧化物。在一些實施例中，孔隙或間隙可形成在介電材料3220內，並有利於減少二個相鄰通道層的耦接率(coupling rate)。

請參照第3D圖，進行平坦化製程，例如CMP製程，以移除介電材料3220在通道層3200上的部份。接著，介電材料 3220在開口312中的頂部部分也被移除，如第3E圖所示。這能夠藉由使用稀釋氫氟酸(DHF)或BOE蝕刻液的浸漬(dip)製程來進行。殘留在開口312各者中的介電材料322具有水平高度高於堆疊304上表面的上表面。此外，介電材料322的上表面的水平高度可低於硬遮罩310的上表面。

請參照第3F圖，在通道層3200上形成一導電材料3240，並將其填充至開口312的殘留空間中，這例如是藉由沉積來進行。導電材料3240可為n型重摻雜多晶矽。接著，如第3G圖所示，進行平坦化製程如CMP製程，並停止於硬遮罩310上。如此一來，記憶體層3140被分成分別形成於開口312的側壁上的複數記憶體層314。通道層3200被分成分別形成於記憶體層314上的複數通道層320。此外，複數接墊324分別形成於開口312中，於介電材料322上。

之後，移除硬遮罩310和記憶體層314延伸超出堆疊304的複數部分。更具體地說，移除記憶體層314延伸超出堆疊304的部分的步驟可包括一氮化物移除步驟和一氧化物移除步驟，且移除硬遮罩310的步驟和該氮化物移除步驟能夠同時進行。然而，本方法並不受限於此。

請參照第3H圖，進行氮化物移除步驟，這例如是藉由使用磷酸(H₃PO₄)的浸漬製程來進行。從而，能夠移除記憶體層314的氮化物層3181~3183延伸超出堆疊304的部分。此外，由氮化矽形成的硬遮罩310也能夠被移除。

請參照第3I圖，進行氧化物移除步驟，這例如是藉由使用DHF的浸漬製程來進行。從而，能夠移除記憶體層314的氧化物層3161~3164記憶體層314延伸超出堆疊304的部分。在記憶體層314包括氮氧化矽層的情況下，氮氧化矽層延伸超出堆疊304的部分在氮化物移除步驟和氧化物移除步驟二者的過程中都能夠被部分地移除，並可在這二個步驟完成之後被徹底地移除。根據一些實施例，為了徹底地毀去記憶體層314延伸超出堆疊304的部分，可交替重複數次的氮化物移除步驟和氧化物移除步驟。在一些實施例中，完全移除記憶體層314延伸超出堆疊304的部分。或者，記憶體層314延伸超出堆疊304的部分中殘留的氮化物層具有小於30Å的厚度，較佳地小於或等於25Å。舉例來說，可殘留部分不會捕捉電荷的氧化物層3161、氮化物層3181和氧化物層3162，而並未背離實施例的範圍。

之後，形成複數閘介電層326，閘介電層326分別位於通道層320上。閘介電層可由氧化製程形成。舉例來說，如第3J圖所示，能夠進行矽材料的氧化製程，例如熱氧化製程或臨場蒸氣產生(in situ steam generation,ISSG)氧化製程。因此，一氧化物層3260共形於通道層320和接墊324暴露於堆疊304之外的部分地形成。根據一些實施例，氧化物層3260可具有約70Å~100Å的厚度。或者，可進行沉積製程，而一氧化物層共形地形成在整個結構上。氧化物層3260在通道層320上的部分作為閘介電層326。在一些實施例中，可以移除氧化物層3260的其他部分，例如形成在接墊324上的部份。

請參照第3K圖，在形成閘介電層326之後，在堆疊304上形成一第二導電層328。如此一來，通道層320和堆疊 304是藉由記憶體層314隔絕，通道層320和第二導電層328則藉由具有不同於記憶體層314之組成的閘介電層326隔絕。根據一些實施例，第二導電層328可由p型或n型重摻雜多晶矽形成，較佳地由n型重摻雜多晶矽形成。舉例來說，這能夠藉由沉積製程和隨後的CMP製程來進行。或者，金屬可用於形成第二導電層328。舉例來說，第二導電層328可具有鈦/氮化鈦(TiN)/鎢結構。此外，在一些實施例中，可對第二導電層328和接墊324進行自對準矽化製程，以降低電阻。第二導電層328可包括串列選擇線。第二導電層328還可包括接地選擇線。

之後，可進行其他用於半導體結構的製造方法的典型製程。舉例來說，請參照第3L圖，可在第二導電層328和接墊324上形成一第二介電層330，其作為層間介電質。這能夠藉由沉積製程和隨後的CMP製程來進行。第二介電層330可由氧化物形成。接著，如第3M圖所示，形成對應接墊324的複數貫穿孔332。請參照第3N圖，形成分別位於貫穿孔332側壁上的複數襯層334。這能夠藉由沉積製程和隨後的蝕刻製程來進行。襯層334可由氧化物或氮化矽等材料形成。接著，如第3O圖所示，在貫穿孔332中填充一導電材料336。這能夠藉由化學氣相沉積(chemical vapor deposition,CVD)製程和隨後的CMP製程來進行。導電材料336可包括鈦、氮化鈦、和鎢。如此一來，便形成複數包括襯層334和導電材料336的連接件338。它們用於提供接墊324和在接下來的步驟中形成的一第三導電層340之間的電性連接。請參照第3P圖，在第二介電層330上形成第三導電層340。第三導電層340可由金屬形成。第三導電層340可包括複數位元線。在這樣的情況下，接墊324可為位元線接墊，且藉由連接件338連接至位元線。

第4A~4O圖繪示根據實施例的另一種半導體結構的製造方法。

請參照第4A圖，提供一基板402。在基板402上形成一堆疊404。堆疊404包括複數第一層406和複數第二層408，且第一層406和第二層408彼此交替堆疊。在一些實施例中，第一層406為第一導電層，第二層408為第一介電層。第一導電層可由p型重摻雜多晶矽形成，第一介電層可由氧化物形成。在一些實施例中，第一層406為犧牲層，第二層408為第一介電層。犧牲層可由氮化物形成，第一介電層可由氧化物形成。此外，在接下來的步驟中，特別是在形成所述貫穿結構之後，將以一導電材料取代犧牲層。因此，能夠形成複數第一導電層，其中第一導電層和第一介電層彼此交替堆疊。

接著，在堆疊404上形成一第二導電層410。第二導電層410可由p型或n型重摻雜多晶矽形成，較佳地由n型重摻雜多晶矽形成。第二導電層410能夠用於提供串列選擇線和接地選擇線(接地選擇線為選擇性提供)。

在形成第二導電層410之後，在第二導電層410上形成一硬遮罩412。硬遮罩412能夠作為接下來的CMP製程中的停止層。硬遮罩412可為由氮化矽形成的層。或者，硬遮罩412可包括一氮化矽層和一氧化物層。氮化矽層能夠避免具有高深寬比的線形堆疊的倒塌或彎曲。

請參照第4B圖，形成複數開口414，開口414穿過硬遮罩412、第二導電層410和堆疊404。更具體地說，基板402可由開口414暴露出來。開口414可為孔洞或溝槽等型態。在開口414為孔洞的情況下，本方法能夠應用於環繞式閘極類型的記憶體結構。而在開口414為溝槽的情況下，本方法能夠應用於單閘極垂直通道類型的記憶體結構。此外，本方法能夠應用於源極在底部類型的記憶體結構。

之後，形成分別位於開口414的側壁上的複數記憶體層416。形成分別位於記憶體層416上的複數通道層422。在開口414中填充一介電材料424。形成分別位於開口414中介電材料424上的複數接墊426。

請參照第4C圖，在硬遮罩412上和開口414中共形地形成一記憶體層4160。這能夠藉由沉積製程來進行。記憶體層4160可具有ONO結構、ONONO結構、ONONONO結構、氮氧化矽/氮化矽/氧化物結構、或任一其他適合的穿隧/捕捉/阻障結構。在第4C圖中，記憶體層4160係繪示成具有ONONONO結構。亦即，記憶體層4160包括氧化物層4181~4184和氮化物層4201~4203，其中氧化物層4181、氮化物層4201和氧化物層4182構成穿隧結構，氮化物層4202構成捕捉結構，氧化物層4183、氮化物層4203和氧化物層4184構成阻障結構。在一些實施例中，例如應用於源極在底部類型的記憶體結構的實施例中，移除記憶體層4160形成在開口414底部的部分，並暴露出基板402。接著，在記憶體層4160上形成一通道層4220。通道層4220可由未摻雜的多晶矽藉由沉積來形成。接著，在通道層4220上形成一介電材料4240，並將其填充至開口414的殘留空間中。這能夠藉由沉積製程來進行。介電材料4240可為氧化物。在一些實施例中，孔隙或間隙可形成在介電材料4240，並有利於減少二個相鄰通道層的耦接率。

請參照第4D圖，進行平坦化製程，例如CMP製程，以移除介電材料4240在通道層4220上的部份。接著，介電材料4240在開口414中的頂部部分也被移除，如第4E圖所示。這能夠藉由使用DHF或BOE蝕刻液的浸漬製程來進行。殘留在開口414各者中的介電材料424具有水平高度高於堆疊404上表面的上表面。此外，介電材料424的上表面的水平高度可低於第二導電層410的上表面。

請參照第4F圖，在通道層4220上形成一導電材料4260，並將其填充至開口414的殘留空間中，這例如是藉由沉積來進行。導電材料4260可為n型重摻雜多晶矽。接著，如第4G圖所示，進行平坦化製程如CMP製程，並停止於硬遮罩412上。如此一來，記憶體層4160被分成分別形成於開口414的側壁上的複數記憶體層416。通道層4220被分成分別形成於記憶體層416上的複數通道層422。此外，複數接墊426分別形成於開口414中，於介電材料424上。

之後，移除硬遮罩412和記憶體層416延伸超出堆疊404的複數部分。更具體地說，移除記憶體層416延伸超出堆疊404的部分的步驟可包括一氮化物移除步驟和一氧化物移除步驟，且移除硬遮罩412的步驟和該氮化物移除步驟能夠同時進行。然而，本方法並不受限於此。

請參照第4H圖，進行氮化物移除步驟，這例如是藉由使用磷酸的浸漬製程來進行。從而，能夠移除記憶體層416的氮化物層4201~4203延伸超出堆疊404的部分。此外，由氮化矽形成的硬遮罩412也能夠被移除。

請參照第4I圖，進行氧化物移除步驟，這例如是藉由使用DHF的浸漬製程來進行。從而，能夠移除記憶體層416的氧化物層4181~4184延伸超出堆疊404的部分。在記憶體層416包括氮氧化矽層的情況下，氮氧化矽層延伸超出堆疊404的部分在氮化物移除步驟和氧化物移除步驟二者的過程中都能夠被部分地移除，並可在這二個步驟完成之後被徹底地移除。根據一些實施例，為了徹底地毀去記憶體層416延伸超出堆疊404的部分，可交替重複數次的氮化物移除步驟和氧化物移除步驟。在一些實施例中，完全移除記憶體層416延伸超出堆疊404的部分。或者，記憶體層416延伸超出堆疊404的部分中殘留的氮化物層具有小於30Å的厚度，較佳地小於或等於25Å。舉例來說，可殘留部分不會捕捉電荷的氧化物層4181、氮化物層4201和氧化物層4182，而並未背離實施例的範圍。

之後，形成複數閘介電層428，閘介電層428分別位於通道層422上。這能夠藉由氧化製程(例如熱氧化製程或ISSG氧化製程)和隨後的沉積製程來進行。因此，一氧化物層4280共形地形成在整個結構上，如第4J圖所示。由氧化製程形成的氧化物層可具有約70Å的厚度，並提供較佳的品質給閘介電層428。然而，氧化物層4280可以只由沉積製程形成。氧化物層4280在通道層422上的部分作為閘介電層428。在一些實施例中，可以移除氧化物層4280的其他部分。

由於記憶體層416和閘介電層428具有不同組成，通道層422能夠藉由不同方式來與堆疊404和第二導電層410隔絕。

之後，可進行其他用於半導體結構的製造方法的典型製程。舉例來說，請參照第4K圖，可在第二導電層410和接墊426上形成一第二介電層430，其作為層間介電質。這能夠藉由沉積製程和隨後的CMP製程來進行。第二介電層430可由氧化物形成。接著，如第4L圖所示，形成對應接墊426的複數貫穿孔432。請參照第4M圖，形成分別位於貫穿孔432側壁上的複數襯層434。這能夠藉由沉積製程和隨後的蝕刻製程來進行。襯層434可由氧化物或氮化矽等材料形成。接著，如第4N圖所示，在貫穿孔432中填充一導電材料436。這能夠藉由CVD製程和隨後的CMP製程來進行。導電材料436可包括鈦、氮化鈦、和鎢。如此一來，便形成複數包括襯層434和導電材料436的連接件438。它們用於提供接墊426和在接下來的步驟中形成的一第三導電層440之間的電性連接。請參照第4O圖，在第二介電層430上形成第三導電層440。第三導電層440可由金屬形成。第三導電層440可包括複數位元線。在這樣的情況下，接墊426可為位元線接墊，且藉由連接件438連接至位元線。

總而言之，根據實施例，能夠提供二種方式來分離通道層和字元線、和分離通道層和串列選擇線。因此，串列選擇線的控制將不會不利地受到例如記憶胞之控制的影響。因此，不需要額外的電路來控制用於串列選擇線的閘介電層的寫入/抹除。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。