TWI581685B - 線路結構及其製作方法 - Google Patents
線路結構及其製作方法 Download PDFInfo
- Publication number
- TWI581685B TWI581685B TW104131063A TW104131063A TWI581685B TW I581685 B TWI581685 B TW I581685B TW 104131063 A TW104131063 A TW 104131063A TW 104131063 A TW104131063 A TW 104131063A TW I581685 B TWI581685 B TW I581685B
- Authority
- TW
- Taiwan
- Prior art keywords
- patterned
- layer
- layers
- circuit
- insulating
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 22
- 239000010410 layer Substances 0.000 claims description 353
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 55
- 239000011889 copper foil Substances 0.000 claims description 51
- 239000012792 core layer Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 29
- 239000002356 single layer Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 description 8
- 238000007747 plating Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本發明是有關於一種線路結構及其製作方法,且特別是有關於一種應用於晶片尺寸覆晶封裝(Flip Chip Chip Scale Package,FCCSP)的線路結構及其製作方法。
相較於散出型晶圓級封裝(Fan out Wafer Level Package,FOWLP),晶片尺寸覆晶封裝(FCCSP)所需的製作成本較高,理由在於:散出型晶圓級封裝(FOWLP)無需使用載板,可有效且大幅降低製作成本。因此,基於在低成本與高附加價值的趨勢下,如何有效地簡化製造流程以及降低生製作成本已成為晶片尺寸覆晶封裝(FCCSP)亟待克服的課題。
本發明提供一種線路結構及其製作方法,其可簡化線路結構的製程流程,且具有較低製程成本。
本發明的線路結構的製作方法,其包括以下製作步驟。於一核心層上形成二圖案化線路層。圖案化線路層分別位於核心層的相對二表面上。於每一圖案化線路層上分別形成一圖案化絕緣層。圖案化絕緣層分別暴露出部分圖案化線路層。移除核心層,以暴露出每一圖案化線路層的一上表面以及每一圖案化絕緣層的一頂表面。每一圖案化線路層的上表面切齊於每一圖案化絕緣層的頂表面。
在本發明的一實施例中,上述的核心層包括一核心介電層、二第一銅箔層以及二第二銅箔層。第一銅箔層分別位於核心介電層的相對兩側表面上,而第二銅箔層分別位於第一銅箔層上,且每一第一銅箔層的厚度大於每一第二銅箔層的厚度。
在本發明的一實施例中,上述的線路結構的製作方法,更包括:於每一圖案化線路層上分別形成圖案化絕緣層之後,且於移除核心層之前,提供二支撐板,分別壓合於圖案化絕緣層上。
在本發明的一實施例中,上述的線路結構的製作方法,更包括:於每一圖案化線路層上分別形成圖案化絕緣層之後,且於移除核心層之前,於每一圖案化絕緣層上分別形成一種子層,種子層覆蓋圖案化絕緣層以及圖案化絕緣層所暴露出的圖案化線路層。對每一種子層進行一圖案化程序,而分別形成一圖案化種子層。於每一圖案化種子層上分別形成一圖案化增層線路層,圖案化增層線路層分別配置於圖案化種子層上,且透過圖案化種子層與圖案化線路層相連接。於每一圖案化增層線路層上分別形成
一圖案化增層絕緣層,圖案化增層絕緣層分別暴露出部分圖案化增層線路層。
在本發明的一實施例中,上述的線路結構的製作方法,更包括:於每一圖案化增層線路層上分別形成圖案化增層絕緣層之後,且於移除核心層之前,提供二支撐板,分別壓合於圖案化增層絕緣層上。
本發明的線路結構,其包括一圖案化線路層以及一圖案化絕緣層。圖案化絕緣層覆蓋部分圖案化線路層,其中圖案化線路層的一上表面切齊於圖案化絕緣層的一頂表面。
在本發明的一實施例中,上述的線路結構,更包括:一支撐板,配置於圖案化絕緣層的一底表面上。
在本發明的一實施例中,上述的線路結構,更包括:一圖案化種子層,覆蓋圖案化絕緣層以及部分圖案化線路層;一圖案化增層線路層,配置於圖案化種子層上,其中圖案化增層線路層透過圖案化種子層與圖案化線路層相連接;以及一圖案化增層絕緣層,暴露出部分圖案化增層線路層。
在本發明的一實施例中,上述的線路結構,更包括:一支撐板,配置於圖案化增層絕緣層的一底表面上。
在本發明的一實施例中,上述的圖案化種子層為一電鍍銅層。
基於上述,本發明的線路結構的製作方法可製作出僅具有單層線路層的線路結構,因此可大幅縮減線路結構的製程時
間,且可有效降低製程成本。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
100a‧‧‧線路結構
110‧‧‧核心層
111、113‧‧‧表面
112‧‧‧核心介電層
114a、114b‧‧‧第一銅箔層
116a、116b‧‧‧第二銅箔層
120a、120b‧‧‧圖案化線路層
122‧‧‧上表面
130‧‧‧絕緣層材料層
130a、130b、130c、130d‧‧‧圖案化絕緣層
132、132’‧‧‧頂表面
134‧‧‧底表面
140a、140b、140c、140d‧‧‧支撐板
142a、142b、142c、142d‧‧‧B階絕緣層
144a、144b、144c、144d、146a、146b、146c、146d‧‧‧銅箔層
150‧‧‧種子層
150a、150b‧‧‧圖案化種子層
160a、160b‧‧‧圖案化增層線路層
162a、162b‧‧‧圖案化線路層
164a、164b‧‧‧導電通孔
170a、170b‧‧‧圖案化增層絕緣層
172‧‧‧底表面
T1、T2‧‧‧厚度
圖1A至圖1G繪示為本發明的一實施例的一種線路結構的製作方法的剖面示意圖。
圖2A至圖2F繪示為本發明的另一實施例的一種線路結構的製作方法的局部步驟的剖面示意圖。
圖1A至圖1G繪示為本發明的一實施例的一種線路結構的製作方法的剖面示意圖。請先參考圖1B,關於本實施例的線路結構的製作方法,首先,於一核心層110上形成二圖案化線路層120a、120b,其中圖案化線路層120a、120b分別位於核心層110的相對二表面111、113上。
詳細來說,請參考圖1A,核心層110包括一核心介電層112、二第一銅箔層114a、114b以及二第二銅箔層116a、116b。第一銅箔層114a、114b分別位於核心介電層112的相對兩側表面112a、112b上,而第二銅箔層116a、116b分別位於第一銅箔層114a、114b上,且每一第一銅箔層114a(或114b)的厚度T1大
於每一第二銅箔層116a(或116b)的厚度T2。此處,第一銅箔層114a(或114b)的厚度T1例如是18微米,而第二銅箔層116a(或116b)的厚度T2例如是3微米,但並不以此為限。
請再參考圖1B,圖案化線路層120a、120b分別位於核心層110的相對二表面111、113上,其中圖案化線路層120a、120b分別暴露出部分核心層110的表面111、113。此處,形成圖案化線路層120a、120b的方法例如是透過設置電鍍遮罩(未繪示)於核心層110的表面111、113上,以核心層110的第二銅箔層116a、116b為電鍍種子層,透過電鍍而形成圖案化線路層120a、120b,之後再移除電鍍遮罩,而完成圖案化線路層120a、120b的製作,但並不以此方式為限。
接著,請參考圖1C,於每一圖案化線路層120a、120b上分別形成一圖案化絕緣層130a、130b,其中圖案化絕緣層130a、130b分別暴露出部分圖案化線路層120a、120b。此處,形成圖案化絕緣層130a、130b例如是先於圖案化線路層120a、120b塗佈一絕緣材料層(未繪示),並對絕緣材料層進行一次塗佈光阻(未繪示)、曝光及顯影步驟而完成圖案化絕緣層130a、130b的製作,但並不以此方式為限。
接著,請同時參考圖1D與圖1E,提供二支撐板140a、140b,分別壓合於圖案化絕緣層130a、130b上,其中每一支撐板140a(或140b)包括一B階絕緣層142a(或142b)以及二銅箔層144a、146a(或144b、146b),銅箔層144a、146a(或144b、146b)
分別位於B階絕緣層142a(或142b)的相對兩側表面上,且每一支撐板140a(或140b)的銅箔層1406(或146b)直接接觸對應的圖案化絕緣層130a、130b。此時,如圖1E所示,多個空氣間隙由每一支撐板140a(或140b)、每一圖案化絕緣層130a(或130b)以及每一圖案化線路層120a(或120b)所組成。
值得一提的是,此處的支撐板140a(或140b)的核心層具體化為B階絕緣層142a(或142b),即其為半固化的絕緣層,因此透過熱壓合的方式將支撐板140a、140b壓合於圖案化絕緣層130a、130b上時,可具有較佳的結合力,且也可以改善及避免支撐板140a、140b的銅箔層144a、146a、144b、146b相對於B階絕緣層142a、142b所產生翹曲(warpage)現象。
之後,請同時參考圖1F與圖1G,移除核心層110,以暴露出每一圖案化線路層120a的一上表面122以及每一圖案化絕緣層130a的一頂表面132。每一圖案化線路層120a的上表面122切齊於每一圖案化絕緣層130a的頂表面132。需說明的是,為了方便說明起見,於移除核心層110之後,圖1G僅示意地繪示一個線路結構100a。
詳細來說,請同時參考圖1E與圖1F,透過掀離的方式使核心層110的核心介電層與第一銅箔層114a、114b、第二銅箔層116a、116b分離,但並不以此方式為限。
此時,如圖1F所示,僅剩下第二銅箔層116a、116b直接接觸圖案化絕緣層130a、130b以及圖案化線路層120a、120b。
接著,請同時參考圖1F與圖1G,透過蝕刻的方式,移除核心層110的第二銅箔層116a、116b,而暴露出圖案化線路層120a的上表面122以及圖案化絕緣層130a的頂表面132。至此,已將核心層110移除,且已完成線路結構100a的製作。
在結構上,請再參考圖1F,本實施例的線路結構100a包括圖案化線路層120a以及圖案化絕緣層130a。圖案化絕緣層130a覆蓋部分圖案化線路層120a,其中圖案化線路層120a的上表面122切齊於圖案化絕緣層130a的頂表面132。此處,圖案化線路層120a的上表面122與圖案化絕緣層130a的頂表面132可做為一晶片接合面,於後續製程中可將晶片(未繪示)接合於此晶片接合表面上。
再者,本實施例的線路結構100a可更包括支撐板140a,配置於圖案化絕緣層130a的底表面134上,其中支撐板140a包括B階絕緣層142a以及二銅箔層144a、146a,銅箔層144a、146a分別位於B階絕緣層142a的相對兩側表面上,且銅箔層146a直接接觸圖案化絕緣層130a的底表面134。此處,支撐板140a的目的在於支撐圖案化線路層120a與圖案化絕緣層130a,以使本實實施例的線路結構100a具有較佳的結構可靠度。需說明的是,於後續的封裝程序之後,意可將支撐板140a移除,即可得到具有較薄的封裝厚度的產品。此時,移除該支撐板140a而所暴露出的圖案化絕緣層130a的底表面134可做為一球柵陣列(Ball Grid Array,BGA)接合面,適於接合多個焊球(未繪示)。
由於本實施例的線路結構的製作方法可製作出僅具有單層線路層的線路結構100a,因此可大幅縮減線路結構100a的製程時間,且具有較低的製程成本。
為了增加線路結構100a的佈線密度,圖2A至圖2F提出另一種線線路結構的製作方法的局部步驟的剖面示意圖。本實施例的線路結構的製作法與圖1A至圖1G中的線路結構的製作方法相似,惟二者主要差異之處在於:於圖1B的步驟之後,即於核心層110上形成圖案化線路層120a、120b之後,請參考圖2A,塗佈絕緣材料層130於圖案化線路層120a、120b,其中絕緣材料層130完全覆蓋圖案化線路層120a、120b與圖案化線路層120a、120b所暴露出的核心層110的表面111、113。
接著,請參考圖2B,對絕緣材料層130進行一次塗佈光阻(未繪示)、曝光、顯影的步驟而完成圖案化絕緣層130c、130d的製作。
接著,請再參考圖2B,於每一圖案化絕緣層130c、130d上分別形成一種子層150,種子層150覆蓋圖案化絕緣層130c、130d以及圖案化絕緣層130c、130d所暴露出的圖案化線路層120a、120b。此處,形成種子層150的方式例如是電鍍法。
接著,請參考圖2C,對種子層150進行一圖案化程序,而形成一圖案化種子層150a以及一圖案化種子層150b。此處,圖案化種子層150a、150b例如是一電鍍銅層。接著,於每一圖案化種子層150a、150b上分別形成一圖案化增層線路層160a、160b,
其中圖案化增層線路層160a、160b分別配置於圖案化種子層150a、150b上,且透過圖案化種子層150a、150b與圖案化線路層120a、120b相連接。如圖2C所示,圖案化增層線路層160a、160b是由圖案化線路層162a、162b以及連接圖案化線路層162a、162b與圖案化線路層120a、120b的導電通孔164a、164b所組成。此處,形成圖案化增層線路層160a、160b的方法例如是以圖案化種子層150a、150b做為電鍍種子層,以電鍍的方式形成線路層(未繪示)。接著,請參考圖2D,於每一圖案化增層線路層160a、160b上分別形成一圖案化增層絕緣層170a、170b,其中圖案化增層絕緣層170a、170b分別暴露出部分圖案化增層線路層160a、160b。此處,形成圖案化增層絕緣層170a、170b的方式例如是先於圖案化增層線路層160a、160b塗佈一絕緣材料層(未繪示),並對絕緣材料層進行一次塗佈光阻(未繪示)、曝光及顯影步驟而完成圖案化增層絕緣層170a、170b的製作,但並不以此方式為限。
接著,同圖1D與圖1E的步驟,即提供二支撐板140c、140d,其中支撐板140c、140d分別壓合於圖案化增層絕緣層170a、170b上,而支撐板140c(或140d)的銅箔層144c、146c(或144d、146d)分別位於B階絕緣層142c(或142d)的相對兩側表面上,且支撐板140c(或140d)的銅箔層146c(或146d)直接接觸對應的圖案化增層絕緣層170a、170b,請參考圖2E。此時,如圖2E所示,多個空氣間隙由每一支撐板140c(或140d)、每一圖案化增層絕緣層170a(或170b)以及每一圖案化增層線路層160a(或
160b)所組成。
值得一提的是,此處的支撐板140c(或140d)的核心層具體化為B階絕緣層142c(或142d),即其為半固化的絕緣層,因此透過熱壓合的方式將支撐板140c、140d壓合於圖案化增層絕緣層170a、170b上時,可具有較佳的結合力,且也可以改善及避免支撐板140c、140d的銅箔層144c、146c、144d、146d相對於B階絕緣層142c、142d所產生翹曲(warpage)現象。
之後,同圖1F與圖1G的實施步驟,移除核心層110,以暴露出每一圖案化線路層120a的一上表面122以及每一圖案化絕緣層130c的一頂表面132’,其中每一圖案化線路層120a的上表面122切齊於每一圖案化絕緣層130c的頂表面132’,請同時參考圖2E與圖2F。需說明的是,為了方便說明起見,於移除核心層110之後,圖2F僅示意地繪示一個線路結構100b。至此,已完成線路結構100b的製作。
在結構上,請再參考圖2F,本實施例的線路結構100b是由圖案化線路層120a、圖案化絕緣層130c、圖案化種子層150a、圖案化增層線路層160a以及圖案化增層絕緣層170a所組成。圖案化絕緣層130c覆蓋部分圖案化線路層120a,其中圖案化線路層120a的上表面122切齊於圖案化絕緣層130c的頂表面132’。此處,圖案化線路層120a的上表面122與圖案化絕緣層130c的頂表面132’可做為一晶片接合面,於後續製程中可將晶片(未繪示)接合於此晶片接合表面上。圖案化種子層150a覆蓋圖案化絕緣層
130c以及部分圖案化線路層120a。圖案化增層線路層160a配置於圖案化種子層150a上,其中圖案化增層線路層160a透過圖案化種子層150a與圖案化線路層120a相連接。圖案化增層絕緣層170a暴露出部分圖案化增層線路層160a。
再者,本實施例的線路結構100b可更包括支撐板140c,配置於圖案化增層絕緣層170a的底表面172上,其中支撐板140c包括B階絕緣層142c以及二銅箔層144c、146c,銅箔層144c、146c分別位於B階絕緣層142c的相對兩側表面上,且銅箔層146c直接接觸圖案化增層絕緣層170a的底表面172。需說明的是,於後續的封裝程序之後,意可將支撐板140c移除,而可得到具有較薄的封裝厚度的產品。
綜上所述,由於本發明的線路結構的製作方法可製作出僅具有單層線路層的線路結構,因此可大幅縮減線路結構的製程時間,且具有較低的製程成本。此外,為了增加線路結構的佈線密度,亦可於單層線路層的線路結構上製作圖案化增層線路層與圖案化增層絕緣層,可提高線路結構的應用性。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100a:線路結構 120a:圖案化線路層 122:上表面 130a:圖案化絕緣層 132:頂表面 134:底表面 140a:支撐板 142a:B階絕緣層 144a、146a:銅箔層
Claims (7)
- 一種線路結構的製作方法,包括:於一核心層上形成二圖案化線路層,其中該些圖案化線路層分別位於該核心層的相對二表面上,其中各該圖案化線路層為一單層線路層;於各該圖案化線路層上分別形成一圖案化絕緣層,其中該些圖案化絕緣層分別暴露出部分該些圖案化線路層;提供二支撐板,分別壓合於該些圖案化絕緣層上,其中多個空氣間隙由各該支撐板、各該圖案化絕緣層以及各該圖案化線路層所組成;以及於提供該些支撐板後,移除該核心層,以暴露出各該圖案化線路層的一上表面以及各該圖案化絕緣層的一頂表面,其中各該圖案化線路層的該上表面切齊於各該圖案化絕緣層的該頂表面。
- 如申請專利範圍第1項所述的線路結構的製作方法,其中該核心層包括一核心介電層、二第一銅箔層以及二第二銅箔層,該些第一銅箔層分別位於該核心介電層的相對兩側表面上,而該些第二銅箔層分別位於該些第一銅箔層上,且各該第一銅箔層的厚度大於各該第二銅箔層的厚度。
- 一種線路結構的製作方法,包括:於一核心層上形成二圖案化線路層,其中該些圖案化線路層分別位於該核心層的相對二表面上,其中各該圖案化線路層為一單層線路層; 於各該圖案化線路層上分別形成一圖案化絕緣層,其中該些圖案化絕緣層分別暴露出部分該些圖案化線路層;於各該圖案化絕緣層上分別形成一種子層,該些種子層覆蓋該些圖案化絕緣層以及該些圖案化絕緣層所暴露出的該些圖案化線路層;對各該種子層進行一圖案化程序,而分別形成一圖案化種子層;於各該圖案化種子層上分別形成一圖案化增層線路層,該些圖案化增層線路層分別配置於該些圖案化種子層上,且透過該些圖案化種子層與該些圖案化線路層相連接;於各該圖案化增層線路層上分別形成一圖案化增層絕緣層,該些圖案化增層絕緣層分別暴露出部分該些圖案化增層線路層;提供二支撐板,分別壓合於該些圖案化增層絕緣層上,其中多個空氣間隙由各該支撐板、各該圖案化增層絕緣層以及各該圖案化增層線路層所組成;以及於提供該些支撐板後,移除該核心層,以暴露出各該圖案化線路層的一上表面以及各該圖案化絕緣層的一頂表面,其中各該圖案化線路層的該上表面切齊於各該圖案化絕緣層的該頂表面。
- 如申請專利範圍第3項所述的線路結構的製作方法,其中該核心層包括一核心介電層、二第一銅箔層以及二第二銅箔層,該些第一銅箔層分別位於該核心介電層的相對兩側表面上, 而該些第二銅箔層分別位於該些第一銅箔層上,且各該第一銅箔層的厚度大於各該第二銅箔層的厚度。
- 一種線路結構,包括:一圖案化線路層,其中該圖案化線路層為一單層線路層;一圖案化絕緣層,覆蓋部分該圖案化線路層,其中該圖案化線路層的一上表面切齊於該圖案化絕緣層的一頂表面;以及一支撐板,配置於該圖案化絕緣層的一底表面上,其中多個空氣間隙由該支撐板、該圖案化線路層以及該圖案化絕緣層所組成。
- 一種線路結構,包括:一圖案化線路層,其中該圖案化線路層為一單層線路層;一圖案化絕緣層,覆蓋部分該圖案化線路層,其中該圖案化線路層的一上表面切齊於該圖案化絕緣層的一頂表面;一圖案化種子層,覆蓋該圖案化絕緣層以及部分該圖案化線路層;一圖案化增層線路層,配置於該圖案化種子層上,其中該圖案化增層線路層透過該圖案化種子層與該圖案化線路層相連接;一圖案化增層絕緣層,暴露出部分該圖案化增層線路層;以及一支撐板,配置於該圖案化增層絕緣層的一底表面上,其中多個空氣間隙由該支撐板、該圖案化增層線路層以及該圖案化增層絕緣層所組成。
- 如申請專利範圍第6項所述的線路結構,其中該圖案化種子層為一電鍍銅層。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104131063A TWI581685B (zh) | 2015-09-21 | 2015-09-21 | 線路結構及其製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104131063A TWI581685B (zh) | 2015-09-21 | 2015-09-21 | 線路結構及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201713182A TW201713182A (zh) | 2017-04-01 |
| TWI581685B true TWI581685B (zh) | 2017-05-01 |
Family
ID=59256962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104131063A TWI581685B (zh) | 2015-09-21 | 2015-09-21 | 線路結構及其製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI581685B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120161332A1 (en) * | 2010-12-23 | 2012-06-28 | Stmicroelectronics Pte Ltd. | Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package |
| TW201227897A (en) * | 2010-12-23 | 2012-07-01 | Unimicron Technology Corp | Package substrate without a core layer and method of forming same |
-
2015
- 2015-09-21 TW TW104131063A patent/TWI581685B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120161332A1 (en) * | 2010-12-23 | 2012-06-28 | Stmicroelectronics Pte Ltd. | Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package |
| TW201227897A (en) * | 2010-12-23 | 2012-07-01 | Unimicron Technology Corp | Package substrate without a core layer and method of forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201713182A (zh) | 2017-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI474450B (zh) | 封裝載板及其製作方法 | |
| JP5254406B2 (ja) | 配線基板、及び半導体装置 | |
| TWI530238B (zh) | 晶片封裝基板及其製作方法 | |
| TWI533380B (zh) | 封裝結構及其製作方法 | |
| JP2007096314A (ja) | ワイヤボンディングパッド面とボールパッド面の回路層の厚さが異なる半導体パッケージ基板およびその製造方法 | |
| TWI444123B (zh) | 線路板製作方法及線路板 | |
| CN104167369B (zh) | 芯片封装结构的制作方法 | |
| KR101441466B1 (ko) | 초박형 패키지기판 및 제조방법 | |
| KR101039774B1 (ko) | 인쇄회로기판 제조를 위한 범프 형성 방법 | |
| TWI419277B (zh) | 線路基板及其製作方法與封裝結構及其製作方法 | |
| KR20160001827A (ko) | 인쇄회로기판 제조방법 | |
| TWI581685B (zh) | 線路結構及其製作方法 | |
| TWI605741B (zh) | 線路板及其製作方法 | |
| US9955578B2 (en) | Circuit structure | |
| TW202410317A (zh) | 配線基板、半導體裝置及配線基板的製造方法 | |
| TWI607681B (zh) | 線路基板的製作方法 | |
| TWI400783B (zh) | 封裝結構及其製作方法 | |
| JP5350449B2 (ja) | 半導体チップパッケージ構造とその製造方法 | |
| TWI411072B (zh) | 晶片級封裝基板及其製法 | |
| KR100942820B1 (ko) | 도금 인입선이 없는 반도체 패키지 기판 제조 방법 | |
| TWI512921B (zh) | 載板結構與晶片封裝結構及其製作方法 | |
| KR20160001826A (ko) | 인쇄회로기판 제조방법 | |
| TWI826060B (zh) | 電路板結構及其製作方法 | |
| US20080131996A1 (en) | Reverse build-up process for fine bump pitch approach | |
| JP5558432B2 (ja) | 微細ピッチバンプを備えた基板製造方法 |