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TWI578541B - 薄膜電晶體、製造其之方法以及包括其的有機發光二極體顯示裝置 - Google Patents

薄膜電晶體、製造其之方法以及包括其的有機發光二極體顯示裝置 Download PDF

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TWI578541B
TWI578541B TW099105576A TW99105576A TWI578541B TW I578541 B TWI578541 B TW I578541B TW 099105576 A TW099105576 A TW 099105576A TW 99105576 A TW99105576 A TW 99105576A TW I578541 B TWI578541 B TW I578541B
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梁泰勳
徐晉旭
李基龍
金玄圭
麥斯恩 利沙倩寇
李東炫
李吉遠
朴鍾力
崔寶京
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三星顯示器有限公司
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Description

薄膜電晶體、製造其之方法以及包括其的有機發光二極體顯示裝置
本發明的觀點關於一種薄膜電晶體,一種製造其之方法,以及一種包括該薄膜電晶體的有機發光二極體(Organic Light Emitting Diode,OLED)顯示裝置。更明確地說,本發明的觀點關於一種薄膜電晶體,其中,一具有預設厚度的第一絕緣層形成在一閘極電極之上,接著進行離子摻雜。依此方式,可以形成一對齊該閘極電極的補償區,而不需要一額外的分隔體,而且該第一絕緣層的厚度能夠改變以幫助調整該補償區的寬度。本發明的觀點包括一種製造該薄膜電晶體的方法,以及一種包括其的OLED顯示裝置。
一般來說,多晶矽層被廣泛地當作薄膜電晶體的半導體層,因為該等層有高場效移動能力並且可應用至高速運算電路以及CMOS電路。利用多晶矽層的薄膜電晶體通常可當作主動式矩陣液晶顯示器(Active Matrix Liquid Crystal Display,AMLCD)的主動元件,以及有機發光二極體(OLED)的切換元件和驅動元件。
在利用此多晶矽層的薄膜電晶體之中,可能會在該多晶矽層的預設區域上實施離子摻雜,以便形成源極/汲極區。此處,可以在不會實施離子摻雜的通道區及會實施離子摻雜的汲極區之間的介面處形成很強的電場,用以產生漏電流或熱載子,而所產生的電流可以朝該通道移動,從而讓裝置的效能特徵變差。
為克服此等缺點,已經有人提出一種在該通道區及該等源極/汲極區之間形成一低濃度摻雜區或補償區的方法。一種形成補償區的習知方法可能包括先在一閘極電極的一橫向表面上形成一分隔體並且接著在該結構上進行離子摻雜。該分隔體可藉由在該閘極電極上形成一第一絕緣層並且圖案化所生成的結構而產生或是藉由實施陽極氧化作用而產生。然而,為了利用該些方法來形成該分隔體,可能需要用到一額外的光罩與一光學製程來進行圖案化,或者製造過程可能會因該陽極氧化製程的關係而更複雜。
本發明的觀點提供一種利用簡化製程所製成的薄膜電晶體並且當在一半導體層之上形成一補償區時幫助調整該補償區的寬度。本發明的觀點還提供一種製造其之方法,以及一種包括其的有機發光二極體(OLED)顯示裝置。
在本發明的一示範性實施例中,提供一種薄膜電晶體,其包括:一基板;一半導體層,其設置在該基板之上並且包括一通道區、包括離子的源極/汲極區以及一補償區;一閘極絕緣層,其設置在該半導體層之上;一閘極電極,其設置在該閘極絕緣層之上;一第一絕緣層,其設置在該閘極電極之上;一第二絕緣層,其設置在該第一絕緣層之上;以及源極/汲極電極,它們設置在該第二絕緣層之上並且分別電氣連接至該半導體層的該等源極/汲極區。位於該等源極/汲極區之上的閘極絕緣層的厚度和第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直散佈深度。
在本發明的另一示範性實施例中,提供一種製造一薄膜電晶體的方法,其包括:在一基板之上形成一多晶矽層圖案;在該多晶矽層圖案之上形成一閘極絕緣層;在該閘極絕緣層之上形成一閘極電極,並且在該閘極電極之上形成一第一絕緣層;將離子植入該第一絕緣層之上的該多晶矽層圖案之中,以便形成一半導體層,該半導體層包括一通道區、源極/汲極區以及一補償區;在該第一絕緣層之上形成一第二絕緣層;以及在該第二絕緣層之上形成源極/汲極電極,它們分別電氣連接至該半導體層的該等源極/汲極區。設置在該等源極/汲極區之上的閘極絕緣層的厚度和第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直滲透深度。
在本發明的又一示範性實施例中,提供一種有機發光二極體(OLED)顯示裝置,其包括:一基板;一半導體層,其設置在該基板之上,並且包括一通道區、源極/汲極區以及一補償區;一閘極絕緣層,其設置在該半導體層之上;一閘極電極,其設置在該閘極絕緣層之上;一第一絕緣層,其設置在該閘極電極之上;一第二絕緣層,其設置在該第一絕緣層之上;源極/汲極電極,它們設置在該第二絕緣層之上並且分別電氣連接至該半導體層的該等源極/汲極區;一第一電極,其電氣連接至該等源極/汲極電極中的其中一者;一有機層,其設置在該第一電極之上並且包括一發射層;以及一第二電極,其設置在該有機層之上。位於該等源極/汲極區之上的閘極絕緣層的厚度和第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直滲透深度。
在下面的說明中將部分提出本發明的額外觀點及/或優點,而且其中一部分可以從說明之中明白,或者可藉由實行本發明而習得。
現在將詳細說明本發明的現有實施例,其範例圖解在隨附的圖式之中,其中,在所有圖式中,相同的元件符號代表相同的元件。下文會參考該等圖式來說明該等實施例,以便解釋本發明。再者,還應該瞭解的是,當本文提及某一層「形成在」或「設置在」一第二層「之上」時,該第一層可能直接形成在或設置在該第二層之上,或者,該第一層與該第二層之間可能有一中間層。進一步言之,如本文所使用般,「形成在...之上」一詞和「位於...之上」或「設置在...之上」具有相同的意義,而且就任何特殊製造過程來說,均沒有限制意義。
圖1所示的為根據本發明一示範性實施例的薄膜電晶體的剖面圖。一緩衝層110可以設置在由玻璃或塑膠所構成的基板100之上。該緩衝層110可以由單一的二氧化矽層或氮化矽層或是其組合所構成。
一半導體層120設置在該緩衝層110之上,該半導體層120包括一通道區121、源極/汲極區122與123以及一補償區124。該半導體層120是由一多晶矽層所構成。該等源極/汲極區122與123包括n型或p型離子。p型離子可以由選自下面所組成之群中的元素所構成的離子:硼(B)、鋁(Al)、鎵(Ga)以及銦(In);而n型離子可以由選自下面所組成之群中的元素所構成的離子:磷(P)、砷(As)以及銻(Sb)。
一閘極絕緣層130設置在該半導體層120之上。該閘極絕緣層130可能是由二氧化矽層、氮化矽層或是其組合所構成。設置在該等源極/汲極區122與123之上的閘極絕緣層130加上該補償區124可以薄於設置在閘極電極140下方的閘極絕緣層130,而該等厚度的差異可能為200至300。該閘極絕緣層130可形成500至1500的厚度。
該閘極電極140設置在該閘極絕緣層130之上。該閘極電極140設置成對應於該半導體層120的通道區121。該閘極電極140的末端可以具有40度至小於90度的漸細角度。當在該閘極電極140之上形成一第一絕緣層150之後,便會在該半導體層120之上實施離子摻雜,用以在該半導體層120之中形成補償區124。於此情況中,當該閘極電極140具有40度以下的漸細角度時,該補償區124可不對齊該閘極電極140。或者,當該閘極電極140具有90度或更高的漸細角度時,該閘極電極140之上的該第一絕緣層150可能會呈現不良的階梯覆蓋率(step coverage),且因而形成的補償區124可能會有高散佈率。該閘極電極140可以由下面所構成:單一層的鋁(Al)或是鋁合金,例如鋁-釹(Al-Nd)合金;或是組合層,其中,一鋁合金被堆疊在一鉻(Cr)或是鉬(Mo)合金之上。
該第一絕緣層150設置在該閘極電極140之上。該第一絕緣層150的用意為形成該補償區。在形成該第一絕緣層150之後,離子便會經由該第一絕緣層150和該閘極絕緣層130被植入該半導體層120之中,且因此該第一絕緣層150可包括和該半導體層120的源極/汲極區122與123之中的離子相同的離子。
設置在該等源極/汲極區122與123之上的閘極絕緣層130的厚度以及該第一絕緣層150的厚度的總和可以小於該等源極/汲極區122與123之中所包括的離子的垂直滲透深度。更明確地說,當p型離子被植入該等源極/汲極區122與123之中時,設置在該等源極/汲極區122與123之上的閘極絕緣層130的厚度以及該第一絕緣層150的厚度的總和可以小於1700。當n型離子被植入該等源極/汲極區122與123之中時,設置在該等源極/汲極區122與123之上的閘極絕緣層130的厚度以及該第一絕緣層150的厚度的總和可以小於1300。考量到植入該等源極/汲極區122與123之中的離子的橫向擴散距離為300至400,該第一絕緣層150可以形成為500或更大的厚度。該第一絕緣層150可以由二氧化矽層、氮化矽層或是其組合所構成。
一第二絕緣層160設置在該第一絕緣層150之上。該第二絕緣層160是在離子被植入該半導體層120中之後而形成的。不同於該第一絕緣層150,該第二絕緣層160並沒有包括和該半導體層120的源極/汲極區122與123之中的離子相同的離子。該第二絕緣層160可以由氮化矽層、二氧化矽層或是其組合所構成。
電氣連接至該半導體層120的該等源極/汲極區122與123的源極/汲極電極171與172會形成在該第二絕緣層160之上。該等源極/汲極電極171與172可以由選自下面所組成之群中的金屬或合金所構成:鉬(Mo)、鉻(Cr)、鎢(W)、鋁-釹(Al-Nd)合金、鈦(Ti)、鉬-鎢合金(Mo-W)以及鋁(Al)。
圖2A至2C所示的為根據本發明另一示範性實施例,用以製造一薄膜電晶體的過程的剖面圖。首先,如圖2A中所示,一緩衝層210形成在一由玻璃或塑膠所構成的基板200之上。該緩衝層210可利用化學氣相沉積或物理氣相沉積由單一絕緣層(例如二氧化矽層或氮化矽層)或是其組合所構成。此處,該緩衝層210的功能為防止濕氣或雜質從基板200處擴散或是在結晶化中調整熱傳輸速率,用以幫助非晶矽層的結晶。
接著,一多晶矽層形成在該緩衝層210之上,並且接著圖案化以形成一多晶矽層圖案220。在形成一非晶矽層之後,便可以藉由下面方式來結晶化該多晶矽層:快速熱退火(Rapid Thermal Annealing,RTA)、固相結晶化(Solid Phase Crystallization,SPC)、準分子雷射結晶化(Excimer Laser Crystallization,ELA)、金屬誘發結晶化(Metal Induced Crystallization,MIC)、金屬誘發橫向結晶化(Metal Induced Lateral Crystallization,MILC)、連續性橫向固化(Sequential Lateral Solidification,SLS)或是超級顆粒矽(Super Grain Silicon,SGS)。
接著,便會在該基板200中形成該多晶矽層圖案220的地方形成一閘極絕緣層230。此處,該閘極絕緣層230可以由二氧化矽層、氮化矽層或是其組合所構成。該閘極絕緣層可能會形成500至1500的厚度。
接著,便會形成一單層的鋁(Al)或是鋁合金(例如鋁-釹(Al-Nd)合金)或是形成多層結構(其中,一鋁合金會被堆疊在一鉻(Cr)或是鉬(Mo)合金之上),作為一閘極電極240的一金屬層,並且利用微影術來蝕刻該閘極電極金屬層(圖中並未分開顯示),以便形成該閘極電極240。該閘極電極240的一末端部分可能具有40度至小於90度的漸細角度。當在該閘極電極240小於40度以下的漸細角度時,補償區224可以不完全對齊該閘極電極240。當該閘極電極240具有90度或更大的漸細角度時,該閘極電極240之上的第一絕緣層250可能會呈現不良的階梯覆蓋率,且因而形成的補償區224可能會有高散佈率。
當形成該閘極電極240時,該閘極電極金屬層可以被蝕刻,以便部分蝕刻設置在該閘極電極240下方區域之外的區域之上的閘極絕緣層230。當形成在通道區221之外的區域之上的閘極絕緣層230太厚時,在後面製程中形成的第一絕緣層250便必須要薄。因為形成薄的第一絕緣層250可能非常困難,所以,該閘極絕緣層230可部分蝕刻,俾讓該第一絕緣層250會形成合宜的厚度。設置在該閘極電極240下方的閘極絕緣層230的厚度和該閘極電極240下方區域以外的區域之中的閘極絕緣層230的厚度可以相差200至300的厚度。
接著,參考圖2B,該第一絕緣層250形成在包括該閘極電極240在內的基板200的整個表面之上。該第一絕緣層250可以由氮化矽層、二氧化矽層或是其組合所構成。接著,n型或p型離子260會被植入該第一絕緣層250上的多晶矽層圖案220之中,用以形成一半導體層,該半導體層包括一通道區221、源極/汲極區222與223以及一補償區224。該等p型離子可以由選自下面所組成之群中的元素所構成:硼(B)、鎵(Ga)以及銦(In);而n型離子可能係由選自下面所組成之群中的元素所構成的離子:磷(P)、砷(As)以及銻(Sb)。該離子植入可以在利用1x1014至1x1016/cm2的劑量在50至100keV的離子能量處被實施。當利用小於1x1014/cm2的劑量來實施離子植入時,所形成的源極/汲極區222與223會有高阻值,因此,它們可能無法正確運作成為源極/汲極區。或者,當利用超過1x1016/cm2的劑量來實施離子植入時,被植入的離子可能會無法致能,而該等源極/汲極區可能會是非晶性,因此,可能無法達成所希望的特徵。
該第一絕緣層250的用意為形成一補償區224。因為在形成該第一絕緣層250之後,離子便會經由該第一絕緣層250和該閘極絕緣層230被植入該多晶矽層圖案220之中,因此,該第一絕緣層250可能包括和該半導體層的源極/汲極區222與223之中的離子相同的離子。
設置在該等源極/汲極區222與223之上的閘極絕緣層230的厚度以及第一絕緣層250的厚度的總和可能會小於該等源極/汲極區之中所包括的離子的垂直滲透深度。下面會提供其明確說明。
表1與表2為模擬在實施離子浴摻雜(ion shower doping)時的垂直滲透深度和水平散佈距離相對於離子能量的函數關係的結果。表1所示的為硼離子的情況而表2所示的為磷離子的情況。
當實施離子浴摻雜時,通常使用的離子能量範圍會高達100keV。進一步言之,參考表1與2,當p型離子(例如硼)被植入該等源極/汲極區222與223之中時,設置在該等源極/汲極區222與223之上的閘極絕緣層230的厚度以及該第一絕緣層250的厚度的總和可以小於1700。當n型離子被植入該等源極/汲極區222與223之中時,設置在該等源極/汲極區222與223之上的閘極絕緣層230的厚度以及該第一絕緣層250的厚度的總和可以小於1300。考量到被植入該等源極/汲極區222與223之中的離子會橫向擴散300至400的距離,該第一絕緣層250可以形成為500或更大的厚度。
接著,參考圖2C,一第二絕緣層270形成在該第一絕緣層250之上。該第二絕緣層270可以由氮化矽層、二氧化矽層或是其組合所構成。該第一絕緣層250的厚度與該第二絕緣層270的厚度的總和可能為4000至6000
接著,該閘極絕緣層230、該第一絕緣層250以及該第二絕緣層270中的預設區域可被蝕刻用以形成一接觸孔280,其會露出該半導體層的該等源極/汲極區222與223中的一預設區域。接著,源極/汲極電極291與292會經由該接觸孔280連接至該等源極/汲極區222與223。該等源極/汲極電極291與292可以由選自下面所組成之群中的金屬或合金所構成:鉬(Mo)、鉻(Cr)、鎢(W)、鋁-釹(Al-Nd)合金、鈦(Ti)、鉬-鎢合金(Mo-W)以及鋁(Al)。
圖3所示的為根據本發明另一示範性實施例包括一薄膜電晶體的OLED顯示裝置的剖面圖。在圖3中,元件符號100至172具有和圖1中相同的意義並且不作進一步說明。參考圖3,一第三絕緣層300形成在包括圖1中所示之根據本發明該示範性實施例的薄膜電晶體在內的基板100的整個表面之上。該第三絕緣層300可以由一無機材料或是一有機層所構成,該無機材料是選擇自二氧化矽層、氮化矽層以及玻璃上矽酸鹽所組成的群之中,該有機層是選擇自聚亞醯胺、環苯丁烯系列樹脂以及丙烯酸酯所組成的群之中。或者,該絕緣層300可由該無機層及該有機層所組成的堆疊結構來形成。
一會露出源極/汲極電極171與172中的其中一者的通道孔310會設置在該第三絕緣層300之中。一經由該通道孔310連接至該等源極/汲極電極171與172中的其中一者的第一電極320會設置在該第三絕緣層300之上。該第一電極320可以是陽極或陰極。當該第一電極320為陽極時,該陽極可以由下面其中一者所構成的透明導體層所構成:ITO、IZO以及ITZO。當該第一電極320為陰極時,該陰極可以由下面所構成:Mg、Ca、Al、Ag、Ba或是前述的合金。
接著,一具有一開口以部分露出該第一電極320的表面的像素界定層330會設置在該第一電極320之上,以及一包括一發射層的有機層340則會設置在該第一電極320之上。該有機層340可能包括選擇自下面所組成之群中的至少其中一層:電洞注入層、電洞傳輸層、電洞阻隔層、電子阻隔層、電子注入層以及電子傳輸層。接著,一第二電極350便會設置在該有機層340之上。
所以,在本發明的觀點中,形成至預設厚度的第一絕緣層會被形成在該閘極電極之上,並且實施離子摻雜,俾使該補償區可被形成以對齊該閘極電極。進一步言之,其不需要額外用到一光罩和一光學製程用以形成一分隔體以形成該補償區,俾使該製程會被簡化。調整該第一絕緣層的厚度以幫助調整該補償區的寬度。
雖然本文已經顯示且說明過本發明的數個實施例;不過,熟習本技術的人士便會明白,可以在此實施例中進行各種改變,其並不會脫離本發明的原理與精神,本發明的範疇則定義在申請專利範圍及其等效範圍之中。
100...基板
110...緩衝層
120...半導體層
121...通道區
122...源極/汲極區
123...源極/汲極區
124...補償區
130...閘極絕緣層
140...閘極電極
150...第一絕緣層
160...第二絕緣層
171...源極/汲極電極
172...源極/汲極電極
200...基板
210...緩衝層
220...多晶矽層圖案
221...通道區
222...源極/汲極區
223...源極/汲極區
224...補償區
230...閘極絕緣層
240...閘極電極
250...第一絕緣層
260...n型或p型離子
270...第二絕緣層
280...接觸孔
291...源極/汲極電極
292...源極/汲極電極
300...第三絕緣層
310...通道孔
320...第一電極
330...像素界定層
340...有機層
350...第二電極
從前面的實施例說明中,配合隨附的圖式,便會明白且更容易發現本發明的前述及/或其它觀點與優點,其中:
圖1所示的為根據本發明一示範性實施例的薄膜電晶體的剖面圖;
圖2A至2C所示的為根據本發明另一示範性實施例,用以製造一薄膜電晶體的過程的剖面圖;以及
圖3所示的為根據本發明另一示範性實施例的有機發光二極體(OLED)顯示裝置的剖面圖。
100...基板
110...緩衝層
120...半導體層
121...通道區
122...源極/汲極區
123...源極/汲極區
124...補償區
130...閘極絕緣層
140...閘極電極
150...第一絕緣層
160...第二絕緣層
171...源極/汲極電極
172...源極/汲極電極

Claims (27)

  1. 一種薄膜電晶體,其包括:一基板;一半導體層,其設置在該基板之上並且包括一通道區、包括離子的源極/汲極區以及一補償區;一閘極絕緣層,其設置在該半導體層之上;一閘極電極,其設置在該閘極絕緣層之上;一第一絕緣層,其設置在該閘極電極之上;一第二絕緣層,其設置在該第一絕緣層之上;以及源極/汲極電極,它們設置在該第二絕緣層之上,並且分別電氣連接至該半導體層的該等源極/汲極區,其中,位於該等源極/汲極區之上的該閘極絕緣層的厚度和該第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直散佈深度;其中,當該等源極/汲極區包括p型離子時,位於該等源極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1700Å;其中,當該等源極/汲極區包括n型離子時,位於該等源極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1300Å。
  2. 如申請專利範圍第1項之薄膜電晶體,其中,該第一絕緣層包括n型或p型離子。
  3. 如申請專利範圍第1項之薄膜電晶體,其中,設置在該閘極電極下方的該閘極絕緣層是比設置在該等源極/汲極 區之上的該閘極絕緣層還厚。
  4. 如申請專利範圍第3項之薄膜電晶體,其中,設置在該閘極電極下方的該閘極絕緣層以及設置在該等源極/汲極區之上的該閘極絕緣層之間的厚度差異為約200至約300Å。
  5. 如申請專利範圍第1項之薄膜電晶體,其中,該閘極電極的末端具有40度至小於90度的漸細角度。
  6. 如申請專利範圍第1項之薄膜電晶體,其中,該第一絕緣層形成為500Å或更大的厚度。
  7. 如申請專利範圍第1項之薄膜電晶體,其進一步包括一緩衝層,其設置在該基板以及該半導體層與該閘極絕緣層之間。
  8. 如申請專利範圍第1項之薄膜電晶體,其中,該閘極絕緣層的厚度介於約500Å與約1500Å之間。
  9. 如申請專利範圍第1項之薄膜電晶體,其中,該閘極電極設置成對應於該半導體層的該通道區。
  10. 一種在一基板上製造一薄膜電晶體的方法,其包括:在該基板之上形成一多晶矽層圖案;在該多晶矽層圖案之上形成一閘極絕緣層;在該閘極絕緣層之上形成一閘極電極,並且在該閘極電極之上形成一第一絕緣層;將離子植入該第一絕緣層之下的該多晶矽層圖案之中,以便形成一半導體層,該半導體層包括一通道區、源極/汲極區以及一補償區; 在該第一絕緣層之上形成一第二絕緣層;以及在該第二絕緣層之上形成源極/汲極電極,它們分別電氣連接至該半導體層的該等源極/汲極區,其中,設置在該等源極/汲極區之上的該閘極絕緣層的厚度和該第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直滲透深度;其中,當該等離子為p型,位於該等源極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1700Å;其中,當該等離子為n型時,位於該等源極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1300Å。
  11. 如申請專利範圍第10項之方法,其進一步包括當實施圖案化以形成該閘極電極時,蝕刻設置在該閘極電極下方區域之外的區域之上的閘極絕緣層中的預設區域。
  12. 如申請專利範圍第11項之方法,其中,設置在該閘極電極下方的閘極絕緣層以及設置在該閘極電極下方區域之外的區域之上的閘極絕緣層之間的厚度差異為約200至約300Å。
  13. 如申請專利範圍第10項之方法,其中,該閘極電極的末端具有40度至小於90度的漸細角度。
  14. 如申請專利範圍第10項之方法,其中,該第一絕緣層形成為500Å或更大的厚度。
  15. 如申請專利範圍第10項之方法,其進一步包括一緩 衝層,其設置在該基板以及該多晶矽層圖案與該閘極絕緣層之間。
  16. 如申請專利範圍第10項之方法,其進一步包括:在該基板之上形成一非晶矽層;藉由結晶化該非晶矽層以形成一多晶矽層;以及藉由圖案化以形成該多晶矽層圖案,其中,該結晶化藉由下面方式來實施:快速熱退火、固相結晶化、準分子雷射結晶化、金屬誘發結晶化、金屬誘發橫向結晶化、連續性橫向固化或是超級顆粒矽。
  17. 如申請專利範圍第10項之方法,其進一步包括將該閘極絕緣層形成至厚度約500Å至約1500Å。
  18. 如申請專利範圍第10項之方法,其進一步包括:形成一閘極電極金屬層;以及藉由微影術來蝕刻該閘極電極金屬層,其中:該閘極電極金屬層為單層或多層,該單層為鋁或是鋁合金,以及該多層為一堆疊在鉬合金或鉻合金之上的鋁合金。
  19. 如申請專利範圍第10項之方法,其中,該離子植入是在約50至約100keV的離子能量以及1x1014至1x1016/cm2的劑量處實施。
  20. 如申請專利範圍第10項之方法,其中,該離子植入方法為離子浴摻雜法。
  21. 如申請專利範圍第10項之方法,其中,該第一絕緣 層的厚度與該第二絕緣層的厚度的總和為約4000Å至約6000Å。
  22. 一種有機發光二極體(OLED)顯示裝置,其包括:一基板;一半導體層,其設置在該基板之上,並且包括一通道區、源極/汲極區以及一補償區;一閘極絕緣層,其設置在該半導體層之上;一閘極電極,其設置在該閘極絕緣層之上;一第一絕緣層,其設置在該閘極電極之上;一第二絕緣層,其設置在該第一絕緣層之上;源極/汲極電極,它們設置在該第二絕緣層之上,並且分別電氣連接至該半導體層的該等源極/汲極區;一第一電極,其電氣連接至該等源極/汲極電極中的其中一者;一有機層,其設置在該第一電極之上並且包括一發射層;以及一第二電極,其設置在該有機層之上,其中,位於該等源極/汲極區之上的該閘極絕緣層的厚度和該第一絕緣層的厚度的總和小於該等源極/汲極區中所包括的離子的垂直滲透深度;其中,當該等源極/汲極區包括p型離子時,位於該等源極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1700Å;其中,當該等源極/汲極區包括n型離子,位於該等源 極/汲極區之上的該閘極絕緣層的厚度以及該第一絕緣層的厚度的總和會小於1300Å。
  23. 如申請專利範圍第22項之OLED顯示裝置,其進一步包括一緩衝層,其設置在該基板以及該半導體層與該閘極絕緣層之間。
  24. 如申請專利範圍第22項之OLED顯示裝置,其進一步包括一第三絕緣層,其設置在該基板、該半導體層、該閘極絕緣層、該閘極電極、該第一絕緣層、該第二絕緣層以及該等源極/汲極電極的上方,其中:該第三絕緣層為一無機層或是一有機層中至少其中一者,該無機層由選擇自下面所組成的群之中的材料所構成:二氧化矽、氮化矽以及玻璃上矽酸鹽,以及該有機層由選擇自下面所組成的群之中的材料:聚亞醯胺、環苯丁烯系列樹脂以及丙烯酸酯。
  25. 如申請專利範圍第24項之OLED顯示裝置,其進一步包括:一通道孔,其設置在該第三絕緣層之中並且露出該等源極/汲極電極中的其中一者;以及一第一電極,其設置在該第三絕緣層之中並且經由該通道孔連接至該等源極/汲極電極中的其中一者。
  26. 如申請專利範圍第25項之OLED顯示裝置,其進一步包括:一像素界定層,其設置在該第一電極之上,部分露出 該第一電極的表面;一有機層,其包括設置在該第一電極上的一發射層;以及一第二電極,其設置在該有機層之上。
  27. 如申請專利範圍第26項之OLED顯示裝置,其中,該有機層包括由選擇自下面所組成之群中的至少其中一層:電洞注入層、電洞傳輸層、電洞阻隔層、電子阻隔層、電子注入層以及電子傳輸層。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101839930B1 (ko) * 2010-12-29 2018-04-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101894785B1 (ko) * 2011-02-11 2018-09-05 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
US9823768B2 (en) 2012-05-18 2017-11-21 Egalax_Empia Technology Inc. Signal measuring method and device for touch screen
TWI514231B (zh) 2012-05-18 2015-12-21 Egalax Empia Technology Inc 電容式觸摸屏的偵測裝置與方法
US9372585B2 (en) 2012-05-18 2016-06-21 Egalax₋Empia Technology Inc. Method and device for detecting capacitive touch screen
KR20150106016A (ko) * 2014-03-10 2015-09-21 삼성디스플레이 주식회사 표시장치
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
CN105552247B (zh) * 2015-12-08 2018-10-26 上海天马微电子有限公司 复合基板、柔性显示装置及其制备方法
CN105529335A (zh) * 2015-12-17 2016-04-27 武汉华星光电技术有限公司 一种阵列基板及其制作方法、显示面板
KR102493128B1 (ko) 2016-04-12 2023-01-31 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법
KR102485572B1 (ko) 2016-05-18 2023-01-09 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR102598061B1 (ko) * 2018-09-03 2023-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2020174605A1 (ja) * 2019-02-27 2020-09-03 シャープ株式会社 表示装置及びその製造方法
CN114678440B (zh) * 2020-12-24 2024-06-25 京东方科技集团股份有限公司 光电薄膜晶体管、指纹识别电路及显示装置
US11842937B2 (en) * 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015501B2 (en) * 2002-08-02 2006-03-21 Samsung Sdi Co., Ltd. Substrate and organic electroluminescence device using the substrate
TWI307961B (zh) * 2003-12-03 2009-03-21 Toppoly Optoelectronics Corp

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333868A (ja) * 1986-07-28 1988-02-13 Nec Corp Mis型電界効果トランジスタの製造方法
JPS63304668A (ja) * 1987-06-03 1988-12-12 Fujitsu Ltd 絶縁ゲ−ト型トランジスタの製造方法
JPH04135161A (ja) 1990-09-21 1992-05-08 Ietatsu Ono 研磨方法とその研磨加工装置
JP3076119B2 (ja) 1991-12-25 2000-08-14 株式会社日立製作所 液晶表示装置の製造方法
US5517037A (en) 1992-03-25 1996-05-14 Kanegafuchi Chemical Industry Co., Ltd. Polysilicon thin film with a particulate product of SiOx
JPH0669515A (ja) 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JP3139154B2 (ja) 1992-08-19 2001-02-26 セイコーエプソン株式会社 液晶装置及びその製造方法
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JPH0713196A (ja) 1993-06-21 1995-01-17 Toshiba Corp アクティブマトリックス型液晶表示装置
KR100294026B1 (ko) 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH0845850A (ja) 1994-07-27 1996-02-16 Oki Electric Ind Co Ltd ドープト多結晶半導体薄膜の成長方法
JP3295679B2 (ja) 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3143591B2 (ja) 1995-09-14 2001-03-07 キヤノン株式会社 表示装置
TW317643B (zh) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JP3476320B2 (ja) 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
KR100205523B1 (ko) 1996-04-08 1999-07-01 구자홍 박막트랜지스터 및 그 제조방법
JPH1174536A (ja) 1997-01-09 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20000055877A (ko) 1999-02-10 2000-09-15 장진 니켈이 포함된 다결정 실리콘
KR100317638B1 (ko) 1999-03-19 2001-12-22 구본준, 론 위라하디락사 폴리실리콘 박막트랜지스터 소자 및 그 제조방법
US6878968B1 (en) 1999-05-10 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3706527B2 (ja) 1999-06-30 2005-10-12 Hoya株式会社 電子線描画用マスクブランクス、電子線描画用マスクおよび電子線描画用マスクの製造方法
JP3715848B2 (ja) 1999-09-22 2005-11-16 シャープ株式会社 半導体装置の製造方法
US6294442B1 (en) 1999-12-10 2001-09-25 National Semiconductor Corporation Method for the formation of a polysilicon layer with a controlled, small silicon grain size during semiconductor device fabrication
JP4200618B2 (ja) 1999-12-27 2008-12-24 ソニー株式会社 半導体膜形成方法及び薄膜半導体装置の製造方法
GB2358081B (en) 2000-01-07 2004-02-18 Seiko Epson Corp A thin-film transistor and a method for maufacturing thereof
KR100450595B1 (ko) 2000-02-09 2004-09-30 히다찌 케이블 리미티드 결정실리콘 반도체장치 및 그 장치의 제조방법
JP4769997B2 (ja) * 2000-04-06 2011-09-07 ソニー株式会社 薄膜トランジスタ及びその製造方法、液晶表示装置、液晶表示装置の製造方法、有機el装置、有機el装置の製造方法
JP2001337348A (ja) 2000-05-30 2001-12-07 Toshiba Corp アレイ基板およびその製造方法
KR100387122B1 (ko) 2000-09-15 2003-06-12 피티플러스(주) 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법
JP4267266B2 (ja) 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003060209A (ja) 2001-08-08 2003-02-28 Sharp Corp 半導体装置およびその製造方法
JP2003100629A (ja) 2001-09-19 2003-04-04 Sharp Corp 半導体装置及びその製造方法
JP4135347B2 (ja) 2001-10-02 2008-08-20 株式会社日立製作所 ポリシリコン膜生成方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
TW536716B (en) 2002-07-04 2003-06-11 Ind Tech Res Inst Capacitor structure of low temperature polysilicon
KR100603284B1 (ko) 2002-10-22 2006-07-20 삼성에스디아이 주식회사 캐페시턴스가 증가된 전계발광 디스플레이 패널
KR20040036761A (ko) 2002-10-24 2004-05-03 엘지전자 주식회사 고밀도 플라즈마 화학기상증착법에 의한 실리콘 증착방법
JP4115252B2 (ja) 2002-11-08 2008-07-09 シャープ株式会社 半導体膜およびその製造方法ならびに半導体装置およびその製造方法
KR100470274B1 (ko) 2002-11-08 2005-02-05 진 장 덮개층을 이용한 비정질 물질의 상 변화 방법
TWI305681B (en) 2002-11-22 2009-01-21 Toppoly Optoelectronics Corp Method for fabricating thin film transistor array and driving circuits
JP3904512B2 (ja) 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP4059095B2 (ja) 2003-02-07 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、電気光学装置、電子機器
US7238963B2 (en) 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
KR20040098958A (ko) 2003-05-16 2004-11-26 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조 방법
US7358165B2 (en) 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
JP4578877B2 (ja) 2003-07-31 2010-11-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR100623228B1 (ko) * 2003-11-27 2006-09-18 삼성에스디아이 주식회사 박막트랜지스터, 상기 박막트랜지스터를 구비하는유기전계발광표시장치 및 상기 박막트랜지스터의 제조방법
KR100579188B1 (ko) * 2004-02-12 2006-05-11 삼성에스디아이 주식회사 엘디디 구조를 갖는 박막트랜지스터
WO2005119779A1 (en) 2004-06-03 2005-12-15 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method of the same
KR100600874B1 (ko) 2004-06-09 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100626007B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법, 이박막 트랜지스터를 구비한 평판표시장치, 및 이평판표시장치의 제조방법
KR100611659B1 (ko) 2004-07-07 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100656495B1 (ko) 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100611764B1 (ko) 2004-08-20 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
US7416928B2 (en) 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100628989B1 (ko) 2004-09-17 2006-09-27 진 장 비정질 실리콘 박막의 결정화 방법
KR20060026776A (ko) 2004-09-21 2006-03-24 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그의 제조 방법
KR100689316B1 (ko) 2004-10-29 2007-03-08 엘지.필립스 엘시디 주식회사 유기전계발광다이오드소자 및 그 제조방법
KR100669789B1 (ko) 2004-11-26 2007-01-16 삼성에스디아이 주식회사 평판 디스플레이 장치
US20090239352A1 (en) 2005-03-31 2009-09-24 Tokyo Electron Limited Method for producing silicon oxide film, control program thereof, recording medium and plasma processing apparatus
US7341907B2 (en) 2005-04-05 2008-03-11 Applied Materials, Inc. Single wafer thermal CVD processes for hemispherical grained silicon and nano-crystalline grain-sized polysilicon
US7652291B2 (en) 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display
TWI401802B (zh) * 2005-06-30 2013-07-11 Samsung Display Co Ltd 薄膜電晶體板及其製造方法
JP2007027202A (ja) 2005-07-12 2007-02-01 Sharp Corp 表示装置の製造方法および表示装置
JP2007035812A (ja) 2005-07-26 2007-02-08 Mitsubishi Electric Corp 多結晶シリコン膜の製造方法および薄膜トランジスタ
KR100778781B1 (ko) 2005-12-16 2007-11-27 주식회사 테라세미콘 다결정 실리콘 박막 제조방법 및 그 제조장치
JP4815600B2 (ja) 2005-09-06 2011-11-16 株式会社テラセミコン 多結晶シリコン薄膜製造方法及びその製造装置
US20080258186A1 (en) 2005-12-19 2008-10-23 Nxp B.V. Source and Drain Formation in Silicon on Insulator Device
KR20070076860A (ko) 2006-01-20 2007-07-25 삼성전자주식회사 유기발광 디스플레이 및 그 제조방법
TWI296855B (en) 2006-03-07 2008-05-11 Au Optronics Corp Thin film transistor and manufacturing method thereof
KR100770269B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
KR101270168B1 (ko) 2006-09-19 2013-05-31 삼성전자주식회사 유기 전자발광디스플레이 및 그 제조방법
KR100770266B1 (ko) 2006-11-10 2007-10-25 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR100864884B1 (ko) 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR100864883B1 (ko) 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치.
KR100839735B1 (ko) 2006-12-29 2008-06-19 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
JP2009059940A (ja) 2007-08-31 2009-03-19 Sharp Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、及び、電子装置
KR20080086967A (ko) 2008-08-28 2008-09-29 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 유기전계발광표시장치
KR101015849B1 (ko) 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015501B2 (en) * 2002-08-02 2006-03-21 Samsung Sdi Co., Ltd. Substrate and organic electroluminescence device using the substrate
TWI307961B (zh) * 2003-12-03 2009-03-21 Toppoly Optoelectronics Corp

Also Published As

Publication number Publication date
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