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JP2000031488A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JP2000031488A
JP2000031488A JP10156698A JP15669898A JP2000031488A JP 2000031488 A JP2000031488 A JP 2000031488A JP 10156698 A JP10156698 A JP 10156698A JP 15669898 A JP15669898 A JP 15669898A JP 2000031488 A JP2000031488 A JP 2000031488A
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semiconductor device
insulating film
thin film
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舜平 山崎
Shoji Miyanaga
昭治 宮永
Toru Mitsuki
亨 三津木
Hisashi Otani
久 大谷
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 穴(凹部)を有する安価な基板を用いて半導
体装置を形成した時に生じる不良箇所を低減することを
課題とする。 【解決手段】 基板上に形成した下地膜に平坦化処理及
び熱処理を行うことで、基板の穴(凹部)の形状が与え
る影響を緩和し、その極めて良好な特性値(凹部の深
さ、凹部の開口直径、凹部の上部の開口部断面曲線の接
線と表面となす角、曲率半径、表面粗さRms)を有す
る絶縁膜表面上に形成される優れた結晶性を有する半導
体薄膜を利用して半導体装置を作製する。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本願発明は、絶縁表面を有す
る基板上に薄膜トランジスタ(以下、TFTと略記す
る)を配置して構成される半導体装置の構成に関する。
なお、本明細書において半導体装置とは、半導体を利用
して機能しうる装置全般を指し、電気光学装置、半導体
回路および電子機器は全て半導体装置の範疇に含まれ
る。
【0002】
【従来の技術】近年、絶縁表面を有する基板上にTFT
を形成し、電気回路を構成する技術が急速に発達してい
る。現状では液晶表示装置(液晶パネル)のスイッチン
グ素子としてTFTを用いる例が多い。TFTの最も重
要な部分である活性層は半導体薄膜で形成される。半導
体薄膜としてはこれまでアモルファスシリコン膜が多用
されてきたが、より動作速度の速いTFTの需要が高ま
り、ポリシリコン膜が主流になってきている。
【0003】ポリシリコン膜を用いたTFT(ポリシリ
コンTFT)はプロセス温度の違いから高温ポリシリコ
ンTFTと低温ポリシリコンTFTとに区別される。ど
ちらも製品化されているが、現状では信頼性とTFT特
性の安定している高温ポリシリコンTFTの方が多くの
市場を占めている。
【0004】活性層として高温ポリシリコン膜を用いる
場合、一般的には 800〜1000℃程度の加熱処理を施して
ポリシリコン膜の結晶性を改善する。そのため、サブス
トレート基板には耐熱性の高い石英基板が用いられる。
そして、通常1枚の石英基板上に数枚分の液晶パネルに
対応するTFTを数百万個形成し、多面取りによってス
ループットを上げている。
【0005】このように、数百万個ものTFTを大型基
板上に一体形成して多面取りを行う場合、当然ではある
が、全てのTFTが均一な特性を有し、且つ、正常に駆
動することが望ましい。
【0006】しかしながら、現状では、数百万個ものT
FTを大型基板上に形成した場合、TFT特性のバラツ
キや動作不良が生じている。本発明人が、その幾つかの
不良箇所をSEM及びTEM観察を行ったところ、活性
層の不良箇所が見られ、それがTFTの動作不良の原因
の一つとなっていることが分かった。この不良箇所のT
EM観察写真を簡略して図示した断面図を図5(B)に
示す。
【0007】本発明人が、市販されている安価な低級グ
レードの石英基板表面をAFM(原子間力顕微鏡)によ
り観察したところ、図15(A)に示したように、基板
表面にランダムに存在する陥没した大きな穴(平均深さ
D=70〜100nmの凹部)が多数見られた。図15
(A)中において、大きな穴は黒点として確認できる。
また、市販されている安価な石英基板のRmsは、1〜
1.5nmであり、穴(凹部)の密度は、10000個
/cm2 よりも大きい値であった。
【0008】このように、穴(凹部)の密度が、100
00個/cm2 よりも大きいと、結晶化工程において、
結晶成長を阻害することが発明者らの実験により分かっ
ている。
【0009】また、図5に示すように、問題となってい
る基板の凹部の形状は、凹部の上部の開口部の巾r2
(開口直径)に比べ内部がわずかに巾広となっており、
基板の凹部の上部の開口部付近における曲率半径R2
小さい。また、AFM測定による開口部の断面曲線は急
峻な勾配を有していた。なお、本明細書における断面曲
線とは、基板表面に垂直な面で切断した場合、例えば、
TEM測定、AFM測定等で得られる曲線を指してい
る。
【0010】本発明人は、不良箇所が発生する原因が、
市販されている安価な低級グレードの基板表面の陥没し
た大きな凹部の形状(大きさ及び深さ)にあることを見
いだした。
【0011】従来工程では、図5(A)に示すように、
基板100表面上に直接、半導体薄膜110を積層して
いた。そのため、前記基板表面の凹部の上方に、基板表
面の凹部の開口部付近190における曲率半径とほぼ同
じ曲率半径を有する凹部が半導体薄膜表面にも形成され
ていた。そして、この後のTFT作製工程である非晶質
珪素膜の結晶化工程及び熱処理工程等において、これら
開口部における曲率半径の小さい凹部が、非晶質珪素膜
の結晶化を阻害していた。
【0012】また、図5(A)で示した基板の凹部の底
部に存在する微小な凸凹には、結晶化工程において、固
形物が形成されやすく、図5(B)のように、半導体薄
膜が分断されて動作不良を引き起こしていた。この半導
体薄膜が分断される不良箇所はSi(シリコン)切れと
呼ばれる。また、凹部に形成された固形物をEDX測定
により、組成を調べたところ、触媒元素が偏析して形成
されたシリサイドであることが判明した。
【0013】以上のように、この大きく陥没した穴(底
部に微小な凸凹を有する凹部)を有する安価な基板上に
半導体薄膜を積層し、TFTを作製すると、不良箇所が
発生し、TFT特性のバラツキや歩留まりの低下を招い
ていることが明らかになった。
【0014】
【発明が解決しようとする課題】市販されている安価な
低級グレードの基板を用いた場合、基板の凹部によりS
i切れ等の不良箇所が発生し、TFTの動作不良の原因
となっている。
【0015】なお、特別な研磨により平坦化した表面
(Rms=0.4〜0.6nm)を有する基板(図15
(B))も市販されているが、ややコスト高であり、大
量生産を行う上で、工業的には向いていない。また、図
15(A)と図15(B)の観察領域は10×10μm
2 である。
【0016】そこで、高価な基板を用いることなく、こ
のTFTの動作不良の原因となっているSi切れ等の不
良箇所を低減することが最大の課題であった。
【0017】本願発明は、安価な基板の凹部形状が半導
体薄膜に与える影響を本発明の下地膜により緩和し、均
一な半導体薄膜を得ることを課題とする。また、本発明
の下地膜上に形成された良質の半導体薄膜を利用した動
作不良のない半導体装置を提供することを課題とする。
【0018】
【課題を解決するための手段】本明細書で開示する本発
明の第1の構成は、表面に絶縁膜を有する基板上に形成
された半導体薄膜でなる活性層を有する半導体装置にお
いて、基板及び該基板に接する絶縁膜表面は、少なくと
も1つの凹部を有し、前記絶縁膜表面の凹部の深さの平
均値をdとし、前記基板表面の凹部の深さの平均値をD
とした場合、d/D<1であることを特徴とする半導体
装置である。
【0019】上記第1の構成における凹部の深さの平均
値d(絶縁膜表面から絶縁膜表面の凹部の底部までの深
さの平均値)が10nm以下であることを特徴とする半
導体装置である。
【0020】本発明の第2の構成は、表面に絶縁膜を有
する基板上に形成された半導体薄膜でなる活性層を有す
る半導体装置において、基板に接する絶縁膜表面は、少
なくとも1つの凹部を有し、前記絶縁膜表面の凹部の開
口直径r1 が10nm〜1μmであることを特徴とする
半導体装置である。
【0021】本発明の第3の構成は、表面に絶縁膜を有
する基板上に形成された半導体薄膜でなる活性層を有す
る半導体装置において、基板に接する絶縁膜表面は、少
なくとも1つの凹部を有し、前記絶縁膜表面の凹部の開
口部における接線が表面平面となす角度a°は0°〜6
0°であることを特徴とする半導体装置である。
【0022】本発明の第4の構成は、表面に絶縁膜を有
する基板上に形成された半導体薄膜でなる活性層を有す
る半導体装置において、基板及び該基板に接する絶縁膜
表面は、少なくとも1つの凹部を有し、前記絶縁膜表面
の凹部の開口部付近における曲率半径R1 は、前記基板
表面の凹部の開口部付近における曲率半径R2 よりも大
きいことを特徴とする半導体装置である。
【0023】本明細書中での曲率半径Rは、凹部の上部
の開口部における曲線のある点での曲率円(曲線とその
凹部で接する円)の半径のことをさしている。
【0024】上記第1乃至第5の構成において、内部表
面を有する凹部の密度は、100個/cm2 以下であ
る。
【0025】本発明の第6の構成は、表面に絶縁膜を有
する基板上に形成された半導体薄膜でなる活性層を有す
る半導体装置において、半導体薄膜の底面に接触する絶
縁膜の表面粗さの二乗平均の平方根Rmsが0.3nm
以下であることを特徴とする半導体装置である。
【0026】本明細書中での表面粗さの二乗平均の平方
根Rmsは、基準面から指定面までの偏差の二乗を平均
した値の平方根のことを指している。ここで、指定面と
は粗さ計測の対象となる面のことであり、また、基準面
とは、指定面の高さの平均値をZ0 とするとき、Z=Z
0 で表される平面のことである。このRmsの値は、一
般的なAFM測定によって得られる代表的な測定値の1
つである。
【0027】また、上記構成の半導体薄膜の電子線回折
パターンには{110}配向による特定の規則性が観測
され、当該電子線回折パターンの任意の回折スポットは
概略円状であり、前記回折スポットの短軸の長さ(a)
と長軸の長さ(b)との比(a/b)が1/1(円形)〜
1/1.5 であることを特徴としている。
【0028】また、上記構成の半導体薄膜の電子線回折
パターンには{110}配向による特定の規則性が観測
され、当該電子線回折パターンの任意の回折スポット
は、電子線照射エリアの中心点に対して同心円状の広が
りを有し、前記電子線照射エリアの中心点から前記回折
スポットに対して引いた接線と、前記電子線照射エリア
の中心点と前記回折スポットの中心点とを結ぶ線分とが
なす角は±1.5 °以内であることを特徴としている。
【0029】本発明の第7の構成は、絶縁表面上の薄膜
トランジスタの作製方法において、基板に接して第1の
非晶質珪素膜を成膜する工程と、前記非晶質珪素膜に研
磨を施す平坦化工程と、前記非晶質珪素膜に加熱処理を
施し、酸化珪素膜を得る工程と、前記酸化珪素膜上に第
2の非晶質珪素膜を成膜する工程と、を少なくとも経て
作製されることを特徴とする半導体装置の作製方法であ
り、さらに、第2の非晶質珪素膜を成膜する工程の後、
前記第2の非晶質珪素膜を結晶化せしめ、結晶性珪素膜
を得る工程と、前記結晶性珪素膜を覆って、絶縁膜を堆
積する工程とを有する構成としてもよい。
【0030】本発明の第8の構成は、絶縁表面上の薄膜
トランジスタの作製方法において、基板上に絶縁膜を形
成する工程と、前記絶縁膜に研磨を施す平坦化工程と、
前記絶縁膜を熱処理する工程と、前記絶縁膜上に非晶質
珪素膜を成膜する工程と、を少なくとも有することを特
徴とする半導体装置の作製方法である。
【0031】本発明の第9の構成は、絶縁表面上の薄膜
トランジスタの作製方法において、単結晶基板を熱酸化
して酸化膜を形成する工程と、前記酸化膜に研磨を施す
平坦化工程と、前記酸化膜を再度熱処理する工程と、前
記酸化膜上に非晶質珪素膜を成膜する工程と、を少なく
とも有することを特徴とする半導体装置の作製方法であ
る。
【0032】上記第7乃至第9の構成において、前記平
坦化工程は、機械的な研磨により行われることを特徴と
する半導体装置の作製方法である。
【0033】上記第7乃至第9の構成において、前記平
坦化工程は、化学的機械的研磨により行われることを特
徴とする半導体装置の作製方法である。
【0034】上記第7乃至第9の構成において、前記平
坦化工程は、電解インプロセスドレッシング研磨により
行われることを特徴とする半導体装置の作製方法であ
る。
【0035】
【発明の実施の形態】図2に本発明の作製工程図を示
し、本発明の作製工程を以下に詳述する。
【0036】まず、市販の安価な低級グレードの基板を
用意する。(図2(A))この市販の安価な石英基板1
00は、所々に大きく陥没した穴(凹部)を有してい
る。そして、この基板のAFM写真である図15(A)
で示されるように、穴はランダムに多数存在している。
【0037】この石英基板上に、非晶質珪素膜からなる
下地膜101をプラズマCVD法または減圧CVD法を
用いて50〜300nm、好ましくは100nmの厚さ
に形成する。(図2(B))
【0038】その後、下地膜表面に平坦化処理を施し、
優れた平坦性を有する下地膜102を得る。この下地膜
の研磨方法としては、機械研磨、CMP、ELID等が
挙げられるが、その中でもELID(電解インプロセス
ドレッシング)による研磨は、膜表面を原子サイズレベ
ルで平坦化することが可能な高精度研削システムであ
り、本発明の優れた平坦性を有する下地膜を得るのに最
も適している。
【0039】その後、熱処理を行い、平坦性を有する下
地膜102を酸化させることによって、基板表面の凹部
の上部の開口部付近における曲率半径R2 よりも下地膜
の凹部の上部の開口部付近の曲率半径R1 を大きくし、
且つ、下地膜を緻密化し、欠陥を低減させるとともに、
結合手の少ない不活性な表面を有する下地膜(酸化珪素
膜)103を得る。なお、この下地膜103は絶縁膜で
ある。
【0040】上記平坦化工程及び熱処理工程において、
凹部のない平坦な下地膜(酸化珪素膜)103を得るこ
とが最も望ましいが、基板の穴の影響を受けて、下地膜
表面には基板の穴より深さが浅く、開口部の小さい凹部
が存在している。本発明の下地膜の表面は、基板の表面
のRms値及び凹部の形状(深さの平均値、巾、急峻な
側壁の勾配等)を有しておらず、以下に示すような特徴
を有する表面である。
【0041】図1に示したように、本発明の下地膜は、
下地膜(酸化珪素膜)表面の凹部の深さの平均値をdと
し、基板表面の凹部の深さの平均値をDとした場合、d
/D<1である表面を有する。このdの値がDの値と同
等もしくはそれ以上に大きくなってしまうと、その凹部
上に形成される半導体薄膜の被覆性が損なわれ、結晶化
工程において、結晶成長が妨げられたり、固形物(シリ
サイド)が形成されてしまう。TFTの活性層は、10
〜数百nm程度の膜厚であるので、凹部の深さの平均値
dは10nm以下、好ましくは5nm以下、より好まし
くは3nm以下とする。
【0042】また、本発明の下地膜103(酸化珪素
膜)表面に存在する凹部の上部の開口直径r1 が10n
m〜1μmである。この開口直径r1 の値が大きけれ
ば、dと同様にその凹部上に形成される半導体薄膜の被
覆性が損なわれやすくなる。発明者らの経験上、開口直
径r1 が基板の凹部の上部の開口直径r2 よりも小さ
く、好ましくは1μm以下、より好ましくは10nm以
下であれば、半導体薄膜の被覆性が損なわれない。
【0043】また、本発明の下地膜103(酸化珪素
膜)表面の凹部の上部の開口部の断面曲線における接線
と表面平面とがなす角a°は0°〜60°である表面を
有する。基板の凹部の上部の開口部の断面曲線の勾配は
大きく、この勾配を下地膜により緩和させると良い。半
導体薄膜は10〜100nm程度の厚さであるため、ス
テップカバレッジの点から、下地膜表面の凹部の上部の
開口部付近の断面曲線における接線と表面平面とがなす
角a°は0°〜30°であることがより望ましい。な
お、このa°の値は、AFMの断面曲線から簡単に求め
ることができる。
【0044】また、本発明の下地膜表面の凹部の上部の
開口部付近における曲率半径R1 は、基板表面の凹部の
上部の開口部付近における曲率半径R2 よりも大きい表
面を有する。図1に示すように、基板の凹部の上部は尖
っており、結晶化工程において、結晶成長が妨げられ、
固形物(シリサイド)が形成されやすくなる。下地膜表
面の凹部の上部の開口部付近における曲率半径R1 は、
半導体薄膜が10〜100nm程度の厚さであるため、
半導体薄膜の厚さより大きいことが望ましく、より好ま
しくは50nmより大きいことが望ましい。
【0045】半導体薄膜の底面に接触する絶縁膜の表面
粗さの二乗平均の平方根Rmsは0.3nm以下である
表面を有する。平坦化工程によって、表面粗さの二乗平
均の平方根Rmsが0.3nm以下、0.2〜0.3n
mの範囲になるようにした。より好ましくは、Rmsが
0.15nm以下となることが望ましい。これらの値
は、AFMで計測した値である。
【0046】上記のように、下地膜103表面の凹部の
形状(深さの平均値d、開口直径r1、開口部の断面曲
線における接線と表面平面となす角a°、開口部付近に
おける曲率半径R1 )とすることによって、シリサイド
の形成、膜切れ、カバレッジの悪化等のない半導体薄膜
を上記下地膜表面上に形成することができる。
【0047】本発明人らは、下地膜103の凹部の形状
が、上記の範囲内であれば、Si切れは発生せず、ま
た、下地膜の凹部の密度が100個/cm2 以下、好ま
しくは10個/cm2 以下となり、結晶化工程における
半導体薄膜の結晶成長を阻害することはないことを見い
だした。
【0048】上記範囲の凹部を有する下地膜103を得
るために、平坦化処理では、下地膜の凹部の上部の開口
部付近の曲率半径の小さい尖った箇所を削り取り、熱酸
化処理では膜厚を増加させ、下地膜の凹部の上部の開口
部付近の曲率半径R1 を大きくするとともに、緻密化
し、欠陥を低減させる。
【0049】このようにして得られた良質な絶縁膜(下
地膜103)の上に形成された半導体薄膜110の表面
は優れた平坦性を有しており、Si切れが低減され、結
晶化工程における半導体薄膜の結晶成長を阻害すること
がない。また、この優れた半導体薄膜を利用することで
半導体装置のTFT特性の均一性および信頼性および歩
留まりを向上させることができる。
【0050】
【実施例】〔実施例1〕 以下、本発明の実施例を説明
するが、本発明がこの実施例に限定されないことは勿論
である。本実施例においては、下地膜103を形成する
までの作製工程例を図2を用いて詳述する。
【0051】まず、市販の石英基板100を用意する。
(図2(A))この市販の基板100は、所々に大きく
陥没した穴を多数有している。AFM観察(図15
(A))によると、この石英基板のRmsは、およそ1
〜1.5nm程度であるが、深さDが30〜60nmに
達しており、急角度で陥没した穴が存在していることが
確認できた。なお、本実施例では石英基板を用いたが特
に限定されず、例えば、セラミック基板等を用いてもよ
い。
【0052】次いで、非晶質珪素膜からなる下地膜10
1をプラズマCVD法または減圧CVD法を用いて50
〜300nm、好ましくは100nmの厚さに形成す
る。(図2(B))また、この膜を複数の異なる膜の積
層で形成してもよい。なお、非晶質珪素膜以外にも珪素
を含む非晶質半導体膜、例えばSiX Ge1-X (0<X
<1)を用いることもできる。
【0053】その後、この凹部を有する下地膜101を
平坦化し、優れた平坦性を有する下地膜102を形成す
る。(図2(C))この平坦化処理としてはELID
(電解インプロセスドレッシング)によって行う。この
ELID研磨法は、他の研磨方法と比較して、高精度に
平坦化を行うことが可能である。なお、本実施例ではE
LIDによる平坦化を行ったが、ELID以外にも、機
械研磨、CMP研磨等を用いてもよい。
【0054】上記平坦化工程において、半導体膜の結晶
性を左右する凹部のない平坦な下地膜を得ることが最も
望ましいが、本実施例においては、基板の凹部の影響を
受けて、下地膜表面には基板の凹部より深さが浅く、開
口部の小さい凹部が上記工程後も残存している。
【0055】この後、酸化性ガス雰囲気にハロゲン元素
を含むガスとしてHClを添加したものを用いて熱酸化
を行う工程とした。
【0056】本実施例では、HClを添加した酸化性ガ
ス雰囲気を用いて熱酸化を行ったが、HCl以外のガス
としては、HF、HBr、Cl2 、F2 、Br2 から選
ばれた一種または複数種類のものを用いることができ
る。これらのガスは、酸化性雰囲気中での含有量(体積
含有量)をHFであれば0.25〜5%、HBrであれ
ば1〜15%、Cl2 であれば0.25〜5%、F2
あれば0.125〜2.5%、Br2 であれば0.5〜
10%とすることが好ましい。
【0057】このようなハロゲン雰囲気下における熱ア
ニール工程により下地膜を酸化させて緻密化し、欠陥が
低減された良質な表面を有する下地膜103を得る。こ
の時、非晶質珪素膜は、熱酸化により約2倍の厚さにな
る。(図2(D))
【0058】以上の工程を経ることで図1に示すような
下地膜103を得ることができた。また、下地膜の凹部
の密度が100個/cm2 以下、好ましくは10個/c
2 以下、理想的には0個/cm2 である下地膜表面に
することができた。
【0059】本実施例により形成された下地膜103の
凹部形状及び表面粗さを以下に記す。 1) 下地膜(絶縁膜)表面の凹部の深さの平均値をd
とし、基板表面の凹部の深さの平均値をDとした場合、
d/D<1であり、且つ、凹部の深さの平均値dが10
nm以下、好ましくは50Å以下、より好ましくは3n
m以下の表面が得られる。 2) 下地膜表面の凹部の上部の開口直径r1 が10n
m〜1μmである表面を有する。この開口直径r1 が基
板の凹部の上部の開口直径r2 よりも小さく、好ましく
は1μm以下、より好ましくは10nm以下である表面
が得られる。 3) 下地膜表面の凹部の上部の開口部の断面曲線にお
ける接線と表面平面とがなす角a°は0°〜60°であ
る表面が得られる。このa°は0°〜30°であること
がより望ましい。 4) 下地膜表面の凹部の上部の開口部付近における曲
率半径R1 は、基板表面の凹部の上部の開口部付近にお
ける曲率半径R2 よりも大きく、より好ましくは50n
mより大きい表面が得られる。 5) 半導体薄膜の底面に接触する絶縁膜の表面粗さの
二乗平均の平方根Rmsは0.3nm以下である表面が
得られる。平坦化工程によって、表面粗さの二乗平均の
平方根Rmsが0.3nm以下、より好ましくは、0.
15nm以下となる表面が得られる。
【0060】このような凹部形状を有する下地膜とする
ことで、Si切れが発生せず、また基板に大きな凹部が
存在していても、結晶化工程における結晶成長を阻害し
ない形状を有する凹部とすることができた。
【0061】〔実施例2〕 本実施例においては、平坦
性の優れた下地膜を形成するまでの作製工程例を図3を
用いて詳述する。
【0062】まず、市販の安価な低級グレードの石英基
板300を用意する。(図3(A))図3(A)には示
していないが、市販の基板300には、所々に大きく陥
没した穴を多数有している。なお、本実施例では石英基
板を用いたが、特に限定されず、セラミックス基板等を
用いてもよい。
【0063】次いで、酸化珪素膜301をプラズマCV
D法または減圧CVD法を用いて50〜300nm、好
ましくは100nmの厚さに形成する。(図3(B))
また、この膜を複数の異なる膜の積層で形成してもよ
い。
【0064】その後、この凹部を有する酸化珪素膜30
1を平坦化する。(図3(C))
【0065】この平坦化処理としてはCMP研磨によっ
て行う。CMP(化学機械研磨)による代表的な研磨プ
ロセスは、まず、研磨する面を下にして、基板を回転す
る研磨ヘッドに吸着する。この基板を回転するプラテン
(研磨定盤)に押しつけることにより研磨を行う。プラ
テンの基板に接する面には、パッドが貼りつけられてお
り、このパッドに付着させたスラリ(研磨液)によって
研磨する。なお、本実施例ではCMP研磨による平坦化
を行ったが、CMP研磨以外にも、機械研磨、ELID
研磨等を用いてもよい。
【0066】その後、熱アニールを行い、下地膜を酸化
させて緻密化し、欠陥を低減させて優れた平坦性を有す
る下地酸化膜303を得る。(図3(D))こうして、
実施例1と同様の凹部の形状及び密度を有する下地膜が
得られた。
【0067】〔実施例3〕 まず、単結晶シリコン基板
400を用意する。(図4(A))次に、下地絶縁膜を
形成するために、熱酸化を行い50〜300nm、好ま
しくは100nmの酸化珪素膜401を得る。(図4
(B))
【0068】そして、その酸化珪素膜に平坦化処理を行
う。(図4(C))
【0069】この平坦化処理としては、機械研磨によっ
て行う。機械研磨は一般的によく知られている研磨方法
であり、研磨剤を用い、機械的な研磨により研磨する。
なお、本実施例では機械研磨による平坦化を行ったが、
機械研磨以外にも、CMP研磨、ELID研磨等を用い
てもよい。
【0070】その後、熱アニールを行い、下地膜を酸化
させて緻密化し、欠陥を低減させて優れた平坦性を有す
る下地酸化膜403を得る。(図4(D))こうして、
実施例1と同様の凹部の形状及び密度を有する下地膜が
得られる。
【0071】〔実施例4〕 本実施例では、下地膜上に
形成した半導体装置(具体的にはTFT)の作製工程及
び下地膜上に形成した半導体膜の知見について図1、図
6、図7、及び図16〜22を用いて説明する。
【0072】本実施例では、上記各実施例を用いて作製
された極めて平坦な絶縁表面を有する下地膜(103、
303、403)を用いて半導体装置を作製する。この
優れた下地膜の平坦性が本願発明の半導体薄膜を形成す
るにあたって重要な役割を果たす。
【0073】〔TFTの作製工程〕まず、絶縁基板上に
実施例1乃至3で説明した作製工程を用いて下地膜を得
る。上記実施例1乃至3で形成された下地膜は極めて平
坦性に優れ、その後の結晶成長を阻害しないという特徴
を有している。本実施例では、実施例1に従い作製した
下地膜103を形成した。
【0074】次に、図1に示すように、下地膜103上
に非晶質珪素膜110を形成する。非晶質珪素膜110
は最終的な膜厚(熱酸化後の膜減りを考慮した膜厚)が
10〜75nm(好ましくは15〜45nm)となる様に調節する。
本実施例では成膜を減圧熱CVD法で行い、下記条件に
従って形成した。 成膜温度:465 ℃ 成膜圧力:0.5torr 成膜ガス:He(ヘリウム)300sccm Si26 (ジシラン)250sccm
【0075】なお、成膜に際して膜中の不純物濃度の管
理を徹底的に行うことが重要である。本実施例の場合、
非晶質珪素膜110中では結晶化を阻害する不純物であ
るC(炭素)及びN(窒素)の濃度はいずれも 5×1018
atoms/cm3 未満(代表的には 5×1017atoms/cm3 以下、
好ましくは 2×1017atoms/cm3 以下)、O(酸素)は
1.5×1019atoms/cm3 未満(代表的には 1×1018atoms/c
m3 以下、好ましくは 5×1017atoms/cm3 以下)となる
様に管理する。なぜならば各不純物がこれ以上の濃度で
存在すると、後の結晶化の際に悪影響を及ぼし、結晶化
後の膜質を低下させる原因となるからである。
【0076】ここで、本実施例の条件で作製した非晶質
珪素膜中の不純物濃度をSIMS(質量二次イオン分
析)で調べた結果を図20に示す。なお、試料はシリコ
ンウェハー上に0.5μmの膜厚の非晶質珪素膜を成膜
したものを用いた。その結果、図20に示すようにC、
N、Oいずれの元素も上記濃度範囲に存在することが確
認された。ただし、本明細書中において膜中の元素濃度
は、SIMSの測定結果における最小値で定義される。
【0077】また、非晶質珪素膜110中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜110の成膜は減圧熱CVD法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マCVD法を用いることも可能である。
【0078】次に、非晶質珪素膜110の結晶化工程を
行う。結晶化の手段としては本発明者による特開平7-13
0652号公報記載の技術を用いる。同公報の実施例1およ
び実施例2のどちらの手段でも良いが、本願発明では実
施例2に記載した技術内容(特開平8-78329 号公報に詳
しい)を利用するのが好ましい。
【0079】特開平8-78329 号公報記載の技術は、まず
触媒元素の添加領域を選択するマスク絶縁膜111を形
成する。そして、非晶質珪素膜110の結晶化を助長す
る触媒元素としてニッケル(Ni)を含有した溶液をス
ピンコート法により塗布し、Ni含有層112を形成す
る。(図6(A))
【0080】なお、触媒元素としてはニッケル以外に
も、コバルト(Co)、鉄(Fe)、パラジウム(P
d)、白金(Pt)、銅(Cu)、金(Au)、ゲルマ
ニウム(Ge)、鉛(Pb)、インジウム(In)等を
用いることができる。
【0081】また、上記触媒元素の添加工程はスピンコ
ート法に限らず、レジストマスクを利用したイオン注入
法またはプラズマドーピング法を用いることもできる。
この場合、添加領域の占有面積の低減、横成長領域の成
長距離の制御が容易となるので、微細化した回路を構成
する際に有効な技術となる。
【0082】次に、触媒元素の添加工程が終了したら、
450 ℃1時間程度の水素出しの後、不活性雰囲気、水素
雰囲気または酸素雰囲気中において 500〜700 ℃(代表
的には550〜650 ℃)の温度で 4〜24時間の加熱処理を
加えて非晶質珪素膜110の結晶化を行う。本実施例で
は窒素雰囲気で570 ℃14時間の加熱処理を行う。
【0083】この時、非晶質珪素膜110の結晶化はニ
ッケルを添加した領域113で発生した核から優先的に
進行し、基板100の基板面に対してほぼ平行に成長し
た結晶領域507が形成される。本発明者らはこの結晶
領域114を横成長領域と呼んでいる。横成長領域は比
較的揃った状態で個々の結晶が集合しているため、全体
的な結晶性に優れるという利点がある。(図6(B))
【0084】結晶化のための加熱処理が終了したら、マ
スク絶縁膜111を除去してパターニングを行い、横成
長領域114のみでなる島状半導体層(活性層)116
を形成する。次に、珪素を含む絶縁膜でなるゲイト絶縁
膜117を形成する。ゲイト絶縁膜117の膜厚は後の
熱酸化工程による増加分も考慮して20〜250nm の範囲で
調節すれば良い。また、成膜方法は公知の気相法(プラ
ズマCVD法、スパッタ法等)を用いれば良い。
【0085】次に、図6(C)に示す様に触媒元素(ニ
ッケル)を除去または低減するための加熱処理(触媒元
素のゲッタリングプロセス)を行う。この加熱処理は処
理雰囲気中にハロゲン元素を含ませ、ハロゲン元素によ
る金属元素のゲッタリング効果を利用するものである。
【0086】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を700 ℃を超え
る温度で行なうことが好ましい。この温度以下では処理
雰囲気中のハロゲン化合物の分解が困難となり、ゲッタ
リング効果が得られなくなる恐れがある。そのため加熱
処理温度を好ましくは800 〜1000℃(代表的には950
℃)とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1
hrとする。
【0087】代表的な実施例としては酸素雰囲気中に対
して塩化水素(HCl)を0.5 〜10体積%(本実施例で
は3体積%)の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行えば良い。HCl濃度を上記
濃度以上とすると、活性層116の表面に膜厚程度の凹
凸が生じてしまうため好ましくない。
【0088】また、ハロゲン元素を含む化合物してはH
Clガス以外にもHF、NF3 、HBr、Cl2 、Cl
3 、BCl3 、F2 、Br2 等のハロゲン元素を含む
化合物から選ばれた一種または複数種のものを用いるこ
とが出来る。
【0089】この工程においては活性層116中のニッ
ケルが塩素の作用によりゲッタリングされ、揮発性の塩
化ニッケルとなって大気中へ離脱して除去される。そし
て、この工程により活性層116中のニッケルの濃度は
5×1017atoms/cm3 以下(代表的には 2×1017atoms/cm
3 以下)にまで低減される。なお、本発明者らの経験に
よれば、ニッケル濃度が 1×1018atoms/cm3 以下(好ま
しくは 5×1017atoms/cm3 以下)であればTFT特性に
悪影響はでない。
【0090】また、上記ゲッタリング処理はニッケル以
外の他の金属元素にも効果的である。珪素膜中に混入し
うる金属元素としては、主に成膜チャンバーの構成元素
(代表的にはアルミニウム、鉄、クロム等)が考えられ
るが、上記ゲッタリング処理を行なえば、それら金属元
素の濃度も 5×1017atoms/cm3 以下(好ましくは 2×10
17atoms/cm3 以下)にすることが可能である。
【0091】なお、上記ゲッタリング処理を行うと、活
性層116中にはゲッタリング処理に使用したハロゲン
元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存す
る。また、その際、活性層116と加熱処理によって形
成される熱酸化膜との間に前述のハロゲン元素が高濃度
に分布することがSIMS分析によって確かめられてい
る。また、他の元素についてもSIMS分析を行った結
果、代表的な不純物であるC(炭素)、N(窒素)、O
(酸素)、S(硫黄)はいずれも 5×1018atoms/cm3
下であることが確認された。
【0092】また、上記加熱処理により活性層116と
ゲイト絶縁膜117の界面では熱酸化反応が進行し、熱
酸化膜が形成される。この様にして熱酸化膜を形成する
と、非常に界面準位の少ない半導体/絶縁膜界面を得る
ことができる。また、活性層端部における熱酸化膜の形
成不良(エッジシニング)を防ぐ効果もある。なお、図
6(C)には、熱酸化膜を図示していない。
【0093】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、ゲイト絶縁膜117の膜質の
向上を図ることも有効である。
【0094】前記工程により、熱酸化膜118を形成
し、(ゲッタリング後の)活性層120を得た後、次
に、図示しないアルミニウムを主成分とする金属膜を成
膜し、パターニングによって後のゲイト電極の原型12
1を形成する。本実施例では2wt%のスカンジウムを含
有したターゲットを用いて成膜したアルミニウム膜を用
いる。なお、これ以外にもタンタル膜、導電性を有する
珪素膜等を用いることもできる。(図6(D))
【0095】ここで本発明者らによる特開平7-135318号
公報記載の技術を利用する。同公報には、陽極酸化によ
り形成した酸化膜を利用して自己整合的にソース/ドレ
イン領域と低濃度不純物領域とを形成する技術が開示さ
れている。以下にその技術について簡単に説明する。
【0096】まず、アルミニウム膜のパターニングに使
用したレジストマスク(図示せず)を残したまま3%シ
ュウ酸水溶液中で陽極酸化処理を行い、多孔性の陽極酸
化膜123を形成する。この膜厚が後に低濃度不純物領
域の長さになるのでそれに合わせて膜厚を制御する。
【0097】次に、図示しないレジストマスクを除去し
た後、エチレングリコール溶液に3%の酒石酸を混合し
た電解溶液中で陽極酸化処理を行う。この処理では緻密
な無孔性の陽極酸化膜124が形成される。膜厚は70〜
120 nmで良い。(図7(A))
【0098】次にゲイト電極125、多孔性の陽極酸化
膜123をマスクとしてゲイト絶縁膜117をドライエ
ッチング法によりエッチングする。そして、多孔性の陽
極酸化膜123を除去する。こうして形成されるゲイト
絶縁膜514の端部は多孔性の陽極酸化膜123の膜厚
分だけ露出した状態となる。(図7(B))
【0099】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはN型ならばP(リ
ン)またはAs(砒素)、P型ならばB(ボロン)また
はIn(インジウム)を用いれば良い。
【0100】この工程では、まず1回目の不純物添加を
高加速電圧で行い、n- 領域を形成する。この時、加速
電圧が80keV 程度と高いので不純物元素は露出した活性
層表面だけでなく露出したゲイト絶縁膜の端部の下にも
添加される。さらに、2回目の不純物添加を低加速電圧
で行い、n+ 領域を形成する。この時は加速電圧が10ke
V 程度と低いのでゲイト絶縁膜はマスクとして機能す
る。
【0101】以上の工程で形成された不純物領域は、n
+ 領域がソース領域127、ドレイン領域128とな
り、n- 領域が一対の低濃度不純物領域(LDD領域と
も呼ばれる)129となる。また、ゲイト電極直下の領
域は不純物元素が添加されず、真性または実質的に真性
なチャネル形成領域130となる。(図7(C))
【0102】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物元素の活性化を行う。それ
と同時に添加工程で受けた活性層の損傷も修復される。
【0103】次に、層間絶縁膜131を500 nmの厚さに
形成した。層間絶縁膜131としては酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、有機性樹脂膜、或いはそれら
の積層膜を用いることができる。
【0104】次に、コンタクトホールを形成した後、ソ
ース電極132、ドレイン電極133を形成した。最後
に、基板全体を350 ℃の水素雰囲気で1〜2時間加熱
し、素子全体の水素化を行うことで膜中(特に活性層
中)のダングリングボンド(不対結合手)を終端する。
以上の工程によって、図7(D)に示す様な構造のTF
Tを作製することができた。
【0105】〔活性層の結晶構造に関する知見〕上記
〔TFTの作製工程〕中の図6に示した作製工程に従っ
て形成した(ゲッタリング後の)活性層120は、微視
的に見れば複数の棒状(または偏平棒状)結晶が互いに
概略平行に特定方向への規則性をもって並んだ結晶構造
を有する。このことはTEM(透過型電子顕微鏡法)に
よる観察で容易に確認することができる。
【0106】ここで、棒状または偏平棒状結晶同士の結
晶粒界を 800万倍に拡大したHR−TEM写真を図23
に示す。なお、本明細書中において結晶粒界とは、棒状
または偏平棒状結晶が接した境界に形成される粒界を指
すものと定義する。従って、例えば横成長領域がぶつか
りあって形成される様なマクロな意味あいでの粒界とは
区別して考える。
【0107】ところで前述のHR−TEM(高分解能透
過型電子顕微鏡法)とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。
【0108】HR−TEMでは結晶格子の配列状態を格
子縞として観察することが可能である。従って、結晶粒
界を観察することで、結晶粒界における原子同士の結合
状態を推測することができる。なお、格子縞は白と黒の
縞模様となって現れるが、コントラストの相違であって
原子の位置を示すものではない。
【0109】図23(A)は本願発明で得られる結晶性
珪素膜の代表的なTEM写真であり、異なる二つの結晶
粒が写真左上から右下にかけて見られる結晶粒界で接し
た状態が観察されている。この時、二つの結晶粒は結晶
軸に多少のずれが含まれているものの概略{110}配
向であった。
【0110】なお、後述するが複数の結晶粒を調べた結
果、殆ど全てが概略{110}配向であることをX線回
折や電子線回折によって確認している。なお、多数観察
した中には(011)面や(200)面などもあるはず
だが、それら等価な面はまとめて{110}面と表すこ
とにする。
【0111】ところで、図23(A)に図示した様に、
面内には{111}面、{100}面に対応する格子縞
が観察されている。なお、{111}面に対応する格子
縞とは、その格子縞に沿って結晶粒を切断した場合に断
面に{111}面が現れる様な格子縞を指している。格
子縞がどの様な面に対応するかは、簡易的に格子縞と格
子縞の間隔から確認できる。
【0112】なお、図23(A)において格子縞の見え
方に差が見られるのは、結晶粒の微妙な傾きの違いによ
るものである。即ち、片方の結晶粒の結晶面に垂直に電
子線が照射される様に設定すると、他方の結晶粒は僅か
に斜めから電子線が照射される状態になるため、格子縞
の見え方が変わるのである。
【0113】ここで{111}面に対応する格子縞に注
目する。図23(A)において粒界を挟んで上側の結晶
粒の{111}面に対応する格子縞は、下側の結晶粒の
{111}面に対応する格子縞と約70°(正確には70.5
°)の角度をなして交わっている。
【0114】この様な結晶構造(正確には結晶粒界の構
造)は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。
【0115】なお、参考までに従来の高温ポリシリコン
膜のHRーTEM写真を図23(B)に示す。図23
(B)の場合、後述するが結晶面に規則性がなく、{1
10}面が主体となる配向ではなかった。ただし、ここ
では図23(A)と比較するために{111}面に対応
する格子縞が現れる様な結晶粒を観察した。
【0116】図23(B)を詳細に観察して見ると、図
中において矢印で示す様に、結晶粒界では格子縞が途切
れた部分が多数確認できる。この様な部分では未結合手
(結晶欠陥と呼べる)が存在することになる、トラップ
準位としてキャリアの移動を阻害する可能性が高い。
【0117】ただし、確かに本願発明の結晶性珪素膜に
も図23(B)に示した様な未結合手は存在する。これ
は本願発明の結晶性珪素膜が多結晶である以上しかたの
ないことである。しかしながら、本願発明の結晶性珪素
膜を広範囲に渡って詳細にTEM観察した結果、その様
な未結合手はごく僅かであることが判明している。
【0118】本出願人が調べた限りでは、全体の90%
以上(典型的には95%以上)の結晶粒界に結晶格子の
連続性が見られ、図23(B)に示した様な未結合手は
殆ど見つけることができなかった。この事からも本願発
明の結晶性珪素膜は従来の高温ポリシコンとは明らかに
異なる半導体膜であると言えよう。
【0119】次に、本願発明の半導体薄膜を電子線回折
によって調べた結果を図16(A)に示す。また、リフ
ァレンスとして従来の高温ポリシリコン膜の電子線回折
パターンを図16(B)に示す。なお、図16(A)、
(B)において電子線の照射エリアの径はそれぞれ、4.
25μm、1.35μmである。本実施例では複数箇所を測定
したうちの代表的な写真を示す。
【0120】図16(A)の場合、〈110〉入射に対
応する回折スポット(回折斑点)が比較的きれいに現れ
ており、電子線の照射エリア内では殆ど全ての結晶粒が
{110}配向していることが確認できる。
【0121】なお、本出願人は特開平7−321339
号公報に記載した手法に従ってX線回折を行い、本願発
明の半導体薄膜について配向比率を算出した。同公報で
は下記数1に示す様な算出方法で配向比率を定義してい
る。
【0122】
【数1】
【0123】本願発明の半導体薄膜の配向性をX線回折
で調べた結果、X線回折パターンには(220)面に相
当するピークが現れた。勿論、(220)は{110}
と等価であることは言うまでもない。この測定の結果、
{110}面が主たる配向面であり、配向比率は0.7 以
上(典型的には0.9 以上)であることが判明した。
【0124】一方、図16(B)に示す従来の高温ポリ
シリコン膜の場合、回折スポットには明瞭な規則性が見
られず、ほぼランダムに配向している、換言すれば{1
10}面以外の面方位の結晶粒が不規則に混在すること
が判明した。
【0125】なお、各回折スポットは同心円上の広がり
を僅かにもっているが、これは結晶軸を中心にある程度
の回転角の分布をもつためと予想される。この事につい
て以下に説明する。
【0126】図16(A)に示した電子線回折パターン
の一部を模式的に図17(A)に示す。図17(A)に
おいて、1201で示される複数の輝点は〈110〉入
射に対応する回折スポットである。複数の回折スポット
1201は照射エリアの中心点202を中心にして同心
円状に分布している。
【0127】ここで、点線で囲まれた領域1203を拡
大したものを図17(B)に示す。図17(B)に示す
様に、図16(A)に示す電子線回折パターンを詳細に
観察すると、照射エリアの中心点1202に対して回折
スポット1201が約±1.5 °の広がり(ゆらぎ)を持
っていることが判る。
【0128】即ち、電子線照射エリアの中心点1202
から回折スポット1201に対して引いた接線1204
と、電子線照射エリアの中心点1202と回折スポット
の中心点1205とを結ぶ線分と、がなす角(回転角の
1/2に相当する)は1.5 °以下となることを意味して
いる。この時、接線は2本引けるので、回折スポット1
201の広がりは結局±1.5 °以内の範囲に納まること
になる。
【0129】この傾向は図16(A)に示した電子線回
折パターンの全域で見受けられ、全体としては±2.5 °
以内(典型的には±1.5 °以内、好ましくは±0.5 °以
内)に納まっている。前述の「各回折スポットは同心円
上の広がりを僅かにもっている」という言葉はこの事を
指している。
【0130】また、半導体薄膜の下地を限りなく平坦に
することで、回折スポット1201の短軸の長さ(a)
と長軸の長さ(b)との比(a/b)を1/1(円形を意
味する)〜1/1.5 としうる。これは、回折スポットが円
形または実質的に円形になることを意味している。
【0131】回折スポットが円形になるためには複数の
結晶粒間に存在する回転角を非常に小さくしなければな
らない。単結晶の電子線回折パターンでは回折スポット
が完全に円形になることを考えれば、回折スポットが円
形になるという事は本願発明の半導体薄膜が限りなく単
結晶に近づくことに他ならない。
【0132】図18に結晶粒の面方位と結晶軸との関係
を模式的に示す。図18(A)は面方位が{110}で
ある場合の結晶軸と、結晶面内に含まれる軸の関係を表
している。この様に、結晶面が{110}配向であれば
結晶軸は〈110〉軸であり、その結晶面内には〈11
1〉軸、〈100〉軸などが含まれる。
【0133】また、以前に本発明者らがHR−TEMを
利用して上記棒状結晶の成長方向を調べた結果、概略
〈111〉軸方向に向かって成長することが確かめられ
ている(特開平7-321339号公報参照)。従って、本願発
明の半導体薄膜の一部を拡大すると図18(B)の様に
なっていると考えられる。
【0134】図18(B)において、1251〜125
3はそれぞれ異なる棒状結晶であり、個々の結晶粒の結
晶軸は概略〈110〉軸である。また、結晶成長は平均
的には概略〈111〉軸方向に向かって進行するので、
棒状結晶の延在する方向と〈111〉軸方向とはほぼ一
致する。なお、点線で示されるのは結晶粒界である。
【0135】この時、任意の結晶粒1251の面内に含
まれる〈111〉軸1261を基準軸とすると、近傍に
存在する他の棒状結晶1252、1253の面内に含ま
れる〈111〉軸1262、1262は、基準軸126
1に一致するか、若しくはそれぞれ僅かづつずれて基準
軸1304に対してある程度の角度を持つ様になる。本
明細書中ではこの角度を回転角と呼んでいる。
【0136】なお、前述の回折スポットの広がりが±2.
5 °以内(典型的には±1.5 °以内、好ましくは±0.5
°以内)に納まっているという事は、換言すれば回転角
の絶対値が5°以内(典型的には3°以内、好ましくは
1°以内)に納まっているという事と同義である。
【0137】この関係を判りやすく図18(C)にまと
めると、本願発明の半導体薄膜では軸1262が基準軸
1261となす角(α)および軸1263が基準軸12
61となす角(β)が回転角である。そして、この回転
角が少なくとも5°以内に納まっているのである。
【0138】そして、図18(B)の様に微妙な回転角
を有する個々の結晶粒はそれぞれ異なる回折スポットと
して電子線回折パターン上に現れる。例えば、結晶粒1
252、1253の回折スポットは、結晶粒1251の
回折スポットから回転角α、β分だけ同心円上にずれて
現れる。
【0139】即ち、電子線の照射エリア内に複数の結晶
粒が存在すれば、同心円上に複数の結晶粒に対応する回
折スポットが連続的に並ぶことになり、回折スポットは
見かけ上、楕円に近い形状を示す様になる。これが図1
6(A)の電子線回折パターンに回折スポットの広がり
が見られた理由である。
【0140】なお、本実施例では〈111〉等の様に表
記しているが、その中には[111]や[1−11]な
ど等価な複数の軸が含まれる(マイナス記号は反転を意
味する)。即ち、等価な軸全てに対応して回折スポット
が現れ、その結果として図6(A)の様な電子線回折パ
ターンを形成しているので、結晶粒が回転角分だけ回転
すれば電子線回折パターンも全体的に回転角分だけ回転
する。そのため、全ての回折スポットが同心円上に広が
りを持つ。
【0141】以上の様に、本願発明の半導体薄膜を電子
線回折で調べた結果として図16(A)の様な回折パタ
ーンが得られたのは、電子線の照射エリア内に複数の棒
状結晶が存在し、それぞれが僅かに異なる回転角を有す
るためと解釈できる。また、その回折スポットの広がり
具合から、回転角の絶対値は5°以内(典型的には3°
以内、好ましくは1°以内)と考えられる。
【0142】これは、本願発明の半導体薄膜を構成する
全結晶粒のうち、最も大きな回転角を有する二つの結晶
粒間においても、任意の基準軸のずれが少なくとも5°
以内に収まっていることを意味している。
【0143】前述の結晶軸まわりの回転は「粒界面に含
まれる方位についての回転」であるので小傾角粒界に含
まれる。このような結晶粒界を形成する場合、模式的に
は図19(A)に示す様な関係で二つの結晶粒127
1、1272は接し、回転軸となる軸1273を有す
る。この場合、二つの結晶粒の接する面が粒界面であ
る。本願発明の半導体薄膜ではこの結晶軸まわりの回転
角が±2.5 °以内と極めて小さい。
【0144】また、小傾角粒界には図19(B)に示す
様な場合もある。図19(B)の形態の場合、回転軸1
273となる軸が図19(A)とは異なっている。しか
し、粒界面に含まれる軸を中心にして二つの結晶粒12
81、1282がある回転角1283を有する関係にあ
る点は、図19(A)と同様である。本願発明の半導体
薄膜では、この場合の回転角も±2.5 °以内(典型的に
は±1.5 °以内、好ましくは0.5 °以内)であるので、
この様な結晶粒界1281、1282は殆ど存在しない
と見なすことができる。
【0145】また、図19(A)、(B)に示した小傾
角粒界とは区別されるが、同じ低角粒界の分類にねじれ
粒界と呼ばれる形態がある。これは図19(C)に示す
様に、粒界面に垂直な方位について回転した場合に相当
する。
【0146】この場合も、二つの結晶粒1291、12
92がある回転角1293を有する関係にある点は小傾
角粒界と同様であり、本願発明の半導体薄膜では回転角
が±2.5 °以内(典型的には±1.5 °以内、好ましくは
0.5 °以内)に収まっている。即ち、ねじれ粒界も殆ど
存在しないと見なすことができる。
【0147】以上の様に、本願発明の半導体薄膜には一
般的に低角粒界と呼ばれる電気的に活性な結晶粒界がな
い又は実質的にないと考えられる。なお、「電気的に活
性」とはキャリアにとってトラップとして機能しうるこ
とを意味している。
【0148】また、「実質的にない」とは、例えば5μ
m平方の範囲に含まれる結晶粒界を調べた時に、該当す
る粒界(例えば低角粒界等)が、観察されても1つや2
つである様な場合を指す。
【0149】また、特殊な高角粒界では双晶粒界とその
他の対応粒界とがあるが、本願発明の半導体薄膜の殆ど
がこの双晶粒界であることが確認されている。この対応
粒界は例え存在しても電気的に不活性(キャリアのトラ
ップとして機能しない)であることが判っている。
【0150】特に、本願発明の半導体薄膜はΣ3の対応
粒界({111}双晶粒界)が全体の90%以上(典型
的には95%以上)を占めており、極めて整合性の良い
結晶粒界が形成されていることが広い範囲において証明
されている。
【0151】なお、Σ値は対応粒界の整合性の程度を示
す指針となるパラメータであり、Σ値が小さいほど整合
性の良い結晶粒界であることが知られている。Σ値の定
義については「材料評価のための高分解能電子顕微鏡
法;進藤大輔,平賀賢二共著,pp.54 〜60,共立出版株
式会社,1996」に詳しい。
【0152】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が{110}である場合、
{111}面に対応する格子縞がなす角をθとすると、
θ=70.5°の時にΣ3の対応粒界となることが知られて
いる。
【0153】従って、図1(A)のTEM写真に示され
た結晶粒界では、隣接する結晶粒の各格子縞が70.5°の
角度で連続しており、この結晶粒界は{111}双晶粒
界であると容易に推察することができる。
【0154】なお、θ= 38.9 °の時にはΣ9の対応粒
界となるが、この様な他の対応粒界も若干ながら存在し
た。
【0155】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本願発明の半導体薄膜は
面方位が概略{110}で揃っているからこそ、広範囲
に渡ってこの様な対応粒界を形成しうるのである。この
特徴は、面方位が不規則な他のポリシリコン膜ではあり
得ることではない。
【0156】また、ランダムな高角粒界とは有意な方位
関係を持たずに不規則な方位の結晶粒が並んだだけの半
導体薄膜に見られる粒界であり、従来の高温ポリシリコ
ンなどの様な半導体薄膜に多く見られる。本願発明の半
導体薄膜では、当然、高角粒界は殆ど存在しない。
【0157】上述の低角粒界、ランダムな高角粒界の双
方がない又は極めてその数が少ない場合、活性な結晶粒
界は存在しないと見なせる。即ち、その様な結晶構造を
有する半導体薄膜は実質的に結晶粒界のない単結晶又は
実質的に単結晶と見なすことができる。
【0158】以上の様に、本願発明の半導体薄膜は、薄
膜を構成する個々の結晶粒(棒状結晶)が互いに完全に
一致する方位関係にあるか、ある程度の回転角を有した
関係にある。そして、その回転角は±2.5 °以内という
非常に小さなものであり、実質的に結晶粒界を形成しな
いと見なして良いレベルである。
【0159】本発明者らは、この様な半導体薄膜が得ら
れた理由として、下地膜103の平坦性を重要視してい
る。本発明者らの経験では、下地に凹凸があるとそれが
結晶成長の際に大きく影響する。即ち、下地の凹凸等に
よって結晶粒にひずみ等が発生し、結晶軸のずれなどを
引き起こすことになる。
【0160】本願発明の半導体薄膜110は、本実施例
に示した様な方法で形成された非常に平坦性の高い下地
膜103上に形成されている。従って、結晶成長を阻害
する要因を極力排除した状態で成長させることができる
ため、非常に高い結晶性を維持したまま結晶粒同士が接
合する。その結果として、前述の様に実質的に単結晶と
見なせる結晶性を有する半導体薄膜が得られたものと考
えられる。
【0161】なお、本発明の半導体薄膜を形成するにあ
たって結晶化温度(シリコンの結晶化工程で施した熱処
理の温度)以上の温度でのアニール工程(本実施例の場
合、図6(B)に示す工程)は、結晶粒内の欠陥低減に
関して重要な役割を果たしている。その事について以下
に説明する。
【0162】図21(A)は図4(B)に示した結晶化
工程までを終了した時点での結晶シリコン膜を25万倍
に拡大したTEM写真であり、結晶粒内(黒い部分と白
い部分はコントラストの差に起因して現れる)に矢印で
示される様なジグザグ状に見える欠陥が確認される。
【0163】この様な欠陥は主としてシリコン結晶格子
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図21(A)は{11
1}面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約70°の角をなし
て折れ曲がっていることから推測できる。
【0164】一方、図21(B)に示す様に、同倍率で
見た本発明の結晶シリコン膜は、結晶粒内には殆ど積層
欠陥や転位などに起因する欠陥が見られず、非常に結晶
性が高いことが確認できる。この傾向は膜面全体につい
て言えることであり、欠陥数をゼロにすることは現状で
は困難であるが、実質的にゼロと見なせる程度にまで低
減することができる。
【0165】即ち、図21(B)に示す結晶シリコン膜
は結晶粒内の欠陥が殆ど無視しうる程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。
【0166】この様に、図21(A)と(B)の写真に
示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を
有しているが、結晶粒内の欠陥数には大きな差がある。
本発明の結晶シリコン膜が図21(A)に示した結晶シ
リコン膜よりも遙に高い電気特性を示す理由はこの欠陥
数の差によるところが大きい。
【0167】本出願人は、図6(C)の工程によって起
こる現象について次の様なモデルを考えている。まず、
図21(A)に示す状態では結晶粒内の欠陥(主として
積層欠陥)には触媒元素(代表的にはニッケル)が偏析
している。即ち、Si-Ni-Siといった形の結合が多数存在
していると考えられる。
【0168】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されると、
Si-Ni 結合は切れる。そのため、シリコンの余った結合
手はすぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。
【0169】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、本発明ではニッケルとの結合が切れて未結合手が多
く発生するためシリコンの再結合がさらにスムーズに行
われると推測できる。
【0170】また、同時に結晶シリコン膜が熱酸化され
る際に発生する余剰シリコン原子が欠陥へと移動し、Si
-Si 結合の生成に大きく寄与していると考えられる。こ
の概念はいわゆる高温ポリシリコン膜の結晶粒内に欠陥
が少ない理由として知られている。
【0171】また、本出願人は結晶化温度を超える温度
(代表的には 700〜1100℃)で加熱処理を行うことで結
晶シリコン膜とその下地との間が固着し、密着性が高ま
ることで欠陥が消滅するというモデルを考えている。
【0172】結晶シリコン膜と下地膜となる酸化珪素膜
とでは、熱膨張係数に10倍近くの差がある。従って、
非晶質シリコン膜から結晶シリコン膜に変成した段階
(図21(A))では、結晶シリコン膜が冷却される時
に非常に大きな応力が結晶シリコン膜にかかる。
【0173】この事について、図22を用いて説明す
る。図22(A)は結晶化工程後の結晶シリコン膜にか
かる熱履歴を示している。まず、温度(t1 )で結晶化
された結晶シリコン膜は冷却期間(a)を経て室温まで
冷やされる。
【0174】ここで図22(B)に示すのは冷却期間
(a)にある時の結晶シリコン膜であり、30は絶縁表
面を有する基板、31は結晶シリコン膜である。この
時、結晶シリコン膜31と基板30との界面32におけ
る密着性はあまり高くなく、それが原因となって多数の
粒内欠陥を発生していると考えられる。
【0175】即ち、熱膨張係数の差によって引っ張られ
た結晶シリコン膜31は基板30上で非常に動きやす
く、引っ張り応力などの力によって積層欠陥や転位など
の欠陥33を容易に生じてしまうと考えられる。
【0176】こうして得られた結晶シリコン膜が図21
(A)に示した様な状態となるのである。そしてその
後、図22(A)に示す様に温度(t2 )で触媒元素の
ゲッタリング工程が施され、その結果、結晶シリコン膜
中の欠陥が前述の理由によって消滅する。
【0177】ここで重要なことは触媒元素のゲッタリン
グ工程が行われると同時に結晶シリコン膜が絶縁表面を
有する基板に固着され、基板との密着性が高まる点であ
る。即ち、このゲッタリング工程は結晶シリコン膜と基
板(下地)との固着工程を兼ねていると考えられる。
【0178】こうしてゲッタリング+固着工程を終了す
ると冷却期間(b)を経て室温まで冷やされる。ここで
結晶化工程の後の冷却期間(a)と異なる点は、基板3
0とアニール後の結晶シリコン膜34との界面35が非
常に密着性の高い状態となっている点である。(図22
(C))
【0179】この様に密着性が高いと基板30に対して
結晶シリコン膜34が完全に固着されるので、結晶シリ
コン膜の冷却段階において結晶シリコン膜に応力が加わ
っても欠陥を発生するには至らない。即ち、再び欠陥が
発生する様なことを防ぐことができる。
【0180】なお、図22(A)では結晶化工程後に室
温まで下げるプロセスを例にとっているが、結晶化が終
了したらそのまま温度を上げてゲッタリング+固着工程
を行うこともできる。その様なプロセスを経ても本発明
の結晶シリコン膜を得ることは可能である。
【0181】こうして得られた本発明の結晶シリコン膜
(図21(B))は、単に結晶化を行っただけの結晶シ
リコン膜(図21(A))に較べて格段に結晶粒内の欠
陥数が少ないという特徴を有している。
【0182】この欠陥数の差は電子スピン共鳴分析(El
ectron Spin Resonance :ESR)によってスピン密度
の差となって現れる。現状では本発明の結晶シリコン膜
のスピン密度は少なくとも 5×1017spins/cm3 以下(好
ましくは 3×1017spins/cm3 以下)であることが判明し
ている。ただし、この測定値は現存する測定装置の検出
限界に近いので、実際のスピン密度はさらに低いと予想
される。
【0183】以上の様な結晶構造および特徴を有する本
発明の結晶シリコン膜を、本出願人は連続粒界結晶シリ
コン(Continuous Grain Silicon:CGS)と呼んでい
る。
【0184】(対応粒界に関する知見)先に説明した様
な対応粒界は、同一面方位の結晶粒間にしか形成されな
い。即ち、本願発明の半導体薄膜は面方位が概略{11
0}で揃っているからこそ、広範囲に渡ってこの様な対
応粒界を形成しうるのである。この特徴は、面方位が不
規則な他のポリシリコン膜ではあり得ることではない。
【0185】ここで、本願発明の半導体薄膜を1万5千
倍に拡大したTEM写真(暗視野像)を図24(A)に
示す。白く見える領域と黒く見える領域とが存在する
が、同色に見える部分は配向性が同一であることを示し
ている。
【0186】図24(A)で特筆すべきはこれだけ広範
囲の暗視野像において、白く見える領域がかなりの割合
で連続的にまとまっている点である。これは配向性の同
じ結晶粒がある程度の方向性をもって存在し、隣接する
結晶粒同士で殆ど同一の配向性を有していることを意味
している。
【0187】他方、従来の高温ポリシリコン膜を1万5
千倍に拡大したTEM写真(暗視野像)を図24(B)
に示す。従来の高温ポリシリコン膜では同一面方位の部
分はばらばらに点在するのみであり、図24(A)に示
す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考
えられる。
【0188】なお、本出願人は図23(A)に示した測
定点以外にも多数の領域に渡って観察と測定を繰り返
し、TFTを作製するのに十分な広い領域において、結
晶粒界における結晶格子の連続性が確保されていること
を確認している。これらの観察結果から、任意の結晶粒
界において結晶格子に連続性が保たれており、平面状粒
界が形成されていることが確認された。
【0189】〔実施例5〕 実施例4では珪素の結晶化
を助長する触媒元素をゲッタリングする工程においてハ
ロゲン元素を用いる例を示した。本願発明では、触媒元
素のゲッタリング工程にリン元素を用いる例を示す。
【0190】リン元素を用いる場合、活性層となる領域
以外の領域151にリンを添加する。リンの添加方法と
しては、触媒元素を用いて結晶化させた後、図8(A)
のように、活性層となる領域を覆うレジスト150を形
成する。
【0191】次に、リンイオンをスピンコーティングに
よる溶液塗布、またはイオンドーピング法によって注入
する。(図8(B))なお、図8(B)中の151で示
される領域にリンイオンが注入される。
【0192】その後、 400〜1050℃(好ましくは 600〜
750 ℃)の温度で、1min 〜20hr(典型的には30min 〜
3hr)の加熱処理を行う。(図8(C))
【0193】この加熱処理によりリンを添加した領域1
51に触媒元素がゲッタリングされるので、領域152
中の触媒元素の濃度は 5×1017atoms/cm3 以下にまで低
減される。
【0194】こうして、ゲッタリング工程を終えたら、
リンを添加した領域以外の領域を利用して活性層153
を形成する。(図8(D))
【0195】その後、ゲイト絶縁膜を成膜し、ゲイト電
極、ソース領域、ドレイン領域、及びチャネル領域等を
公知の方法によって作製し、半導体装置を得る。
【0196】勿論、図8(C)の工程において、ゲイト
絶縁膜となる熱酸化膜を形成する際にハロゲン元素を含
む雰囲気中で加熱処理(ゲッタリング処理)を行えば、
本実施例のリン元素によるゲッタリング効果とハロゲン
元素によるゲッタリング効果との相乗効果が得られる。
【0197】〔実施例6〕 本実施例では半導体装置を
利用して反射型液晶パネルを作製する工程例について説
明する。
【0198】まず、下地膜は実施例1乃至3で説明した
作製工程に従って作製したものを用いた。
【0199】なお、図9に示すのはアクティブマトリク
ス型液晶パネルの断面図であり、ドライバー回路やロジ
ック回路を構成する領域にはCMOS回路を、画素マト
リクス回路を構成する領域には画素TFTを示してい
る。
【0200】CMOS回路はNチャネル型TFTとPチ
ャネル型TFTとを相補的に組み合わせて作製する。C
MOS回路を構成する個々のTFTの構成および作製方
法は実施例4で説明したので省略する。
【0201】また、画素TFTはドライバー回路等を構
成するTFTにさらに工夫を加える必要がある。図7に
おいて701は窒化珪素膜であり、CMOS回路のパッ
シベーション膜を兼ねると同時に、補助容量を構成する
絶縁体として機能する。
【0202】窒化珪素膜701上にはチタン膜702が
形成され、チタン膜702とドレイン電極703との間
で補助容量が形成される。この時、絶縁体は比誘電率の
高い窒化珪素膜であるので、容量を大きくすることがで
きる。また、反射型では開口率を考慮する必要がないの
で、図7の様な構造としても問題がない。
【0203】次に、704は有機性樹脂膜でなる層間絶
縁膜であり、本実施例ではポリイミドを用いている。こ
の層間絶縁膜704は膜厚を2μm程度と厚くして十分
な平坦性を確保しておくことが好ましい。こうすること
で、優れた平坦性を持つ画素電極705を形成すること
ができる。
【0204】画素電極705はアルミニウムまたはアル
ミニウムを主成分とする材料で構成する。なるべく反射
率の高い材料を用いる方が良い。また、優れた平坦性を
確保しておくことで画素電極表面での乱反射損失を低減
することができる。
【0205】画素電極705の上には配向膜706を形
成する。配向膜706はラビングによって配向力を持た
せる。以上がTFT側基板(アクティブマトリクス基
板)の構成に関する説明である。
【0206】一方、対向基板側は、透過性基板707上
に透明導電膜708、配向膜709を形成して構成され
る。これ以外にも必要に応じてブラックマスクやカラー
フィルターを設けることもできる。
【0207】そして、スペーサ散布、シール材印刷を行
った後、液晶層710を封入して図9に示す様な構造の
反射型液晶パネルが完成する。液晶層710は液晶の動
作モード(ECBモード、ゲストホストモード等)によ
って自由に選定することができる。
【0208】また、図9に示した様な反射型液晶パネル
を構成するアクティブマトリクス基板の外観を図10に
簡略化して示す。図10において、801は実施例1の
工程に従って熱酸化膜を設けたシリコン基板、802は
画素マトリクス回路、803はソースドライバー回路、
804はゲイトドライバー回路、805はロジック回路
である。
【0209】ロジック回路805は広義的にはTFTで
構成される論理回路全てを含むが、ここでは従来から画
素マトリクス回路、ドライバー回路と呼ばれている回路
と区別するため、それ以外の信号処理回路(メモリ、D
/Aコンバータ、クロックジェネレータ等)を指す。
【0210】また、こうして形成された液晶パネルには
外部端子としてFPC(Flexible Print Circuit)端子
が取り付けられる。一般的に液晶モジュールと呼ばれる
のはFPCを取り付けた状態の液晶パネルである。
【0211】〔実施例8〕 本実施例では実施例1乃至
3で示した下地膜上に実施例4に示した半導体装置を利
用して透過型液晶パネルを作製する工程例について説明
する。
【0212】ただし、基本的な構造は実施例6に示した
反射型液晶パネルと同じであるので、構成の異なる点を
特に説明する。
【0213】図11に示す透過型液晶パネルの場合、ブ
ラックマスク901の構成が反射型液晶パネルと大きく
異なる。即ち、透過型では開口率を稼ぐ必要があるので
TFT部および配線部以外は極力ブラックマスク901
が重ならない様な構成とすることが重要である。
【0214】そのため、本実施例ではTFT部の上にド
レイン電極902が重なる様に形成しておき、その上で
ブラックマスク901との間に補助容量を形成する。こ
の様に、広い面積を占めやすい補助容量をTFTの上に
形成することで開口率を広くすることが可能である。
【0215】また、903は画素電極となる透明導電膜
である。透明導電膜903としてはITOが最も多用さ
れるが、他の材料(酸化スズ系など)を用いても良い。
【0216】〔実施例9〕 本実施例は、ゲイト電極と
して導電性を有する珪素膜を用いた、いわゆるシリコン
ゲイトTFTに適用した場合の例である。基本的な構成
は実施例4で作製したTFTとほぼ同様であるので、相
違点のみに着目して説明する。
【0217】図12において、11はNチャネル型TF
Tのゲイト電極、12はPチャネル型TFTのゲイト電
極、13は画素TFTのゲイト電極である。ゲイト電極
11〜13はリンまたは砒素を添加したN型ポリシリコ
ン膜、或いはボロンまたはインジウムを添加したP型ポ
リシリコンを用いる。
【0218】また、CMOS回路ではNチャネル型TF
TにN型ポリシリコンゲイトを用い、Pチャネル型TF
TにP型ポリシリコンゲイトを用いたデュアルゲイト型
CMOS回路を構成しても良い。
【0219】この様にゲイト電極として珪素膜を用いる
利点としては、耐熱性が高いこと、珪素膜であるので扱
いが容易であることなどが挙げられる。また、金属膜と
の反応を利用してサリサイド構造(ポリサイド構造も含
む)をとることができる。
【0220】そのためには、ゲイト電極11〜13を形
成した後にサイドウォール14〜16を形成する。そし
て、チタン、タングステン等の金属膜(図示せず)を成
膜し、加熱処理を行って金属シリサイド17〜19を形
成する。金属シリサイド17〜19はソース/ドレイン
領域およびゲイト電極の一部に形成される。
【0221】この様にサイドウォール等を用いて自己整
合的に金属シリサイドを形成する構造をサリサイド構造
と呼ぶ。この様な構造とすると取り出し電極(ソース/
ドレイン電極等)とのオーミック接触が良好なものとな
るので有効である。
【0222】〔実施例10〕 本願発明のTFTは実質
的に単結晶と見なせる半導体薄膜を活性層として利用し
ているため、単結晶シリコンを用いたMOSFETに匹
敵する電気特性を示す。
【0223】本発明で得られるTFTは極めて優れたス
イッチング特性および高速動作特性を有している。その
ため、これまでMOSFETで構成されてきたLSIな
どの集積化回路をTFTで構成することが可能となる。
【0224】さらには、薄膜を用いるTFTの利点を生
かして三次元構造の半導体装置(半導体回路)を構成す
ることも可能となる。
【0225】図13に示す半導体回路は、本願発明のT
FTを用いた三次元構造の半導体回路の一例を示してい
る。図13(A)は下側にTFT層、上側にイメージセ
ンサを積層した三次元回路である。また、図13(B)
は上層及び下層にTFT層を配置した三次元回路であ
る。
【0226】図13(A)において、21は光電変換層
であり非晶質珪素膜等を用いることができる。その上に
は上部電極(透明導電膜)22が設けられ、光を受光し
て電気信号に変換する受光部を構成している。
【0227】なお、TFTの作製行程は実施例4で既に
説明したので省略する。また、三次元回路を構成するた
めの積層技術は、公知の手段を用いれば良い。ただし、
上側のTFT層を形成する場合、下層のTFTの耐熱性
を考慮する必要がある。
【0228】例えば、下層を本願発明のTFTで構成
し、上層を従来の低温形成のTFTとする構成でも良
い。また、下層のTFTを耐熱性の高い材料で形成して
おき、上層に本願発明のTFTを形成する様な構造とし
ても良い。
【0229】また、上層となるイメージセンサは受光部
だけで構成した下層のTFTで上層の受光部を制御する
構成としても良い。
【0230】次に、図13(B)において、下層はシリ
コンゲイト構造を用いたTFT層であり、上層はシリコ
ンゲイト構造または他の金属膜(アルミニウムを主成分
とする膜等)をゲイト電極として用いた構造のTFT層
である。なお、図13(B)もTFT構造の説明は省略
する。
【0231】この様な構造においても、上層のTFTを
形成する際に下層のTFTの耐熱性を十分の考慮した上
で作製することが必要である。
【0232】また、図13(A)、(B)のどちらも、
下層のTFTを形成した後に厚めに層間絶縁膜23、2
4を形成し、それをCMP(化学機械研磨)等で研磨し
て平坦化した後に上層のTFTを形成することが望まし
い。
【0233】以上の様に、本願発明のTFTを用いて三
次元構造の半導体回路を構成することで、非常に機能性
に富んだ半導体回路を構成することが可能である。な
お、本明細書中において、半導体回路とは半導体特性を
利用して電気信号の制御、変換を行う電気回路という意
味で用いている。
【0234】また、本願発明のTFTを用いてLCDド
ライバ回路や携帯機器用の高周波回路(MMIC:マイ
クロウェイブ・モジュール・IC)などを構成すること
もできる。即ち、本願発明のTFTを用いることで従来
のICチップやLSIチップをTFTで作製することが
可能である。
【0235】〔実施例11〕 本願発明は液晶表示装置
以外にも、アクティブマトリクス型のEL(エレクトロ
ルミネッセンス)表示装置やEC(エレクトロクロミク
ス)表示装置等の他の電気光学装置を作製することも可
能である。また、イメージセンサやCCDを作製するこ
とも可能である。
【0236】なお、電気光学装置とは電気信号を光学的
信号に変換する装置またはその逆を行う装置という意味
で用いている。
【0237】〔実施例12〕 本実施例では、本発明を
利用した電気光学装置を利用する電子機器(応用製品)
の一例を図12に示す。なお、電子機器とは半導体回路
および/または電気光学装置を搭載した製品のことを意
味している。
【0238】本願発明を適用しうる電子機器としてはビ
デオカメラ、電子スチルカメラ、プロジェクター、ヘッ
ドマウントディスプレイ、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末(モバイルコンピュー
タ、携帯電話、PHS(パーソナルハンディフォンシス
テム)等)などが挙げられる。
【0239】図14(A)は携帯電話であり、本体20
01、音声出力部2002、音声入力部2003、表示
装置2004、操作スイッチ2005、アンテナ200
6で構成される。本願発明は音声出力部2002、音声
出力部2003、表示装置2004等に適用することが
できる。
【0240】図14(B)はビデオカメラであり、本体
2101、表示装置2102、音声入力部2103、操
作スイッチ2104、バッテリー2105、受像部21
06で構成される。本願発明は表示装置2102、音声
入力部2103、受像部2106等に適用することがで
きる。
【0241】図14(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示装置2205で構成される。本願発明はカメラ部22
02、受像部2203、表示装置2205等に適用でき
る。
【0242】図14(D)はヘッドマウントディスプレ
イであり、本体2301、表示装置2302、バンド部
2303で構成される。本発明は表示装置2302に適
用することができる。
【0243】図14(E)はリア型プロジェクターであ
り、本体2401、光源2402、表示装置2403、
偏光ビームスプリッタ2404、リフレクター240
5、2406、スクリーン2407で構成される。本発
明は表示装置2403に適用することができる。
【0244】図14(F)はフロント型プロジェクター
であり、本体2501、光源2502、表示装置250
3、光学系2504、スクリーン2505で構成され
る。本発明は表示装置2503に適用することができ
る。
【0245】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、電気光学装置や半導体回路を必要とする製
品であれば全てに適用できる。
【0246】なお、上記各実施例では、プレーナ型TF
Tの作製方法について説明したが、本発明はTFT構造
に拘わらず実施することができることはいうまでもな
い。即ち、TFT構造は図7、図9等に示す構造に限定
されるものではなく、例えば逆スタガ型TFT、シリサ
イド構造、またはサイドウォール構造を有するような構
造であっても実施者の必要に応じて本実施例を適用する
ことは容易である。
【0247】
【発明の効果】本発明によって得られた良質な下地膜上
の半導体薄膜の表面は優れた平坦性を有しており、Si
切れ等の不良箇所の発生を抑えることができる。
【0248】また、本発明の下地膜上の半導体薄膜を結
晶化させた場合、半導体薄膜は非常に良好な結晶性を有
する。
【0249】このように、良質な表面を有する下地膜上
に形成された優れた半導体薄膜を活性層に利用すること
で半導体装置のTFT特性の均一性および信頼性および
歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】 本発明の下地膜表面付近の拡大図。
【図2】 実施例1の下地膜の作製工程を示す図。
【図3】 実施例2の下地膜の作製工程を示す図。
【図4】 実施例3の下地膜の作製工程を示す図。
【図5】 半導体装置の不良箇所の拡大断面図。
【図6】 半導体装置の作製工程を示す図。
【図7】 半導体装置の作製工程を示す図。
【図8】 半導体装置の作製工程を示す図。
【図9】 電気光学装置の断面を示す図。
【図10】 アクティブマトリクス基板の外観を示す図
【図11】 アクティブマトリクス基板の断面を示す図
【図12】 アクティブマトリクス基板の断面を示す図
【図13】 半導体回路の一例を示す図
【図14】 電気機器の一例を示す図
【図15】 AFM観察写真
【図16】 半導体薄膜の電子線回析パターンを示す写
【図17】 電子線回析パターンを模式的に示した図
【図18】 半導体薄膜の方位関係を示す図
【図19】 結晶粒界の形態を示す図
【図20】 SIMS測定結果を示す図
【図21】 結晶シリコンの結晶粒を示すTEM写真
【図22】 欠陥の生成および消滅に関するモデルを説
明するための図
【図23】 半導体薄膜の結晶粒を示すTEM写真。
【図24】 半導体薄膜の暗視野像を示すTEM写真。
【符号の説明】
100 安価な低級グレードの基板 101 非晶質珪素膜からなる下地膜(成膜後の下地
膜) 102 優れた平坦性を有する下地膜(平坦化処理後の
下地膜) 103 酸化膜からなる下地膜(熱処理後の下地膜) 110 半導体薄膜 111 マスク 112 触媒元素を含む層 113 触媒元素の添加領域 114 結晶性を有する領域 115 非晶質な領域 116 結晶性珪素膜(パターニング後) 117 ゲート絶縁膜 118 熱酸化膜 120 結晶性珪素膜(ゲッタリング工程後) 123 陽極酸化膜 124 陽極酸化膜 125 ゲイト電極 131 層間絶縁膜 199 固形物(シリサイド) 300 安価な低級グレードの基板 301 酸化珪素膜からなる下地膜(成膜後の下地膜) 303 酸化珪素膜からなる下地膜(熱アニール後の下
地膜)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 627G (72)発明者 大谷 久 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Fターム(参考) 4M104 AA08 AA09 BB01 BB02 BB14 BB17 BB36 BB39 CC05 DD02 DD04 DD26 DD88 EE17 EE18 GG09 GG10 GG17 GG19 HH12 5F052 CA08 DA02 DB02 DB03 EA11 EA16 FA01 GB05 JA04 KA05

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】表面に絶縁膜を有する基板上に形成された
    半導体薄膜でなる活性層を有する半導体装置において、
    基板及び該基板に接する絶縁膜表面は、少なくとも1つ
    の凹部を有し、前記絶縁膜表面の凹部の深さの平均値を
    dとし、前記基板表面の凹部の深さの平均値をDとした
    場合、d/D<1であることを特徴とする半導体装置。
  2. 【請求項2】請求項1において、前記凹部の深さの平均
    値dは10nm以下であることを特徴とする半導体装
    置。
  3. 【請求項3】表面に絶縁膜を有する基板上に形成された
    半導体薄膜でなる活性層を有する半導体装置において、
    基板に接する絶縁膜表面は、少なくとも1つの凹部を有
    し、前記絶縁膜表面の凹部の開口直径r1 が10nm〜
    1μmであることを特徴とする半導体装置。
  4. 【請求項4】表面に絶縁膜を有する基板上に形成された
    半導体薄膜でなる活性層を有する半導体装置において、
    基板に接する絶縁膜表面は、少なくとも1つの凹部を有
    し、前記絶縁膜表面の凹部の開口部の断面曲線における
    接線と表面平面となす角a°は0°〜60°であること
    を特徴とする半導体装置。
  5. 【請求項5】表面に絶縁膜を有する基板上に形成された
    半導体薄膜でなる活性層を有する半導体装置において、
    基板及び該基板に接する絶縁膜表面は、少なくとも1つ
    の凹部を有し、前記絶縁膜表面の凹部の開口部付近にお
    ける曲率半径R1 は、前記基板表面の凹部の開口部付近
    における曲率半径R2 よりも大きいことを特徴とする半
    導体装置。
  6. 【請求項6】請求項1乃至5のいずれか一において、前
    記凹部の密度が、100個/cm2 以下であることを特
    徴とする半導体装置。
  7. 【請求項7】表面に絶縁膜を有する基板上に形成された
    半導体薄膜でなる活性層を有する半導体装置において、
    半導体薄膜の底面に接触する絶縁膜の表面粗さの二乗平
    均の平方根Rmsが0.3nm以下であることを特徴と
    する半導体装置。
  8. 【請求項8】請求項1乃至7のいずれか一において、前
    記半導体薄膜の電子線回折パターンには{110}配向
    による特定の規則性が観測され、当該電子線回折パター
    ンの任意の回折スポットは概略円状であり、前記回折ス
    ポットの短軸の長さ(a)と長軸の長さ(b)との比
    (a/b)が1/1(円形)〜1/1.5 であることを特徴と
    する半導体装置。
  9. 【請求項9】請求項1乃至7のいずれか一において、前
    記半導体薄膜の電子線回折パターンには{110}配向
    による特定の規則性が観測され、当該電子線回折パター
    ンの任意の回折スポットは、電子線照射エリアの中心点
    に対して同心円状の広がりを有し、前記電子線照射エリ
    アの中心点から前記回折スポットに対して引いた接線
    と、前記電子線照射エリアの中心点と前記回折スポット
    の中心点とを結ぶ線分とがなす角は±1.5 °以内である
    ことを特徴とする半導体装置。
  10. 【請求項10】絶縁表面上の薄膜トランジスタの作製方
    法において、基板に接して第1の非晶質珪素膜を成膜す
    る工程と、前記非晶質珪素膜を平坦化する工程と、前記
    非晶質珪素膜に加熱処理を施し、酸化珪素膜を得る工程
    と、前記酸化珪素膜上に第2の非晶質珪素膜を成膜する
    工程と、を少なくとも経て作製されることを特徴とする
    半導体装置の作製方法。
  11. 【請求項11】絶縁表面上の薄膜トランジスタの作製方
    法において、基板上に絶縁膜を形成する工程と、前記絶
    縁膜を平坦化する工程と、前記絶縁膜を熱処理する工程
    と、前記絶縁膜上に非晶質珪素膜を成膜する工程と、を
    少なくとも経て作製されることを特徴とする半導体装置
    の作製方法。
  12. 【請求項12】絶縁表面上の薄膜トランジスタの作製方
    法において、単結晶基板を熱酸化して酸化膜を形成する
    工程と、前記酸化膜を平坦化する工程と、前記酸化膜を
    再度熱処理する工程と、前記酸化膜上に非晶質珪素膜を
    成膜する工程と、を少なくとも経て作製されることを特
    徴とする半導体装置の作製方法。
  13. 【請求項13】請求項10乃至12のいずれか一におい
    て、前記平坦化する工程は、機械的な研磨により行われ
    ることを特徴とする半導体装置の作製方法。
  14. 【請求項14】請求項10乃至12のいずれか一におい
    て、前記平坦化する工程は、化学的機械的研磨により行
    われることを特徴とする半導体装置の作製方法。
  15. 【請求項15】請求項10乃至12のいずれか一におい
    て、前記平坦化する工程は、電解インプロセスドレッシ
    ング研磨により行われることを特徴とする半導体装置の
    作製方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR101201316B1 (ko) * 2005-11-29 2012-11-14 엘지디스플레이 주식회사 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법
JP2017050558A (ja) * 2010-03-12 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
KR101767684B1 (ko) 2010-09-30 2017-08-11 후지필름 가부시키가이샤 광전 변환 소자, 광전 변환 소자의 제조 방법, 및 촬상 디바이스
JP2017163163A (ja) * 2011-04-22 2017-09-14 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US5818076A (en) 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US6090646A (en) 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP4302194B2 (ja) * 1997-04-25 2009-07-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4601731B2 (ja) 1997-08-26 2010-12-22 株式会社半導体エネルギー研究所 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US7202497B2 (en) 1997-11-27 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6617648B1 (en) 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4925528B2 (ja) * 2000-09-29 2012-04-25 三洋電機株式会社 表示装置
KR100763137B1 (ko) * 2000-12-29 2007-10-02 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
KR100683526B1 (ko) * 2000-12-29 2007-02-15 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
KR100365414B1 (en) * 2001-04-30 2002-12-18 Hynix Semiconductor Inc Method for forming ultra-shallow junction using laser annealing process
JP4896318B2 (ja) * 2001-09-10 2012-03-14 株式会社半導体エネルギー研究所 発光装置の作製方法
CN101217150B (zh) * 2002-03-05 2011-04-06 株式会社半导体能源研究所 半导体元件和使用半导体元件的半导体装置
US6812491B2 (en) * 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
TWI353979B (en) * 2002-04-10 2011-12-11 Nippon Zoki Pharmaceutical Co Novel crystal form of 5-hydroxy-1-methylhydantoin
JP4202091B2 (ja) * 2002-11-05 2008-12-24 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置の作製方法
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
CN100552893C (zh) * 2003-03-26 2009-10-21 株式会社半导体能源研究所 半导体装置及其制造方法
US7061570B2 (en) * 2003-03-26 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
US7820540B2 (en) * 2007-12-21 2010-10-26 Palo Alto Research Center Incorporated Metallization contact structures and methods for forming multiple-layer electrode structures for silicon solar cells
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
KR101056428B1 (ko) * 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) * 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
US20110126877A1 (en) * 2009-11-27 2011-06-02 Jinah Kim Solar cell
KR102068463B1 (ko) 2009-11-28 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101878206B1 (ko) * 2010-03-05 2018-07-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막의 제작 방법 및 트랜지스터의 제작 방법
DE102010061296A1 (de) * 2010-12-16 2012-06-21 Schott Solar Ag Verfahren zum Herstellen von elektrisch leitenden Kontakten auf Solarzellen sowie Solarzelle
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
KR102495290B1 (ko) * 2012-12-28 2023-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825335A (en) * 1988-03-14 1989-04-25 Endevco Corporation Differential capacitive transducer and method of making
US5221365A (en) 1990-10-22 1993-06-22 Sanyo Electric Co., Ltd. Photovoltaic cell and method of manufacturing polycrystalline semiconductive film
JPH0828520B2 (ja) 1991-02-22 1996-03-21 株式会社半導体エネルギー研究所 薄膜半導体装置およびその製法
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JP2852853B2 (ja) 1993-07-27 1999-02-03 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH07135138A (ja) 1993-06-24 1995-05-23 Oki Electric Ind Co Ltd X線マスクの製造方法
US5895933A (en) 1993-06-25 1999-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
TW295703B (ja) 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5435888A (en) 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
JPH07335907A (ja) 1994-06-14 1995-12-22 Sony Corp Soi基板に形成したcmosトランジスタおよびそのsoi基板の製造方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3514891B2 (ja) 1994-10-07 2004-03-31 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5942768A (en) 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5882857A (en) 1995-06-07 1999-03-16 Behringwerke Ag Internal positive controls for nucleic acid amplification
JP3184771B2 (ja) * 1995-09-14 2001-07-09 キヤノン株式会社 アクティブマトリックス液晶表示装置
US5670812A (en) * 1995-09-29 1997-09-23 International Business Machines Corporation Field effect transistor having contact layer of transistor gate electrode material
JPH10214974A (ja) * 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4601731B2 (ja) 1997-08-26 2010-12-22 株式会社半導体エネルギー研究所 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法
US6083850A (en) 1997-12-18 2000-07-04 Advanced Micro Devices, Inc. HSQ dielectric interlayer
US6521474B2 (en) * 1998-11-27 2003-02-18 Sanyo Electric Co., Ltd. Manufacturing method for reflection type liquid crystal display

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201316B1 (ko) * 2005-11-29 2012-11-14 엘지디스플레이 주식회사 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법
JP2017050558A (ja) * 2010-03-12 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
US9917109B2 (en) 2010-03-12 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101767684B1 (ko) 2010-09-30 2017-08-11 후지필름 가부시키가이샤 광전 변환 소자, 광전 변환 소자의 제조 방법, 및 촬상 디바이스
JP2017163163A (ja) * 2011-04-22 2017-09-14 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US6326249B1 (en) 2001-12-04
US6294815B1 (en) 2001-09-25
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US20020042170A1 (en) 2002-04-11

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