[go: up one dir, main page]

TWI576853B - 使用感測電路執行邏輯操作 - Google Patents

使用感測電路執行邏輯操作 Download PDF

Info

Publication number
TWI576853B
TWI576853B TW104118421A TW104118421A TWI576853B TW I576853 B TWI576853 B TW I576853B TW 104118421 A TW104118421 A TW 104118421A TW 104118421 A TW104118421 A TW 104118421A TW I576853 B TWI576853 B TW I576853B
Authority
TW
Taiwan
Prior art keywords
coupled
transistor
source
latch
sense amplifier
Prior art date
Application number
TW104118421A
Other languages
English (en)
Other versions
TW201611027A (zh
Inventor
格蘭Ｅ 哈許
Original Assignee
美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美光科技公司 filed Critical 美光科技公司
Publication of TW201611027A publication Critical patent/TW201611027A/zh
Application granted granted Critical
Publication of TWI576853B publication Critical patent/TWI576853B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

使用感測電路執行邏輯操作
本發明一般而言係關於半導體記憶體及方法，且更特定而言係關於與使用感測電路執行邏輯操作有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供持續資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)以及其他。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干個處理資源(例如，一或多個處理器)。一處理器可包括(舉例而言)可用於藉由對資料(例如，一或多個運算元)執行諸如AND、OR、NOT、NAND、NOR及XOR以及反相(例如，求反)邏 輯操作之邏輯操作而執行指令之若干個功能單元，諸如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊。舉例而言，功能單元電路(FUC)可用於經由若干個邏輯操作對運算元執行諸如加法、減法、乘法及/或除法之算術操作。
在將指令提供至FUC以用於執行中可涉及一電子系統中之若干個組件。可(例如)由諸如一控制器及/或主機處理器之一處理資源產生該等指令。資料(例如，將對其執行指令之運算元)可儲存於可由FUC存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且在FUC開始對資料執行指令之前對指令及/或資料進行定序及/或緩衝。此外，由於可透過FUC在一或多個時脈循環中執行不同類型之操作，因此亦可對指令及/或資料之中間結果進行定序及/或緩衝。
在諸多例項中，處理資源(例如，處理器及/或相關聯之FUC)可在記憶體陣列外部，且可經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一指令集。可改良一記憶體中處理器(PIM)器件之處理效能，其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器，此可節省處理時間及電力。然而，此等PIM器件可具有各種缺點，諸如一經增加晶片大小。此外，此等PIM器件仍可消耗與執行邏輯操作(例如，計算函數)相關聯之不合意之電力量。
100‧‧‧計算系統/系統
110‧‧‧主機
120‧‧‧記憶體器件/器件
130‧‧‧記憶體陣列/陣列
140‧‧‧控制電路/控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出匯流排
170‧‧‧移位控制器
202-1‧‧‧存取器件/記憶體胞元電晶體/存取電晶體
202-2‧‧‧存取器件/記憶體胞元電晶體/存取電晶體
203-1‧‧‧儲存元件/電容器
203-2‧‧‧儲存元件/電容器
204-X‧‧‧列/字線/第一特定字線/特定字線/列信號
204-Y‧‧‧列/字線/第一特定字線/特定字線/列信號
205-1‧‧‧資料線
205-2‧‧‧資料線
206‧‧‧感測放大器
221-1‧‧‧隔離電晶體
221-2‧‧‧隔離電晶體
221-3‧‧‧隔離電晶體
221-4‧‧‧隔離電晶體
222‧‧‧第一控制信號
223‧‧‧移位電路
230‧‧‧記憶體陣列/陣列
231‧‧‧計算電路/計算組件
250‧‧‧感測電路
306‧‧‧感測放大器
307-1‧‧‧電晶體/通過電晶體
307-2‧‧‧電晶體/通過電晶體
308-1‧‧‧NMOS電晶體/電晶體
308-2‧‧‧NMOS電晶體/電晶體
309-1‧‧‧PMOS電晶體/電晶體
309-2‧‧‧PMOS電晶體/電晶體
311-1‧‧‧信號
311-2‧‧‧信號
312-1‧‧‧負控制信號/信號/控制線
312-2‧‧‧正控制信號/信號/控制線
313‧‧‧信號
314-1‧‧‧反相電晶體/電晶體
314-2‧‧‧反相電晶體/電晶體
316-1‧‧‧下拉電晶體/電晶體
316-2‧‧‧下拉電晶體/電晶體
317-1‧‧‧共同節點/節點
317-2‧‧‧共同節點/節點
331‧‧‧計算組件/計算電路
350‧‧‧感測電路
403‧‧‧信號
404-0‧‧‧信號/列信號
405-1‧‧‧信號/資料線電壓信號
405-2‧‧‧信號/資料線電壓信號
411‧‧‧PASSD控制信號/PASSD及PASSDB控制信號
412-1‧‧‧累加器控制信號/Accumb控制信號
412-2‧‧‧累加器控制信號/Accum控制信號
426‧‧‧平衡信號
428‧‧‧負控制信號/感測放大器控制信號
490‧‧‧正控制信號/感測放大器控制信號
503‧‧‧信號
504-1‧‧‧信號/列信號
505-1‧‧‧信號/電壓信號
505-2‧‧‧信號
511-1‧‧‧控制信號/PASSD信號
526‧‧‧平衡信號
528‧‧‧負控制信號
590‧‧‧正控制信號
603‧‧‧信號
604-1‧‧‧信號/列信號
605-1‧‧‧信號
605-2‧‧‧信號/電壓信號
611-2‧‧‧控制信號/PASSDB信號
626‧‧‧平衡信號
628‧‧‧負控制信號
690‧‧‧正控制信號
705-1‧‧‧資料線
705-2‧‧‧資料線
805-1‧‧‧互補資料線/資料線
805-2‧‧‧互補資料線/資料線
806‧‧‧感測放大器
823-1‧‧‧電晶體
824‧‧‧電晶體
826‧‧‧平衡信號/信號/控制信號/EQ信號
823-2‧‧‧電晶體
827-1‧‧‧n通道電晶體
827-2‧‧‧n通道電晶體
828‧‧‧負控制信號/信號/RNL_信號
829-1‧‧‧p通道電晶體
829-2‧‧‧p通道電晶體
832-1‧‧‧電晶體
832-2‧‧‧電晶體
833‧‧‧信號
834-1‧‧‧區域輸入/輸出線/輸入/輸出線
834-2‧‧‧區域輸入/輸出線/輸入/輸出線
864-P‧‧‧初級鎖存器
890‧‧‧正控制信號/信號/PSA信號
905-1‧‧‧資料線/互補資料線
905-2‧‧‧資料線/互補資料線
906‧‧‧感測放大器
907-1‧‧‧通過電晶體
907-2‧‧‧通過電晶體
911-1‧‧‧PASSD控制信號線
911-2‧‧‧PASSDB控制信號線
913‧‧‧INVD控制信號線
914-1‧‧‧反相電晶體
914-2‧‧‧反相電晶體
916-1‧‧‧下拉電晶體
916-2‧‧‧下拉電晶體
931-1‧‧‧計算組件/計算電路
958-1‧‧‧p通道電晶體/電晶體/弱上拉電晶體
958-2‧‧‧p通道電晶體/電晶體/弱上拉電晶體
960-1‧‧‧n通道電晶體/電晶體/強下拉電晶體
960-2‧‧‧n通道電晶體/電晶體/強下拉電晶體
961-1‧‧‧第一鎖存器輸入/鎖存器輸入
961-2‧‧‧第二鎖存器輸入/鎖存器輸入
962‧‧‧正控制信號線/正控制電壓線
963‧‧‧負控制信號線
964‧‧‧鎖存器
968‧‧‧移位電路
969-1‧‧‧隔離電晶體
969-2‧‧‧隔離電晶體
1005-1‧‧‧互補資料線/資料線
1005-2‧‧‧互補資料線/資料線
1006‧‧‧感測放大器
1007-1‧‧‧通過電晶體
1007-2‧‧‧通過電晶體
1011-1‧‧‧PASSD控制信號線/PASSD控制信號
1011-2‧‧‧PASSDB控制信號線/PASSDB控制信號
1031-2‧‧‧計算電路
1058-1‧‧‧p通道電晶體/電晶體
1058-2‧‧‧p通道電晶體/電晶體
1060-1‧‧‧n通道電晶體/電晶體
1060-2‧‧‧n通道電晶體/電晶體
1061-1‧‧‧第一鎖存器輸入/鎖存器輸入
1061-2‧‧‧第二鎖存器輸入/鎖存器輸入
1063‧‧‧負控制信號線
1064‧‧‧次級鎖存器/鎖存器/交叉耦合之鎖存器
1068‧‧‧移位電路
1072-1‧‧‧反相電晶體
1072-2‧‧‧反相電晶體
1073‧‧‧PASSDINVD控制信號線
1074‧‧‧PASSDBINVD控制信號線
1102-1‧‧‧電晶體/儲存元件/記憶體胞元/存取電晶體/選定胞元
1102-2‧‧‧電晶體/存取電晶體/儲存元件/記憶體胞元
1103-1‧‧‧電容器
1103-2‧‧‧電容器
1104-X‧‧‧字線/存取線/列
1104-Y‧‧‧字線/存取線/列
1105-1‧‧‧資料線/互補資料線
1105-2‧‧‧資料線/互補資料線
1106‧‧‧感測放大器
1107-1‧‧‧下拉電晶體/通過電晶體
1107-2‧‧‧下拉電晶體/通過電晶體
1108-1‧‧‧負載/通過電晶體/電晶體/p通道電晶體
1108-2‧‧‧負載/通過電晶體/電晶體/p通道電晶體
1109-1‧‧‧電晶體/n通道電晶體
1109-2‧‧‧電晶體/n通道電晶體
1112-1‧‧‧作用中負控制信號線/負控制信號線/負控制信號
1112-2‧‧‧作用中正控制信號線/正控制信號線/正控制信號
1113-1‧‧‧ANDinv控制信號線
1113-2‧‧‧ORinv控制信號線
1114-1‧‧‧下拉電晶體/電晶體
1114-2‧‧‧下拉電晶體/電晶體
1116-1‧‧‧電晶體
1116-2‧‧‧電晶體
1117-1‧‧‧鎖存器輸入
1117-2‧‧‧鎖存器輸入
1118-1‧‧‧負載/通過電晶體/電晶體
1118-2‧‧‧負載/通過電晶體/電晶體
1119‧‧‧互補控制信號/控制信號
1121-1‧‧‧隔離電晶體/非導電隔離電晶體
1121-2‧‧‧隔離電晶體/非導電隔離電晶體
1121-3‧‧‧隔離電晶體
1121-4‧‧‧隔離電晶體
1123‧‧‧移位電路
1130‧‧‧記憶體陣列/陣列
1131‧‧‧計算組件/累加器
1139-1‧‧‧電晶體
1139-2‧‧‧電晶體
1150‧‧‧感測電路
1164‧‧‧靜態鎖存器/鎖存器/交叉耦合至鎖存器/經啟用交叉耦合之鎖存器
1205-1‧‧‧互補資料線/資料線
1205-2‧‧‧互補資料線/資料線
1206‧‧‧感測放大器
1215‧‧‧鎖存器
1224‧‧‧電晶體
1225-1‧‧‧電晶體
1225-2‧‧‧電晶體
1227-1‧‧‧n通道電晶體/電晶體
1227-2‧‧‧n通道電晶體/電晶體
1228‧‧‧作用中負控制信號/信號/RnIF負控制信號
1229-1‧‧‧p通道電晶體/電晶體
1229-2‧‧‧p通道電晶體/電晶體
1231‧‧‧計算組件
1233-1‧‧‧鎖存器輸入
1233-2‧‧‧鎖存器輸入
1238‧‧‧平衡電壓
1290‧‧‧作用中正控制信號/ACT信號/信號/ACT正控制信號
AND‧‧‧控制信號
ACT‧‧‧正控制信號/控制信號/作用中正控制信號
ANDinv‧‧‧控制信號
Accum‧‧‧正控制信號/累加器控制信號/控制信號/作用中正控制信號
Accumb‧‧‧負控制信號/累加器控制信號/控制信號/作用中負控制信號
COLDEC‧‧‧信號
D‧‧‧資料線/數位線
D_‧‧‧資料線/數位線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
DVC2‧‧‧資料線/數位線
EQ‧‧‧控制信號/平衡信號/信號
GND‧‧‧接地/全軌電壓/電壓
IO‧‧‧區域輸入/輸出線
IO_‧‧‧區域輸入/輸出線
INVD‧‧‧信號
NORM‧‧‧第一控制信號/控制信號
OR‧‧‧控制信號
ORinv‧‧‧控制信號
PASSD‧‧‧信號/控制信號
PASSDb‧‧‧信號/控制信號
PASSDINV‧‧‧控制信號
PASSDBINV‧‧‧控制信號
PSA‧‧‧正控制信號
RNL_‧‧‧負控制信號/控制信號
RNIF‧‧‧負控制信號/控制信號/作用中負控制信號/啟動信號
S1‧‧‧節點/鎖存器輸入/第一鎖存器輸入/次級鎖存器輸入/區域動態節點
S2‧‧‧節點/鎖存器輸入/第二鎖存器輸入/次級鎖存器輸入/區域動態節點
SHIFT‧‧‧第二控制信號/控制信號
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
VDD‧‧‧供應電壓/電壓/導軌電壓/全軌電壓/經啟動正控制信號電壓
VDD/2‧‧‧平衡電壓
圖1係根據本發明之若干項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2係圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖3係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖5圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖6圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖7圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖8係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖9係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖10係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖11係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖12係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖13圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖14圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
本發明包含與使用感測電路執行邏輯操作有關之裝置及方法。一實例性裝置包括一記憶體胞元陣列及耦合至該記憶體胞元陣列之感測電路。該感測電路包含一初級鎖存器及一次級鎖存器。該初級鎖存 器耦合至一對互補感測線且選擇性地耦合至一對毗鄰互補感測線。該次級鎖存器選擇性地耦合至該初級鎖存器。該初級鎖存器及次級鎖存器經組態以使一資料值在該對毗鄰互補感測線與該初級鎖存器之間移位。該初級鎖存器及次級鎖存器經組態以在不啟用一列線之情況下使該資料值自該對毗鄰互補感測線移位。
與諸如先前PIM系統及具有一外部處理器(例如，位於一記憶體陣列外部(諸如在一單獨積體電路晶片上)之一處理資源)之系統之先前系統相比較，本發明之若干項實施例可提供與執行計算函數相關聯之經改良平行性及/或經減少電力消耗。例如，若干項實施例可提供在不經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排)將資料傳送出記憶體陣列及感測電路之情況下執行完全地完整之計算函數，諸如整數加法、減法、乘法、除法及CAM(內容可定址記憶體)函數，例如。此等計算函數可涉及執行若干個邏輯操作(例如，諸如AND、OR、NOT、NOR、NAND、XOR等之邏輯函數)。然而，實施例並不限於此等實例。例如，執行邏輯操作可包含執行若干個非布林邏輯操作，諸如複製、比較、抵消等。
在先前方法中，可將資料自陣列及感測電路傳送(例如，經由包括輸入/輸出(I/O)線之一匯流排)至諸如一處理器、微處理器及/或計算引擎之一處理資源，該處理資源可包括ALU電路及/或經組態以執行適當邏輯操作之其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及顯著電力消耗。即使處理資源位於與記憶體陣列相同之一晶片上，在將資料自陣列移出至計算電路中亦可消耗顯著電力，將資料自陣列移出至計算電路可涉及執行一感測線(其可在本文中稱為一數位線及資料線)位址存取(例如，激發一行解碼信號)以便將資料自感測線傳送至I/O線(例如，區域I/O線)上、將資料移動至陣列周邊及將資料提供至計算函數。
此外，處理資源(例如，計算引擎)之電路可不符合與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之胞元可具有一4F2或6F2胞元大小，其中「F」係對應於胞元之一特徵大小。如此，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘極)可不能夠按間距與記憶體胞元一起形成，此可影響晶片大小及/或記憶體密度，舉例而言。本發明之若干項實施例包含按間距與陣列之記憶體胞元一起形成且能夠執行諸如下文所闡述之彼等計算函數之計算函數的感測電路。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及/或結構改變，而不背離本發明之範疇。如本文中所使用，特定而言關於圖式中之參考編號之標識符「N」指示可包含如此指定之若干個特定特徵。如本文中所使用，「若干個」一特定事物可係指此類事物中之一或多者(例如，若干個記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且剩餘數字識別圖式中之一元件或組件之一編號慣例。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，在圖3中306可指代元件「06」，且在圖7中一類似元件可指代為706。如將瞭解，可添加、更換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之某些實施例且不應視為具一限制性意義。
圖1係根據本發明之若干項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，亦可 將一記憶體器件120、一記憶體陣列130及/或感測電路150單獨視為一「裝置」。
系統100包含耦合(例如，連接)至包含一記憶體陣列130之記憶體器件120之一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或底板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1中所展示之實例圖解說明具有一範紐曼型架構之一系統，但可以非範紐曼型架構(例如，一杜林機)實施本發明之實施例，非範紐曼型架構可不包含通常與一範紐曼型架構相關聯之一或多個組件(例如，CPU、ALU等)。
為了清晰起見，系統100已經簡化以集中於與本發明具有特定相關性之特徵。記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(其可在本文中稱為字線或選擇線)耦合之列及由感測線耦合之行之記憶體胞元。儘管圖1中展示一單個陣列130，但實施例並不如此受限制。例如，記憶體器件120可包含若干個陣列130(例如，若干個DRAM胞元庫)。與圖3相關聯地闡述一實例性DRAM陣列。
記憶體器件120包含位址電路142以鎖存透過I/O電路144經由一I/O匯流排156(例如，一資料匯流排)提供之位址信號。由一列解碼器146及一行解碼器152接收並解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測資料線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁 (例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制電路140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某一其他類型之控制器。
控制器140可包含可控制提供至(例如)與執行資料移位相關聯之移位電路之信號之一移位控制器170，如本文中進一步闡述。舉例而言，移位控制器170可控制在一陣列中使資料(例如，向右或向左)移位。
下文進一步闡述感測電路150之實例。例如，在若干項實施例中，感測電路150可包括若干個感測放大器(例如，圖3中所展示之感測放大器306或圖8中所展示之感測放大器806)及若干個計算組件(例如，圖3中所展示之計算組件331)，該若干個計算組件可包括一累加器且可用於執行邏輯操作(例如，對與互補資料線相關聯之資料)。
在若干項實施例中，感測電路(例如，150)可用於使用儲存於陣列130中之資料作為輸入來執行邏輯操作且在不經由一感測線位址存取傳送資料之情況下(例如，在不激發一行解碼信號之情況下)將邏輯操作之結果往回儲存至陣列130。如此，可使用感測電路150且在感測電路150內執行各種計算函數，而非由在感測電路外部之處理資源(例如，由與主機110相關聯之一處理器及/或位於器件120上(例如，控制電路140上或別處)之其他處理電路，諸如ALU電路)執行(或與其相關聯)。
在各種先前方法中，與一運算元相關聯之資料(例如)將經由感測 電路自記憶體經讀取且經由I/O線(例如，經由區域I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含若干個暫存器且將使用運算元執行計算函數，且經由I/O線將結果往回傳送至陣列。相比之下，在本發明之若干項實施例中，感測電路(例如，150)經組態以對儲存於記憶體(例如，陣列130)中之資料執行邏輯操作且在不啟用耦合至感測電路(其可按間距與陣列之記憶體胞元一起形成)之一I/O線(例如，一區域I/O線)之情況下將結果往回儲存至記憶體。啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。實施例並不如此受限制。例如，在若干項實施例中，感測電路(例如，150)可用於在不啟用陣列之行解碼線之情況下執行邏輯操作；然而，可啟用區域I/O線以便將一結果傳送至除往回至陣列以外之一適合位置(例如，傳送至一外部暫存器)。
如此，在若干項實施例中，不需要在陣列130及感測電路150外部之電路執行計算函數，此乃因感測電路150可執行適當邏輯操作以在不使用一外部處理資源之情況下執行此等計算函數。因此，感測電路150可用於至少在某種程度上補充及/或替換此一外部處理資源(或至少此一外部處理資源之頻寬)。然而，在若干項實施例中，感測電路150可用於執行除由一外部處理資源(例如，主機110)執行之邏輯操作之外之邏輯操作(例如，以執行指令)。例如，主機110及/或感測電路150可限於僅執行特定邏輯操作及/或特定數目個邏輯操作。
圖2圖解說明根據本發明之若干項實施例之耦合至感測電路250之一記憶體陣列230之一部分之一示意圖。在此實例中，記憶體陣列230可係各自由一存取器件202-1、202-2(例如，電晶體)及一儲存元件203-1、203-2(例如，一電容器)組成之1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。
在若干項實施例中，該等記憶體胞元可係破壞性讀取記憶體胞元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列230之胞元配置成由字線(例如，204-X(列X)、204-Y(列Y))耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線205-1(D)及205-2(D_)。儘管圖2中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
如圖2中所展示，記憶體胞元電晶體202-1之一閘極可耦合至字線204-Y且記憶體胞元電晶體202-2之一閘極可耦合至字線204-X。記憶體胞元電晶體202-1之一第一源極/汲極區域可耦合至其對應資料線205-1(D)且記憶體胞元電晶體202-2之一第一源極/汲極區域可耦合至其對應資料線205-2(D_)。記憶體胞元電晶體202-1之一第二源極/汲極區域可耦合至對應儲存元件203-1，且記憶體胞元電晶體202-2之一第二源極/汲極區域可耦合至對應儲存元件203-2。
根據本發明之若干項實施例，記憶體陣列230耦合至感測電路250。舉例而言，感測電路可藉由一或多個資料線(例如，互補資料線D及D_)透過移位電路223耦合至記憶體胞元陣列。如此，感測電路可經組態及/或操作以感測來自耦合至資料線之一記憶體胞元之資料值，在不執行一資料線位址存取之情況下將來自鎖存器之資料值累加至次級鎖存器，且在將資料值累加於次級鎖存器中之後使鎖存器中之資料值反相。移位電路223可經組態以將感測電路連接至一第二陣列，使得該陣列及一第二陣列中之至多一者同時耦合至感測電路。移位電路223亦可經組態使得該陣列及第二陣列兩者可同時與感測電路 斷開連接。
包含感測放大器206及計算電路231之感測電路250可經由移位電路223耦合至陣列230。移位電路223可包含具有耦合至一第一控制信號222(例如，NORM)之閘極之一對隔離電晶體221-1及221-2，第一控制信號222在啟動時啟用(例如，接通)隔離電晶體221-1及221-2以將感測電路250(例如，感測放大器206及計算電路231)連接至與感測電路250相關聯之一記憶體胞元行。根據各種實施例，隔離電晶體221-1及221-2之導電可稱為一「正常」組態。
如圖2中所圖解說明，移位電路223亦可包含具有耦合至一第二控制信號219(例如，SHIFT)之閘極之另一對隔離電晶體221-3及221-4，第二控制信號219可在對NORM撤銷啟動時經啟動，舉例而言。隔離電晶體221-3及221-4可經配置使得感測電路250耦合至不同於隔離電晶體221-1及221-2將感測放大器206及計算電路231連接至其之互補資料線之一組互補資料線。舉例而言，啟用隔離電晶體221-3及221-4可將感測電路250連接至一毗鄰互補資料線對(例如，在右邊)，如圖2中所展示。
儘管圖2中展示移位電路223，移位電路223具有耦合至一組互補資料線(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體221-1及221-2以及經配置以便耦合至一個特定方向上之毗鄰資料線(例如，在圖2中之右邊所展示之資料線DIGIT(n+1)及DIGIT(n+1)_)之隔離電晶體221-3及221-4，但本發明之實施例並不如此受限制，且移位電路可包含(舉例而言)耦合至一組互補資料線(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體221-1及221-2以及經配置以便耦合至另一特定方向上之毗鄰資料線(例如，在圖2中之左邊所展示之資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體221-3及221-4。在各種實施例中，所有隔離電晶體可包含於一單個移位電路223中，或隔離電晶體221-1、221-2、221-3及/或 221-4之其他組態包含於移位電路223中。
根據某些實施例，移位電路223可經組態以將感測電路250連接至一非毗鄰互補資料線對。根據各種實施例，移位電路223可經組態以將感測電路250連接至來自複數個互補資料線對當中之一對互補資料線(例如，選自毗鄰於隔離電晶體221-1及221-2耦合至其之互補資料線對的左邊及右邊之互補資料線對當中)。
圖3係圖解說明根據本發明之若干項實施例之感測電路350之一示意圖。在此實例中，感測電路350包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對)之一感測放大器306及一計算組件331。感測電路350可對應於圖1中所展示之感測電路150，舉例而言。感測放大器306可係諸如下文與圖8相關聯地闡述之感測放大器806之一感測放大器。可操作感測放大器306以判定儲存於一選定記憶體胞元中之一資料值(例如，邏輯狀態)。感測放大器306可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。實施例不限於實例性感測放大器306。作為一實例，感測放大器306可係當前模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。
根據各種實施例，計算組件331可包括一鎖存器，該鎖存器可在本文中稱為一次級鎖存器且可用作及稱為一累加器。該次級鎖存器可係一靜態鎖存器(諸如一交叉耦合之鎖存器)及/或一動態鎖存器。
如下文進一步闡述，在若干項實施例中，可操作感測電路(例如，感測放大器306及計算組件331)以在不經由一I/O線傳送來自感測電路之資料(例如，在不經由一行解碼信號之啟動執行一資料線位址存取之情況下，例如)使用計算組件331之鎖存器執行一邏輯操作且將結果儲存於計算組件331及/或感測放大器306中。
邏輯操作(例如，涉及資料值之布林邏輯函數)之執行係基本的且 通常被使用。布林邏輯函數用於諸多較高階函數中。因此，可藉助經改良邏輯操作實現速度及/或電力效率，其可轉化成較高階函數性之速度及/或電力效率。本文中闡述用於在不經由一輸入/輸出(I/O)線傳送資料之情況下及/或在不將資料傳送至在陣列外部之一控制組件之情況下執行邏輯操作之裝置及方法。取決於記憶體陣列架構，用於執行邏輯操作之裝置及方法可不需要一感測線(例如，資料線、數位線、位元線)對之放大。
儘管圖1中展示而圖3中未展示，但每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟用以經由區域I/O線301將來自一對應感測放大器306及/或計算組件331之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，圖1中所展示之行解碼器152)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線(例如，I/O線301)傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，在不將資料傳送至在陣列外部之一控制組件之情況下執行諸如加法及減法函數之計算函數時，可操作(例如，連同感測放大器306及計算組件331)諸如圖3中所展示之移位電路，例如。
在圖3中所圖解說明之實例中，計算組件331包含八個電晶體(例如，每互補資料線四個電晶體)。電晶體按間距與感測放大器306一起且與陣列330之記憶體胞元一起形成。計算組件331包括在執行邏輯操作中可操作為(例如，用作)一累加器之一次級鎖存器364-5。如此，計算組件331之次級鎖存器364-5可稱為計算組件331之累加器。計算組件331經由資料線305-1(D)及D_305-2耦合至感測放大器306，如圖3中所展示。在此實例中，計算組件331之電晶體係n通道電晶體(例如，NMOS電晶體)及p通道電晶體(例如，PMOS電晶體)；然而，實施例並 不如此受限制。
在圖3中所圖解說明之實例中，對應於計算電路331之電路包括耦合至資料線305-1(D)及305-2(D_)中之每一者之五個電晶體。然而，實施例並不限於此實例。電晶體307-1及307-2具有分別耦合至資料線305-1(D)及305-2(D_)之一第一源極/汲極區域及耦合至一交叉耦合之鎖存器(例如，耦合至一對交叉耦合之電晶體(諸如交叉耦合之NMOS電晶體308-1及308-2以及交叉耦合之PMOS電晶體309-1及309-2)之閘極)之一第二源極/汲極區域。如本文中進一步闡述，包括電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器可稱為一次級鎖存器364-5。
電晶體307-1及307-2可稱為通過電晶體，該等通過電晶體可經由各別信號311-1(Passd)及311-2(Passdb)(亦即，「Passd bar」)經啟用以便將各別資料線305-1(D)及305-2(D_)上之電壓或電流傳遞至包括電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器之輸入(例如，次級鎖存器364-5之輸入)。在此實例中，電晶體307-1之第二源極/汲極區域直接耦合至電晶體308-1及309-1之一第一源極/汲極區域以及電晶體308-2及309-2之閘極。類似地，電晶體307-2之第二源極/汲極區域直接耦合至電晶體308-2及309-2之一第一源極/汲極區域以及電晶體308-1及309-1之閘極。
電晶體308-1及308-2之一第二源極/汲極區域共同直接耦合至一負控制信號312-1(Accumb)(亦即，「Accum bar」)。電晶體309-1及309-2之一第二源極/汲極區域共同直接耦合至一正控制信號312-2(Accum)。Accum信號312-2可係一供應電壓(例如，VDD)且Accumb信號可係一參考電壓(例如，接地)。啟動信號312-1及312-2啟用包括對應於次級鎖存器364-5之電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器。
經啟用感測放大器對操作以放大共同節點317-1與共同節點317-2之間的一差動電壓，使得節點317-1經驅動至Accum信號電壓及Accumb信號電壓中之一者(例如，VDD及接地中之一者)，且節點317-2經驅動至Accum信號電壓及Accumb信號電壓中之另一者。如下文進一步闡述，信號312-1及312-2經標記為「Accum」及「Accumb」，此乃因次級鎖存器可用作一累加器同時用於執行一邏輯操作。如本文中進一步闡述，在若干項實施例中，包括耦合至一感測放大器之一累加器之一計算電路可經組態以執行一邏輯操作，該邏輯操作包括對由一對互補資料線中之至少一者上之一信號(例如，電壓或電流)表示之一資料值執行一累加操作。
計算電路331亦包含具有直接耦合至各別資料線305-1(D)及305-2(D_)之一第一源極/汲極區域之反相電晶體314-1及314-2。電晶體314-1及314-2之一第二源極/汲極區域分別直接耦合至下拉電晶體316-1及316-2之一第一源極/汲極區域。電晶體314-1及314-2之閘極耦合至一信號313(InvD)。電晶體316-1之閘極耦合至共同節點317-1，電晶體308-2之閘極、電晶體309-2之閘極以及電晶體308-1之第一源極/汲極區域亦直接耦合至共同節點317-1。以一互補方式，電晶體316-2之閘極直接耦合至共同節點317-2，電晶體308-1之閘極、電晶體309-1之閘極以及電晶體308-2之第一源極/汲極區域亦直接耦合至共同節點317-2。如此，啟動信號InvD用於使儲存於次級鎖存器中之資料值反相且將反相值驅動至資料線305-1(D)及305-2(D_)上。
可操作圖3中所展示之計算電路331(例如，經由Passd、Passdb、Accumb、Accum及InvD信號)以執行包含AND、NAND、OR、NOR及反相操作以及其他之各種邏輯操作。該等邏輯操作可係R輸入邏輯操作，其中「R」表示2或2以上之一值。
例如，可使用儲存於陣列330中之資料作為輸入來執行一R輸入 邏輯操作，且可經由感測電路之操作將結果儲存至一適合位置(例如，往回儲存至陣列330及/或儲存至一不同位置)及/或用於累加器中之進一步操作。在下文所闡述之實例中，一R輸入邏輯操作包含使用儲存於耦合至一第一特定字線(例如，204-X、204-Y)且耦合至一特定資料線(例如，305-1(D))之一記憶體胞元中之一資料值(例如，邏輯「1」或邏輯「0」)作為一第一輸入且使用儲存於耦合至若干個額外字線(例如，204-X、204-Y)且共同耦合至特定資料線(例如，305-1(D))之記憶體胞元中之資料值作為各別數目個額外輸入。
以此方式，可並行執行若干個邏輯操作。例如，可對具有4K資料線之一陣列並行執行4K個邏輯操作。在此實例中，在一3輸入邏輯操作中，耦合至一第一字線之4K胞元可用作4K第一輸入，耦合至一第二字線之4K胞元可用作4K第二輸入，且耦合至一第三字線之4K胞元可用作4K第三輸入。如此，在此實例中，可並行執行4K個單獨3輸入邏輯操作。
在若干項實施例中，一R輸入邏輯操作之一第一操作階段包含對耦合至一特定字線(例如，204-X、204-Y)且耦合至一特定資料線(例如，305-1)之一記憶體胞元執行一感測操作以判定用作一R輸入邏輯操作中之一第一輸入之其所儲存資料值(例如，邏輯「1」或邏輯「0」)。第一輸入(例如，所感測到之所儲存資料值)可然後傳送(例如，複製)至與計算電路331相關聯之一鎖存器。若干個中間操作階段可經執行且亦可包含對耦合至各別數目個額外字線(例如，204-X、204-Y)且耦合至特定資料線(例如，305-1)之記憶體胞元執行感測操作以判定用作至R輸入邏輯操作之各別數目個額外輸入(例如，R-1個額外輸入)之其所儲存資料值。
一R輸入邏輯操作之一最後操作階段涉及操作感測電路以將邏輯操作之結果儲存至一適合位置。作為一實例，可將結果往回儲存至陣 列(例如，往回儲存至耦合至特定資料線305-1之一記憶體胞元)。可在不啟用一行解碼線之情況下發生將結果往回儲存至陣列。亦可將結果儲存至除陣列330中以外之一位置。例如，可將結果儲存(例如，經由耦合至感測放大器306之區域I/O線)至與諸如一主機處理器之一處理資源相關聯之一外部暫存器；然而，實施例並不如此受限制。下文與圖5相關聯地進一步闡述關於第一、中間及最後操作階段之細節。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖4中所展示之時序圖圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一第一操作階段相關聯之信號(例如，電壓信號)。例如，關於圖4所闡述之第一操作階段可係一AND、NAND、OR或NOR操作之一第一操作階段。執行圖4中所圖解說明之操作階段可涉及消耗顯著少於先前處理方法之能量(例如，為大約一半)，先前處理方法可涉及提供電壓軌之間(例如，一供應與接地之間)的一全擺動。
在圖4中所圖解說明之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓(VDD)及一參考電壓(例如，接地(Gnd))。在執行一邏輯操作之前，可發生平衡使得互補資料線D及D_在一平衡電壓(VDD/2)下短接在一起。
下文所闡述之一邏輯操作之第一操作階段涉及將邏輯操作之一第一運算元載入至累加器中。圖4中所展示之時間參考(例如，t1等)未必表示與其他時序圖中之類似時間參考相同之一絕對或相對時間。在時間t1處，對平衡信號426撤銷啟動，且然後啟用一選定列(例如，對應於其資料值將經感測且用作一第一輸入之一記憶體胞元的列)。信號404-0表示施加至選定列(例如，圖2中所展示之列204X、204Y)之電壓信號。當列信號204-X、204-Y達到對應於選定胞元之存取電晶體(例如，202-1、202-2)之臨限電壓(Vt)時，存取電晶體接通且將資料 線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器203-1、203-2)，此在時間t2與t3之間形成資料線305-1(D)與305-2(D_)之間的一差動電壓信號(例如，如分別由資料線上之信號405-1及405-2所指示)。由信號403表示選定胞元之電壓。由於能量守恆，形成資料線305-1(D)與305-2(D_)之間的差動信號(例如，藉由將胞元耦合至資料線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號204-X、204-Y相關聯之能量。
在時間t3處，啟用感測放大器(例如，圖3中所展示之306)(例如，一正控制信號PSA 490變高且負控制信號RNL_428變低)，此放大資料線305-1(D)與305-2(D_)之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，接地)在資料線D上(且另一電壓在互補資料線D_上)，使得所感測資料值儲存於感測放大器306之初級鎖存器中。在將資料線305-1(D)自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
根據某些實施例，感測放大器306之初級鎖存器可透過各別通過電晶體耦合至互補資料線D及D_(例如，一第二組通過電晶體或感測放大器306在與計算組件331相同之通過電晶體307-1及307-2之側上耦合至互補資料線D及D_)。感測放大器306之初級鎖存器之一個節點(例如，S1)透過其耦合至資料線D之通過電晶體可由一PASSD控制信號411控制且感測放大器306之初級鎖存器之另一節點(例如，S2)透過其耦合至資料線D_之通過電晶體可由一PASSDB控制信號(其可在此處表現為與PASSD控制信號相同)控制。
在時間t4處，可啟用通過電晶體(例如，經由施加至耦合至通過電晶體之各別閘極之控制線的各別PASSD及PASSDB控制信號)。在時間t5處，經由各別控制線312-1及312-2啟動累加器控制信號Accumb及Accum。如下文所闡述，累加器控制信號412-1及412-2可保持啟動以 用於後續操作階段。如此，在此實例中，啟動Accumb控制信號412-1及Accum控制信號412-2會啟用計算組件331之次級鎖存器(例如，累加器)。將儲存於感測放大器306中之所感測資料值傳送(例如，複製)至次級鎖存器364-5。
在時間t6處，藉由PASSD及PASSDB控制信號411變低而停用(例如，關斷)通過電晶體307-1及307-2。然而，由於累加器控制信號412-1及412-2保持啟動，因此一所累加結果儲存(例如，鎖存)於次級鎖存器(例如，累加器)中。在時間t7處，對列信號404-0撤銷啟動，且在時間t8處停用陣列感測放大器(例如，對感測放大器控制信號428及490撤銷啟動)。
在時間t9處，資料線D及D_係平衡的(例如，啟動平衡信號426)，如由自其各別軌值移動至平衡電壓(VDD/2)之資料線電壓信號405-1及405-2所圖解說明。該平衡由於能量守恆定律而消耗極少能量。如下文與圖8相關聯地闡述，在此實例中，平衡可涉及使互補資料線D及D_在係VDD/2之一平衡電壓下短接在一起。例如，可在一記憶體胞元感測操作之前發生平衡。
圖5及圖6分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。圖5及圖6中所展示之時序圖圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之若干個中間操作階段相關聯之信號(例如，電壓信號)。例如，圖5中所展示之時序圖對應於一R輸入NAND操作或一R輸入AND操作之若干個中間操作階段，且圖6中所展示之時序圖對應於一R輸入NOR操作或一R輸入OR操作之若干個中間操作階段。舉例而言，執行一AND或NAND操作可包含繼諸如關於圖4所闡述之一初始操作階段之後執行圖5中所展示之操作階段一或多次。類似地，執行一OR或NOR操作可包含繼諸如關於圖4所闡述之一初始操作階段之後執行關於圖6所展示 及闡述之操作階段一或多次。
如圖5及圖6中所圖解說明之時序圖中所展示，在時間t1處，停用平衡(例如，對平衡信號526/626撤銷啟動)，且然後啟用一選定列(例如，對應於其資料值將經感測且用作諸如一第二輸入、第三輸入等之一輸入之一記憶體胞元的列)。信號504-1/604-1表示施加至選定列(例如，圖2中所展示之204-X(列X)、204-Y(列Y))之電壓信號。當列信號504-1/604-1達到對應於選定胞元之存取電晶體(例如，圖3中所展示之302)之臨限電壓(Vt)時，存取電晶體接通且將資料線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器303)，此在時間t2與t3之間形成資料線D與D_之間的一差動電壓信號(例如，如分別由信號505-1/605-1及505-2/605-2所指示)。由信號503/603表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至資料線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號504-1/604-1相關聯之能量。
在時間t3處，啟用感測放大器(例如，圖3中所展示之306)(例如，一正控制信號590/690(例如，對應於圖8中所展示之PSA 890)變高，且負控制信號528/628(例如，圖8中所展示之RNL_828)變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，接地)在資料線D上(且另一電壓在互補資料線D_上)，使得所感測資料值儲存於感測放大器306之初級鎖存器中。在將資料線D(1305-1)自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
如圖5及圖6中所圖解說明之時序圖中所展示，在時間t4處(例如，在感測選定胞元之後)，取決於特定邏輯操作而啟動圖5中所展示之控制信號511-1(PASSD)及圖6中所展示之控制信號611-2(PASSDB) 中之僅一者(例如，啟用通過電晶體中之僅一者(若存在))。舉例而言，由於圖5中所圖解說明之時序圖對應於一NAND或AND操作之一中間階段，因此在時間t4處啟動控制信號511-1(PASSD)以接通將初級鎖存器耦合至資料線D之通過電晶體，且PASSDB控制信號保持撤銷啟動從而使將初級鎖存器耦合至資料線D_之通過電晶體關斷。相反地，由於圖6中所圖解說明之時序圖對應於一NOR或OR操作之一中間階段，因此在時間t4處啟動控制信號611-2(PASSDB)以接通將初級鎖存器耦合至資料線D_之通過電晶體，且控制信號PASSD保持撤銷啟動從而使將初級鎖存器耦合至資料線D之通過電晶體關斷。自上文回想：累加器控制信號412-1(Accumb)及412-2(Accum)在關於圖4所闡述之初始操作階段期間經啟動，且其在中間操作階段期間保持啟動。
由於先前啟用累加器，因此僅啟動PASSD(如圖5中所展示之511-1)導致累加對應於圖5中所展示之電壓信號505-1(對應於資料線D)之資料值。類似地，僅啟動PASSDB(如圖6中所展示之611-2)導致累加對應於電壓信號605-2(對應於資料線D_)之資料值。例如，在圖5中所圖解說明之時序圖中所展示之一實例性AND/NAND操作(其中僅啟動PASSD(511-1))中，若儲存於第二選定記憶體胞元中之資料值係一邏輯「0」，則與次級鎖存器相關聯之經累加值經確證為低，使得次級鎖存器儲存邏輯「0」。若儲存於第二選定記憶體胞元中之資料值並非一邏輯「0」，則次級鎖存器保持其所儲存之第一選定記憶體胞元資料值(例如，一邏輯「1」或一邏輯「0」)。如此，在此AND/NAND操作實例中，次級鎖存器正用作一零(0)累加器。
類似地，在圖6中所圖解說明之時序圖中所展示之一實例性OR/NOR操作(其中僅啟動PASSDB 611-2)中，若儲存於第二選定記憶體胞元中之資料值係一邏輯「1」，則與次級鎖存器相關聯之經累加值經確證為高，使得次級鎖存器儲存邏輯「1」。若儲存於第二選定記憶 體胞元中之資料值並非一邏輯「1」，則次級鎖存器保持其所儲存之第一選定記憶體胞元資料值(例如，一邏輯「1」或一邏輯「0」)。如此，在此OR/NOR操作實例中，次級鎖存器正有效地用作一個一(1)累加器，此乃因D_上之電壓信號605-2正設定累加器之真實資料值。
在諸如圖5或圖6中所展示之一中間操作階段結束時，對PASSD信號511-1(例如，用於AND/NAND)或PASSDB信號611-2(例如，用於OR/NOR)撤銷啟動(例如，在時間t5處)，停用選定列(例如，在時間t6處)，停用感測放大器(例如，在時間t7處)，且發生平衡(例如，在時間t8處)。可重複諸如圖5或圖6中所圖解說明之一中間操作階段以便累加來自若干個額外列之結果。作為一實例，圖5及/或圖6中所圖解說明之時序圖之序列可針對一第三記憶體胞元經執行一後續(例如，第二)次，針對一第四記憶體胞元經執行一後續(例如，第三)次等。例如，針對一10輸入NOR操作，圖6中所展示之中間階段可發生9次以提供10輸入邏輯操作之9個輸入，其中在初始操作階段(例如，如關於圖4所闡述)期間判定第十輸入。
圖7圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖7中所圖解說明之時序圖展示與執行一邏輯操作(例如，一R輸入邏輯操作)之一最後操作階段相關聯之信號(例如，電壓信號)。例如，圖7中所圖解說明之時序圖對應於一R輸入AND操作或一R輸入OR操作之一最後操作階段。
舉例而言，執行一R輸入之一最後操作階段可包含繼與圖5及/或圖6相關聯地闡述之中間操作階段之若干次反覆之後執行圖7中所展示之操作階段。下文所展示之表1指示對應於與根據本文中所闡述之若干項實施例執行若干個R輸入邏輯操作相關聯之操作階段序列之各圖。
與將一R輸入邏輯操作之一結果儲存至陣列(例如，圖2中所展示之陣列230)之一列相關聯地闡述圖7之時序圖中所圖解說明之最後操作階段。然而，如上文所闡述，在若干項實施例中，可將結果儲存至除往回至陣列以外之一適合位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、儲存至一不同記憶體器件之一記憶體陣列等)。
如圖7中所圖解說明之時序圖中所展示，在時間t1處，對平衡撤銷啟動(例如，對平衡信號726撤銷啟動)使得資料線D及D_正浮動。在時間t2處，啟動PASSD控制信號711(及PASSDB信號)以用於一AND或OR操作。
啟動PASSD控制信號711(及PASSDB信號)(例如，與一AND或OR操作相關聯)將儲存於圖3中所展示之計算組件331之次級鎖存器364-5中之所累加輸出傳送至感測放大器306之初級鎖存器。例如，針對一AND操作，若在先前操作階段(例如，圖4中所圖解說明之第一操作階段及圖5中所圖解說明之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯「0」(例如，若AND操作之R輸入中之任何者係一邏輯「0」)，則資料線D_將攜載對應於邏輯「1」之一電壓(例如，VDD)且資料線D將攜載對應於邏輯「0」之一電壓(例如，接地)。針對此AND操作實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯「1」(例如，AND操作之所有R輸入係邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓且資料線D將 攜載對應於邏輯「1」之一電壓。在時間t3處，然後啟用感測放大器306之初級鎖存器(例如，一正控制信號(對應於圖8中所展示之PSA 890)變高且負控制信號828(例如，對應於圖8中所展示之RNL_828)變低)，此放大資料線D與D_之間的差動信號，使得資料線D現在攜載各別輸入資料值之經AND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯「0」，則資料線D將處於接地，且若所有輸入資料值係一邏輯1，則資料線D將處於VDD。
針對一OR操作，若在先前操作階段(例如，圖4之第一操作階段及圖6中所展示之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯「1」(例如，若OR操作之R輸入中之任何者係一邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓(例如，接地)且資料線D將攜載對應於邏輯「1」之一電壓(例如，VDD)。針對此OR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯「0」(例如，OR操作之所有R輸入係邏輯「0」)，則資料線D將攜載對應於邏輯「0」之一電壓且資料線D_將攜載對應於邏輯「1」之一電壓。在時間t3處，然後啟用感測放大器306之初級鎖存器且資料線D現在攜載各別輸入資料值之經OR操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯「1」，則資料線D將處於VDD，且若所有輸入資料值係一邏輯「0」，則資料線D將處於接地。
R輸入AND或OR邏輯操作之結果可然後往回儲存至圖2中所展示之陣列230之一記憶體胞元。在圖7中所展示之實例中，R輸入邏輯操作之結果儲存至耦合至經開通之最後列(例如，最後邏輯操作運算元之列)之一記憶體胞元。將邏輯操作之結果儲存至一記憶體胞元僅僅涉及藉由啟用特定列而啟用相關聯之列存取電晶體。記憶體胞元之電 容器將經驅動至對應於資料線D上之資料值(例如，邏輯「1」或邏輯「0」)之一電壓，此基本上對先前儲存於選定記憶體胞元中之任何資料值重寫。應注意，選定記憶體胞元可係儲存用作邏輯操作之一輸入之一資料值之一相同記憶體胞元。例如，邏輯操作之結果可往回儲存至儲存邏輯操作之一運算元之一記憶體胞元。
圖7中所圖解說明之時序圖展示在時間t3處啟動正控制信號790及負控制信號728(例如，信號790變高且信號728變低)以啟用圖3中所展示之感測放大器306。在時間t4處，對在時間t2處經啟動之PASSD控制信號711(及PASSDB信號)撤銷啟動。實施例並不限於此實例。例如，在若干項實施例中，可繼時間t4之後(例如，在對PASSD控制信號711(及PASSDB信號)撤銷啟動之後)啟用圖3中所展示之感測放大器306。
如圖7中所展示，在時間t5處，啟用一選定列(例如，藉由列啟用信號704-R變高)，此將選定胞元之電容器驅動至對應於儲存於累加器中之邏輯值之電壓703。在時間t6處，停用選定列。在時間t7處，停用圖3中所展示之感測放大器306(例如，對正控制信號790及負控制信號728撤銷啟動)，且在時間t8處發生平衡(例如，啟動信號726且使互補資料線705-1(D)及705-2(D_)上之電壓為平衡電壓)。
儘管上文關於圖7論述執行一R輸入之一最後操作階段之實例以用於執行AND及OR邏輯操作，但實施例不限於此等邏輯操作。舉例而言，NAND及NOR操作亦可涉及使用控制信號以操作圖3中所圖解說明之感測電路而進行的往回儲存至陣列330之一記憶體胞元之一R輸入之一最後操作階段。
圖8係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。在此實例中，感測電路之部分包括一感測放大器806。在若干項實施例中，針對一陣列(例如，陣列130、330)中之每一記憶體胞元行提供一個感測放大器806(例如，「感測放大器」)。感測放大 器806可係一DRAM陣列之感測放大器，例如。在此實例中，感測放大器806耦合至一對互補資料線805-1(D)及805-2(D_)。如此，感測放大器806可透過資料線805-1(D)及805-2(D_)耦合至一各別行中之所有記憶體胞元。
感測放大器806可包含分別使其各別源極耦合至一負控制信號428(例如，RNL_、RnIF)且使其汲極直接耦合至資料線805-1(D)及805-2(D_)之一對交叉耦合之n通道電晶體(例如，NMOS電晶體)827-1及827-2。根據某些實施例，交叉耦合之n通道電晶體對(例如，NMOS電晶體)827-1及827-2可使其各別源極直接且連續地耦合至一參考電壓(例如，接地)。感測放大器806亦可包含分別使其各別源極耦合至一正控制信號890(例如，PSA、ACT)且使其汲極直接耦合至資料線805-1(D)及805-2(D_)之一對交叉耦合之p通道電晶體(例如，PMOS電晶體)829-1及829-2。根據某些實施例，交叉耦合之p通道電晶體對(例如，PMOS電晶體)829-1及829-2可使其各別源極直接且連續地耦合至一供應電壓(例如，VDD)。
感測放大器806亦可包含經組態以平衡資料線805-1(D)及805-2(D_)之電路。在此實例中，平衡電路包括具有耦合至可等於VDD/2之一平衡電壓(DVC2)之一第一源極/汲極區域之一電晶體824，其中VDD係與陣列相關聯之一供應電壓。電晶體824之一第二源極/汲極區域可直接耦合至一對電晶體423-1及423-2之一共同第一源極/汲極區域。電晶體823-1及823-2之第二源極/汲極區域可分別直接耦合至資料線805-1(D)及805-2(D_)。電晶體824、823-1及823-2之閘極可耦合至控制信號826(EQ)。如此，啟動EQ會啟用電晶體824、823-1及823-2，此有效地將資料線D短接至資料線D_，使得資料線805-1(D)及805-2(D_)平衡至平衡電壓DVC2。
感測放大器806亦可包含其閘極耦合至一信號833(COLDEC)之電 晶體832-1及832-2。信號833可稱為一行解碼信號或一行選擇信號。資料線805-1(D)及805-2(D_)可回應於啟動信號833(例如，以執行諸如與一讀取操作相關聯之一資料線存取之一操作)而耦合至各別區域I/O線834-1(IO)及834-2(IO_)。如此，可啟動信號833以在I/O線834-1及834-2上將對應於正被存取之記憶體胞元之狀態(例如，諸如邏輯「0」或邏輯「1」之一邏輯資料值)之一信號傳送出陣列。
在操作中，當正感測(例如，讀取)一記憶體胞元時，資料線D或D_中之一者上之電壓將稍微大於資料線D或D_中之另一者上之電壓。PSA信號890然後經驅動為高且RNL_信號828經驅動為低以啟用感測放大器806。具有較低電壓之資料線D或D_將接通PMOS電晶體829-1、829-2中之一者至大於PMOS電晶體829-1、829-2中之另一者之一程度，藉此將具有較高電壓之資料線D或D_驅動為高至另一資料線D或D_被驅動為高之一程度。
類似地，具有較高電壓之資料線D或D_將接通NMOS電晶體827-1、827-2中之一者至大於NMOS電晶體827-1、827-2中之另一者之一程度，藉此將具有較低電壓之資料線D或D_驅動為低至大於另一資料線D或D_被驅動為低之一程度。因此，在一短延遲之後，具有稍微較大電壓之資料線D或D_經驅動至PSA信號890之電壓(其可係供應電壓VDD)，且另一資料線D或D_經驅動至RNL_信號828之電壓(其可係一參考電位，諸如一接地電位)。因此，交叉耦合之NMOS電晶體827-1、827-2及PMOS電晶體829-1、829-2用作一感測放大器對，該感測放大器對放大資料線805-1(D)及805-2(D_)上之差動電壓且用於鎖存自選定記憶體胞元感測之一資料值。如本文中所使用，感測放大器806之交叉耦合之鎖存器可稱為一初級鎖存器864-P。相比之下，且如上文關於圖3所闡述，與一計算電路(例如，圖3中所展示之計算電路331)相關聯之一交叉耦合之鎖存器可稱為一次級鎖存器364-5。
返回參考圖3，且在圖3中所展示之感測放大器306包括圖8中在806處所展示之電路之情況下，根據本發明之各種實施例，一裝置(例如，一記憶體陣列)可包括一記憶體胞元陣列及耦合至該陣列之感測電路。該感測電路可包含一感測放大器(包含初級鎖存器864-P)，且經組態以使儲存於鎖存器中之一資料值反相。該感測電路可進一步包含一計算電路，該計算電路包含耦合至鎖存器之次級鎖存器364-5(例如，一累加器)。該次級鎖存器可包括按間距與陣列之記憶體胞元一起形成之一第一對電晶體及一第二對電晶體，例如。
感測電路的圖8中所展示之初級鎖存器864-P及圖3中所展示之次級鎖存器364-5可經組態以使鎖存器中之資料值反相為一反相資料值且將該資料值保持於次級鎖存器中。舉例而言，感測電路可經組態及/或操作以將反相資料值自初級鎖存器864-P複製至次級鎖存器364-5。另外，感測電路可包括移位電路，該移位電路可經組態及/或操作以在隔離陣列與感測電路之情況下將反相資料值自初級鎖存器864-P複製至次級鎖存器364-5。
圖9係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。移位電路968之位置及組態不同於關於圖2所展示及論述之移位電路223之位置及組態。而且，計算組件931-1之組態不同於關於圖2所展示及論述之計算組件231之組態。
移位電路968僅包含兩個隔離電晶體(例如，969-1及969-2)而非圖2中所展示之移位電路223之四個隔離電晶體。更特定而言，移位電路968不包含在資料線905-1(D)與905-2(D_)中間之隔離電晶體。如此，資料線在記憶體胞元與感測放大器906及計算組件931-1之間係連續的。
感測放大器906可對應於關於圖8所展示及闡述之感測放大器806。計算電路931-1可稱為一累加器(例如，用以累加特定資料值)。 在圖9中所圖解說明之實例中，計算電路931-1包含一鎖存器964(例如，一次級鎖存器)。鎖存器964可組態為一靜態鎖存器，諸如一交叉耦合之鎖存器(例如，耦合至諸如交叉耦合之n通道電晶體(例如，NMOS電晶體)960-1及960-2以及交叉耦合之p通道電晶體(例如，PMOS電晶體)958-1及958-2之一對交叉耦合之電晶體之閘極)。
在此實例中，一第一鎖存器輸入961-1(例如，節點S1)可耦合至電晶體960-1及958-1之一第一源極/汲極區域，而且耦合至電晶體960-2及958-2之閘極。一第二鎖存器輸入961-2(例如，節點S2)可耦合至電晶體960-2及958-2之一第一源極/汲極區域，而且耦合至電晶體960-1及958-1之閘極。電晶體960-1及960-2之一第二源極/汲極區域可共同耦合至一負控制信號線963。根據某些實施例，負控制信號線963可直接耦合至負參考電壓(例如，接地GND))，如圖9中所指示。「負參考電壓」未必意味著電壓相對於接地係負的，而是負參考電壓相對而言不如一正參考電壓那麼正。電晶體958-1及958-2之一第二源極/汲極區域可共同耦合至一正控制信號線962。根據某些實施例，正控制信號線962可直接耦合至一正參考電壓(例如，供應電壓(VDD))。參考電壓及正參考電壓可對應於與不同資料值相關聯之電壓，舉例而言。
鎖存器964操作以放大鎖存器輸入961-1(S1)與鎖存器輸入961-2(S2)之間的一差動電壓，使得鎖存器輸入961-1(S1)經驅動至正參考電壓或負參考電壓中之一者(例如，VDD或接地)。鎖存器輸入961-2(S2)經驅動至正參考電壓或負參考電壓中之另一者。
計算組件931-1可包括耦合至資料線905-1(D)及反相電晶體914-1之一第一源極/汲極區域的通過電晶體907-1之一第一源極/汲極區域。通過電晶體907-1之一第二源極/汲極區域耦合至鎖存器輸入961-1(S1)及下拉電晶體916-1之一閘極。通過電晶體907-2之一第一源極/汲極區域可耦合至資料線905-2(D_)及反相電晶體914-2之一第一源極/汲極 區域。各別資料線905-1(D)及905-2(D_)上之電壓或電流可傳達至鎖存器964之各別鎖存器輸入961-1(S1)及961-2(S2)。通過電晶體907-2之一第二源極/汲極區域可耦合至鎖存器輸入961-2(S2)及下拉電晶體916-2之一閘極。計算組件931-1利用相對於感測放大器所利用之上拉/下拉電晶體的強下拉電晶體(例如，960-1及960-2)及弱上拉電晶體(例如，958-1及958-2)。
計算組件931-1可進一步包括耦合至下拉電晶體916-1之一第一源極/汲極區域的反相電晶體914-1之一第二源極/汲極區域。下拉電晶體916-1之一第二源極/汲極區域可耦合至負控制信號線963(例如，直接耦合至負參考電壓，諸如接地(GND))。反相電晶體914-2之一第二源極/汲極區域可耦合至下拉電晶體916-2之一第一源極/汲極區域。下拉電晶體916-2之一第二源極/汲極區域可耦合至負控制信號線963。
通過電晶體907-1之一閘極可耦合至一PASSD控制信號線911-1。通過電晶體907-2之一閘極可耦合至一PASSDB控制信號線911-2。反相電晶體914-1及914-2之閘極可耦合至一INVD控制信號線913。
圖9中所圖解說明之電路藉由使用呈一主從組態的計算組件931-1之次級鎖存器964及感測放大器906之初級鎖存器而完成一SHIFT函數。以下操作序列闡述圖9中所展示之電路之組件之操作以實施特定邏輯函數，諸如AND或OR邏輯函數，其中結果最初儲存於計算組件931-1之次級鎖存器964(例如，累加器)中。亦即，不將邏輯函數之結果移動至累加器作為一最後步驟。根據本發明之實施例，一資料值在累加器中基於輸入及正實施之特定邏輯函數而經改變(或未改變)。下文之表2中總結圖9之感測電路之功能性。
在執行一邏輯操作之前，可發生一平衡操作使得互補資料線905-1(D)及905-2(D_)在一平衡電壓(例如，VDD/2)下短接在一起，如先前所闡述。與對儲存於耦合至不同存取線之記憶體胞元中之一第一資料值及一第二資料值執行一AND或一OR操作相關聯之一初始操作階段可包含將第一資料值載入至計算組件931-1之累加器中。
根據本發明之實施例，可如下總結用以將資料載入至累加器中之操作：將列X複製至累加器中：
對EQ撤銷啟動
啟用列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動PASSD及PASSDB(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對PASSD及PASSDB撤銷啟動
停用列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示對對應於感測放大器906之一平衡信號(圖8中所展示之EQ信號826)撤銷啟動且互補資料線(例如，905-1(D)及905-2(D_))不再短接至平衡電壓(例如，VDD/2)。在停用平衡之後，啟用(例如，諸如藉由啟動一信號以選擇 一特定列而選擇、開通)一選定列(例如，列X)，如虛擬程式碼中之「啟用列X」所指示。當施加至列X之電壓信號達到對應於選定胞元之存取電晶體(例如，圖2中所展示之202-2)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，905-2(D_))耦合至選定胞元(例如，圖2中所展示之電容器203-2)，此形成資料線905-1(D)與905-2(D_)之間的一差動電壓信號。
在開通列X之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器906經啟用以設定初級鎖存器且隨後經停用。可藉由正控制信號(例如，圖8中所展示之PSA 890)變高且負控制信號(例如，圖8中所展示之RNL_828)變低而激發感測放大器，此放大905-1(D)與D_905-2之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，GND)在資料線905-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線905-2(D_)上)。所感測資料值儲存於感測放大器906之初級鎖存器中。在將資料線(例如，905-1(D)或905-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動PASSD及PASSDB」指示PASSD及PASSDB控制信號變高，從而致使通過電晶體907-1及907-2導電。以此方式，啟動PASSD及PASSDB控制信號啟用計算組件931-1之次級鎖存器964。儲存於感測放大器906中之所感測資料值傳送(例如，複製)至次級鎖存器964以便儲存於節點S1及S2上。
在依據儲存於感測放大器906中(且存在於資料線905-1(D)及905-2(D_上)之資料值設定次級鎖存器964之後，在以上虛擬程式碼中，「對PASSD及PASSDB撤銷啟動」指示PASSD及PASSDB控制信號變回為低以致使通過電晶體907-1及907-2停止導電且藉此隔離次級鎖存器 964與互補資料線905-1(D)及905-2(D_)。然而，資料值在節點S1及S2處保持儲存於累加器之次級鎖存器964中。
在將資料值儲存於次級鎖存器964中之後，停用選定列(例如，列X)，如由「停用列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由如先前所闡述之一平衡操作完成資料線之一預充電，藉由EQ信號變高而起始該平衡操作。平衡操作致使資料線905-1(D)及905-2(D_)上之電壓各自返回至VDD/2。可(例如)在下一記憶體胞元感測操作之前或在涉及所儲存資料值(下文所闡述)之邏輯操作之前發生平衡。
與對現在儲存於感測放大器906及次級鎖存器964中之第一資料值及儲存於一記憶體胞元(例如，耦合至列Y之圖2中所展示之包含存取電晶體202-1之記憶體胞元)中之一第二資料值執行AND或OR操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。下文總結與對駐存於累加器中之資料值及儲存於一記憶體胞元中之資料值進行「AND」及「OR」操作相關聯之虛擬程式碼之實例。
對EQ撤銷啟動
啟用列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
啟動PASSD
此導致累加器鎖存器經寫入為函數(例如，列X AND列Y)之值
對PASSD撤銷啟動
停用列Y
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示停用對應於感測放大器906之一平衡信號(例如，使得互補資料線905-1(D)及905-2(D_)不再短接至VDD/2)。在停用平衡之後，啟用一選定列(例如，列Y)，如在以上虛擬程式碼中由「啟用列Y」所指示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通且將資料線耦合至選定胞元，此形成資料線905-1(D)與905-2(D_)之間的一差動電壓信號。
在開通列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器906經啟用以設定初級鎖存器且隨後經停用。激發感測放大器906放大資料線905-1(D)與905-2(D_)之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，GND)在資料線905-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線905-2(D_)上)。來自選定記憶體胞元之所感測資料值儲存於感測放大器906之初級鎖存器中，如先前所闡述。次級鎖存器964未改變且仍對應於第一資料值。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動PASSD」指示PASSD控制信號變高，從而致使通過電晶體907-1導電，基於資料線905-1(D)上之電壓而啟用計算組件931-1之次級鎖存器964。致使通過電晶體907-1導電致使函數(例如，列X AND列Y)之值寫入至次級鎖存器964。若次級鎖存器964含有一「0」(亦即，對應於一「0」之一電壓)，則次級鎖存器964中之「0」保持未被感測放大器資料(列Y資料)改變。若次級鎖存器964含有一「1」(亦即，對應於一「1」之一電壓)，則藉由感測放大器資料(列Y資料)對次級鎖存器964中之「1」重寫。此操作使感測放大器906中之資料未改變。
在以上虛擬程式碼中，「對PASSD撤銷啟動」指示PASSD控制信號變回為低以致使通過電晶體907-1停止導電且藉此隔離次級鎖存器 964與互補資料線905-1(D)。此後，停用選定列(例如，列Y)，如「停用列Y」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示(及先前所闡述)。
一後續操作階段可替代地與對第一資料值(現在儲存於感測放大器906及次級鎖存器964中)及第二資料值(儲存於耦合至列Y之一記憶體胞元中)執行OR操作(例如，列X OR列Y)相關聯。先前闡述用以將列X資料載入至感測放大器906之初級鎖存器及次級鎖存器964中之操作。下文總結與對資料值進行「OR」操作相關聯之實例性虛擬程式碼。
對EQ撤銷啟動
啟用列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
啟動PASSDB
此導致累加器鎖存器經寫入為函數(例如，列X AND列Y)之值
對PASSDB撤銷啟動
停用列Y
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」、「啟用列Y」及「激發感測」操作與上文關於AND操作所論述之彼等操作相同。在激發感測放大器之後，在以上虛擬程式碼中，「啟動PASSDB」指示PASSDB控制信號變高，從而致使通過電晶體907-2導電，基於資料線905-2(D_)上之電壓而啟用計算組件931-1之次級鎖存器964。致使通過電晶體907-2導電致使函數(例如，列X OR列Y)之值寫入至次級鎖存器964。若次級鎖存器964含有一「0」(亦即，對應於一「0」之一電 壓)，則藉由感測放大器資料(列Y資料)對次級鎖存器964中之「0」重寫。若次級鎖存器964含有一「1」(亦即，對應於一「1」之一電壓)，則次級鎖存器964中之「1」保持未被感測放大器資料(列Y資料)改變。此操作使感測放大器906中之資料未改變。
在以上虛擬程式碼中，「對PASSDB撤銷啟動」指示PASSDB控制信號變回為低以致使通過電晶體907-2停止導電且藉此隔離次級鎖存器964與互補資料線905-2(D_)。此後，停用選定列(例如，列Y)，如「停用列Y」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示(及先前所闡述)。
圖9中所圖解說明之電路使用次級鎖存器964來控制反相。下拉電晶體916-1及916-2之一閘極耦合至次級鎖存器964之各別輸入。藉由將一非反相資料值儲存至次級鎖存器964中且然後使用彼資料值來使感測放大器906反相而實施一反相函數。下文總結用以使感測放大器906中之資料反相(NOT(列X))(在列X已複製至累加器中之後)之操作。
對EQ撤銷啟動
啟動InvD
激發感測放大器(在此之後反相列X資料駐存於感測放大器中)
啟動PASSD及PASSDB
停用列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」操作與上文關於AND及OR操作所論述相同。在以上虛擬程式碼中，「啟動InvD」指示InvD控制信號變高，從而致使反相電晶體914-1及914-2導電。取決於儲存於 次級鎖存器964中之資料值，下拉電晶體916-1及916-2中之一者亦將接通且導電。若次級鎖存器964含有一「0」(亦即，對應於一「0」之一電壓)，則次級鎖存器964之S2節點將為高且下拉電晶體916-2將導電，藉此下拉資料線905-2(D_)。若次級鎖存器964含有一「1」(亦即，對應於一「1」之一電壓)，則次級鎖存器964之S1節點將為高且下拉電晶體916-1將導電，藉此下拉資料線905-1(D)。資料線為高以設定次級鎖存器964(及感測放大器)，從而致使資料線指示與儲存於次級鎖存器964及感測放大器906中之資料值相反之一資料值。
在以上虛擬程式碼中，「激發感測放大器」指示啟用感測放大器906以放大資料線905-1(D)與905-2(D_)之間的差動信號，且將資料線905-1(D)及905-2(D_)上之反相資料值儲存於感測放大器906之初級鎖存器中。次級鎖存器964未改變。
在以上虛擬程式碼中，「啟動PASSD及PASSDB」指示PASSD及PASSDB控制信號變高，從而致使通過電晶體907-1及907-2導電，此致使經啟用次級鎖存器964亦儲存反相資料值。啟用次級鎖存器964，此乃因正控制信號線962耦合至VDD且負控制信號線963耦合至接地。此後，停用選定列(例如，列X)，如「停用列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示(及先前所闡述)。
注意，將反相資料值寫入至列X記憶體胞元，此乃因在各別鎖存器激發時開通列X。可藉由開通適當列及/或通過電晶體(例如，經由PASSD及PASSDB控制信號)而將反相列X資料傳送至任一列中及/或往回傳送至次級鎖存器964中。反相列X資料可藉由如下方式避免經傳送至一特定列中及/或往回傳送至次級鎖存器964中：確保在激發各別鎖存器以將資料線電壓驅動至導軌之前關閉適當列及/或通過電晶體 (例如，經由PASSD及PASSDB控制信號)。
根據本發明之另一實施例，可由感測放大器906及計算組件931-1實施以下虛擬程式碼中所展示之操作以使計算組件931-1中之資料反相(假定待反相之資料已經駐存於計算組件931-1中且亦假定未開通任何列)。
對EQ撤銷啟動
啟動InvD
激發感測放大器
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
預充電
在以上虛擬程式碼中，在激發感測放大器之後儲存於計算組件中之資料之一反相駐存於感測放大器中。可藉由開通適當列(例如，藉由啟用耦合至列之記憶體胞元存取器件)而將儲存於計算組件中之資料之一反相傳送至任一列。如以上虛擬程式碼中所展示之啟動PASSD及PASSDB將感測放大器中之反相資料傳送至計算組件。預充電平衡資料線，如上文先前所論述。
根據本發明之另一實施例，可由感測放大器906及計算組件931-1實施以下虛擬程式碼中所展示之操作以使計算組件931-1中之資料反相(假定待反相之資料駐存於列X中且列X資料將不改變)。
對EQ撤銷啟動
啟用列X
激發感測放大器
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
停用列X
啟動InvD
對InvD撤銷啟動
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
預充電
在以上虛擬程式碼中，在激發感測放大器906之後將列X資料自列X載入至感測放大器906中。在激發感測放大器906之後啟動PASSD及PASSDB信號將來自感測放大器906之資料(例如，列X資料)傳送至計算組件931-1。在對PASSD及PASSDB信號撤銷啟動之後停用列X防止原始列X資料被改變。在停用列X之後，啟動InvD使感測放大器906中之鎖存器翻轉，使得感測放大器906中之資料現在經反相(例如，關於列X資料)。啟動InvD不改變(例如，不反相)計算組件931-1中之資料。此時可開通一新列，將駐存於感測放大器906中之反相列X資料儲存於該新列中。
可藉由開通適當列(例如，藉由啟用耦合至列之記憶體胞元存取器件)而將儲存於計算組件931-1中之資料之一反相傳送至任一列。如以上虛擬程式碼中所展示之啟動PASSD及PASSDB將感測放大器906中之反相資料傳送至計算組件931-1。對InvD信號撤銷啟動停用反相電晶體914-1。啟動及撤銷啟動PASSD及PASSDB將感測放大器906中之資料(例如，反相列X資料)傳送至計算組件931-1。預充電平衡資料線，如上文先前所論述。
根據本發明之另一實施例，可由感測放大器906及計算組件931-1實施以下虛擬程式碼中所展示之操作以使儲存於列X中之資料反相，其中計算組件931-1儲存初始列X資料(例如，未反相)。
對EQ撤銷啟動
啟用列X
激發感測放大器
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
啟動InvD
對InvD撤銷啟動
停用列X
預充電
在以上虛擬程式碼中，在激發感測放大器906之後將列X資料自列X載入至感測放大器906中。在激發感測放大器906之後啟動PASSD及PASSDB信號將來自感測放大器906之資料(例如，列X資料)傳送至計算組件931-1。與先前虛擬程式碼相比較，在對PASSD及PASSDB信號撤銷啟動之後不停用列X；因此列X保持開通且其中之資料可改變。在對PASSD及PASSDB撤銷啟動之後，啟動InvD使感測放大器906中之鎖存器翻轉，使得感測放大器906中之資料及列X中之資料現在反相(例如，關於原始列X資料)。啟動InvD不改變(例如，不反相)計算組件931-1中之資料，計算組件931-1保持原始列X資料(例如，未反相)。
在使列X及感測放大器906中之列X資料反相之後，在對PASSD及PASSDB信號撤銷啟動之後停用列X防止列X資料(例如，反相原始列X資料)進一步被改變。預充電平衡資料線，如上文先前所論述。
根據本發明之另一實施例，可由感測放大器906及計算組件931-1實施以下虛擬程式碼中所展示之操作以使儲存於列X中之資料反相，在此之後將反相列X資料往回儲存於列X中、計算組件931-1中及感測放大器906中。
對EQ撤銷啟動
啟用列X
激發感測放大器
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
啟動InvD
對InvD撤銷啟動
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
停用列X
預充電
在以上虛擬程式碼中，在激發感測放大器906之後將列X資料自列X載入至感測放大器906中。在激發感測放大器906之後啟動PASSD及PASSDB信號將來自感測放大器906之資料(例如，列X資料)傳送至計算組件931-1。與先前虛擬程式碼相比較，在對PASSD及PASSDB信號撤銷啟動之後不停用列X；因此列X保持開通且其中之資料可改變。在對PASSD及PASSDB撤銷啟動之後，啟動InvD使感測放大器906中之鎖存器翻轉，使得感測放大器906中之資料及列X中之資料現在反相(例如，關於原始列X資料)。啟動InvD不改變(例如，不反相)計算組件931-1中之資料，計算組件931-1保持原始列X資料(例如，未反相)。
在使列X及感測放大器906中之列X資料反相之後，啟動及撤銷啟動PASSD及PASSDB將來自感測放大器906之反相資料(例如，反相列X資料)傳送至計算組件931-1。此後，停用列X防止列X資料(例如，反相原始列X資料)進一步被改變。預充電平衡資料線，如上文先前所論述。
根據本發明之實施例，圖9中所圖解說明之感測電路之SHIFT操作(向右或向左)不將列X資料值預複製至累加器中。用於將列X資料值 移位至右邊之一個實例性方法可包含將列X資料值自一對毗鄰互補資料線寫入至一計算電路931-1中而不將列X資料值儲存至一感測放大器906中。可使用圖9中所圖解說明之感測電路完成此操作，此乃因移位電路耦合於次級鎖存器964與通過電晶體907-1及907-2之間。此後，可將列X資料值自計算電路931-1儲存至感測放大器906。在將資料值自計算電路931-1儲存至感測放大器906之前可平衡感測放大器906所耦合之一對互補資料線。
在互補資料線對905-1(D)及905-2(D_)之平衡之後，列X資料值可自計算電路931-1傳達至互補資料線對905-1(D)及905-2(D_)且隨後儲存至感測放大器906。可在平衡互補資料線對之前隔離毗鄰互補資料線對905-1(D)及905-2(D_)與計算電路。可在由感測放大器906感測資料值之前藉由透過通過電晶體907-1及907-2將計算電路931-1連接至互補資料線對905-1(D)及905-2(D_)而完成將列X資料值自計算電路931-1傳達至互補資料線對905-1(D)及905-2(D_)。可在由感測放大器906感測資料值之後隔離計算電路931-1與互補資料線對905-1(D)及905-2(D_)。下文總結用以使列X向右移位之操作。
啟動Shift
對Shift撤銷啟動
啟動EQ
對EQ撤銷啟動
啟動PASSD及PASSDB
激發感測放大器
對PASSD及PASSDB撤銷啟動
在以上虛擬程式碼中，「啟動Shift」指示施加至隔離電晶體969-1及969-2之閘極之SHIFT控制信號變高，從而致使隔離電晶體969-1及969-2導電，此將一毗鄰組互補資料線耦合至次級鎖存器964。感測放 大器906資料藉由在右邊之一組互補資料線寫入至次級鎖存器964中。在以上虛擬程式碼中，「對Shift撤銷啟動」指示施加至隔離電晶體969-1及969-2之閘極之SHIFT控制信號變低，從而致使隔離電晶體969-1及969-2停止導電，此將毗鄰組互補資料線自次級鎖存器964解耦。
在以上虛擬程式碼中，「啟動EQ」指示起始互補資料線905-1(D)及905-2(D_)之一平衡，且「對EQ撤銷啟動」指示停用對應於感測放大器906之平衡信號(例如，使得互補資料線905-1(D)及905-2(D_)不再短接至VDD/2)。
在以上虛擬程式碼中，「啟動PASSD及PASSDB」指示PASSD及PASSDB控制信號變高，從而致使通過電晶體907-1及907-2導電，此將毗鄰資料線耦合至互補資料線905-1(D)及905-2(D_)。在以上虛擬程式碼中，「激發感測放大器」指示啟用感測放大器906以放大資料線905-1(D)與905-2(D_)之間的差動信號，且將毗鄰資料線以及資料線905-1(D)及905-2(D_)上之資料值儲存於感測放大器906之初級鎖存器中(而且該資料值亦儲存於連續地經啟用之次級鎖存器964中)。在以上虛擬程式碼中，「對PASSD及PASSDB撤銷啟動」指示PASSD及PASSDB控制信號變低，從而致使通過電晶體907-1及907-2停止導電，且再次分離毗鄰資料線與資料線905-1(D)及905-2(D_)。
使用圖9中所圖解說明之感測電路實施之用於將列X資料值移位至左邊之一個實例性方法可包含將來自耦合至一對互補資料線905-1(D)及905-2(D_)之一感測放大器906之列X資料值載入至耦合至互補資料線對905-1(D)及905-2(D_)之一計算電路931-1中。可隔離計算電路931-1與互補資料線對905-1(D)及905-2(D_)，且感測放大器906可耦合至一對右毗鄰互補資料線。可將列X資料值自毗鄰互補資料線對儲存至感測放大器906。
將來自感測放大器906之列X資料值載入至計算電路931-1中可包含透過通過電晶體907-1及907-2將計算電路931-1連接至互補資料線對905-1(D)及905-2(D_)。將來自毗鄰互補資料線對之列X資料值儲存至感測放大器906可包含在透過通過電晶體907-1及907-2將感測放大器906連接至毗鄰互補資料線對之前平衡感測放大器906所耦合之互補資料線對905-1(D)及905-2(D_)。一旦列X資料值儲存於感測放大器906中，便可隔離感測放大器906與毗鄰互補資料線對。下文總結用以使列X向左移位之操作。
啟動PASSD及PASSDB
對PASSD及PASSDB撤銷啟動
平衡(EQ)資料線
對EQ撤銷啟動
啟動Shift
激發感測放大器
對Shift撤銷啟動
在以上虛擬程式碼中，「啟動PASSD及PASSDB」指示PASSD及PASSDB控制信號變高，從而致使通過電晶體907-1及907-2導電，此將次級鎖存器964耦合至互補資料線905-1(D)及905-2(D_)。由於連續地啟用次級鎖存器964(例如，其中正控制電壓線962耦合至VDD且負控制電壓線耦合至接地963)，因此儲存於在互補資料線905-1(D)及905-2(D_)上之感測放大器906中之一資料值複製至次級鎖存器964中。在以上虛擬程式碼中，「對PASSD及PASSDB撤銷啟動」指示PASSD及PASSDB控制信號變低，從而致使通過電晶體907-1及907-2停止導電，從而隔離次級鎖存器964與互補資料線905-1(D)及905-2(D_)。
在以上虛擬程式碼中，「啟動EQ」指示起始互補資料線905-1(D) 及905-2(D_)之一平衡，且「對EQ撤銷啟動」指示停用對應於感測放大器906之平衡信號(例如，使得互補資料線905-1(D)及905-2(D_)不再短接至VDD/2)。
在以上虛擬程式碼中，「啟動Shift」指示施加至隔離電晶體969-1及969-2之閘極之SHIFT控制信號變高，從而致使隔離電晶體969-1及969-2導電，此將一毗鄰組互補資料線耦合至次級鎖存器964。在以上虛擬程式碼中，「激發感測放大器」指示啟用感測放大器906以放大資料線905-1(D)與905-2(D_)之間的差動信號，且將資料線905-1(D)及905-2(D_)上之資料值儲存於感測放大器906之初級鎖存器中，在此之後經移位資料駐存於感測放大器906中。次級鎖存器964未改變。在以上虛擬程式碼中，「對Shift撤銷啟動」指示施加至隔離電晶體969-1及969-2之閘極之SHIFT控制信號變低，從而致使隔離電晶體969-1及969-2停止導電，此將毗鄰組互補資料線自次級鎖存器964解耦。
移位循環係較快的，此乃因可消除一列循環。可由於不開通一列而減少電力；因此，不存在記憶體胞元之相關聯之充電及放電。亦可使用圖9中所展示之具有移位電路968之感測電路組態減少電力(與使用圖2中所展示之移位電路223相比較)，此乃因一升高電壓(例如，3.0V)施加至移位電路223之隔離電晶體(例如，圖2中所展示之221-1、221-2、221-3、221-4)，而在使用圖9中所圖解說明之移位電路968實施SHIFT功能性中利用VDD(例如，1.2V)。
圖10係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。與圖9中所圖解說明之電路相比較，圖10中所圖解說明之電路具有一經修改反相電晶體組態，包含下拉電晶體(例如，圖9中所展示之916-1及916-2)之消除。而且，類似於圖9中所展示之電路，圖10中所展示之移位電路1068不包含在互補資料線1005-1(D)與1005-2(D_)中間之隔離電晶體(例如1169-1及1169-2)。
感測放大器1006可對應於關於圖8所展示及闡述之感測放大器806。計算電路1031-2之組態不同於關於圖3所展示及闡述之計算電路331之組態，且不同於關於圖9所展示及闡述之計算電路931-1之組態，如下文進一步詳細地闡述。
計算電路1031-2可操作為一累加器，舉例而言。在圖10中所圖解說明之實例中，計算電路1031-2包含一鎖存器1064(例如，一次級鎖存器)。次級鎖存器1064可有點類似於關於圖9所展示及闡述之鎖存器964而組態。鎖存器1064可係一交叉耦合之鎖存器(例如，耦合至諸如交叉耦合之n通道電晶體(例如，NMOS電晶體)1060-1及1060-2以及交叉耦合之p通道電晶體(例如，PMOS電晶體)1058-1及1058-2之一對交叉耦合之電晶體之閘極)。
在此實例中，一第一鎖存器輸入1061-1(S1)可耦合至電晶體1060-1及1058-1之一第一源極/汲極區域而且耦合至電晶體1060-2及1058-2之閘極。類似地，一第二鎖存器輸入1061-2(S2)可耦合至電晶體1060-2及1058-2之一第一源極/汲極區域而且耦合至電晶體1060-1及1058-1之閘極。電晶體1060-1及1070-2之一第二源極/汲極區域可共同耦合至一參考電壓(例如，接地GND))。電晶體1058-1及1058-2之一第二源極/汲極區域可共同耦合至一正參考電壓(例如，供應電壓(VDD))。正及負參考電壓可對應於與不同資料值相關聯之電壓，舉例而言。
交叉耦合之鎖存器1064操作以放大鎖存器輸入1061-1(S1)與鎖存器輸入1071-2(S2)之間的一差動電壓，使得鎖存器輸入1061-1經驅動至正參考電壓或負參考電壓中之一者(例如，VDD或接地)，且鎖存器輸入1061-2經驅動至正參考電壓或負參考電壓中之另一者。
通過電晶體1007-1之一第一源極/汲極區域可耦合至資料線1005-1(D)及反相電晶體1072-1之一第一源極/汲極區域。通過電晶體1007- 1之一第二源極/汲極區域可耦合至鎖存器輸入1061-1(S1)。反相電晶體1072-1之一第二源極/汲極區域可耦合至鎖存器輸入1061-2(S2)。
通過電晶體1007-2之一第一源極/汲極區域可耦合至資料線1005-2(D_)及反相電晶體1072-2之一第一源極/汲極區域。通過電晶體1007-2之一第二源極/汲極區域可耦合至鎖存器輸入1061-2(S2)。反相電晶體1072-2之一第二源極/汲極區域可耦合至鎖存器輸入1061-1(S1)。以此方式，各別資料線1005-1(D)及1005-2(D_)上之電壓或電流可傳達至次級鎖存器1064之各別鎖存器輸入1061-1及1061-2。
通過電晶體1007-1之一閘極可耦合至一PASSD控制信號線1011-1。通過電晶體1007-2之一閘極可耦合至一PASSDB控制信號線1011-2。反相電晶體1072-1之一閘極可耦合至一PASSDINVD控制信號線1073。反相電晶體1072-2之一閘極可耦合至一PASSDBINVD控制信號線1074。
AND、OR及SHIFT函數之實施方案與關於圖9中所圖解說明之感測電路所實施及闡述相同。然而，由圖10中所圖解說明之感測電路以不同於由圖9中所圖解說明之電路實施NOT(例如，反相)函數之方式實施NOT(例如，反相)函數。使用比圖9中所圖解說明之電路少兩個之電晶體組態圖10中所圖解說明之電路。在圖10中所圖解說明之電路中消除下拉電晶體(例如，圖9中所展示之916-1及916-2)，此可導致電路之一較小佔用面積及較小晶粒大小。圖10中所圖解說明之電路亦可針對某些函數以比(舉例而言)圖3、圖2或圖9中所圖解說明之電路快的速度操作。
與圖9中所圖解說明之電路(其使用次級鎖存器964來控制下拉電晶體916-1及916-2(例如，下拉電晶體916-1及916-2之閘極耦合至一各別次級鎖存器輸入S1或S2))相比較，圖10中所圖解說明之電路透過反相電晶體1072-1及1072-2將次級鎖存器1064之互補節點(例如，S1及 S2)連接至資料線1005-1(D)及1005-2(D_)。在一互補資料狀態在資料線1005-1(D)及1005-2(D_)上之情況下，可藉由使用感測放大器1006來將次級鎖存器1064之互補狀態「感測」為反相資料值而執行一反相函數。如此，反相函數之結果駐存於感測放大器1006中。次級鎖存器1064並非強得足以勝過感測放大器1006藉此致使其翻轉狀態。亦即，感測放大器1006必須激發以便感測放置於資料線1005-1(D)及1005-2(D_)上之互補狀態且翻轉以對應於彼所感測互補狀態。
下文總結用以使感測放大器中之資料反相(NOT(列X))(在列X已複製至累加器中之後)之操作。
對EQ撤銷啟動
啟動PASSDINV及PASSDBINV
激發感測放大器
對PASSD及PASSDB撤銷啟動(若啟動)
停用列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」操作與上文所論述相同以結束資料線1005-1(D)及1005-2(D_)之一平衡。在以上虛擬程式碼中，「啟動PASSDINV及PASSDBINV」指示PASSDINV控制信號線1073及PASSDBINV控制信號線1074上之信號變高，從而致使反相電晶體1072-1及1072-2導電，此沿與透過通過電晶體1007-1及1007-2所完成的相反之一定向將資料線1005-1(D)及1005-2(D_)耦合至次級鎖存器1064(例如，資料線1005-1(D)耦合至次級鎖存器1064之S2且資料線1005-2(D_)耦合至次級鎖存器1064之S1)。由於連續地啟用次級鎖存器1064(例如，1062耦合至VDD且1063耦合至接地)，因此反相資料值透過反相電晶體1072-1及1072-2儲存於次級鎖存器1064中。
在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器 1006經啟用以放大資料線1005-1(D)與1005-2(D_)之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，GND)在資料線1005-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線1005-2(D_)上)。來自資料線1005-1(D)及1005-2(D_)之所感測資料值儲存於感測放大器1006之初級鎖存器中，如先前所闡述。在激發感測放大器之後，反相列X資料駐存於感測放大器中。次級鎖存器1064未改變。在激發感測放大器1006之後，反相列X資料駐存於感測放大器1006中。可藉由開通適當列及/或PASSD及PASSDB而將反相列X資料傳送至任一列中或往回傳送至計算組件中。
可藉由開通適當列及/或通過電晶體1007-1及1007-2而將反相列X資料傳送至任一列中或往回傳送至次級鎖存器1064中。舉例而言，在以上虛擬程式碼中，「對PASSD及PASSDB撤銷啟動」指示PASSD控制信號1011-1及PASSDB控制信號1011-2變低，從而致使通過電晶體1007-1及1007-2不導電。啟用次級鎖存器1064，此乃因正控制信號線1062耦合至VDD且負控制信號線1063耦合至接地。
此後，可停用選定列(例如，列X)，如「停用列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示(及先前所闡述)。
圖11係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。一記憶體胞元包括一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，電晶體1102-1及電容器1103-1構成一記憶體胞元，且電晶體1102-2及電容器1103-2構成一記憶體胞元等。在此實例中，記憶體陣列1130係1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中，該等記憶體胞元可係破壞性讀取 記憶體胞元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列1130之胞元配置成由字線1104-X(列X)、1104-Y(列Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線1105-1(D)及1105-2(D_)。儘管圖11中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
記憶體胞元可耦合至不同資料線及/或字線。舉例而言，一電晶體1102-1之一第一源極/汲極區域可耦合至資料線1105-1(D)，電晶體1102-1之一第二源極/汲極區域可耦合至電容器1103-1，且一電晶體1102-1之一閘極可耦合至字線1104-Y。一電晶體1102-2之一第一源極/汲極區域可耦合至資料線1105-2(D_)，電晶體1102-2之一第二源極/汲極區域可耦合至電容器1103-2，且一電晶體1102-2之一閘極可耦合至字線1104-X。如圖11中所展示之胞元板可耦合至電容器1103-1及1103-2中之每一者。胞元板可係可在各種記憶體陣列組態中將一參考電壓(例如，接地)施加至其之一共同節點。
根據本發明之若干項實施例，記憶體陣列1130耦合至感測電路1150。在此實例中，感測電路1150包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對)之一感測放大器1106及一計算組件1131。感測放大器1106可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。舉例而言，感測放大器1106可組態為關於圖12所闡述。
在圖11中所圖解說明之實例中，對應於計算組件1131之電路包括一靜態鎖存器1164及除其他之外亦實施一動態鎖存器之額外十個電晶 體。計算組件1131之動態鎖存器及/或靜態鎖存器可在本文中共同稱為可用作一累加器之一次級鎖存器。如此，計算組件1131可操作為及/或在本文中稱為一累加器。計算組件1131可耦合至資料線D 1105-1及D_1105-2中之每一者，如圖11中所展示。然而，實施例不限於此實例。舉例而言，計算組件1131之電晶體可全部係n通道電晶體(例如，NMOS電晶體)。
在此實例中，資料線D 1105-1可耦合至電晶體1116-1及1139-1之一第一源極/汲極區域以及負載/通過電晶體1118-1之一第一源極/汲極區域。資料線D_1105-2可耦合至電晶體1116-2及1139-2之一第一源極/汲極區域以及負載/通過電晶體1118-2之一第一源極/汲極區域。
負載/通過電晶體1118-1及1118-2之閘極可共同耦合至一LOAD控制信號或分別耦合至一PASSD/PASSDB控制信號，如下文進一步論述。負載/通過電晶體1118-1之一第二源極/汲極區域可直接耦合至電晶體1116-1及1139-2之閘極。負載/通過電晶體1118-2之一第二源極/汲極區域可直接耦合至電晶體1116-2及1139-1之閘極。
電晶體1116-1之一第二源極/汲極區域可直接耦合至下拉電晶體1114-1之一第一源極/汲極區域。電晶體1139-1之一第二源極/汲極區域可直接耦合至下拉電晶體1107-1之一第一源極/汲極區域。電晶體1116-2之一第二源極/汲極區域可直接耦合至下拉電晶體1114-2之一第一源極/汲極區域。電晶體1139-2之一第二源極/汲極區域可直接耦合至下拉電晶體1107-2之一第一源極/汲極區域。下拉電晶體1107-1、1107-2、1114-1及1114-2中之每一者之一第二源極/汲極區域可共同一起耦合至一參考電壓線1119-1(例如，接地(GND))。下拉電晶體1107-1之一閘極可耦合至一AND控制信號線，下拉電晶體1114-1之一閘極可耦合至一ANDinv控制信號線1113-1，下拉電晶體1114-2之一閘極可耦合至一ORinv控制信號線1113-2，且下拉電晶體1107-2之一閘極可 耦合至一OR控制信號線。
電晶體1139-1之閘極可稱為節點S1，且電晶體1139-2之閘極可稱為節點S2。圖11中所展示之電路將累加器資料動態地儲存於節點S1及S2上。啟動LOAD控制信號致使負載/通過電晶體1118-1及1118-2導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，使LOAD控制信號升高至大於VDD之一電壓係選用的，且圖11中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
圖11中所展示之計算組件1131之組態具有當下拉電晶體1107-1、1107-2、1114-1及1114-2在激發感測放大器1106之前(例如，在感測放大器1106之預種(preseed)期間)導電時平衡感測放大器之功能性之益處。如本文中所使用，激發感測放大器1106係指啟用感測放大器1106以設定初級鎖存器及隨後停用感測放大器1106以保持經設定初級鎖存器。在停用平衡(在感測放大器中)之後但在感測放大器激發之前執行邏輯操作可節省電力使用，此乃因感測放大器之鎖存器不必須使用全軌電壓(例如，VDD、GND)來「翻轉」。
反相電晶體可在執行某些邏輯操作中下拉一各別資料線。舉例而言，可操作與電晶體1114-1(具有耦合至一ANDinv控制信號線1113-1之一閘極)串聯之電晶體1116-1(具有耦合至動態鎖存器之S2之一閘極)以下拉資料線1105-1(D)，且可操作與電晶體1114-2(具有耦合至一ORinv控制信號線1113-2之一閘極)串聯之電晶體1116-2(具有耦合至動態鎖存器之S1之一閘極)以下拉資料線1105-2(D_)。
鎖存器1164可藉由耦合至一作用中負控制信號線1112-1(ACCUMB)及一作用中正控制信號線1112-2(ACCUM)而以可控制方式經啟用，而非經組態以藉由耦合至接地及VDD而連續地經啟用。在各種實施例中，負載/通過電晶體1108-1及1108-2可各自具有耦合至一 LOAD控制信號或一PASSD/PASSDB控制信號中之一者之一閘極。
根據某些實施例，負載/通過電晶體1118-1及1118-2之閘極可共同耦合至一LOAD控制信號。在其中負載/通過電晶體1118-1及1118-2之閘極共同耦合至LOAD控制信號之組態中，電晶體1118-1及1118-2可係負載電晶體。啟動LOAD控制信號致使負載電晶體導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，LOAD控制信號不需要升高至大於VDD之一電壓係選用的，且圖11中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
根據某些實施例，負載/通過電晶體1118-1之閘極可耦合至一PASSD控制信號，且負載/通過電晶體1118-2之閘極可耦合至一PASSDb控制信號。在其中電晶體1118-1及1118-2之閘極分別耦合至PASSD及PASSDb控制信號中之一者之組態中，電晶體1118-1及1118-2可係通過電晶體。可以不同於負載電晶體之方式(例如，在不同時間處及/或在不同電壓/電流條件下)操作通過電晶體。如此，通過電晶體之組態可不同於負載電晶體之組態。
舉例而言，負載電晶體經構造以處置與將資料線耦合至區域動態節點S1及S2相關聯之加載。通過電晶體經構造以處置與將資料線耦合至一毗鄰累加器(例如，透過移位電路1123，如圖11中所展示)相關聯之較重加載。根據某些實施例，負載/通過電晶體1118-1及1118-2可經組態以適應對應於一通過電晶體之較重加載但經耦合及操作為一負載電晶體。經組態為通過電晶體之負載/通過電晶體1118-1及1118-2亦可用作負載電晶體。然而，經組態為負載電晶體之負載/通過電晶體1118-1及1118-2可不能夠用作通過電晶體。
在若干項實施例中，包含鎖存器1164之計算組件1131可包括按間距與其所耦合的一陣列(例如，圖11中所展示之陣列1130)之對應記憶 體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。根據各種實施例，鎖存器1164包含透過負載/通過電晶體1118-1及1118-2耦合至一對互補資料線D 1105-1及D_1105-2之四個電晶體1108-1、1108-2、1109-1及1109-2。然而，實施例不限於此組態。鎖存器1164可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)1109-1及1109-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)1108-1及1108-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，交叉耦合之鎖存器1164可稱為一靜態鎖存器。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器1164之各別鎖存器輸入1117-1及1117-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入1117-1耦合至電晶體1108-1及1109-1之一第一源極/汲極區域以及電晶體1108-2及1109-2之閘極。類似地，鎖存器輸入1117-2可耦合至電晶體1108-2及1109-2之一第一源極/汲極區域以及電晶體1108-1及1109-1之閘極。
在此實例中，電晶體1109-1及1109-2之一第二源極/汲極區域共同耦合至一負控制信號線1112-1(例如，類似於圖12中關於初級鎖存器所展示之控制信號RnIF之接地(GND)或ACCUMB控制信號)。電晶體1108-1及1108-2之一第二源極/汲極區域共同耦合至一正控制信號線1112-2(例如，類似於圖12中關於初級鎖存器所展示之控制信號ACT之VDD或ACCUM控制信號)。正控制信號1112-2可提供一供應電壓(例如，VDD)且負控制信號1112-1可係一參考電壓(例如，接地)以啟用交叉耦合之鎖存器1164。根據某些實施例，電晶體1108-1及1108-2之第二源極/汲極區域共同直接耦合至供應電壓(例如，VDD)，且電晶體1109-1及1109-2之第二源極/汲極區域共同直接耦合至參考電壓(例如，接地)以便連續地啟用鎖存器1164。
經啟用交叉耦合之鎖存器1164操作以放大鎖存器輸入1117-1(例如，第一共同節點)與鎖存器輸入1117-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入1117-1經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)，且鎖存器輸入1117-2經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)中之另一者。
圖12係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。根據各種實施例，感測放大器1206可包括一交叉耦合之鎖存器。然而，感測放大器1206之實施例不限於一交叉耦合之鎖存器。作為一實例，感測放大器1206可係電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。
在若干項實施例中，一感測放大器(例如，1206)可包括按間距與其所耦合的對應計算組件1231及/或一陣列(例如，圖11中所展示之陣列1130)之記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。感測放大器1206包括一鎖存器1215，鎖存器1215包含耦合至一對互補資料線D 1205-1及D_1205-2之四個電晶體。鎖存器1215可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)1227-1及1227-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)1229-1及1229-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，包括電晶體1227-1、1227-2、1229-1及1229-2之鎖存器1215可稱為一初級鎖存器。然而，實施例並不限於此實例。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器1215之各別鎖存器輸入1233-1及1233-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入1233-1耦合至電晶體1227-1及1229-1之一第 一源極/汲極區域以及電晶體1227-2及1229-2之閘極。類似地，鎖存器輸入1233-2可耦合至電晶體1227-2及1229-2之一第一源極/汲極區域以及電晶體1227-1及1229-1之閘極。計算組件1233(例如，累加器)可耦合至交叉耦合之鎖存器1215之鎖存器輸入1233-1及1233-2，如所展示；然而，實施例不限於圖12中所展示之實例。
在此實例中，電晶體1227-1及1227-2之一第二源極/汲極區域共同耦合至一作用中負控制信號1228(RnIF)。電晶體1229-1及1229-2之一第二源極/汲極區域共同耦合至一作用中正控制信號1290(ACT)。ACT信號1290可係一供應電壓(例如，VDD)且RnIF信號可係一參考電壓(例如，接地)。啟動信號1228及1290會啟用交叉耦合之鎖存器1215。
經啟用交叉耦合之鎖存器1215操作以放大鎖存器輸入1233-1(例如，第一共同節點)與鎖存器輸入1233-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入1233-1經驅動至ACT信號電壓及RnIF信號電壓中之一者(例如，VDD及接地中之一者)，且鎖存器輸入1233-2經驅動至ACT信號電壓及RnIF信號電壓中之另一者。
感測放大器1206亦可包含經組態以平衡資料線D與D_(例如，與使感測放大器準備用於一感測操作相關聯)之電路。在此實例中，平衡電路包括具有一第一源極/汲極區域之一電晶體1224，該第一源極/汲極區域耦合至電晶體1225-1之一第一源極/汲極區域及資料線D 1205-1。電晶體1224之一第二源極/汲極區域可耦合至電晶體1225-2之一第一源極/汲極區域及資料線D_1205-2。電晶體1224之一閘極可耦合至電晶體1225-1及1225-2之閘極。
電晶體1225-1及1225-2之第二源極汲極區域耦合至可等於VDD/2之一平衡電壓1238(例如，VDD/2)，其中VDD係與陣列相關聯之一供應電壓。電晶體1224、1225-1及1225-2之閘極可耦合至控制信號 1226(EQ)。如此，啟動EQ會啟用電晶體1224、1225-1及1225-2，此有效地將資料線D短接至資料線D_，使得資料線D及D_經平衡至平衡電壓VDD/2。根據本發明之各種實施例，可使用感測放大器執行若干個邏輯操作，且將結果儲存於計算組件(例如，累加器)中。
如圖11中所展示，感測放大器1106及計算組件1131可經由移位電路1123耦合至陣列1130。在此實例中，移位電路1123包括一對隔離器件(例如，分別耦合至資料線1105-1(D)及1105-2(D_)之隔離電晶體1121-1及1121-2))。隔離電晶體1121-1及1121-2耦合至一控制信號1322(NORM)，控制信號1322在啟動時啟用(例如，接通)隔離電晶體1121-1及1121-2以將對應感測放大器1106及計算組件1131耦合至一對應記憶體胞元行(例如，一對應互補資料線對1105-1(D)及1105-2(D_))。根據各種實施例，隔離電晶體1121-1及1121-2之導電可稱為移位電路1123之一「正常」組態。
在圖11中所圖解說明之實例中，移位電路1123包含耦合至一互補控制信號1119(SHIFT)之另一(例如，一第二)對隔離器件(例如，隔離電晶體1121-3及1121-4)，互補控制信號1119可(舉例而言)在對NORM撤銷啟動時經啟動。可操作隔離電晶體1121-3及1121-4(例如，經由控制信號1119)，使得一特定感測放大器1106及計算組件1131耦合至一不同互補資料線對(例如，不同於隔離電晶體1121-1及1121-2將特定感測放大器1106及計算組件1131耦合至其之互補資料線對之一互補資料線對)，或可將一特定感測放大器1106及計算組件1131耦合至另一記憶體陣列(且隔離特定感測放大器1106及計算組件1131與一第一記憶體陣列)。根據各種實施例，例如，移位電路1123可配置為感測放大器1106(例如，在其內)之一部分。
儘管圖11中所展示之移位電路1123包含用於將特定感測電路1150(例如，一特定感測放大器1106及對應計算組件1131)耦合至一特定互 補資料線對1105-1(D)及1105-2(D_)(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體1121-1及1121-2以及經配置以將特定感測電路1150耦合至一個特定方向上之一毗鄰互補資料線對(例如，在圖11中之右邊所展示之毗鄰資料線DIGIT(n+1)及DIGIT(n+1)_)之隔離電晶體1121-3及1121-4，但本發明之實施例並不如此受限制。例如，移位電路可包含用於將特定感測電路耦合至一特定互補資料線對(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體1121-1及1121-2以及經配置以便用於將特定感測電路耦合至另一特定方向上之一毗鄰互補資料線對(例如，在圖11中之左邊所展示之毗鄰資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體1121-3及1121-4。
本發明之實施例不限於圖11中所展示之移位電路1123之組態。在若干項實施例中，例如，可與在不經由一I/O線(例如，區域I/O線(IO/IO_))將資料傳送出感測電路1150之情況下執行諸如加法及減法函數之計算函數相關聯地操作諸如展示圖11中所展示之移位電路1123(例如，連同感測放大器1106及計算組件1131)。
儘管圖11中未展示，但每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟動以經由區域I/O線將來自一對應感測放大器1106及/或計算組件1131之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，行解碼器)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，例如，可在不將資料傳送至在陣列外部之一控制組件之情況下連同感測放大器1106及計算組件1131操作移位電路1123以執行諸如加法及減法函數之計算函數。
可以數種模式(包含其中邏輯操作之一結果最初儲存於計算組件 1131中之一第一模式及其中邏輯操作之一結果最初儲存於感測放大器1106中之一第二模式)操作感測電路1150以執行邏輯操作。感測電路1150以第一模式之操作類似於針對圖2中所展示之感測電路250及圖4至圖7中所展示之時序圖所闡述之操作(差異在於：計算組件1131之額外動態鎖存器與計算組件1131之靜態鎖存器1164一起操作)。下文關於圖13及圖14闡述感測電路1150以第二模式之操作。另外，關於第二操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路1150，其中一邏輯操作之一結果最初儲存於感測放大器1106中。
如下文進一步闡述，可連同計算組件1131操作感測放大器1106以使用來自一陣列之資料作為輸入來執行各種邏輯操作。在若干項實施例中，可在不經由一資料線位址存取傳送資料之情況下(例如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將一邏輯操作之結果往回儲存至陣列。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力執行邏輯操作及與其相關聯之計算函數。另外，由於若干項實施例消除對跨越I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)之需要，因此若干項實施例可實現與先前方法相比較經增加之一並行處理能力。
下文闡述且下文之表3中總結關於執行邏輯操作且將一結果最初儲存於感測放大器1106中的圖11之感測電路1150之功能性。將一特定邏輯操作之結果最初儲存於感測放大器1106之初級鎖存器中可提供與先前方法相比較經改良之多功能性，在先前方法中結果可最初駐存於一計算組件1131之一次級鎖存器(例如，累加器)上，且然後隨後傳送至感測放大器1106，例如。
將一特定操作之結果最初儲存於感測放大器1106中(例如，而不必須執行一額外操作以將結果自計算組件1131(例如，累加器)移動至感測放大器1106)係有利的，此乃因(例如)可在不執行一預充電循環(例如，在互補資料線1105-1(D)及/或1105-2(D_)上)之情況下將結果寫入至(記憶體胞元陣列之)一列或往回寫入至累加器中。
圖13圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖13圖解說明與起始對一第一運算元及一第二運算元之一AND邏輯操作相關聯之一時序圖。在此實例中，第一運算元儲存於耦合至一第一存取線(例如，列X)之一記憶體胞元中且第二運算元儲存於耦合至一第二存取線(例如，列Y)之一記憶體胞元中。儘管實例係指對儲存於對應於一個特定行之胞元中之資料執行一AND，但實施例並不如此受限制。例如，可對一整列之資料值與一不同列之資料值並行進行AND操作。舉例而言，若一陣列包括2,048行，則可並行執行2,048個AND操作。
圖13圖解說明與操作感測電路(例如，1150)以執行AND邏輯操作相關聯之若干個控制信號。「EQ」對應於施加至感測放大器1106之一平衡信號，「列X」對應於施加至存取線1104-X之一啟動信號，「列Y」對應於施加至存取線1104-Y之一啟動信號，「Act」及「RnIF」對應於施加至感測放大器1106之一各別作用中正及負控制信號，「LOAD」對應於一負載控制信號(例如，圖11中所展示之 LOAD/PASSD及LOAD/PASSDb)，且「AND」對應於圖11中所展示之AND控制信號。圖13亦圖解說明展示在列X及列Y資料值之各種資料值組合之一AND邏輯操作期間對應於感測放大器1106之數位線D及D_上之信號(例如電壓信號)及對應於計算組件1131之節點S1及S2上之信號(例如，電壓信號)之波形圖(例如，圖式對應於各別資料值組合00、10、01、11)。下文關於與圖11中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖波形。
可如下總結與將儲存於耦合至列1104-X之一胞元中之一第一資料值載入(例如，複製)至累加器中相關聯之虛擬程式碼之一實例： 將列X複製至累加器中：
對EQ撤銷啟動
啟用列X
激發感測放大器
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
停用列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示在如圖13中所展示之t1處停用對應於感測放大器1106之一平衡信號(圖13中所展示之EQ信號)(例如，使得互補資料線(例如，1105-1(D)及1105-2(D_))不再短接至VDD/2)。在停用平衡之後，啟用(例如，諸如藉由啟動一信號以選擇一特定列而選擇、開通)一選定列(例如，列X)，如虛擬程式碼中之「啟用列X」所指示且針對圖13中之信號列X在t2處所展示。當施加至列X之電壓信號達到對應於選定胞元之存取電晶體(例如，1102-2)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，1105-2 (D_))耦合至選定胞元(例如，耦合至電容器1103-2)，此形成資料線之間的一差動電壓信號。
在啟用列X之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器1106經啟用以設定初級鎖存器且隨後經停用。在激發感測放大器之後，列X資料駐存於感測放大器中。舉例而言，如圖13中在t3處所展示，ACT正控制信號(例如，圖12中所展示之1290)變高且RnIF負控制信號(例如，圖12中所展示之1228)變低，此放大1105-1(D)與D_1105-2之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線1105-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線1105-2(D_)上)。所感測資料值儲存於感測放大器1106之初級鎖存器中。在將資料線(例如，1105-1(D)或1105-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
圖13中所圖解說明之四組可能感測放大器及累加器信號(例如，一者針對列X與列Y資料值之每一組合)展示資料線D及D_上之信號行為。列X資料值儲存於感測放大器之初級鎖存器中。應注意，圖11展示對應於列X之包含存取電晶體1102-2之記憶體胞元耦合至互補資料線D_，而對應於列Y之包含存取電晶體1102-1之記憶體胞元耦合至資料線D。然而，如圖11中可見，對應於一「0」資料值之儲存於包含存取電晶體1102-2之記憶體胞元(對應於列X)中之電荷致使資料線D_(包含存取電晶體1102-2之記憶體胞元耦合至其)上之電壓變高且對應於一「1」資料值之儲存於記憶體胞元1102-2中之電荷致使資料線D_上之電壓變低，此與儲存於耦合至資料線D之對應於列Y之包含存取電晶體1102-1之記憶體胞元中之資料狀態與電荷之間的對應性相反。當將資料值寫入至各別記憶體胞元時適當地計及將電荷儲存於耦合至不同資料線之記憶體胞元中之此等差異。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動LOAD」指示：LOAD控制信號變高，如圖13中在t4處所展示，從而致使負載/通過電晶體1118-1及1118-2導電。以此方式，啟動LOAD控制信號會啟用計算組件1131之累加器中之次級鎖存器。儲存於感測放大器1106中之所感測資料值傳送(例如，複製)至次級鎖存器。如針對圖13中所圖解說明之四組可能感測放大器及累加器信號中之每一者所展示，累加器之次級鎖存器之輸入處之行為指示次級鎖存器載入有列X資料值。如圖13中所展示，累加器之次級鎖存器可取決於先前儲存於動態鎖存器中之資料值而翻轉(例如，參見針對列X=「0」及列Y=「0」及針對列X=「1」及列Y=「0」之累加器信號)，或不翻轉(例如，參見針對列X=「0」及列Y=「1」及針對列X=「1」及列Y=「1」之累加器信號)。
在依據儲存於感測放大器中(且存在於資料線1105-1(D)及1105-2(D_)上)之資料值設定次級鎖存器之後，在以上虛擬程式碼中，「對LOAD撤銷啟動」指示：LOAD控制信號變回為低(如圖13中在t5處所展示)以致使負載/通過電晶體1118-1及1118-2停止導電且藉此隔離動態鎖存器與互補資料線。然而，資料值保持動態地儲存於累加器之次級鎖存器中。
在將資料值儲存於次級鎖存器上之後，停用(例如，藉由對一特定列之一選擇信號撤銷啟動而解除選擇、關閉)選定列(例如，列X)，如由「停用列X」所指示且圖13中在t6處所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如圖13中由EQ信號在t7處變高所指示。如圖13中在t7處所圖解說明之四組可能感測放大器及累加器信號中之每一者中所展示，平衡操作致 使資料線D及D_上之電壓各自返回至VDD/2。可(例如)在一記憶體胞元感測操作或邏輯操作(下文所闡述)之前發生平衡。
與對第一資料值(現在儲存於感測放大器1106及計算組件1131之次級鎖存器中)及第二資料值(儲存於耦合至列Y 1104-Y之一記憶體胞元1102-1中)執行AND或OR操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。下文總結與對駐存於累加器中之資料值(例如，儲存於耦合至列X 1104-X之記憶體胞元1102-2中之第一資料值)及第二資料值(例如，儲存於耦合至列Y 1104-Y之記憶體胞元1102-1中之資料值)進行「AND」操作及「OR」操作相關聯之虛擬程式碼之實例。與對資料值進行「AND」操作相關聯之實例性虛擬程式碼可包含：
對EQ撤銷啟動
啟用列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
停用列Y
在接下來操作中，將把邏輯操作之結果放置於將對為作用中之任一列重寫之感測放大器上。
即使在關閉列Y時，感測放大器仍含有列Y資料值。
啟動AND
此導致感測放大器經寫入為函數(例如，列X AND列Y)之值
若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料保持未改變(列Y資料)
此操作使累加器中之資料未改變。
對AND撤銷啟動
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示停用對應於感測放大器1106之一平衡信號(例如，使得互補資料線1105-1(D)及1105-2(D_)不再短接至VDD/2)，圖13中在t8處圖解說明此。在停用平衡之後，啟用一選定列(例如，列Y)，如以上虛擬程式碼中由「啟用列Y」所指示且圖13中在t9處所展示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體(例如，1102-1)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_1105-1)耦合至選定胞元(例如，電容器1103-1)，此形成資料線之間的一差動電壓信號。
在啟用列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器1106經啟用以放大1105-1(D)與1105-2(D_)之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線1105-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線1105-2(D_)上)。如圖13中在t10處所展示，ACT正控制信號(例如，圖12中所展示之1290)變高且RnIF負控制信號(例如，圖12中展示之1228)變低以激發感測放大器。來自記憶體胞元1102-1之所感測資料值儲存於感測放大器1106之初級鎖存器中，如先前所闡述。次級鎖存器仍對應於來自記憶體胞元1102-2之資料值，此乃因動態鎖存器未改變。
在自耦合至列Y之記憶體胞元1102-1感測到之第二資料值儲存於感測放大器1106之初級鎖存器中之後，在以上虛擬程式碼中，「停用列Y」指示：若不期望將AND邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中，則可停用選定列(例如，列Y)。然而，圖13展示使列Y經啟用使得可將邏輯操作之結果往回儲存於對應於列Y之記憶體 胞元中。可藉由存取電晶體關斷完成隔離對應於列Y之記憶體胞元以將選定胞元1102-1自資料線1105-1(D)解耦。在選定列Y經組態(例如，以隔離記憶體胞元或不隔離記憶體胞元)之後，以上虛擬程式碼中之「啟動AND」指示：AND控制信號變高，如圖13中在t11處所展示，從而致使通過電晶體1107-1導電。以此方式，啟動AND控制信號致使函數(例如，列X AND列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於累加器1131之動態鎖存器中且第二資料值(例如，列Y)儲存於感測放大器1106中之情況下，若計算組件1131之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」(而不管先前儲存於感測放大器中之資料值如何)，此乃因在節點S1上對應於一「1」之電壓致使電晶體1109-1導電藉此透過電晶體1109-1、通過電晶體1107-1及資料線1105-1(D)將感測放大器1106耦合至接地。當一AND操作之任一資料值係「0」時，結果係一「0」。此處，當第二資料值(在動態鎖存中)係一「0」時，AND操作之結果係一「0」而不管第一資料值之狀態如何，且因此感測電路之組態致使「0」結果經寫入且最初儲存於感測放大器1106中。此操作使累加器中之資料值未改變(例如，來自列X)。
若累加器之次級鎖存器含有一「1」(例如，來自列X)，則AND操作之結果取決於儲存於感測放大器1106中之資料值(例如，來自列Y)。若儲存於感測放大器1106中之資料值(例如，來自列Y)係一「1」，則AND操作之結果應亦係一「1」，但若儲存於感測放大器1106中之資料值(例如，來自列Y)係一「0」，則AND操作之結果應亦係一「0」。感測電路1150經組態使得：若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體1109-1不導電，感測放大器不耦合至 接地(如上文所闡述)，且先前儲存於感測放大器1106中之資料值保持未改變(例如，列Y資料值，因此若列Y資料值係一「1」則AND操作結果係一「1」，且若列Y資料值係一「0」，則AND操作結果係一「0」)。此操作使累加器中之資料值未改變(例如，來自列X)。
在AND操作之結果最初儲存於感測放大器1106中之後，以上虛擬程式碼中之「對AND撤銷啟動」指示：AND控制信號變低，如圖13中在t12處所展示，從而致使通過電晶體1107-1停止導電以隔離感測放大器1106(及資料線1105-1(D))與接地。若先前未進行，則可關閉列Y(如圖13中在t13處所展示)且可停用感測放大器(如圖13中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述(例如，圖13中所展示在t14處開始)。
在替代方案中，圖13針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一AND邏輯操作展示耦合至感測放大器(例如，圖11中所展示之1106)之資料線(例如，圖11中所展示之1105-1(D)及1105-2(D_))上之電壓信號之行為及計算組件(例如，圖11中所展示之1131)之次級鎖存器之節點S1及S2上之電壓信號之行為。
儘管圖13中所圖解說明之時序圖及上文所闡述之虛擬程式碼指示在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始AND邏輯操作，但可藉由在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之前起始AND邏輯操作而成功地操作圖11中所展示之電路。
圖14圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖14圖解說明與在開始將第二 運算元(例如，列Y資料值)載入至感測放大器中之後起始一OR邏輯操作相關聯之一時序圖。圖14圖解說明第一與第二運算元資料值之各種組合之感測放大器及累加器信號。下文關於與圖11中所展示之電路之一AND邏輯操作相關聯之虛擬程式碼論述特定時序圖信號。
一後續操作階段可替代地與對第一資料值(現在儲存於感測放大器1106及計算組件1131之次級鎖存器中)及第二資料值(儲存於耦合至列Y 1104-Y之一記憶體胞元1102-1中)執行OR操作相關聯。關於圖14未重複先前關於圖13中所展示之時間t1至t7所闡述之用以將列X資料載入至感測放大器及累加器中之操作。與對資料值進行「OR」操作相關聯之實例性虛擬程式碼可包含：
對EQ撤銷啟動
啟用列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
停用列Y
當關閉列Y時，感測放大器仍含有列Y資料值。
啟動OR
此導致感測放大器經寫入為函數(例如，列X OR列Y)之值，此可如下對先前儲存於感測放大器中之來自列Y之資料值重寫：
若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料保持未改變(列Y資料)
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料經寫入為一「1」
此操作使累加器中之資料未改變。
對OR撤銷啟動
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」(圖14中在t8處所展示)、「啟用列Y」(圖14中在t9處所展示)、「激發感測放大器」(圖14中在t10處所展示)及「停用列Y」(圖14中在t13處所展示，且此可在起始特定邏輯功能控制信號之前發生)指示與先前關於AND操作虛擬程式碼所闡述相同之功能性。一旦適當地組態選定列Y之組態(例如，若邏輯操作結果將儲存於對應於列Y之記憶體胞元中則選定列Y經啟用或若邏輯操作結果將不儲存於對應於列Y之記憶體胞元中則選定列Y經關閉以隔離記憶體胞元)，以上虛擬程式碼中之「啟動OR」便指示：OR控制信號變高(如圖14中在t11處所展示)，此致使通過電晶體1107-2導電。以此方式，啟動OR控制信號致使函數(例如，列X OR列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於計算組件1131之次級鎖存器中且第二資料值(例如，列Y)儲存於感測放大器1106中之情況下，若累加器之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則OR操作之結果取決於儲存於感測放大器1106中之資料值(例如，來自列Y)。若儲存於感測放大器1106中之資料值(例如，來自列Y)係一「1」，則OR操作之結果應係一「1」，但若儲存於感測放大器1106中之資料值(例如，來自列Y)係一「0」，則OR操作之結果應亦係一「0」。感測電路1150經組態使得：若累加器之動態鎖存器含有一「0」(其中電壓在節點S2上對應於一「0」)，則電晶體1109-2關斷且不導電(且通過電晶體1107-1亦關斷，此乃因AND控制信號未經確證)，因此感測放大器1106不耦合至接地(任一側)，且先前儲存於感測放大器1106中之資料值保持未改變(例如，列Y資料值，使得若列Y資料值係一「1」則OR操作結果係一「1」，且若列Y資料值係一「0」則OR操作結果係一 「0」)。
若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體1109-2導電(通過電晶體1107-2同樣導電，此乃因OR控制信號經確證)，且耦合至資料線1105-2(D_)之感測放大器1106輸入耦合至接地，此乃因在節點S2上對應於一「1」之電壓致使電晶體1109-2連同通過電晶體1107-2(其亦導電，此乃因OR控制信號經確證)導電。以此方式，當累加器之次級鎖存器含有一「1」時將一「1」作為OR操作之一結果最初儲存於感測放大器1106中而不管先前儲存於感測放大器中之資料值如何。此操作使累加器中之資料未改變。在替代方案中，圖14針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一OR邏輯操作展示耦合至感測放大器(例如，圖11中所展示之1106)之資料線(例如，圖11中所展示之1105-1(D)及1105-2(D_))上之電壓信號之行為及計算組件1131之次級鎖存器之節點S1及S2上之電壓信號之行為。
在OR操作之結果最初儲存於感測放大器1106中之後，以上虛擬程式碼中之「對OR撤銷啟動」指示：OR控制信號變低(如圖14中在t12處所展示)，從而致使通過電晶體1107-2停止導電以隔離感測放大器1106(及資料線D 1105-2)與接地。若先前未進行，則可關閉列Y(如圖14中在t13處所展示)且可停用感測放大器(如圖14中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述及圖14中在t14處所展示。
圖11中所圖解說明之感測電路1150可如下提供額外邏輯操作彈性。藉由在上文所闡述之AND及OR操作中用ANDinv控制信號之操作替代AND控制信號之操作及/或用ORinv控制信號之操作替代OR控制 信號之操作，邏輯操作可自{列X AND列Y}改變為{~列X AND列Y}(其中「~列X」指示與列X資料值之一對立面，例如，NOT列X)且可自{列X OR列Y}改變為{~列X OR列Y}。舉例而言，在涉及反相資料值之一AND操作期間，可確證ANDinv控制信號而非AND控制信號，且在涉及反相資料值之一OR操作期間，可確證ORInv控制信號而非OR控制信號。啟動ORinv控制信號致使電晶體1114-1導電且啟動ANDinv控制信號致使電晶體1114-2導電。在每一情形中，確證適當之反相控制信號可使感測放大器翻轉且致使最初儲存於感測放大器1106中之結果為使用反相列X及真實列Y資料值之AND操作之結果或使用反相列X及真實列Y資料值之OR操作之結果。一個資料值之一真實或互補版本可在累加器中用於(舉例而言)藉由首先載入將反相之一資料值且其次載入將不反相之一資料值而執行邏輯操作(例如，AND、OR)。
在類似於上文關於使上文所闡述之AND及OR操作之資料值反相所闡述之一方法中，圖11中所展示之感測電路可藉由將非反相資料值放入至累加器之動態鎖存器中且使用彼資料來使感測放大器1106中之資料值反相而執行一NOT(例如，反相)操作。如先前所提及，啟動ORinv控制信號致使電晶體1114-1導電且啟動ANDinv控制信號致使電晶體1114-2導電。ORinv及/或ANDinv控制信號用於實施NOT函數，如下文進一步闡述：
將列X複製至累加器中
對EQ撤銷啟動
啟用列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
啟動ANDinv及ORinv(此將互補資料值放在資料線上)
此導致感測放大器中之資料值經反相(例如，使感測放大器鎖存器翻轉)
此操作使累加器中之資料未改變
對ANDinv及ORinv撤銷啟動
停用列X
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟用列X」、「激發感測放大器」、「啟動LOAD」及「對LOAD撤銷啟動」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。然而，不是在將列X資料載入至感測放大器1106中且複製至動態鎖存器中之後關閉列X及預充電，而是可將累加器之動態鎖存器中之資料值之一互補版本放置於資料線上且因此藉由啟用(例如，致使電晶體導電)及停用反相電晶體(例如，ANDinv及ORinv)而傳送至感測放大器1106。此導致感測放大器1106自先前儲存於感測放大器中之真實資料值翻轉至儲存於感測放大器中之一互補資料值(例如，反相資料值)。亦即，可藉由啟動及撤銷啟動ANDinv及ORinv而將累加器中之資料值之一真實或互補版本傳送至感測放大器。此操作使累加器中之資料未改變。
由於圖11中所展示之感測電路1150將AND、OR及NOT邏輯操作之結果最初儲存於感測放大器1106中(例如，感測放大器節點上)，因此此等邏輯操作結果可容易地且迅速地傳達至任一經啟用列(在完成邏輯操作之後啟動任一列)及/或傳達至計算組件1131之次級鎖存器中。亦可藉由在感測放大器1106激發之前適當激發AND、OR、 ANDinv及/或ORinv控制信號(及具有耦合至特定控制信號之一閘極之對應電晶體之操作)而互換用於AND、OR及/或NOT邏輯操作之感測放大器1106及定序。
當以此方式執行邏輯操作時，感測放大器1106可預種有來自累加器之動態鎖存器之一資料值以減少所利用之總體電流，此乃因當累加器函數複製至感測放大器1106時感測放大器1106未處於全軌電壓(例如，供應電壓或接地/參考電壓)。關於一經預種感測放大器1106之一操作序列將資料線中之一者驅迫至參考電壓(從而使互補資料線處於VDD/2)或使互補資料線未改變。當感測放大器1106激發時，感測放大器1106將各別資料線拉至全軌。使用此操作序列將對一經啟用列中之資料重寫。
可藉由使用一傳統DRAM隔離(ISO)方案將兩個相鄰資料線互補對多工(「多工傳輸」)而完成一SHIFT操作。根據本發明之實施例，移位電路1123可用於使儲存於耦合至一特定互補資料線對之記憶體胞元中之資料值移位至對應於一不同互補資料線對之感測電路1150(例如，感測放大器1106)(例如，諸如對應於一左或右毗鄰互補資料線對之一感測放大器1106)。如本文中所使用，一感測放大器1106對應於在隔離電晶體1121-1及1121-2導電時感測放大器耦合至其之互補資料線對。SHIFT操作(向右或向左)不將列X資料值預複製至累加器中。可如下總結用以使列X向右移位之操作：
對Norm撤銷啟動且啟動Shift
對EQ撤銷啟動
啟用列X
激發感測放大器(在此之後經移位列X資料駐存於感測放大器中)
啟動Norm且對Shift撤銷啟動
停用列X
預充電
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路1123之隔離電晶體1121-1及1121-2不導電(例如，隔離感測放大器與對應互補資料線對)。SHIFT控制信號變高，從而致使隔離電晶體1121-3及1121-4導電，藉此將感測放大器1106耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體1121-1及1121-2之記憶體陣列側上)。
在組態移位電路1123之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟用列X」及「激發感測放大器」在用於AND操作及OR操作之虛擬程式碼之前的用於上文所闡述之「將列X複製至累加器中」初始操作階段之虛擬程式碼中將相同功能性指示為相同操作。在此等操作之後，耦合至左毗鄰互補資料線對之記憶體胞元之列X資料值向右移位且儲存於感測放大器1106中。
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路1123之隔離電晶體1121-1及1121-2導電(例如，將感測放大器耦合至對應互補資料線對)，且SHIFT控制信號變低，從而致使隔離電晶體1121-3及1121-4不導電且隔離感測放大器1106與左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體1121-1及1121-2之記憶體陣列側上)。由於列X仍在作用中，因此已向右移位之列X資料值透過隔離電晶體1121-1及1121-2傳送至對應互補資料線對之列X。
在列X資料值向右移位至對應互補資料線對之後，停用選定列(例如，列X)，如以上虛擬程式碼中之「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一 預充電，如上文所闡述。
可如下總結用以使列X向左移位之操作：
啟動Norm且對Shift撤銷啟動
對EQ撤銷啟動
啟用列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
對Norm撤銷啟動且啟動Shift
將感測放大器資料(向左移位之列X)傳送至列X
停用列X
預充電
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路1123之隔離電晶體1121-1及1121-2導電，且SHIFT控制信號變低，從而致使隔離電晶體1121-3及1121-4不導電。此組態將感測放大器1106耦合至一對應互補資料線對且隔離感測放大器與右毗鄰互補資料線對。
在組態移位電路之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟用列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，將耦合至對應於感測電路1150之互補資料線對之記憶體胞元之列X資料值儲存於感測放大器1106中。
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路1123之隔離電晶體1121-1及1121-2不導電(例如，隔離感測放大器與對應互補資料線對)，且SHIFT控制信號變高，從而致使隔離電晶體1121-3及1121-4導電，從而將感測放大器耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補 資料線對在非導電隔離電晶體1121-1及1121-2之記憶體陣列側上)。由於列X仍在作用中，因此已向左移位之列X資料值傳送至左毗鄰互補資料線對之列X。
在列X資料值向左移位至左毗鄰互補資料線對之後，停用選定列(例如，列X)，如由「停用列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
根據各種實施例，舉例而言，可在一記憶體中處理器(PIM)器件之一記憶體陣列核心(諸如一DRAM每記憶體胞元一個電晶體(例如，1T1C)組態，為6F^2或4F^2記憶體胞元大小)中實現通用計算。與可在不將資料傳送出記憶體陣列(例如，DRAM)或激發一行解碼之情況下藉由並行計算一整個資料庫而達成之累積速度相反地，就單個指令速度而言未實現本文中所闡述之裝置及方法之優點。換言之，可消除資料傳送時間。舉例而言，本發明之裝置可使用耦合至一資料線(例如，一16K記憶體胞元行)之記憶體胞元中之資料值同時執行AND或OR。
在其中移出資料以用於邏輯操作處理(例如，使用32或64位元暫存器)之先前方法感測電路中，可並行執行與本發明之裝置相比較較少之操作。以此方式，與涉及與記憶體離散之一中央處理單元(CPU)使得資料必須在其之間傳送之習用組態相比較，有效地提供顯著較高輸送量。根據本發明之一裝置及/或方法亦可使用少於其中CPU與記憶體離散之組態之能量/面積。此外，本發明之一裝置及/或方法可對較小能量/面積優點進行改良，此乃因記憶體中陣列邏輯操作藉由消除某些資料值傳送而節省能量。
儘管本文中已圖解說明及闡述包含感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路之各種組合及組態之實例性實施例，但本發明之實施例不限於本文中明確陳述之彼等組合。本文中所揭示之感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路之其他組合及組態明確地包含於本發明之範疇內。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在實現相同結果之一配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多個實施例之改寫或變化。應理解，已以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多個實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方案中，其中每一請求項獨立地作為一單獨實施例。
905-1‧‧‧資料線/互補資料線
905-2‧‧‧資料線/互補資料線
906‧‧‧感測放大器
907-1‧‧‧通過電晶體
907-2‧‧‧通過電晶體
911-1‧‧‧PASSD控制信號線
911-2‧‧‧PASSDB控制信號線
913‧‧‧INVD控制信號線
914-1‧‧‧反相電晶體
914-2‧‧‧反相電晶體
916-1‧‧‧下拉電晶體
916-2‧‧‧下拉電晶體
931-1‧‧‧計算組件/計算電路
958-1‧‧‧p通道電晶體/電晶體/弱上拉電晶體
958-2‧‧‧p通道電晶體/電晶體/弱上拉電晶體
960-1‧‧‧n通道電晶體/電晶體/強下拉電晶體
960-2‧‧‧n通道電晶體/電晶體/強下拉電晶體
961-1‧‧‧第一鎖存器輸入/鎖存器輸入
961-2‧‧‧第二鎖存器輸入/鎖存器輸入
962‧‧‧正控制信號線/正控制電壓線
963‧‧‧負控制信號線
964‧‧‧鎖存器
968‧‧‧移位電路
969-1‧‧‧隔離電晶體
969-2‧‧‧隔離電晶體
D‧‧‧資料線/數位線
D_‧‧‧資料線/數位線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
GND‧‧‧接地/全軌電壓/電壓
INVD‧‧‧信號
NORM‧‧‧第一控制信號/控制信號
PASSD‧‧‧信號/控制信號
PASSDb‧‧‧信號/控制信號
S1‧‧‧節點/鎖存器輸入/第一鎖存器輸入/次級鎖存器輸入/區域動態節點
S2‧‧‧節點/鎖存器輸入/第二鎖存器輸入/次級鎖存器輸入/區域動態節點
SHIFT‧‧‧第二控制信號/控制信號

Claims (14)

  1. 一種記憶體裝置，其包括：一記憶體胞元陣列；及感測電路，其耦合至該記憶體胞元陣列，該感測電路包括：一感測放大器，其包含一初級鎖存器，該初級鎖存器耦合至一對互補感測線且選擇性地耦合至一對毗鄰互補感測線；及一計算組件，其包含：一次級鎖存器，其選擇性地藉由一第一通過電晶體及一第二通過電晶體耦合至該初級鎖存器，其中該第一通過電晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第一輸入節點且該第一通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第一輸入節點，且其中該第二通過電晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第二輸入節點且該第二通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第二輸入節點；及一第三通過電晶體及一第四通過電晶體；其中該第三電晶體之一第一源極/汲極係直接耦合至該第一通過電晶體之該第一源極/汲極，該第四通過電晶體之一第一源極/汲極係直接耦合至該第二通過電晶體之該第一源極/汲極，該第三通過電晶體之一第二源極/汲極係直接耦合至該第二通過電晶體之該第二源極/汲極，且該第四通過電晶體之一第二源極/汲極係直接耦合至該第一通過電晶體之該第二源極/汲極，其中該初級鎖存器及次級鎖存器可控制以使一資料值在該對 毗鄰互補感測線與該初級鎖存器之間移位；其中該初級鎖存器及次級鎖存器可控制以在不啟動一列線之情況下使該資料值自該對毗鄰互補感測線移位；且其中該初級鎖存器及次級鎖存器可控制以在不經由一輸入/輸出線傳送該資料值之情況下使介於該初級鎖存器及該次級鎖存器之間之該資料值移位。
  2. 如請求項1之裝置，其中該初級鎖存器及次級鎖存器經組態以在不將該記憶體胞元陣列充電或不將該記憶體胞元陣列放電之情況下使一資料值自該對毗鄰互補感測線移位。
  3. 一種記憶體裝置，其包括：一記憶體胞元陣列；及一感測電路，其經由一對互補感測線耦合至該記憶體胞元陣列，其中該感測電路包括：一感測放大器，其包含一初級鎖存器，該初級鎖存器耦合至該對互補感測線；及一計算組件，其包含一次級鎖存器，該次級鎖存器選擇性地藉由一第一通過電晶體及一第二通過電晶體耦合至該感測放大器，其中該第一通過電晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第一輸入節點且該第一通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第一輸入節點，且其中該第二通過電晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第二輸入節點且該第二通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第二輸入節點；其中該感測電路經組態以使一邏輯函數之一結果最初儲存於 該感測放大器中；其中該計算組件進一步包含一第三通過電晶體及一第四通過電晶體；且其中該第三電晶體之一第一源極/汲極係直接耦合至該第一通過電晶體之該第一源極/汲極，該第四通過電晶體之一第一源極/汲極係直接耦合至該第二通過電晶體之該第一源極/汲極，該第三通過電晶體之一第二源極/汲極係直接耦合至該第二通過電晶體之該第二源極/汲極，且該第四通過電晶體之一第二源極/汲極係直接耦合至該第一通過電晶體之該第二源極/汲極。
  4. 如請求項3之裝置，其中該感測放大器包含：一交叉耦合之鎖存器，其耦合至該對互補感測線；及平衡電路，其經組態以平衡該對互補感測線。
  5. 如請求項3之裝置，其進一步包括經組態以將該對互補感測線選擇性地耦合於該記憶體胞元陣列與該感測電路之間的移位電路。
  6. 如請求項4之裝置，其中該平衡電路包括：一第一平衡電晶體，其耦合於該對互補感測線之間；一第二平衡電晶體之一第一源極/汲極區域，其耦合至該對互補感測線中之一第一者；一第三平衡電晶體之一第一源極/汲極區域，其耦合至該對互補感測線中之一第二者；該第二平衡電晶體之一第二源極/汲極區域，其耦合至一第三平衡電晶體之一第二源極/汲極區域；及該第一平衡電晶體之一閘極，其耦合至該第二平衡電晶體之一閘極且耦合至該第三平衡電晶體之一閘極。
  7. 如請求項6之裝置，其中該第二平衡電晶體之該第二源極/汲極區 域及該第三平衡電晶體之該第二源極/汲極區域耦合至一平衡電壓供應器。
  8. 一種記憶體裝置，其包括：一記憶體胞元陣列；感測電路，其經由一對互補感測線耦合至該記憶體胞元陣列；及移位電路，其經組態以將一對毗鄰互補感測線選擇性地連接至該對互補感測線，其中該感測電路包括：一感測放大器，其耦合至該對互補感測線；及一計算組件，其耦合至該感測放大器，且其中該感測電路經組態以使一邏輯函數之一結果最初儲存於該感測放大器中；且其中該移位電路包含：一第一電晶體，其耦合於該對毗鄰互補感測線中之一第一者與該對互補感測線中之一第一者之間；及一第二電晶體，其耦合於該對毗鄰互補感測線中之一第二者與該對互補感測線中之一第二者之間；其中該第一電晶體之一閘極及該第二電晶體之一閘極係耦合至一移位控制信號線；其中該第一電晶體之一第一源極/汲極區域係直接耦合至該感測放大器之一第一輸入節點且該第一電晶體之一第二源極/汲極區域係直接耦合至一計算組件之一鎖存器之一第一輸入節點，該計算組件耦合至該對毗鄰互補感測線；其中該第二電晶體之一第一源極/汲極區域係直接耦合至該感測放大器之一第二輸入節點且該第二電晶體之一第二源極/ 汲極區域係直接耦合至該計算組件之該鎖存器之一第二輸入節點，該計算組件耦合至該對毗鄰互補感測線。
  9. 如請求項8之裝置，其中該感測放大器包含耦合至該對互補感測線之一初級鎖存器，且該計算組件包含選擇性地經由一對通過電晶體耦合至該對互補感測線之一次級鎖存器，該初級鎖存器及該次級鎖存器係交叉耦合之鎖存器。
  10. 如請求項9之裝置，其中計算組件包括：一第一通過電晶體之一第一源極/汲極區域，其直接耦合至該對互補感測線中之一第一者；一第二通過電晶體之一第一源極/汲極區域，其直接耦合至該對互補感測線中之一第二者；該第一通過電晶體之一第二源極/汲極區域，其直接耦合至該次級交叉耦合之鎖存器之一第一輸入；及該第二通過電晶體之一第二源極/汲極區域，其直接耦合至該次級交叉耦合之鎖存器之一第二輸入。
  11. 如請求項10之裝置，其中該計算組件進一步包括：一第一反相電晶體之一第一源極/汲極區域，其耦合至該第一通過電晶體之該第一源極/汲極區域；一第一反相電晶體之一第二源極/汲極區域，其耦合至一第一下拉電晶體之一第一源極/汲極區域；一第二反相電晶體之一第一源極/汲極區域，其耦合至該第二通過電晶體之該第一源極/汲極區域；一第二反相電晶體之一第二源極/汲極區域，其耦合至一第二下拉電晶體之一第一源極/汲極區域；該第一下拉電晶體之一閘極，其耦合至該次級交叉耦合之鎖存器之該第一輸入； 該第二下拉電晶體之一閘極，其耦合至該次級交叉耦合之鎖存器之該第二輸入；及該第一下拉電晶體之一第二源極/汲極區域及該第二下拉電晶體之一第二源極/汲極區域，其耦合至一接地參考。
  12. 如請求項11之裝置，其中該第一反相電晶體之一閘極及該第二反相電晶體之一閘極耦合至一反相控制信號線。
  13. 如請求項10之裝置，其中該計算組件進一步包括：一第一反相電晶體之一第一源極/汲極區域，其耦合至該第一通過電晶體之該第一源極/汲極區域；該第一反相電晶體之一第二源極/汲極區域，其耦合至該次級交叉耦合之鎖存器之該第二輸入；一第二反相電晶體之一第一源極/汲極區域，其耦合至該第二通過電晶體之該第一源極/汲極區域；及該第二反相電晶體之一第二源極/汲極區域，其耦合至該次級交叉耦合之鎖存器之該第二輸入。
  14. 一種用於資料移位之方法，其包括：將一資料值自耦合至一對互補感測線之一感測放大器載入至耦合至該對互補感測線之一計算電路中；及隔離該計算電路與該對互補感測線；將該感測放大器連接至一對毗鄰互補感測線；及將該資料值自該對毗鄰互補感測線儲存至該感測放大器；其中該感測放大器包含一初級鎖存器，該初級鎖存器耦合至該對互補感測線及該對毗鄰互補感測線；其中耦合至該對互補感測線之該計算電路包含：一次級鎖存器，其選擇性地藉由一第一通過電晶體及一第二通過電晶體耦合至該初級鎖存器，其中該第一通過電 晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第一輸入節點且該第一通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第一輸入節點，且其中該第二通過電晶體之一第一源極/汲極係直接耦合至該初級鎖存器之一第二輸入節點且該第二通過電晶體之一第二源極/汲極係直接耦合至該次級鎖存器之一第二輸入節點；及一第三通過電晶體及一第四通過電晶體；其中該第三電晶體之一第一源極/汲極係直接耦合至該第一通過電晶體之該第一源極/汲極，該第四通過電晶體之一第一源極/汲極係直接耦合至該第二通過電晶體之該第一源極/汲極，該第三通過電晶體之一第二源極/汲極係直接耦合至該第二通過電晶體之該第二源極/汲極，且該第四通過電晶體之一第二源極/汲極係直接耦合至該第一通過電晶體之該第二源極/汲極。
TW104118421A 2014-06-05 2015-06-05 使用感測電路執行邏輯操作 TWI576853B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462008257P 2014-06-05 2014-06-05
US14/717,491 US9711206B2 (en) 2014-06-05 2015-05-20 Performing logical operations using sensing circuitry

Publications (2)

Publication Number Publication Date
TW201611027A TW201611027A (zh) 2016-03-16
TWI576853B true TWI576853B (zh) 2017-04-01

Family

ID=54767240

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104118421A TWI576853B (zh) 2014-06-05 2015-06-05 使用感測電路執行邏輯操作

Country Status (3)

Country Link
US (4) US9711206B2 (zh)
TW (1) TWI576853B (zh)
WO (1) WO2015187543A1 (zh)

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971124B1 (en) * 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
EP3268965B1 (en) 2015-03-12 2025-04-30 Lodestar Licensing Group LLC Apparatuses and methods for data movement
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) * 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US9852783B1 (en) * 2016-09-23 2017-12-26 Qualcomm Technologies, Inc. Metal-oxide semiconductor (MOS) transistor offset-cancelling (OC), zero-sensing (ZS) dead zone, current-latched sense amplifiers (SAs) (CLSAs) (OCZS-SAs) for sensing differential voltages
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US9922696B1 (en) * 2016-10-28 2018-03-20 Samsung Electronics Co., Ltd. Circuits and micro-architecture for a DRAM-based processing unit
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) * 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10825493B2 (en) * 2018-12-14 2020-11-03 Micron Technology, Inc. Feedback for multi-level signaling in a memory device
US12118056B2 (en) 2019-05-03 2024-10-15 Micron Technology, Inc. Methods and apparatus for performing matrix transformations within a memory array
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US12033688B2 (en) 2021-08-27 2024-07-09 Changxin Memory Technologies, Inc. Sense amplification structure and memory architecture
CN115910148B (zh) * 2021-08-27 2025-05-30 长鑫存储技术有限公司 感测放大结构和存储器架构
CN115828825A (zh) * 2021-09-17 2023-03-21 长鑫存储技术有限公司 半导体结构的版图
US12040021B2 (en) 2021-09-17 2024-07-16 Changxin Memory Technologies, Inc. Layout of semiconductor structure comprising column decoder

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638317A (en) * 1990-08-22 1997-06-10 Texas Instruments Incorporated Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit
US6163862A (en) * 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
US7463501B2 (en) * 2005-09-12 2008-12-09 Renesas Technology Corp. Semiconductor memory device
US20110032778A1 (en) * 2009-08-06 2011-02-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US20120134226A1 (en) * 2010-11-29 2012-05-31 Chow Daniel C Sense amplifier and sense amplifier latch having common control

Family Cites Families (266)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US5088066A (en) * 1989-02-10 1992-02-11 Intel Corporation Redundancy decoding circuit using n-channel transistors
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
EP0446721B1 (en) 1990-03-16 2000-12-20 Texas Instruments Incorporated Distributed processing memory
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
DE19844402C2 (de) * 1998-09-28 2002-11-14 Infineon Technologies Ag Integrierter Speicher mit primären und sekundären Leseverstärkern
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (en) 2000-02-04 2001-08-09 Hitachi, Ltd. Semiconductor device
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
WO2002005281A2 (en) 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
AU2001285161A1 (en) 2000-08-21 2002-03-04 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
JP2004213830A (ja) * 2003-01-08 2004-07-29 Sony Corp 半導体記憶装置
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
JP2006099232A (ja) * 2004-09-28 2006-04-13 Renesas Technology Corp 半導体信号処理装置
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7603605B2 (en) * 2007-01-08 2009-10-13 Arm Limited Performance control of an integrated circuit
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7483290B2 (en) * 2007-02-02 2009-01-27 Nscore Inc. Nonvolatile memory utilizing hot-carrier effect with data reversal function
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
WO2009052527A1 (en) 2007-10-19 2009-04-23 Virident Systems, Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
US7894240B2 (en) * 2008-08-29 2011-02-22 Qimonda Ag Method and apparatus for reducing charge trapping in high-k dielectric material
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
KR20140085468A (ko) 2011-10-28 2014-07-07 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 행 시프팅 시프트가능 메모리
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
US9665371B2 (en) 2011-11-30 2017-05-30 Intel Corporation Providing vector horizontal compare functionality within a vector register
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US9846644B2 (en) * 2013-01-14 2017-12-19 Hewlett Packard Enterprise Development Lp Nonvolatile memory array logic
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9019785B2 (en) * 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) * 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology
KR101887797B1 (ko) 2014-05-08 2018-09-10 마이크론 테크놀로지, 인크. 메모리 내 가벼운 일관성

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638317A (en) * 1990-08-22 1997-06-10 Texas Instruments Incorporated Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit
US6163862A (en) * 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
US7463501B2 (en) * 2005-09-12 2008-12-09 Renesas Technology Corp. Semiconductor memory device
US20110032778A1 (en) * 2009-08-06 2011-02-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US20120134226A1 (en) * 2010-11-29 2012-05-31 Chow Daniel C Sense amplifier and sense amplifier latch having common control

Also Published As

Publication number Publication date
US11120850B2 (en) 2021-09-14
US20170316816A1 (en) 2017-11-02
TW201611027A (zh) 2016-03-16
US20210407562A1 (en) 2021-12-30
US9711206B2 (en) 2017-07-18
WO2015187543A1 (en) 2015-12-10
US20200013439A1 (en) 2020-01-09
US10424350B2 (en) 2019-09-24
US20150357021A1 (en) 2015-12-10

Similar Documents

Publication Publication Date Title
TWI576853B (zh) 使用感測電路執行邏輯操作
TWI582768B (zh) 使用感測電路執行邏輯操作
TWI576854B (zh) 使用感測電路以執行邏輯操作之裝置及方法
TWI570741B (zh) 使用感測電路執行邏輯操作之裝置及方法
TWI567734B (zh) 記憶體裝置及用於操作該記憶體裝置之方法
TWI570716B (zh) 記憶體裝置及操作方法
CN112349317B (zh) 用于使用感测电路执行逻辑操作的设备及方法
TWI557740B (zh) 用以比較記憶體中資料圖案之裝置及方法
TWI575449B (zh) 用於比較多個元素之裝置及方法
TWI530960B (zh) 使用感測電路進行邏輯運算之裝置及方法
TW201732795A (zh) 記憶體中的資料收集
JP2016532919A (ja) 論理演算を、センス回路を使用して実行する装置及び方法