TW201732795A - 記憶體中的資料收集 - Google Patents

Abstract

本發明之實例提供用於在耦合至一第一感測線及複數個存取線之記憶體胞中儲存一第一元素之裝置及方法。該等實例可包含在耦合至一第二感測線及該複數個存取線之記憶體胞中儲存一第二元素。耦合至該第一感測線之該等記憶體胞可藉由至少耦合至一第三感測線及該複數個存取線之記憶體胞而與耦合至該第二感測線之該等記憶體胞分離。該等實例可包含在耦合至該第三感測線之該等記憶體胞中儲存該第二元素。

Description

記憶體中的資料收集

本發明大體上係關於半導體記憶體裝置及方法且更特定言之，係關於與執行記憶體中的收集操作相關之裝置及方法。

記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供永久性資料且可包含反及(NAND)快閃記憶體、反或(NOR)快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋扭矩轉移隨機存取記憶體(STT RAM))等。 電子系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及實行指令且將所實行指令之結果儲存至一合適位置。一處理器可包括數個功能單元(例如，在此處被稱為功能單元電路，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或一組合邏輯區塊)，舉例而言，該等功能單元可實行指令以對資料(例如，一或多個運算元)執行諸如及(AND)、或(OR)、非(NOT)、反及、反或及互斥或(XOR)邏輯運算之邏輯運算。 將指令提供至功能單元電路以供實行可涉及一電子系統中之數個組件。舉例而言，指令可由諸如一控制器及/或主機處理器之一處理資源產生。資料(例如，將對其實行指令以執行邏輯運算之運算元)可儲存於可藉由功能單元電路存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且可在功能單元電路開始對資料實行指令之前序列化及/或緩衝指令及/或資料。此外，因為可透過功能單元電路以一或多個時脈循環實行不同類型之運算，所以亦可序列化及/或緩衝運算及/或資料之中間結果。 在諸多例項中，處理資源(例如，處理器及/或相關聯之功能單元電路)可在記憶體陣列外部，且可存取資料(例如，經由處理資源與記憶體陣列之間的一匯流排)以實行指令。資料可經由一匯流排自記憶體陣列移動至記憶體陣列外部之暫存器。

本發明包含與記憶體中的收集操作相關之裝置及方法。可對儲存於一記憶體陣列中之資料之數個非連續向量執行一收集操作。各向量可儲存於耦合至一感測線及複數個存取線之記憶體胞中。各向量可藉由至少一個感測線而與一相鄰向量分離。可重新組織向量使得以一連續方式(例如，無使各向量與對應相鄰向量分離之一感測線)儲存數個向量。如本文中使用，連續係指彼此緊鄰或依序儲存之兩個向量。舉例而言，在一第一行中之一向量緊鄰在一第二行中之一向量儲存，其中第一行及第二行係呈連續行。資料可係以一垂直方式儲存於陣列中之向量使得儲存各向量之記憶體胞耦合至一相同感測線且至垂直沿著一記憶體胞行之數個存取線。各向量可由在未儲存一向量之鄰近行中之額外數目個垂直胞分離。舉例而言，向量由未儲存向量之胞行分離，從而導致以一水平非連續方式垂直儲存之向量。舉例而言，如本文中使用之水平非連續係指儲存於水平非連續(參考水平間隔)及/或非彼此緊鄰之(例如，垂直)胞行中之向量。一收集操作可包含重新組織數個垂直向量以水平連續儲存於陣列中，藉此消除儲存向量之記憶體胞行之間之無儲存向量之鄰近記憶體胞行。收集操作可導致以一水平連續方式儲存之垂直向量。舉例而言，垂直儲存於胞行中之向量彼此緊鄰儲存使得向量在一水平方向上沿著記憶體胞連續儲存。收集操作可包含在不經由一輸入/輸出(I/O)線傳送資料之情況下執行之數個AND運算、OR運算、移位(SHIFT)運算及反相(INVERT)運算。 如本文中使用，一向量可係一元素。在數項實施例中，一元素可係可作為位元向量儲存於記憶體中之數值。舉例而言，具有一第一值且儲存為一第一位元向量之一第一元素(例如，一第一運算元)可垂直儲存於記憶體陣列中之數個記憶體胞中。具有一第二值且儲存為一第二位元向量之一第二元素(例如，一第二運算元)可垂直儲存於記憶體陣列之一不同行中之額外數目個記憶體胞中。 在數個實例中，一元素可表示可作為一位元向量儲存於記憶體中之一物件及/或其他構造。作為一實例，一收集操作可經執行以組織表示各自物件之位元向量使得其等相較於先前資料組織方法比原本更接近彼此(例如，鄰近或按循序順序)而儲存。 本發明之數項實施例可提供執行與先前方法相關之數個收集操作(例如，收集函數)中涉及之計算數目及/或時間之一減少。舉例而言，可歸因於並行(例如，同時)執行數個收集操作之各種部分之一能力而減少計算數目及/或時間。如本文中描述般執行數個收集操作亦可相較於先前方法減少電力消耗。根據數項實施例，可在不經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排等)自記憶體陣列及/或感測電路傳送資料之情況下對元素(例如，呈儲存於一陣列中之位元向量之形式之資料)執行一收集操作。一收集操作可涉及執行數個運算(例如，AND運算、OR運算、SHIFT運算、INVERT運算及Block_OR運算等)。然而，實施例不限於此等實例。 在各種先前方法中，可經由包括輸入/輸出(I/O)線之一匯流排將待收集之元素(例如，一第一值及一第二值)自陣列及感測電路傳送至數個暫存器。數個暫存器可由一處理資源(諸如一處理器、微處理器及/或計算引擎)使用，該處理資源可包括ALU電路及/或經組態以執行適當邏輯運算之其他功能單元電路。然而，通常藉由ALU電路僅可執行一單一收集功能，且經由一匯流排將資料自暫存器傳送至記憶體/自記憶體傳送至暫存器可涉及顯著電力消耗及時間需要。即使處理資源定位於與記憶體陣列相同之一晶片上，仍可在將資料自陣列移動至計算電路(例如，ALU)時消耗顯著電力。舉例而言，將資料自記憶體陣列移動至處理資源可包含執行一感測線位址存取(例如，觸發(firing)一行解碼信號)以便將資料自感測線傳送至I/O線上；將資料移動至陣列周邊；及將資料提供至(例如)與執行一收集操作相關聯之一暫存器。 在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示可如何實踐本發明之一或多項實施例之隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不脫離本發明之範疇之情況下做出程序、電及/或結構改變。如在本文中使用，標示符「S」、「T」、「U」、「V」、「W」等等(尤其關於圖式中之參考數字)指示可包含如此指定之數個特定特徵。如在本文中使用，「數個」特定事物可係指一或多個此等事物(例如，數個記憶體陣列可係指一或多個記憶體陣列)。 本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。舉例而言，231可參考圖2中之元件「31」，且一類似元件可在圖3A中參考為331。如將暸解，可添加、交換及/或消除在本文之各種實施例中展示之元件，以便提供本發明之數項額外實施例。另外，如將暸解，在圖中提供之元件之比例及相對尺度旨在繪示本發明之某些實施例，且不應視為一限制意義。 圖1係根據本發明之數項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中使用，一記憶體器件120、控制器140、通道控制器143、記憶體陣列130、感測電路150及邏輯電路170亦可單獨視為一「裝置」。 系統100包含一主機110，其耦合(例如，連接)至包含一記憶體陣列130之記憶體器件120。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或背板且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可位於相同積體電路上。舉例而言，系統100可為一伺服器系統及/或一高效能計算(HPC)系統及/或其之一部分。儘管在圖1中展示之實例繪示具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可以非范紐曼架構(其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等))實施。 為了清楚起見，系統100已經簡化以集中於與本發明特定相關之特徵。舉例而言，記憶體陣列130可係一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置為由存取線(在本文中可稱為字線或選擇線)耦合之列及由感測線(在本文中可稱為資料線或數位線)耦合之行之記憶體胞。雖然在圖1中展示一單一陣列130，但實施例不限於此。舉例而言，記憶體器件120可包含數個陣列130 (例如，DRAM胞、NAND快閃胞等之數個庫)。 記憶體器件120包含位址電路142以鎖存經由一匯流排156 (例如，一I/O匯流排)透過I/O電路144提供之位址信號。可將狀態及/或例外資訊自記憶體器件120上之控制器140提供至一通道控制器143 (例如，經由可包含一帶外匯流排157之一高速介面(HSI))。位址信號透過位址電路142接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。亦可將位址信號提供至控制器140 (例如，經由位址電路142及/或經由一控制匯流排154)。可藉由使用感測電路150感測資料線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可讀取且鎖存來自記憶體陣列130之一頁(例如，列)資料。I/O電路144可用於經由資料匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。快取區171可用於儲存與控制器140相關聯之資料。 控制器140 (其可稱為庫控制邏輯及/或一定序器)解碼由控制匯流排154自主機110及/或通道控制器143提供之信號。此等信號可包含用於控制在記憶體陣列130上執行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各項實施例中，控制器140負責實行來自主機110之指令且定序對陣列130之存取。記憶體控制器140可係一狀態機器、一定序器或某一其他類型之控制器。控制器140可根據本文中描述之數項實施例控制一陣列(例如，記憶體陣列130)中之(例如，右或左)移位資料以及收集資料。 感測電路150之實例可包括數個感測組件，其等各可包括一感測放大器及一對應計算組件，該對應計算組件可充當且在本文中稱為一累加器且可用於(例如，對與互補資料線相關聯之資料)執行邏輯運算。 在數項實施例中，感測電路150可用於使用儲存於陣列130中之資料作為輸入執行邏輯運算且在不經由一感測線位址存取傳送資料(例如，不觸發一行解碼信號)之情況下將邏輯運算之結果儲存回至陣列130。因而，各種運算(例如，可執行為一計算函數(諸如用於判定一數學計算之一結果之一函數)之部分之數個邏輯運算)可使用感測電路150且在感測電路150內執行而非(或結合)藉由感測電路外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或定位於器件120上(例如，控制器140上或別處)之其他處理電路(諸如ALU電路))執行。 在各種先前方法中，與一運算元相關聯之資料(例如)將經由感測電路自記憶體讀取且經由I/O線(例如，經由本地I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元執行計算功能，且將經由I/O線將結果傳送回至陣列。相比之下，在本發明之數項實施例中，感測電路150經組態以對儲存於記憶體陣列130中之資料執行邏輯運算且在不啟用耦合至感測電路150之一I/O線(例如，一本地I/O線)之情況下將結果儲存回至記憶體陣列130。感測電路150可形成於與陣列之記憶體胞之間距上。額外邏輯電路170可耦合至感測電路150且可用於儲存(例如，快取及/或緩衝)本文中描述之運算結果。 因而，在數項實施例中，不需要陣列130及感測電路150外部之電路來執行計算功能，此係因為感測電路150可執行適當邏輯運算以執行此等計算功能，而不使用一外部處理資源。因此，感測電路150可用於至少在某種程度上補充及/或取代此一外部處理資源(或至少此一外部處理資源之頻寬消耗)。 然而，在數項實施例中，感測電路150亦可用於執行除了由一外部處理資源(例如，主機110)執行之邏輯運算之外之邏輯運算(例如，以實行指令)。舉例而言，主機110及/或感測電路150可限於僅執行特定邏輯運算及/或特定數目個邏輯運算。 啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。然而，實施例不限於不啟用一I/O線。舉例而言，在數項實施例中，感測電路(例如，150)可用於在不啟用陣列之行解碼線之情況下執行邏輯運算；然而，可啟用(若干)本地I/O線以將一結果傳送至一適合位置而非傳送回至陣列130 (例如，至一外部暫存器)。 圖2A繪示根據本發明之數項實施例之一記憶體陣列230之一部分之一示意圖。 一記憶體胞(例如，記憶體胞201-1、201-2、201-3、201-4、201-5、201-6之一者)包括一儲存元件(例如，對應電容器203-1至203-6之一者)及一存取器件(例如，對應電晶體202-1至202-6之一者)。舉例而言，記憶體胞201-1包括電晶體202-1及電容器203-1，記憶體胞201-2包括電晶體202-2及電容器203-2，記憶體胞201-3包括電晶體202-3及電容器203-3，且記憶體胞201-4包括電晶體202-4及電容器203-4等。在此實例中，記憶體陣列230係1T1C (一個電晶體一個電容器)記憶體胞之一DRAM陣列。在數項實施例中，記憶體胞可係破壞性讀取記憶體胞(例如，讀取儲存於胞中之資料破壞資料使得最初儲存於胞中之資料在讀取之後經再新)。記憶體陣列230之胞經配置為由字線204-X (Row X)、204-Y (Row Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於各互補資料線對之個別資料線亦可分別稱為資料線205-1 (D)及205-2 (D_)。互補資料線對可稱為一行。舉例而言，提及一行可係指互補感測線，諸如當提及一「行」時包含之D 205-1及D_ 205-2。雖然在圖2A中僅展示三對互補資料線 (例如，三「行」)，但本發明之實施例不限於此，且一記憶體胞陣列可包含額外記憶體胞行及/或資料線(例如，4,096個、8,192個、16,384個等)。 記憶體胞可耦合至不同資料線及/或字線。舉例而言，一電晶體202-3之一第一源極/汲極區域可耦合至資料線205-1 (D)，電晶體202-3之一第二源極/汲極區域可耦合至電容器203-3，且一電晶體202-3之一閘極可耦合至字線204-Y。一電晶體202-4之一第一源極/汲極區域可耦合至資料線205-2 (D_)，電晶體202-4之一第二源極/汲極區域可耦合至電容器203-4，且一電晶體202-4之一閘極可耦合至字線204-X。如在圖2A中展示，胞板可耦合至電容器203-3及203-4之各者。胞板可為一共同節點，可在各種記憶體陣列組態中將一參考電壓(例如，接地)施加至該胞板。 根據本發明之數項實施例，記憶體陣列230耦合至包括數個感測組件250-1、250-2、250-3等之感測電路。各感測組件包括對應於各自記憶體胞行(例如，耦合至各自互補資料線對)之一感測放大器及一對應計算組件。感測電路可包括數個元件，但其至少包含陣列之每一行(例如，參考一行之兩個互補感測線)之一感測放大器及對應計算組件。在此實例中，感測電路250-1包括對應於各自記憶體胞行(例如，耦合至各自互補資料線對之記憶體胞201-1及201-2)之一感測放大器206-1及一計算組件231-1。感測電路250-2包括對應於各自記憶體胞行(例如，耦合至各自互補資料線對之記憶體胞201-3及201-4)之一感測放大器206-2及一計算組件231-2。感測電路250-3包括對應於各自記憶體胞行(例如，耦合至各自互補資料線對之記憶體胞201-5及201-6)之一感測放大器206-3及一計算組件231-3。一感測放大器(例如，感測放大器206-1)可包括一交叉耦合鎖存器，其在本文中可稱為一初級鎖存器。可(例如)如關於圖2B描述般組態感測放大器(例如，感測放大器206-1)。陣列230之計算組件可統稱為計算組件231且陣列230之感測放大器可統稱為感測放大器206。 在圖2A中繪示之實例中，對應於計算組件231-2之電路包括一靜態鎖存器264及尤其實施一動態鎖存器之額外數目個(例如，十個)電晶體。為了易於參考，已按一擴展格式繪示計算組件231-2以描述計算組件之機能。額外計算組件(例如，計算組件231-1及231-3)包含計算組件231-2之擴展格式之元件但未在圖2A中繪示。計算組件231之動態鎖存器及/或靜態鎖存器264在本文中可稱為一次級鎖存器，且可充當一累加器。因而，計算組件231可操作為及/或在本文中稱為一累加器。各計算組件231可耦合至一對互補資料線(例如，D 205-1及D_ 205-2)，如圖2A中展示。計算組件(例如，231-2)之電晶體可全部為(例如) n通道電晶體(例如，NMOS電晶體)。然而，實施例不限於此實例。 在此實例中，資料線D 205-1耦合至電晶體216-1及239-1之一第一源極/汲極區域以及耦合至負載/傳遞電晶體218-1之一第一源極/汲極區域。資料線D_ 205-2耦合至電晶體216-2及239-2之一第一源極/汲極區域以及負載/傳遞電晶體218-2之一第一源極/汲極區域。 負載/傳遞電晶體218-1及218-2之閘極共同耦合至一LOAD控制信號，或分別耦合至一PASSD/PASSDB控制信號，如在下文進一步論述。負載/傳遞電晶體218-1之一第二源極/汲極區域直接耦合至電晶體216-1及239-2之閘極。負載/傳遞電晶體218-2之一第二源極/汲極區域直接耦合至電晶體216-2及239-1之閘極。 電晶體216-1之一第二源極/汲極區域直接耦合至下拉電晶體214-1之一第一源極/汲極區域。電晶體239-1之一第二源極/汲極區域直接耦合至下拉電晶體207-1之一第一源極/汲極區域。電晶體216-2之一第二源極/汲極區域可直接耦合至下拉電晶體214-2之一第一源極/汲極區域。電晶體239-2之一第二源極/汲極區域直接耦合至下拉電晶體207-2之一第一源極/汲極區域。下拉電晶體207-1、207-2、214-1及214-2之各者之一第二源極/汲極區域可一起共同耦合至一參考電壓(例如，接地(GND)291-1)。下拉電晶體207-1之一閘極耦合至一AND控制信號線，下拉電晶體214-1之一閘極耦合至一ANDinv控制信號線213-1，下拉電晶體214-2之一閘極耦合至一ORinv控制信號線213-2，且下拉電晶體207-2之一閘極耦合至一OR控制信號線。 電晶體239-1之閘極可稱為節點S1，且電晶體239-2之閘極可稱為節點S2。在圖2A中展示之電路將累加器資料動態地儲存於節點S1及S2上。啟動LOAD控制信號導致負載/傳遞電晶體218-1及218-2傳導，且藉此將互補資料載入至節點S1及S2上。可將LOAD控制信號升高至大於V_DD 之一電壓以將一全V_DD 位準傳遞至S1/S2。然而，將LOAD控制信號升高至大於V_DD 之一電壓係選用的，且在圖2A中展示之電路之功能性並不取決於升高至大於V_DD 之一電壓之LOAD控制信號。 在圖2A中展示之計算組件231-2之組態具有以下益處：當下拉電晶體207-1、207-2、214-1及214-2在觸發感測放大器206-2之前(例如，在感測放大器206-2之預接種期間)傳導時，使感測放大器之功能性平衡。如在本文中使用，觸發感測放大器206-2係指啟用感測放大器206-2以設定初級鎖存器且隨後停用感測放大器206-2以留存所設定初級鎖存器。在停用平衡之後(在感測放大器中)但在感測放大器觸發之前實行邏輯運算可節約電力使用，此係因為不必使用全軌電壓(例如，V_DD 、GND)「翻轉」感測放大器之鎖存器。 反相電晶體可在執行特定邏輯運算時下拉一各自資料線。舉例而言，與電晶體214-1 (具有耦合至一ANDinv控制信號線213-1之一閘極)串聯之電晶體216-1 (具有耦合至動態鎖存器之S2之一閘極)可經操作以下拉資料線205-1 (D)，且與電晶體214-2 (具有耦合至一ORinv控制信號線213-2之一閘極)串聯之電晶體216-2 (具有耦合至動態鎖存器之S1之一閘極)可經操作以下拉資料線205-2 (D_)。 鎖存器264可藉由耦合至一主動負控制信號線212-1 (ACCUMB)及一主動正控制信號線212-2 (ACCUM)而可控制地啟用，而非經組態以藉由耦合至接地及V_DD 而連續地啟用。在各種實施例中，負載/傳遞電晶體218-1及218-2各可具有耦合至一LOAD控制信號或一PASSD/PASSDB控制信號之一者的一閘極。 根據一些實施例，負載/傳遞電晶體218-1及218-2之閘極可共同耦合至一LOAD控制信號。在其中負載/傳遞電晶體218-1及218-2之閘極共同耦合至LOAD控制信號之組態中，電晶體218-1及218-2可係負載電晶體。 根據一些實施例，負載/傳遞電晶體218-1之閘極可耦合至一PASSD控制信號，且負載/傳遞電晶體218-2之閘極可耦合至一PASSDB控制信號。在其中電晶體218-1及218-2之閘極分別耦合至PASSD及PASSDB控制信號之一者之組態中，電晶體218-1及218-2可係傳遞電晶體。可不同於負載電晶體(例如，在不同時間及/或在不同電壓/電流條件下)操作傳遞電晶體。因而，傳遞電晶體之組態可不同於負載電晶體之組態。如本文中使用，組態旨在意謂大小、摻雜位準及轉變類型。 舉例而言，負載電晶體可經組態以(例如，可經定大小、摻雜等)以處置與將資料線耦合至本地動態節點S1及S2相關聯之負載規格。然而，傳遞電晶體可經組態以處置與將資料線耦合至一鄰近累加器(例如，透過記憶體陣列230中之鄰近計算組件231-3及移位電路223-2，如圖2A中展示)相關聯之較重負載。根據一些實施例，負載/傳遞電晶體218-1及218-2可經組態以容納對應於一傳遞電晶體但經耦合且經操作為一負載電晶體之較重負載。舉例而言，組態為傳遞電晶體之負載/傳遞電晶體218-1及218-2亦可被用作負載電晶體。然而，組態為負載電晶體之負載/傳遞電晶體218-1及218-2可無法被用作傳遞電晶體。 在數項實施例中，計算組件(例如231-2，包含鎖存器264)可包括形成於與一陣列(例如，在圖2A中展示之陣列230)之對應記憶體胞之電晶體之間距上之數個電晶體，其等耦合至該陣列，可符合一特定特徵大小(例如，4F² 、6F² 等等)。根據各種實施例，鎖存器264包含透過負載/傳遞電晶體218-1及218-2耦合至一對互補資料線D 205-1及D_ 205-2之四個電晶體208-1、208-2、209-1及209-2。然而，實施例不限於此組態。鎖存器264可為一交叉耦合鎖存器。例如，一對電晶體(諸如n通道電晶體(例如NMOS電晶體) 209-1及209-2)之閘極與另一對電晶體(諸如p通道電晶體(例如PMOS電晶體) 208-1及208-2)之閘極交叉耦合。如在本文中進一步描述，交叉耦合鎖存器264可稱為一靜態鎖存器。 各自資料線D及D_上之電壓或電流可經提供至交叉耦合鎖存器264之各自鎖存器輸入217-1及217-2 (例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入217-1耦合至電晶體208-1及209-1之一第一源極/汲極區域以及耦合至電晶體208-2及209-2之閘極。類似地，鎖存器輸入217-2可耦合至電晶體208-2及209-2之一第一源極/汲極區域以及耦合至電晶體208-1及209-1之閘極。 在此實例中，電晶體209-1及209-2之一第二源極/汲極區域共同耦合至一負控制信號線212-1 (例如，類似於在圖2B中關於初級鎖存器展示之控制信號RnIF之接地(GND)或ACCUMB控制信號)。電晶體208-1及208-2之一第二源極/汲極區域共同耦合至一正控制信號線212-2 (例如，類似於在圖2B中關於初級鎖存器展示之控制信號ACT之V_DD 或ACCUM控制信號)。正控制信號212-2可提供一供應電壓(例如，V_DD )且負控制信號212-1可為一參考電壓(例如，接地)以啟用交叉耦合鎖存器264。根據一些實施例，電晶體208-1及208-2之第二源極/汲極區域共同直接耦合至供應電壓(例如，V_DD )且電晶體209-1及209-2之第二源極/汲極區域共同直接耦合至參考電壓(例如，接地)，以便連續地啟用鎖存器264。 經啟用交叉耦合鎖存器264操作以放大鎖存器輸入217-1 (例如，第一共同節點)與鎖存器輸入217-2 (例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入217-1被驅動至經啟動之正控制信號電壓(例如，V_DD )或經啟動之負控制信號電壓(例如，接地)，且鎖存器輸入217-2被驅動至經啟動之正控制信號電壓(例如，V_DD )或經啟動之負控制信號電壓(例如，接地)之另一者。 如圖2A中展示，感測放大器206-2及計算組件231-2可經由移位電路223-2而耦合至陣列230。在一些實例中，感測電路可包含移位電路，諸如如圖2A中展示之移位電路223-1、223-2及223-3且統稱為移位電路223。在此實例中，移位電路223包括耦合至一互補資料線對之各自資料線之一對隔離器件(例如，移位電路223-2之隔離電晶體221-1及221-2分別耦合至資料線205-1 (D)及205-2 (D_))。在此實例中，隔離電晶體(例如，221-1及221-2)耦合至一控制信號222 (NORM)，當啟動控制信號222時，啟用(例如，接通)隔離電晶體221-1及221-2以使對應感測放大器206-2及計算組件231-2耦合至一對應記憶體胞行(例如，至一對應互補資料線對205-1 (D)及205-2 (D_)，以及對應於在左互補感測線對上繪示之DIGIT(n-1)及DIGIT(n-1)_之計算組件231-1及對應於在右互補感測線對上繪示之DIGIT (n+1)及DIGIT(n+1)_之計算組件231-3)。根據各項實施例，隔離電晶體(例如，221-1及221-2)之傳導可稱為移位電路223之一「正常」組態。 在圖2A中繪示之實例中，移位電路223包含耦合至一互補控制信號之另一(例如，一第二)對隔離器件(例如，移位電路223-2包含耦合至互補控制信號219 (SHIFT)之隔離電晶體221-3及221-4)，例如可在撤銷啟動NORM 222時啟動互補控制信號219。可(例如，經由控制信號219)操作隔離電晶體(例如，221-3及221-4)使得一特定感測放大器(例如，206-2)及計算組件(例如，231-2)耦合至一不同互補資料線對(例如，與隔離電晶體221-1及221-2將特定感測放大器206-2及計算組件231-2耦合至其之互補資料線對不同之一對互補資料線)，或可將一特定感測放大器206-2及計算組件231-2耦合至另一記憶體陣列(且使特定感測放大器206-2及計算組件231-2與一第一記憶體陣列隔離)。根據各項實施例，舉例而言，移位電路223可經配置為一對應感測放大器206 (例如，內)之一部分。 雖然在圖2A中展示之移位電路223-2包含用於將一特定感測組件250-2 (例如，一特定感測放大器206-2及對應計算組件231-2)耦合至一特定互補資料線對205-1 (D)及205-2 (D_) (例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體221-1及221-2且隔離電晶體221-3及221-4經配置以將特定感測組件250-2耦合至在一個特定方向上之一鄰近互補資料線對(例如，經展示在圖2A中之右側之鄰近資料線DIGIT(n+1)及DIGIT(n+1)_)，但本發明之實施例不限於此。舉例而言，移位電路223可包含用於將特定感測電路耦合至一特定互補資料線對(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體(例如，221-1及221-2)及經配置以便用於將一特定感測組件(例如，250-2)耦合至在另一特定方向上之一鄰近互補資料線對(例如，鄰近資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體(例如，221-3及221-4)。 本發明之實施例不限於圖2A中展示之移位電路之組態。舉例而言，判定是否在一特定方向上移位以執行一移位運算獨立於電路實施方案。在數項實施例中，舉例而言，可在不經由一I/O線(例如，本地I/O線(IO/IO_))自感測電路傳送資料之情況下結合執行數學運算(諸如加法及減法運算)而操作(例如，連同對應感測組件250)諸如圖2A中展示之移位電路(例如，移位電路223)。 雖然在圖2A中未展示，但各記憶體胞行可耦合至一行解碼線，該行解碼器線可經啟動以經由一本地I/O線(例如，圖3A中之I/O線334)將一資料值自一對應感測放大器206及/或計算組件231傳送至陣列外部之一控制組件(諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路))。行解碼線可耦合至一行解碼器。然而，如本文中描述，在數項實施例中，無需經由此等I/O線傳送資料以根據本發明之實施例執行邏輯運算。在數項實施例中，舉例而言，可結合感測放大器206及計算組件231操作移位電路223以在不將資料傳送至陣列外部之一控制組件之情況下執行邏輯運算。 圖2B係繪示根據本發明之數項實施例之感測電路之一部分之一示意圖。根據各種實施例，感測放大器206可包括一交叉耦合鎖存器。然而，感測放大器206之實施例不限於一交叉耦合鎖存器。作為一實例，圖2B中之感測放大器206可為電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一折疊資料線架構。 在數項實施例中，一感測放大器(例如，圖2A中展示之206-2)可包括形成於與一陣列(例如，圖2A中展示之230)之一對應計算組件(例如，圖2A中展示之231-2)及/或記憶體胞之電晶體之間距上之數個電晶體，其等耦合至該陣列，可符合一特定特徵大小(例如，4F² 、6F² 等等)。圖2B中展示之感測放大器206包括一鎖存器215，其包含耦合至一對互補資料線D 205-1及D_ 205-2之四個電晶體。鎖存器215可為一交叉耦合鎖存器。例如，一對電晶體(諸如n通道電晶體(例如NMOS電晶體) 227-1及227-2)之閘極與另一對電晶體(諸如p通道電晶體(例如PMOS電晶體) 229-1及229-2)之閘極交叉耦合。如在本文中進一步描述，包括電晶體227-1、227-2、229-1及229-2之鎖存器215可稱為一初級鎖存器。然而，實施例不限於此實例。 可將在各自資料線D及D_上之電壓或電流提供至交叉耦合鎖存器215之各自鎖存器輸入233-1及233-2 (例如，初級鎖存器之輸入)。在此實例中，鎖存器輸入233-1耦合至電晶體227-1及229-1之一第一源極/汲極區域以及至電晶體227-2及229-2之閘極。類似地，鎖存器輸入233-2可耦合至電晶體227-2及229-2之一第一源極/汲極區域以及至電晶體227-1及229-1之閘極。圖2B中展示之計算組件231可係諸如圖2A中展示之計算組件231-2之一計算組件。 在此實例中，電晶體227-1及227-2之一第二源極/汲極區域共同耦合至一主動負控制信號228 (RnIF)。電晶體229-1及229-2之一第二源極/汲極區域共同耦合至一主動正控制信號265 (ACT)。ACT信號265可係一供應電壓(例如，V_DD )且RnIF信號可係一參考電壓(例如，接地)。啟動信號228及265啟用交叉耦合鎖存器215。 經啟用交叉耦合鎖存器215操作以放大鎖存器輸入233-1 (例如，第一共同節點)與鎖存器輸入233-2 (例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入233-1被驅動至ACT信號電壓及RnIF信號電壓之一者(例如，至V_DD 及接地之一者)，且鎖存器輸入233-2被驅動至ACT信號電壓及RnIF信號電壓之另一者。 感測放大器206亦可包含經組態以使資料線D及D_平衡(例如，相關聯於準備感測放大器以用於一感測操作)之電路。在此實例中，平衡電路包括一電晶體224，其具有耦合至電晶體225-1之一第一源極/汲極區域及資料線D 205-1之一第一源極/汲極區域。電晶體224之一第二源極/汲極區域可耦合至電晶體225-2之一第一源極/汲極區域及資料線D_ 205-2。電晶體224之一閘極可耦合至電晶體225-1及225-2之閘極。 電晶體225-1及225-2之第二源極汲極區域耦合至可等於V_DD /2之一平衡電壓238 (例如，V_DD /2)，其中V_DD 係與陣列相關聯之一供應電壓。電晶體224、225-1及225-2之閘極可耦合至控制信號226 (EQ)。因而，啟動EQ啟用電晶體224、225-1及225-2，此將資料線D有效地短接至資料線D_，使得資料線D及D_平衡至平衡電壓V_DD /2。根據本發明之數項實施例，可使用感測放大器206及對應計算組件231執行數個邏輯運算，且結果可儲存於感測放大器及/或計算組件中。 在數項實施例中，感測電路(諸如包括感測放大器206及計算組件231之一感測組件)可在數個模式中操作以執行邏輯運算，數個模式包含其中邏輯運算之一結果最初儲存於感測放大器206中之一第一模式，及其中邏輯運算之一結果最初儲存於計算組件231中之一第二模式。另外，關於第一操作模式，感測電路可在感測前模式(例如，在邏輯運算控制信號啟用之前觸發感測放大器)及感測後模式(例如，在邏輯運算控制信號啟用之後觸發感測放大器)兩者中操作，其中一邏輯運算之一結果最初儲存於感測放大器206中。 圖3A繪示根據本發明之數項實施例之一記憶體陣列330之一部分之一示意圖。陣列330包含記憶體胞(統稱為記憶體胞303，且更特定言之為303-0至303-J)，其等耦合至存取線304-0、304-1、304-2、304-3、304-4、304-5、304-6、…、304-R (統稱為存取線304)之列及感測線305-0、305-1、305-2、305-3、305-4、305-5、305-6、305-7、…、305-S (統稱為感測線305)之行。記憶體陣列330不限於特定數目個存取線及/或感測線，且使用術語「列」及「行」不意指存取線及/或感測線之一特定實體結構及/或定向。雖然未描繪，但各記憶體胞行可與一對應互補資料線對(例如，圖2A中之互補資料線205-1及205-2)相關聯。 各記憶體胞行可耦合至感測電路(例如，圖1中展示之感測電路150)。在此實例中，感測電路包括耦合至各自感測線305-0、305-1、305-2、305-3、305-4、305-5、305-6、305-7、…、305-S之數個感測放大器306-0、306-1、306-2、306-3、306-4、306-5、306-6、306-7、…、306-U (統稱為感測放大器306)。感測放大器306經由存取器件(例如，電晶體) 308-0、308-1、308-2、308-3、308-4、308-5、308-6、308-7、…、308-V而耦合至輸入/輸出(I/O)線334 (例如，一本地I/O線)。在此實例中，感測電路亦包括對應於各自感測放大器306且耦合至各自感測線305之數個計算組件331-0、331-1、331-2、331-3、331-4、331-5、331-6、331-7、…、331-X。行解碼線310-1至310-W分別耦合至電晶體308-1至308-V之閘極，且可經選擇性啟動以將由各自感測放大器306-0至306-U感測及/或儲存於各自計算組件331-0至331-X中之資料傳送至一次級感測放大器312。在數項實施例中，計算組件331可形成於與其等對應行之記憶體胞及/或與對應感測放大器306之間距上。 在數項實施例中，感測電路(例如，計算組件331及感測放大器306)經組態以對儲存於陣列330中之元素執行一收集操作。作為一實例，各包括四個資料單元之複數個元素(例如，4位元元素)可儲存於複數個記憶體胞中。複數個元素之一第一元素可儲存於耦合至數個存取線(例如，304-0、304-1、304-2、304-3)及一感測線(例如，305-0)之一第一記憶體胞群組中，且一第二元素可儲存於耦合至該數個存取線(例如，304-0至304-3)及一不同感測線(例如，對應於陣列330之一不同行之感測線305-4)之一第二記憶體胞群組中。因而，以一水平非連續方式儲存第一元素及第二元素(例如，此係因為儲存第一元素及第二元素之胞對應於非連續行)。舉例而言，在此實例中，耦合至儲存第一元素之胞之感測線305-0藉由中介感測線305-1、305-2及305-3而與耦合至儲存第二元素之胞之感測線305-4分離。 圖3B繪示根據本發明之數項實施例之一記憶體陣列之一部分之一示意圖。圖3B表示儲存於一陣列(諸如圖3A中展示之陣列330)之一部分中之資料之一實例。圖3B中展示之陣列包含數個元素，該等元素包括垂直儲存在陣列中之資料單元(例如，位元)。然而，在圖3B中，以一水平非連續方式儲存元素。圖3B中展示之陣列包含四個8位元元素。一第一元素(「11111111」)儲存於耦合至感測線305-0及存取線304-0至304-7之記憶體胞中。一第二元素(「00000000」)儲存於耦合至感測線305-8及存取線304-0至304-7之記憶體胞中。將第一元素及第二元素視為水平非連續，此係因為第一元素與第二元素之間存在中介行(例如，對應於感測線305-1至305-7之行)。圖3B中展示之「X」指定未儲存對應於所關注元素之資料之胞。在此實例中，一第三元素(「11110000」)儲存於耦合至感測線305-0及存取線304-8至304-15之記憶體胞中，且一第四元素(「11110000」)儲存於耦合至感測線305-8及存取線304-8至304-15之記憶體胞中。第三元素及第四元素亦係水平非連續。雖然圖3B中展示之實例繪示每一列(垂直儲存之)兩個元素(例如，儲存於耦合至兩個不同感測線305-0及305-8之記憶體胞中之元素)，但實例不限於此。舉例而言，一第一例示性元素(諸如元素「11111111」)儲存於列304-0至304-7及行305-0之胞中，且一第二例示性元素(諸如元素「00000000」)儲存於列304-0至304-7及行305-8之胞中，但第一元素及第二元素僅儲存於沿著列304-0 (例如，對應於行305-0及305-8)之兩個胞中。一第三例示性元素(諸如元素「11110000」)儲存於列304-8至304-15及行305-0之胞中，且一第四例示性元素(諸如元素「11110000」)儲存於列304-8至304-15及行305-8之胞中。如上文陳述，實例不限於此且可沿著一記憶體胞列垂直儲存任何數目個元素。另外，一記憶體陣列不限於記憶體胞行之數目或記憶體胞列之數目及/或該等記憶體胞行及列內之元素。 圖3C繪示根據本發明之數項實施例之一記憶體陣列之一部分之一示意圖。圖3C係以一水平連續方式儲存於一記憶體陣列中之資料單元之一實例。包含「11111111」之一第一元素作為一垂直向量儲存在耦合至存取線304-0至304-7及感測線305-0之記憶體胞中，包含「00000000」之一第二元素作為一垂直向量儲存在耦合至存取線304-0至304-7及感測線305-1之記憶體胞中，包含「11110000」之一第三元素作為一垂直向量儲存在耦合至存取線304-8至304-15及感測線305-8之記憶體胞中，且包含「11110000」之一第四元素作為一垂直向量儲存在耦合至存取線304-8至304-15及感測線305-9之記憶體胞中。第一元素及第二元素在圖3C中儲存為水平連續向量。第三元素及第四元素在圖3C中儲存為水平連續向量。雖然在圖3B及圖3C中之實例引用包含八(8)個資料單元(例如，位元)之元素，但實例不限於此。舉例而言，元素寬度可係4個、8個、16個、32個等資料單元。 下文結合圖4描述一收集操作之一實例，圖4繪示根據本文中描述之數項實施例之展示一陣列(例如，圖3A中之330)之記憶體胞在與執行一收集操作相關聯之數個特定階段之狀態之表。圖4中展示之表之列之參考數字對應於下文描述之偽碼之各自參考數字(例如，列451-0對應於偽碼之參考數字0，列451-4.1a至451-4.1k對應於偽碼之參考數字4 (例如，4a至4k)等)。表之各列指示如可儲存於陣列(例如，圖3A中之330)中之記憶體胞列及/或行中之數個位元向量431 (COMP_COMP)、433 (TMPLOOKUP)、435 (TMPELEM)、437 (ELEM_MASK)及439 (DEST)在收集操作之一特定階段之資料值。 圖4中展示之實例與收集儲存於耦合至存取線304-0及感測線305-0至305-31之記憶體胞中之元素之一第一資料單元相關聯。更具體言之，實例繪示儲存於一陣列中之各元素之一第一資料單元位置(例如，儲存於一第一記憶體胞列(諸如圖3A中之記憶體胞303-0至303-31、未展示之胞303-8至303-31)中之各元素之最高有效位元)。收集操作實例將執行垂直儲存於分別耦合至感測線305-0、305-4、305-8、305-12、305-16、305-20、305-24及305-28 (感測線305-8至305-28未展示但由305-S指示)之記憶體胞中之各元素之一第一資料單元之一收集。舉例而言，繪示為列451-0中之DEST 439之水平向量[0x88,88,88,88] (二進位[1000 1000, 1000 1000, 1000 1000, 1000 1000)指定垂直儲存於陣列中之八個元素(其中各元素之長度為八個資料單元)之各者之一第一資料單元。作為如何儲存DEST 439之一實例，且不與圖3C直接相關(此係因為圖3C展示元素值之一不同實例)，儲存於圖3C中之存取線304-0及感測線305-0之記憶體胞中之「1」位元係垂直儲存元素「11111111」之一第一資料單元(例如，最高有效位元)。同樣地，儲存於圖3C中之存取線304-0及感測線305-1之記憶體胞中之「0」位元係垂直儲存元素「00000000」之一第一資料單元。儲存於耦合至存取線304-0之記憶體胞中之資料(其儲存為一列(經水平繪示))包含「10XXXXXXXXXXXXXX」且對應於圖4中繪示之DEST 439向量[0x88,88,88,88]。舉例而言，為了闡釋性目的，可比較圖4中繪示之各元素(展示為值之一水平列)之第一資料單元與儲存於耦合至存取線304-0及感測線305-0至305-15之胞中之各元素(例如，折疊位元[10XXXXXXXXXXXXX])之第一資料單元(不直接相關，此係因為圖3C係一16元素實例，意謂跨16個感測線之垂直儲存之16個元素，且圖4係一32元素實例，意謂跨32個感測線之垂直儲存但僅繪示為各元素之第一資料單元之第一水平列之32個元素)。 在圖4中，第一元素之第一資料單元(例如，最高有效位元) (例如，由[0x88,88,88,88]中以粗體指示之第一個「8」指示之「1」)係在一第一胞列中，且未繪示垂直儲存之第一元素之隨後七個資料單元(例如，下一最高有效位元至最低有效位元) (但此後七個資料單元將儲存於耦合至在圖3A中由304-R指示之存取線304-1至304-7之記憶體胞中)。第二元素之第一資料單元(例如，[0x88,88,88,88]中以粗體指示之第二個8)係在第一胞列中且儲存於耦合至一第四胞行或耦合至感測線305-4之一記憶體胞中。第三元素之第一資料單元儲存於耦合至感測線305-8之一記憶體胞中；第四元素之第一資料單元儲存於耦合至一感測線305-12之一記憶體胞中；第五元素之第一資料單元儲存於耦合至感測線305-16之一記憶體胞中；第六元素之第一資料單元儲存於耦合至感測線305-20之一記憶體胞中；第七元素之第一資料單元儲存於耦合至感測線305-24之一記憶體胞中；且第八元素之第一資料單元儲存於耦合至感測線305-28之一記憶體胞中。在下文之實例中，八個元素之第一資料單元由位元向量DEST 439表示(例如，[1000 1000 1000 1000 1000 1000 1000 1000]，其可以十六進位記法表示為[0X88888888] (其中「0x」指示十六進位記法且逗號可分離不同元素)且在圖4A中展示為「0X88,88,88,88」)。 在此實例中，位元向量DEST 439具有32個資料單元(例如，位元)之一寬度。位元向量DEST 439之各元素係4個資料單元(例如，位元)寬。應注意，雖然在圖4A中使用十六進位記法，但在收集操作期間將位元向量作為二進位資料型樣儲存在陣列中。又，在本文中描述之實例中，為了易於參考，可使用逗號及/或空格以分離一位元向量內之數個元素。舉例而言，在上文之實例中，位元向量DEST 439按各逗號之間兩個元素對元素進行分組。實施例不限於一特定元素大小(例如，每一元素特定數目個位元)或特定元素量。收集操作之結果可儲存於一陣列(例如，330)中，其中包括元素之向量經收集、經儲存及/或經傳送至陣列外部(例如，至一主機之功能單元電路)。 收集DEST 439 (例如，呈十六進位之[0X88,88,88,88])之各元素之第一資料單元之預期結果係所得位元向量[0XFF,00,00,00] (例如，儲存於圖4中之451-4.8處之DEST 439)。如下文進一步描述，一收集操作之結果可作為一位元向量儲存在一特定記憶體胞群組中。舉例而言，在圖4之實例中，對應於DEST 439之記憶體胞可用於儲存451-4.8處之收集操作之結果。因而，在圖4中描述之實例之結束時，呈十六進位(例如，二進位[1111 1111 0000 0000 0000 0000 0000 0000])之DEST 439之值(其表示八個所得元素)儲存於記憶體陣列之最左8個(例如，第1至第8)行中而非在實例開始時之第1、第5、第9、第13、第17、第21、第25及第29行中。 如下文進一步描述，位元向量433 (TMPLOOKUP)、435 (TMPELEM)、437 (ELEM_MASK)及439 (DEST)可結合收集源位元向量(其作為DEST 439儲存於圖4中之列451-0處)之各自元素來使用，其中一源位元向量係經提供以待收集之一位元向量。位元向量433、435、437及439可儲存於耦合至特定存取線(可稱為暫時儲存列)之各自記憶體胞群組中。如本文中使用，記憶體胞之暫時儲存列儲存可在一收集操作之各個階段期間更新之資料。作為一實例，位元向量433、435、437及439可具有一相同寬度(例如，32個位元)且可各自儲存於耦合至複數個感測線及一存取線之胞中(例如，經水平儲存)。舉例而言，位元向量439 (DEST)可具有32個位元之一寬度且可儲存於耦合至存取線304-0及感測線305-0至305-31之一胞群組中。位元向量439 (DEST)可包含數個垂直儲存元素之各者之一第一資料單元，如上文描述(其中第二至第八資料單元未繪示且將儲存於隨後第二至第八記憶體胞列中且按儲存於各胞列中之每一資料進行收集)。 在數個實例中，一收集操作包含執行數個AND運算、OR運算、SHIFT運算及INVERT運算。收集操作包含在不經由一輸入/輸出(I/O)線傳送資料之情況下執行AND運算、OR運算、SHIFT運算及INVERT運算以收集一位元向量之數個元素。可使用在與記憶體陣列及與互補感測線之數個行之各者之間距上的感測電路執行數個AND運算、OR運算、INVERT運算及SHIFT運算。 下文之偽碼表示根據本發明之數項實施例之可實行以執行一記憶體中的數個收集操作之指令。使用參考數字0至4來引用例示性偽碼，該等參考數字對應於圖4之表中展示之列之參考數字且參考圖4之表之行號。舉例而言，參考數字0 (例如，「獲取暫時列TMPLOOKUP、TMPELEM、ELEM_MASK及DEST」)對應於列451-0以及行433、435、437及439，且參考數字1 (例如，「產生MSB且向右移位向量寬度」)對應於列451-1及行431。參考數字4a. (例如，「將Tmp_Lookup載入至COMP_COMP中」)對應於圖4中展示之列451-4.1a、451-4.2a、451-4.3、451-4.4、451-4.5、451-4.6、451-4.7a及451-4.8以及行431及433。 0.      獲取暫時列TMPLOOKUP、TMPELEM、ELEM_MASK及DEST； 1.      產生MSB； 2.      向右移位向量寬度 3.      儲存在ELEM_MASK、TMPLOOKUP中且憑藉向量寬度及陣列大小獲得元素之數目； 4.      針對e個元素運行固定迴圈； 4a.    將Tmp_Lookup載入至COMP_COMP； 4b.    對COMP_COMP及DEST進行AND運算； 4c.    向左移位e*(元素寬度減去1)； 4d.    將COMP_COMP儲存在TMPELEM中； 4e.    使TMPLOOKUP反相且儲存為COMP_COMP； 4f.    對COMP_COMP及DEST進行AND運算； 4g.    對COMP_COMP及TMPELEM進行OR運算； 4h.    將COMP_COMP儲存在DEST中； 4i.     將TMPLOOKUP載入至COMP_COMP中； 4j.     向右移位元素寬度； 4k.    將COMP_COMP儲存在TMPLOOKUP中； 為了論述之目的，將上述偽碼劃分為與執行一收集操作(例如，收集最初儲存為DEST 439之八個元素之各者之一第一資料單元，各第一資料單元在一特定水平位置處)相關聯之一設置階段及一收集階段。由參考數字0至3引用之偽碼可對應於設置階段。可針對數個收集操作同時執行設置階段。在圖4中繪示之實例中，以粗體繪示之一位元向量值指示位元向量之值之一改變(例如，在圖4中以粗體展示儲存於對應於TMPLOOKUP 433之記憶體胞中之位元向量之值以指示自如列451-2中展示之[0x00,00,00,00]至如列451-3中展示之[0x08,00,00,00]之一改變)。圖4繪示與執行一收集操作之設置階段相關聯之數個位元向量之值。由參考數字4 (例如，4a至4k)引用之偽碼可對應於收集階段。 在數項實施例中，可針對待收集之全部垂直儲存元素同時執行設置階段。在圖4中展示對應於在設置階段中執行之數個運算之結果(例如，所得經儲存位元向量)。圖4中之表之列451-0至451-3分別對應於由元件符號0至3引用之上述偽碼指令。因而，列451-0至451-3指示在設置階段之實行期間位元向量431、433、435、437及439之值，如由上述偽碼所描述。上述偽碼之參考數字0 (例如，「獲取暫時列TMPLOOKUP、TMPELEM、ELEM_MASK及DEST」)與初始化數個記憶體胞群組以用作用於儲存位元向量(例如，433、435、437及439)之暫時儲存列相關聯。初始化係指指定及/或指派用於儲存特定位元向量之特定存取線以用於執行收集操作。舉例而言，數個記憶體胞群組可係經初始化及/或指定之胞群組，其等可耦合至儲存與執行收集操作相關聯之資料(例如，在一暫時基礎上)之各自存取線(例如，列)。舉例而言，一第一記憶體胞群組可耦合至一特定存取線(例如，圖3A中之304-0，ROW 0)且可儲存稱為一「TMPLOOKUP」位元向量433之一位元向量。一第二記憶體胞群組可耦合至另一存取線(例如，未展示之304-1，ROW 1)且可儲存稱為一「TMPELEM」位元向量435之一位元向量。一第三記憶體胞群組可耦合至另一存取線(例如，未展示之304-2，ROW 2)且可儲存稱為一「ELEM_MASK」位元向量437之一位元向量。一第四記憶體胞群組可耦合至另一存取線(例如，未展示之304-3，ROW 3)且可儲存稱為一「DEST」位元向量439之一位元向量。實施例不限於特定數目個暫時儲存列及/或在特定存取線上儲存對應位元向量。又，雖然用於儲存位元向量433、435、437及439之記憶體胞群組可稱為「列」，但各自記憶體胞群組可包括少於耦合至一特定存取線之全部胞。此外，在數項實施例中，暫時儲存列可係指無法由一使用者定址(例如，在一使用者可定址位址空間外部之存取線)之存取線。在數個實例中，將儲存於對應於暫時儲存列之記憶體胞中之位元向量儲存於耦合至與經收集之元素相同之感測線之記憶體胞中。 ELEM_MASK 437指示與經收集之元素之位元向量之第二元素之第一資料單元(例如，最高有效位元)相關聯之一最高有效位元(MSB)。作為一實例，可使用包括第二元素之一MSB位置中之「1」及剩餘位元位址中之全部「0」之一位元型樣以指示源元素(例如，DEST 439)之組成位元向量之MSB。因而，ELEM_MASK 439之位元型樣識別指示為待收集之第二元素之最高有效位元之一起始點。如圖4之列451-0中展示，在此實例中，ELEM_MASK 439係一32位元十六進位位元向量[0x08,00,00,00] (例如，二進位[0000 1000 0000 0000 0000 0000 0000 0000])。 圖4中展示之表之列451-0繪示在儲存(例如，載入)於一陣列(例如，330)中之後儲存為DEST 439之待收集之各元素之第一資料單元(例如，最高有效位元)之值。如上文提及，雖然為了方便起見，在圖4中以由前導「0x」指定之十六進位形式展示位元向量之值(例如，將位元向量439之值展示為[0x88,88,88,88])，但可將位元向量作為二進位資料型樣儲存在陣列中。如上文提及，與上述偽碼之實行相關聯之一例示性收集操作包含收集藉由三個行(例如，藉由三個記憶體胞(進一步指示為互補感測線對之三個行，如上文描述)，各記憶體胞如由向量[0x88,88,88,88]、二進位[1000 1000, 1000 1000, 1000 1000, 1000 1000]指示)彼此分離之八個元素。各元素之所得經收集第一資料單元包含一位元向量[0xFF,00,00,00] (例如，二進位[1111 1111, 0000 0000, 0000 0000, 0000 0000]，如在圖4中之列451-4.8處指示)。 上述偽碼之參考數字1 (例如，「產生MSB且向右移位向量寬度」)與產生指示八個元素之各者之一第一資料單元之位元向量(例如，水平位元向量)之一最高有效位元(「MSB」)及向右移位向量寬度之一寬度(例如，向量中之一元素之寬度，在此實例中繪示為32個位元)相關聯。由於在水平位元向量中之各元素隔開4個位元，故MSB將向右移位4個位置(對應於4個行之4個記憶體胞)。尋找水平位元向量之MSB包含以下操作。藉由載入零而清除儲存位元向量COMP_COMP 431之計算組件(例如，331)使得COMP_COMP 431之值為[0x00,00,00,00]。接著將對應於COMP_COMP 431之計算組件設定為係「1」之全部資料值使得COMP_COMP 431之值為[0xFF,FF,FF,FF]。接著，藉由使用一「0」資料值取代經移位之敞開位置(例如，經移位至下一最高有效位元位置之最高有效位元)而將COMP_COMP 431之值向右移位一個位置。舉例而言，在向右移位一個位置之後，COMP_COMP 431之值將係[0x7F,FF,FF,FF] (例如，二進位[0111 1111, 1111 1111, 1111 1111, 1111 1111])。接著，使COMP_COMP 431反相，從而導致COMP_COMP之值變為[0x80,00,00,00]，如在列451-1處之COMP_COMP 431中繪示。 參考數字2 (例如，「向右移位向量寬度」)包含使COMP_COMP 431向右移位一個向量寬度(例如，向量內之各元素之間之距離)。舉例而言，在此實例中，由於各元素隔開4個資料單元位置，故將COMP_COMP 431 (例如，[0x80,00,00,00])向右移位4個位置。移位導致COMP_COMP 431具有[0x08,00,00,00]之一值，如在圖4中展示之表之列451-2處展示。 參考數字3 (例如，「儲存在ELEM_MASK、TMPLOOKUP中且憑藉向量寬度及陣列大小獲得元素之數目」)包含將COMP_COMP 431之值儲存至ELEM_MASK 437及TMPLOOKUP 433且獲得元素之數目、元素之間之一距離及總位元向量寬度(例如，在此情況中為各垂直儲存元素之間之距離，其係4個位元)。如在圖4中之列451-3處繪示，將儲存於對應於COMP_COMP 431之計算組件中之位元向量[0x08,00,00,00]儲存至TMPLOOKUP 433及ELEM_MASK 437。DEST 439之值(例如，[0x88,88,88,88])指示存在待收集之八個元素，各元素隔開4個資料單元，且位元向量包括總共32個資料單元。舉例而言，DEST 439按二進位為[1000 1000, 1000 1000, 1000 1000, 1000 1000]，其中DEST 439位元向量中之各「1」指示各垂直儲存元素之一第一資料單元，由於DEST 439中存在八個「1」，故指示八個元素。在對應於上述偽碼之參考數字0至3之設置階段結束時，且如圖4之列451-3中展示，TMPLOOKUP 433之值為[0x08,00,00,00] (例如，二進位 [0000 1000, 0000 0000, 0000 0000, 0000 0000])，TMPELEM 435之值為[0x00,00,00,00] (例如，二進位[0000 0000, 0000 0000, 0000 0000, 0000 0000])，ELEM_MASK 437之值為[0x08,00,00,00] (例如，二進位[0000 10000, 0000 0000, 0000 0000, 0000 0000])，DEST 439之值為[0x88,88,88,88] (例如，二進位[1000 1000, 1000 1000, 1000 1000, 1000 1000])。 圖4繪示在與上文引用之參考數字4a至4k相關聯之收集階段之一第一迭代451-4.1、一第二迭代451-4.2、一第三迭代451-4.3、一第四迭代451-4.4、一第五迭代451-4.5、一第六迭代451-4.6、一第七迭代451-4.7及一第八迭代451-4.8期間之數個位元向量433、435、437及439之值。各迭代與收集各垂直儲存元素之一特定資料單元相關聯使得其與一先前垂直儲存元素之一資料單元鄰接(例如，鄰近)。舉例而言，一第一迭代收集一第二元素之一第一資料單元以緊鄰一第一元素之一第一資料單元。一第二迭代收集一第三元素之一第一資料單元以緊鄰第二元素之第一資料單元等直至八個元素之各者之第一資料單元連續儲存於八個相鄰記憶體胞(例如，記憶體胞303-0至303-7)中。 參考數字4 (例如，「針對e個元素運行固定迴圈」)包含執行收集在位元向量中緊鄰一先前元素之各元素之一迴圈達等於元素之數目(「e」)之迭代次數。由於在DEST 439 (例如，[0x88,88,88,88])中存在八個元素，故迴圈將運行八次以收集八個元素之各者。參考數字4之各迴圈與待收集之一元素相關聯。舉例而言，由列451-4.1a至451-4.1k表示之一第一迴圈將收集一第二元素之一第一資料單元以緊鄰一第一元素之一第一資料單元。舉例而言，將收集DEST 439 (例如，[0x88,88,88,88])之[0x88]以導致如在列451-4.1h處由DEST 439指示之[0xC0]。由列451-4.2a至451-4.2k指示之一第二迴圈將收集[0x88,88,88,88])之[0x88,8]以導致如在列451-4.2h處由DEST 439 [0xE0,08,88,88]指示之[0xE0]。一第三、第四、第五、第六及第七迴圈將導致收集列451-4.1a處之DEST 439 [0x88,88,88,88]至列451-4.7k處之DEST 439 [0xFF,00,00,00]。 在針對數個元素之迴圈之一第一迭代期間，上述偽碼之參考數字4a (例如，「將Tmp_Lookup載入至COMP_COMP」)與將位元向量TMPLOOKUP 433 (例如，[0x08,00,00,00])儲存為COMP_COMP 431相關聯，如在圖4中之列451-4.1a處繪示。 上述偽碼之參考數字4b (例如，「對COMP_COMP及DEST進行AND運算」)與對COMP_COMP 431及DEST 439執行一AND運算相關聯。舉例而言，使COMP_COMP 431 (例如，位元向量[0x08,00,00,00])與DEST 439 (例如，[0x88,88,88,88])進行AND運算，從而導致位元向量[0x08,00,00,00]，如在列451-4.1b處繪示。如本文中使用，對一第一及第二位元向量執行一邏輯運算可包含對位元向量之對應位元位置處之各自位元之各者並行執行邏輯運算。作為一實例，對一第一位元向量「a」 (例如，[a₀ a₁ a₂ a₃ ])及一第二位元向量「b」 (例如，[b₀ b₁ b₂ b₃ ])執行一邏輯AND運算之結果係一位元向量「c」 (例如，[c₀ c₁ c₂ c₃ ])，其之MSB (例如，c₀ )係對位元向量「a」之MSB及位元向量「b」之MSB進行「AND運算」之結果，其之下一MSB係對位元向量「a」及「b」之下一MSB進行AND運算之結果，且其之LSB係對位元向量「a」之LSB及位元向量「b」之LSB進行AND運算之結果(例如，c₀ = a₀ AND b₀ ；c₁ = a₁ AND b₁ ；c₂ = a₂ AND b₂ ；c₃ = a₃ AND b₃ )。舉例而言，對一位元向量[1110]及位元向量[1000]執行一AND運算將導致位元向量[1000] (例如，所得位元向量之MSB係「1」，因為「1」AND「1」係「1」，下一MSB係「0」，因為「1」AND「0」係「0」，且LSB係「0」，因為「0」AND「0」係「0」)。 上述偽碼之參考數字4c (例如，「向左移位e*(元素寬度減去1)」)與向左移位等於一元素寬度減去1乘以一元素編號(例如，「e」)之數目個記憶體胞位置相關聯。舉例而言，元素寬度等於4個資料單元(例如，各元素之間之4個資料單元，諸如在例示性位元向量10001000中「1」位元彼此相距之一距離)。因此，元素寬度減去1將等於4-1=3。將所得值3乘以一元素編號(其係指正收集之元素迭代)。在此情況中，正收集一第一元素，因此3乘以1等於3 (例如，總公式為(1*(4-1))=3)。因此，COMP_COMP 431 (例如，[0x08,00,00,00])向左移位3個位置，從而導致位元向量[0x40,00,00,00] (例如，二進位[0000 1000]向左移位3個位置，從而導致[0100 0000])。在列451-4.1c處將位元向量[0x40,00,00,00]儲存於COMP_COMP 431中。 上述偽碼之參考數字4d (例如，「將COMP_COMP儲存在TMPELEM中」)與將COMP_COMP 431 (例如，[0x40,00,00,00])儲存為TMPELEM位元向量435相關聯，如在列451-4.1d處繪示。上述偽碼之參考數字4e (例如，「使TMPLOOKUP反相且儲存為COMP_COMP」)與使TMPLOOKUP位元向量433 (例如，[0x08,00,00,00])反相且儲存為COMP_COMP 431相關聯。舉例而言，TMPLOOKUP 433 (例如，[0x08,00,00,00])經反相以導致位元向量[0xF7,FF,FF,FF]且作為COMP_COMP 431，如在列451-4.1e處繪示。 上述偽碼之參考數字4f (例如，「對COMP_COMP及DEST進行AND運算」)與對COMP_COMP 431及DEST 439執行一AND運算相關聯。舉例而言，使COMP_COMP 431 (例如，[0xF7,FF,FF,FF])與DEST 439 (例如，[0x88,88,88,88])進行AND運算，從而導致位元向量[0x80,88,88,88]，如在列451-4.1f處之COMP_COMP 431中繪示。 上述偽碼之參考數字4g (例如，「對COMP_COMP及TMPELEM進行OR運算」)與對COMP_COMP 431 (例如，[0x80,88,88,88])及TMPELEM 435 (例如，40,00,00,00)執行一OR運算相關聯。如本文中使用，對一第一及第二位元向量執行一邏輯運算可包含對位元向量之對應位元位置處之各自位元之各者並行執行邏輯運算。作為一實例，對一第一位元向量「a」 (例如，[a₀ a₁ a₂ a₃ ])及一第二位元向量「b」 (例如，[b₀ b₁ b₂ b₃ ])執行一邏輯OR運算之結果係一位元向量「c」 (例如，[c₀ c₁ c₂ c₃ ])，其之MSB (例如，c₀ )係對位元向量「a」之MSB及位元向量「b」之MSB進行「OR運算」之結果，其之下一MSB係對位元向量「a」及「b」之下一MSB進行OR運算之結果，且其之LSB係對位元向量「a」之LSB及位元向量「b」之LSB進行OR運算之結果(例如，c₀ = a₀ OR b₀ ；c₁ = a₁ OR b₁ ；c₂ = a₂ OR b₂ ；c₃ = a₃ OR b₃ )。舉例而言，對一位元向量[1110]及位元向量[1000]執行一OR運算將導致位元向量[1110] (例如，所得位元向量之MSB係「1」，因為「1」OR「1」係「1」，下一MSB係「1」，因為「1」OR「0」係「1」，且LSB係「0」，因為「0」OR「0」係「0」)。因此，對COMP_COMP 431 (例如，[0x80,88,88,88])及TMPELEM 435 (例如，[0x40,00,00,00])進行OR運算導致如儲存於列451-4.1g處之COMP_COMP 431中之位元向量[0xC0,88,88,88]。 上述偽碼之參考數字4h (例如，「將COMP_COMP儲存在DEST中」)與將所得COMP_COMP 431 (例如，[0xC0,88,88,88])儲存為DEST 439相關聯，如在列451-4.1h處展示。上述偽碼之參考數字4i (例如，「將TMPLOOKUP載入至COMP_COMP中」)與將TMPLOOKUP位元向量433 (例如,[0x08,00,00,00])載入為COMP_COMP 431 (例如,載入至計算組件331中)相關聯，如在列451-4.1i處展示。上述偽碼之參考數字4j (例如，「向右移位元素寬度」)與使COMP_COMP 431 (例如，[0x08,00,00,00])向右移位達一元素寬度(例如，達元素之間之一距離，在此實例中為4個位元)相關聯。所得位元向量[0x00,80,00,00]繪示為列451-4.1j處之COMP_COMP 431。上述偽碼之參考數字4k (例如，「將COMP_COMP儲存在TMPLOOKUP中」)與將所得位元向量(例如，[0x00,80,00,00])儲存為TMPLOOKUP 433相關聯，如在列451-4.1k處展示。在第一迭代(例如，由列451-4.1a至451-4.1k繪示)結束時儲存為TMPLOOKUP 433 (例如，[0x00,80,00,00])之位元向量指示在下一迭代中在位元向量中收集資料之位置(例如，在一第二迭代期間移動緊鄰一最接近元素之一元素(諸如緊鄰一第二元素之一第三元素)，其中在此第一所描述迭代期間已收集第二元素以緊鄰一第一元素)。 在針對固定e個元素之迴圈之一第二迭代期間，上述偽碼之參考數字4a (例如，「將Tmp_Lookup載入至COMP_COMP」)與將TMPLOOKUP 433 (例如，[0x00,80,00,00])儲存為COMP_COMP 431 (例如，圖3A中之計算組件331-0至331-31)相關聯，如在圖4中之列451-4.2a處繪示。 上述偽碼之參考數字4b (例如，「對COMP_COMP及DEST進行AND運算」)與對COMP_COMP 431及DEST 439執行一AND運算相關聯。舉例而言，使COMP_COMP 431 (例如，位元向量[0x00,80,00,00])與DEST位元向量439 (例如，[0xC0,88,88,88)進行AND運算，從而導致位元向量[0x00,80,00,00]，如在列451-4.2b處繪示。 上述偽碼之參考數字4c (例如，「向左移位e*(元素寬度減去1)」)與向左移位等於一元素寬度減去1乘以一元素編號之數目個記憶體胞位置相關聯。舉例而言，元素寬度等於4個資料單元(例如，各元素之間之4個資料單元，諸如在例示性位元向量10001000中「1」位元彼此相距之一距離)。因此，元素寬度減去1將等於4-1=3。將所得值3乘以一元素編號(其係指正收集之元素迭代)。在此情況中，正收集一第二元素(例如，第二迭代)，因此3乘以2等於6 (例如，總公式為(2*(4-1))=6)。因此，COMP_COMP 431 (例如，位元向量[0x00,80,00,00])向左移位6個位置，從而導致位元向量[0x20,00,00,00] (例如，二進位[0000 0000 1000 0000]向左移位6個位置，從而導致[0010 0000 0000 0000])。在列451-4.2c處，將位元向量[0x20,00,00,00]儲存為COMP_COMP 431。 上述偽碼之參考數字4d (例如，「將COMP_COMP儲存在TMPELEM中」)與將COMP_COMP 431 (例如，[0x20,00,00,00])儲存為TMPELEM 435相關聯，如在列451-4.2d處繪示。上述偽碼之參考數字4e (例如，「使TMPLOOKUP反相且儲存為COMP_COMP」)與使TMPLOOKUP 433 (例如，[0x00,80,00,00])反相且儲存為COMP_COMP 431相關聯。舉例而言，TMPLOOKUP 433 (例如，[0x00,80,00,00])經反相以導致位元向量[0xFF,7F,FF,FF]且儲存為COMP_COMP 431，如在列451-4.2e處繪示。 上述偽碼之參考數字4f (例如，「對COMP_COMP及DEST進行AND運算」)與對COMP_COMP 431及DEST 439執行一AND運算相關聯。舉例而言，使COMP_COMP 431 (例如，[0xFF,7F,FF,FF])與DEST 439 (例如，[0xC0,88,88,88])進行AND運算，從而導致位元向量[0xC0,08,88,88,88]，如繪示為列451-4.2f處之COMP_COMP 431。 上述偽碼之參考數字4g (例如，「對COMP_COMP及TMPELEM進行OR運算」)與對COMP_COMP 431 (例如，[0xC0,08,88,88])及TMPELEM 435 (例如，20,00,00,00)執行一OR運算相關聯。對COMP_COMP 431 (例如，[0xC0,08,88,88])及TMPELEM 435 (例如，[0x20,00,00,00])執行一OR運算導致如儲存為列451-4.2g處之COMP_COMP 431之位元向量[0xE0,08,88,88]。 上述偽碼之參考數字4h (例如，「將COMP_COMP儲存在DEST中」)與將COMP_COMP 431 (例如，[0xE0,08,88,88])之所得值儲存為DEST 439相關聯，如在列451-4.2h處展示。上述偽碼之參考數字4i (例如，「將TMPLOOKUP載入至COMP_COMP中」)與將TMPLOOKUP位元向量433 (例如，[0x00,80,00,00])載入為COMP_COMP 431相關聯，如在列451-4.2i處展示。上述偽碼之參考數字4j (例如，「向右移位元素寬度」)與使COMP_COMP 431 (例如，[0x00,80,00,00])向右移位達一元素寬度(例如，達元素之間之一距離，在此實例中為4個位元)相關聯。所得位元向量[0x00,08,00,00]經繪示為儲存為列451-4.2j處之COMP_COMP 431。上述偽碼之參考數字4k (例如，「將COMP_COMP儲存在TMPLOOKUP中」)與將所得位元向量(例如，[0x00,08,00,00])儲存為TMPLOOKUP 433相關聯，如在列451-4.2k處展示。在第二迭代(例如，由列451-4.2a至451-4.2k繪示)結束時之TMPLOOKUP 433 (例如，[0x00,80,00,00])指示在下一迭代期間在位元向量中收集資料之位置(例如，在一第三迭代期間移動緊鄰一最接近元素之一元素(諸如緊鄰一第三元素之一第四元素)，其中在上文描述之第二迭代期間已收集第三元素以緊鄰一第二元素)。 為了容易圖解，在圖4中簡潔繪示迭代3至6。雖然未針對此等迭代繪示特定位元向量值，但仍執行基於偽碼之位元向量計算。為了解釋起見，即使在圖4中未繪示，仍包含迭代3至6之一簡要描述。在迭代3結束時，將位元向量[0x00,00,80,00]儲存為COMP_COMP 431。TMPLOOKUP位元向量433係[0x00,00,80,00]，TMPELEM位元向量435係[0x10,00,00,00]，ELEM_MASK位元向量437係[0x08,00,00,00]，且DEST位元向量439係[0xF0,00,88,88]，如在列451-4.3處繪示。在迭代4結束時，將位元向量[0x00,00,08,00]儲存為COMP_COMP 431，TMPLOOKUP位元向量433係[0x00,00,08,00]，TMPELEM位元向量435係[0x08,00,00,00]，ELEM_MASK位元向量437係[0x08,00,00,00]，且DEST位元向量439係[0xF8,00,08,88]，如在列451-4.4處繪示。在迭代5結束時，將位元向量[0x00,00,00,80]儲存為COMP_COMP 431，TMPLOOKUP位元向量433係[0x00,00,00,80]，TMPELEM位元向量435係[0x04,00,00,00]，ELEM_MASK位元向量437係[0x08,00,00,00]，且DEST位元向量439係[0xFC,00,00,88]，如在列451-4.5處繪示。在迭代6結束時，將位元向量[0x00,00,00,08]儲存為COMP_COMP 431，TMPLOOKUP位元向量433係[0x00,00,00,08]，TMPELEM位元向量435係[0x02,00,00,00]，ELEM_MASK位元向量437係[0x08,00,00,00]，且DEST位元向量439係[0xFE,00,00,08]，如在列451-4.6處繪示。 在迴圈之一第七迭代期間，上述偽碼之參考數字4a (例如，「將Tmp_Lookup載入至COMP_COMP」)與將TMPLOOKUP 433 (例如，[0x00,00,00,08])儲存為COMP_COMP 431 (例如，圖3A中之計算組件331-0至331-31)相關聯，如在圖4中之列451-4.7a處繪示。 上述偽碼之參考數字4b (例如，「對COMP_COMP及DEST進行AND運算」)與對儲存為COMP_COMP 431之位元向量及DEST 439執行一AND運算相關聯。舉例而言，使儲存為COMP_COMP 431之位元向量[0x00,00,00,08])與DEST 439 (例如，[0xFE,00,00,08])進行AND運算，從而導致位元向量[0x00,00,00,08]，如在列451-4.7b處繪示。 上述偽碼之參考數字4c (例如，「向左移位e*(元素寬度減去1)」)與向左移位等於一元素寬度減去1乘以一元素編號之數目個記憶體胞位置相關聯。舉例而言，元素寬度等於4個資料單元(例如，各元素之間之4個資料單元，諸如在例示性位元向量10001000中「1」位元彼此相距之一距離)。因此，元素寬度減去1將等於4-1=3。將所得值3乘以一元素編號(其係指正收集之元素迭代)。在此情況中，正收集一第七元素(例如，第七迭代)，因此3乘以7等於21 (例如，總公式為(7*(4-1))=21)。因此，儲存於COMP_COMP 431中之位元向量[0x00,00,00,08]向左移位21個位置，從而導致位元向量[0x01,00,00,00] (例如，二進位[0000 0000, 0000 0000, 0000 0000, 0000 1000]向左移位21個位置，從而導致[0000 0001, 0000 0000, 0000 0000, 0000 0000])。在列451-4.7c處，將位元向量[0x01,00,00,00]儲存為COMP_COMP 431。 上述偽碼之參考數字4d (例如，「將COMP_COMP儲存在TMPELEM中」)與將COMP_COMP 431 (例如，[0x01,00,00,00])儲存為TMPELEM 435相關聯，如在列451-4.7d處繪示。上述偽碼之參考數字4e (例如，「使TMPLOOKUP反相且儲存為COMP_COMP」)與使TMPLOOKUP位元向量433 (例如，[0x00,00,00,08])反相且儲存為COMP_COMP 431相關聯。舉例而言，TMPLOOKUP 433 (例如，[0x00,00,00,08])經反相以導致位元向量[0xFF,FF,FF,F7]且儲存為COMP_COMP 431，如在列451-4.7e處繪示。 上述偽碼之參考數字4f (例如，「對COMP_COMP及DEST進行AND運算」)與對儲存為COMP_COMP 431之位元向量及DEST 439執行一AND運算相關聯。舉例而言，使COMP_COMP 431 (例如，[0xFF,FF,FF,F7])與DEST 439 (例如，[0xFE,00,00,08])進行AND運算，從而導致位元向量[0xFE,00,00,00]，如在列451-4.7f處繪示為COMP_COMP 431。 上述偽碼之參考數字4g (例如，「對COMP_COMP及TMPELEM進行OR運算」)與對COMP_COMP 431 (例如，[0xFE,00,00,00])及TMPELEM 435 (例如，01,00,00,00)執行一OR運算相關聯。對COMP_COMP 431 (例如，[0xFE,00,00,00])及TMPELEM 435 (例如，[0x01,00,00,00])執行一OR運算導致如儲存為列451-4.7g處之COMP_COMP 431之位元向量[0xFF,00,00,00]。 上述偽碼之參考數字4h (例如，「將COMP_COMP儲存在DEST中」)與將儲存為COMP_COMP 431 (例如，[0xFF,00,00,00])之所得值儲存為DEST 439相關聯，如在列451-4.7h處展示。上述偽碼之參考數字4i (例如，「將TMPLOOKUP載入至COMP_COMP中」)與將TMPLOOKUP 433 (例如，[0x00,00,00,08])載入為COMP_COMP 431相關聯，如在列451-4.7i處展示。上述偽碼之參考數字4j (例如，「向右移位元素寬度」)與使COMP_COMP 431 (例如，[0x00,00,00,08])向右移位達一元素寬度(例如，達元素之間之一距離，在此實例中為4個位元)相關聯。所得位元向量[0x00,00,00,00]經繪示為儲存為列451-4.7j處之COMP_COMP 431。上述偽碼之參考數字4k (例如，「將COMP_COMP儲存在TMPLOOKUP中」)與將所得位元向量(例如，[0x00,00,00,00])儲存為TMPLOOKUP 433相關聯，如在列451-4.7k處展示。在第七迭代(例如，由列451-4.7a至451-4.7k繪示)結束時儲存為TMPLOOKUP 433 (例如，[0x00,00,00,00])之位元向量指示已收集八個元素且第八迭代將不改變DEST位元向量439 (例如，[0xFF,00,00,00])。舉例而言，在迭代8結束時，將位元向量[0x00,00,00,00]儲存為COMP_COMP 431，TMPLOOKUP位元向量433係[0x00,00,00,00]，TMPELEM位元向量435係[0x00,00,00,00]，ELEM_MASK位元向量437係[0x08,00,00,00]，且DEST位元向量439係[0xFF,00,00,00]，如在列451-4.8處繪示。 雖然上文描述之實例引用儲存於各胞行中之一單一元素，但實例不限於此。舉例而言，一第一元素及一第二元素可儲存於一第一胞行中且稱為一第一垂直向量。一第三元素及一第四元素可儲存於一第二行中且稱為一第二垂直向量。第一垂直向量及第二垂直向量可經收集使得第一元素鄰近第三元素且第二元素鄰近第四元素。 上文描述之設置及收集階段收集在記憶體陣列中垂直儲存之水平非連續之向量且導致水平連續儲存垂直向量(例如，垂直儲存之數個元素)。數個運算可導致使用各垂直向量之間之空記憶體胞儲存垂直向量且增加用於執行進一步運算之數個運算。舉例而言，對水平非連續之資料執行之操作可包含將資料放置於彼此緊鄰之記憶體胞中之額外操作。藉由收集垂直向量，可達成增加平行處理電力，此係因為儲存垂直向量之較多行可儲存同時處理之元素而不在執行運算時重新調整資料。舉例而言，若吾人具有16,384個行，則吾人可收集垂直向量以便最大化參與使用連續運算之垂直向量之處理(諸如使資料移位，其中相對於陣列中一個資料單元至另一資料單元之間隔及距離執行移位)之該等向量之數目。 在下文描述且在下文之表1中關於執行邏輯運算且將一結果最初儲存於感測放大器206-2中來概括圖2A之感測電路250-2之功能性。舉例而言，將一特定邏輯運算之結果最初儲存於感測放大器206-2之初級鎖存器中可提供相較於先前方法(其中結果最初駐留在一計算組件231-2之一次級鎖存器(例如，累加器)中且接著隨後經傳送至感測放大器206-2)之改良的多功能性。 表1 將一特定運算之結果最初儲存於感測放大器206-2中(例如，而不必執行一額外運算以將結果自計算組件231-2 (例如，累加器)移動至感測放大器206-2)係有利的，因為(例如)結果可寫入至(記憶體胞陣列之)一列或寫回至累加器中而不(例如，對互補資料線205-1及/或205-2)執行一預充電循環。 圖5A繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖。下文關於執行邏輯運算且最初將一結果儲存於計算組件231-2 (例如，累加器之次級鎖存器)中而描述圖2A之感測電路250-2之功能性。在圖5A中展示之時序圖繪示與使用在圖2A中繪示之感測電路執行一邏輯運算(例如，一R輸入邏輯運算)之一第一運算階段相關聯之信號(例如，電壓信號)。舉例而言，關於圖5A描述之第一運算階段可為一AND、NAND、OR或NOR運算之一第一運算階段。執行在圖5A中繪示之運算階段可涉及消耗顯著少於先前處理方法之能量(例如，約一半)，此可涉及提供電壓軌之間(例如，用於存取I/O線之一供應與接地之間)的一全擺動。 在圖5A中繪示之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓(V_DD )及一參考電壓(例如，接地(Gnd))。在執行一邏輯運算之前，可發生一平衡，使得互補資料線D及D_在一平衡電壓(V_DD /2)處短接在一起，如先前描述。 在下文描述之一邏輯運算之第一運算階段涉及將邏輯運算之一第一運算元載入至累加器中。在圖5A中展示之時間參考(例如，t₁ 等等)不必表示類似於其他時序圖中之時間參考之一絕對或相對時間。 在時間t₁ ，撤銷啟動平衡信號526，且接著啟用一選定列(例如，對應於一記憶體胞(其之資料值待經感測且用作一第一輸入)之列)。信號504-0表示施加至選定列(例如，在圖2A中展示之Row Y 204-Y)之電壓信號。當列信號504-0達到對應於選定胞之存取電晶體(例如，在圖2A中展示之202-3)之臨限電壓(Vt)時，存取電晶體接通且將資料線D耦合至選定記憶體胞(例如，若該胞係一1T1C DRAM胞，則耦合至在圖2A中展示之電容器203-3)，此在時間t₂ 與t₃ 之間產生資料線D與D_(例如，分別藉由資料線上之信號505-1及505-2指示)之間的一差動電壓信號。藉由信號503表示選定胞之電壓。歸因於能量守恆，在資料線D與D_之間產生差動信號(例如，藉由將胞耦合至資料線D)不消耗能量。然而，與啟用/停用列信號504-0相關聯之能量可分佈於耦合至列之複數個記憶體胞上。 在時間t₃ ，啟用感測放大器(例如，在圖2A中展示之206-2)。如展示，一正控制信號590 (例如，對應於在圖2B中展示之ACT 265)升高，且負控制信號528 (例如，對應於在圖2B中展示之RnIF 228)降低。此放大資料線D與D_之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，V_DD )或對應於一邏輯「0」之一電壓(例如，接地)處於資料線D上(且另一電壓處於互補資料線D_上)。因而，將經感測資料值儲存於感測放大器206-2之初級鎖存器中。在將資料線D (205-1)自平衡電壓V_DD /2充電至軌電壓V_DD 時發生主要能量消耗。在實例中，圖5A展示對應於一邏輯「1」之資料線電壓505-1及505-2處於資料線D上。 根據一些實施例，感測放大器206-2之初級鎖存器可透過各自傳遞電晶體(在圖2A中未展示但以類似於其中鎖存器264透過在圖2A中展示之負載/傳遞電晶體218-1及218-2耦合至資料線D及D_之方式之一組態)耦合至互補資料線D及D_。Passd控制信號511控制一個傳遞電晶體。Passdb控制信號控制另一傳遞電晶體，且在此處，Passdb控制信號在此處可表現為相同於Passd控制信號。 在時間t₄ ，可啟用傳遞電晶體(若存在) (例如，經由施加至耦合至傳遞電晶體之各自閘極之控制線之各自Passd及Passdb控制信號511升高)。在時間t₅ ，經由在圖2A中展示之各自控制線212-1及212-2啟動累加器負控制信號512-1 (例如，Accumb)及累加器正控制信號512-2 (例如，Accum)。如在下文描述，累加器控制信號ACCUMB 512-1及ACCUM 512-2可保持啟動以用於後續運算階段。因而，在此實例中，啟動控制信號ACCUMB 512-1及ACCUM 512-2啟用在圖2A中展示之計算組件231-2之次級鎖存器(例如，累加器)。將儲存於感測放大器206-2中之經感測資料值傳送(例如，複製)至次級鎖存器(包含動態鎖存器及靜態鎖存器264)，如圖2A中展示。 在時間t₆ ，Passd控制信號511 (及Passdb控制信號)降低，藉此關斷傳遞電晶體(若存在)。然而，由於累加器控制信號ACCUMB 512-1及ACCUM 512-2保持啟動，故將一累加結果儲存(例如，鎖存)於次級鎖存器(例如，累加器)中。在時間t₇ ，撤銷啟動列信號504-0，且在時間t₈ 停用陣列感測放大器(例如，撤銷啟動感測放大器控制信號528及590)。 在時間t₉ ，使資料線D及D_平衡(例如，啟動平衡信號526)，如藉由資料線電壓信號505-1及505-2自其等各自軌值移動至平衡電壓(V_DD /2)所繪示。歸因於能量守恆定律，該平衡消耗極少能量。如在上文結合圖2B描述，平衡可涉及在一平衡電壓(在此實例中，其係V_DD /2)處將互補資料線D及D_短接在一起。舉例而言，平衡可在一記憶體胞感測操作之前發生。 圖5B及圖5C分別繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖。在圖5B及圖5C中展示之時序圖繪示與執行一邏輯運算(例如，一R輸入邏輯運算)之數個中間運算階段相關聯之信號(例如，電壓信號)。舉例而言，在圖5B中展示之時序圖對應於一R輸入NAND運算或一R輸入AND運算之數個中間運算階段，且在圖5C中展示之時序圖對應於一R輸入NOR運算或一R輸入OR運算之數個中間運算階段。舉例而言，執行一AND或NAND運算可包含繼諸如關於圖5A描述之一初始運算階段之後執行一或多次在圖5B中展示之運算階段。類似地，執行一OR或NOR運算可包含繼諸如關於圖5A描述之一初始運算階段之後執行一或多次關於圖5C展示及描述之運算階段。 如在圖5B及圖5C中繪示之時序圖中展示，在時間t₁ ，停用平衡(例如，撤銷啟動平衡信號526)，且接著啟用一選定列(例如，對應於一記憶體胞(其之資料值待經感測且用作諸如一第二輸入、第三輸入等等之一輸入)之列)。信號504-1表示施加至選定列(例如，在圖2A中展示之Row Y 204-Y)之電壓信號。當列信號504-1達到對應於選定胞之存取電晶體(例如，在圖2A中展示之202-3)之臨限電壓(Vt)時，存取電晶體接通且將資料線D耦合至選定記憶體胞(例如，若胞係一1T1C DRAM胞，則耦合至電容器203-3)，此在時間t₂ 與t₃ 之間產生資料線D與D_(例如，如分別藉由信號505-1及505-2指示)之間的一差動電壓信號。藉由信號503表示選定胞之電壓。歸因於能量守恆，在D與D_之間產生差動信號(例如，藉由將胞耦合至資料線D)並不消耗能量。然而，可將與啟動/撤銷啟動列信號504-1相關聯之能量攤銷於耦合至列之複數個記憶體胞上。 在時間t₃ ，啟用感測放大器(例如，在圖2A中展示之206-2) (例如，一正控制信號590 (例如，對應於在圖2B中展示之ACT 265)升高，且負控制信號528 (例如，在圖2B中展示之RnIF 228)降低)。此放大D與D_之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，V_DD )或對應於一邏輯0之一電壓(例如，接地)處於資料線D上(且另一電壓處於互補資料線D_上)。因而，將經感測資料值儲存於感測放大器206-2之初級鎖存器中。在將資料線D (205-1)自平衡電壓V_DD /2充電至軌電壓V_DD 時發生主要能量消耗。 如在圖5B及圖5C中繪示之時序圖中展示，在時間t₄ (例如，在感測選定胞之後)，取決於特定邏輯運算僅啟動在圖5B中展示之控制信號511-1 (Passd)及在圖5C中展示之511-2 (Passdb)之一者(例如，僅啟用傳遞電晶體之一者(若存在))。舉例而言，由於在圖5B中繪示之時序圖對應於一NAND或AND運算之一中間階段，故在時間t₄ 啟動控制信號511-1 (Passd)以接通將初級鎖存器耦合至資料線D之傳遞電晶體且保持撤銷啟動Passdb控制信號，從而使將初級鎖存器耦合至資料線D_之傳遞電晶體保持關斷。相反地，由於在圖5C中繪示之時序圖對應於一NOR或OR運算之一中間階段，故在時間t₄ 啟動控制信號511-2 (Passdb)以接通將初級鎖存器耦合至資料線D_之傳遞電晶體且保持撤銷啟動控制信號Passd，從而使將初級鎖存器耦合至資料線D之傳遞電晶體關斷。自上文回想到，累加器控制信號512-1 (Accumb)及512-2 (Accum)在關於圖5A描述之初始運算階段期間啟動，且其等在該(等)中間運算階段期間保持啟動。 由於先前啟用累加器，故僅啟動Passd (如在圖5B中展示之511-1)導致對應於圖5B中展示之電壓信號505-1 (其對應於資料線D)之資料值累加。類似地，僅啟動Passdb (如在圖5C中展示之511-2)導致對應於資料線D_之電壓信號505-2之資料值累加。舉例而言，在圖5B中繪示之時序圖中展示之一例示性AND/NAND運算(其中僅啟動Passd (511-1))中，若儲存於一第二選定記憶體胞中之資料值係一邏輯「0」，則與次級鎖存器相關聯之累加值經確證為低使得次級鎖存器儲存邏輯「0」。若儲存於第二選定記憶體胞中之資料值並非一邏輯「0」，則次級鎖存器留存其儲存之第一選定記憶體胞資料值(例如，一邏輯「1」或一邏輯「0」)。因而，在此AND/NAND運算實例中，次級鎖存器充當零(0)累加器。 類似地，在圖5C中繪示之時序圖中展示之一例示性OR/NOR運算(其中僅啟動Passdb 511-2)中，若儲存於第二選定記憶體胞中之資料值係一邏輯「1」，則與次級鎖存器相關聯之累加值經確證為高使得次級鎖存器儲存邏輯「1」。若儲存於第二選定記憶體胞中之資料值並非一邏輯「1」，則次級鎖存器留存其儲存之第一選定記憶體胞資料值(例如，一邏輯「1」或一邏輯「0」)。因而，在此OR/NOR運算實例中，由於D_上之電壓信號505-2設定累加器之真(例如，「1」)資料值，故次級鎖存器有效地充當一(1)累加器。 在諸如圖5B或圖5C中展示之一中間運算階段結束時，(例如，在時間t₅ )撤銷啟動Passd信號511-1 (例如，對於AND/NAND)或Passdb信號511-2 (例如，對於OR/NOR)，(例如，在時間t₆ )停用選定列，停用感測放大器(例如，在時間t₇ )，且(例如，在時間t₈ )發生平衡。可重複諸如在圖5B或圖5C中繪示之一中間運算階段，以便累加來自數個額外列之結果。作為一實例，可在一隨後(例如，第二)時間針對一第三記憶體胞執行圖5B及/或圖5C中繪示之時序圖之序列，在一隨後(例如，第三)時間針對一第四記憶體胞執行圖5B及/或圖5C中繪示之時序圖之序列等等。舉例而言，對於一10輸入NOR運算，在圖5C中展示之中間階段可發生9次以提供10輸入邏輯運算之9個輸入，其中在初始運算階段(例如，如關於圖5A描述)期間判定第十輸入。 圖5D繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖。在圖5D中繪示之時序圖展示與執行一邏輯運算(例如，一R輸入邏輯運算)之一最後運算階段相關聯之信號(例如，電壓信號)。舉例而言，在圖5D中繪示之時序圖對應於一R輸入AND運算或一R輸入OR運算之一最後運算階段。 舉例而言，執行一R輸入之一最後運算階段可包含繼結合圖5B及/或圖5C描述之(諸)中間運算階段之數個迭代之後執行在圖5D中展示之運算階段。在下文展示之表2指示根據本文中描述之數項實施例之對應於與執行數個R輸入邏輯運算相關聯之運算階段之序列之圖。 表2 舉例而言，可藉由將用於一AND運算之R-1個迭代之結果儲存於感測放大器中，接著在進行最後運算階段之前使感測放大器反相以儲存結果而實施一NAND運算(在下文描述)。舉例而言，可藉由將用於一OR運算之R-1個迭代之結果儲存於感測放大器中，接著在進行最後運算階段之前使感測放大器反相以儲存結果而實施一NOR運算(在下文描述)。 結合將一R輸入邏輯運算之一結果儲存至陣列(例如，在圖2A中展示之陣列230)之一列而描述在圖5D之時序圖中繪示之最後運算階段。然而，如在上文描述，在數項實施例中，除將結果儲存回至陣列以外，亦可將結果儲存至一合適位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、一不同記憶體器件之一記憶體陣列等等)。 如在圖5D中繪示之時序圖中展示，在時間t₁ ，停用平衡(例如，撤銷啟動平衡信號526)，使得資料線D及D_浮動。在時間t₂ ，針對一AND或OR運算啟動Passd控制信號511 (及Passdb信號)。 啟動Passd控制信號511 (及Passdb信號) (例如，結合一AND或OR運算)將儲存於在圖2A中展示之計算組件231-2之次級鎖存器中之累加輸出傳送至感測放大器206-2之初級鎖存器。舉例而言，對於一AND運算，若在先前運算階段(例如，在圖5A中繪示之第一運算階段或在圖5B中繪示之中間運算階段之一或多個迭代)中感測之記憶體胞之任一者儲存一邏輯「0」(例如，若AND運算之R個輸入之任一者係一邏輯「0」)，則資料線D_將攜載對應於邏輯「1」之一電壓(例如，V_DD )且資料線D將攜載對應於邏輯「0」之一電壓(例如，接地)。對於此AND運算實例，若在先前運算階段中感測之全部記憶體胞儲存一邏輯「1」(例如，AND運算之全部R個輸入係邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓且資料線D將攜載對應於邏輯「1」之一電壓。在時間t₃ ，接著啟用感測放大器206-2之初級鎖存器(例如，一正控制信號590 (例如，對應於在圖2B中展示之ACT 265)升高且負控制信號528 (例如，對應於在圖2B中展示之RnIF 228)降低)，其放大資料線D與D_之間的差動信號，使得資料線D現攜載如自在先前運算階段期間感測之記憶體胞判定之各自輸入資料值之AND運算結果。因而，若輸入資料值之任一者係一邏輯「0」，則資料線D將處於接地，且若全部輸入資料值係一邏輯「1」，則資料線D將處於V_DD 。 對於一OR運算，若在先前運算階段(例如，圖5A之第一運算階段及在圖5C中展示之中間運算階段之一或多個迭代)中感測之記憶體胞之任一者儲存一邏輯「1」(例如，若OR運算之R個輸入之任一者係一邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓(例如，接地)，且資料線D將攜載對應於邏輯「1」之一電壓(例如，V_DD )。對於此OR實例，若在先前運算階段中感測之全部記憶體胞儲存一邏輯「0」(例如，OR運算之所有R個輸入係邏輯「0」)，則資料線D將攜載對應於邏輯「0」之一電壓，且資料線D_將攜載對應於邏輯「1」之一電壓。在時間t₃ ，接著啟用感測放大器206-2之初級鎖存器，且資料線D現攜載如自在先前運算階段期間感測之記憶體胞判定之各自輸入資料值的OR運算結果。因而，若輸入資料值之任一者係一邏輯「1」，則資料線D將處於V_DD ，且若全部輸入資料值係一邏輯「0」，則資料線D將處於接地。 接著，可將R輸入AND或OR邏輯運算之結果儲存回至在圖2A中展示之陣列230之一記憶體胞。在圖5D中展示之實例中，將R輸入邏輯運算之結果儲存至經耦合至經啟用之最後列(例如，最後邏輯運算元之列)之一記憶體胞。將邏輯運算之結果儲存至一記憶體胞僅涉及藉由啟用特定列而啟用相關聯列存取電晶體。記憶體胞之電容器將被驅動至對應於資料線D上之資料值(例如，邏輯「1」或邏輯「0」)之一電壓，此本質上覆寫先前經儲存於選定記憶體胞中之任何資料值。注意，選定記憶體胞可為儲存用作為邏輯運算之一輸入之一資料值之一相同記憶體胞。舉例而言，可將邏輯運算之結果儲存回至儲存邏輯運算之一運算元之一記憶體胞。 在圖5D中繪示之時序圖展示在時間t₃ 撤銷啟動正控制信號590及負控制信號528 (例如，信號590升高且信號528降低)以停用在圖2A中展示之感測放大器206-2。在時間t₄ ，撤銷啟動在時間t₂ 啟動之Passd控制信號511(及Passdb信號)。實施例不限於此實例。舉例而言，在數項實施例中，可繼時間t₄ 之後(例如，在撤銷啟動Passd控制信號511 (及Passdb信號)之後)，啟用在圖2A中展示之感測放大器206-2。 如在圖5D中展示，在時間t₅ ，啟用一選定列(例如，藉由列啟動信號504升高，此將選定胞之電容器驅動至對應於經儲存於累加器中之邏輯值的電壓)。在時間t₆ ，停用選定列。在時間t₇ ，停用在圖2A中展示之感測放大器206-2 (例如，在圖5D中撤銷啟動負控制信號528及正控制信號590)，且在時間t₈ ，發生平衡(例如，啟動信號526且將互補資料線505-1 (D)及505-2 (D_)上之電壓引至平衡電壓，如在圖5D中展示)。 儘管在上文關於用於執行AND及OR邏輯運算的圖5D來論述執行一R輸入之一最後運算階段的實例，但實施例不限於此等邏輯運算。舉例而言，NAND及NOR運算亦可涉及被儲存回至陣列230之一記憶體胞之一R輸入之一最後運算階段，其使用控制信號以操作在圖2A中繪示之感測電路。 下文描述且在下文之表1中關於執行邏輯運算且最初將一結果儲存於感測放大器206-2中來再次概述圖2A之感測電路250-2的功能性。將一特定邏輯運算之結果最初儲存於感測放大器206-2的初級鎖存器中可提供相較於先前方法(其中結果可最初駐留於一計算組件231-2之一次級鎖存器(例如，累加器)中，且接著隨後被傳送至(例如)感測放大器206-2)之改良的多功能性。 表1 最初將一特定運算之結果儲存於感測放大器206-2中(例如，不必執行一額外運算以將結果自計算組件231-2 (例如，累加器)移動至感測放大器206-2)係有利的，此係因為(舉例而言)可在不執行一預充電循環(例如，不對互補資料線205-1 (D)及/或205-2 (D_)執行一預充電循環)之情況下將結果寫入至(記憶體胞之陣列之)一列或寫回至累加器中。 圖6A繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖。圖6A繪示與對一第一運算元及一第二運算元起始一AND邏輯運算相關聯之一時序圖。在此實例中，第一運算元儲存於耦合至一第一存取線(例如，ROW X)之一記憶體胞中且第二運算元儲存於耦合至一第二存取線(例如，ROW Y)之一記憶體胞中。儘管實例係指對儲存於對應於一個特定行之胞中之資料執行一AND，但實施例不限於此。舉例而言，資料值之一整列可與資料值之一不同列並行進行AND運算。舉例而言，若一陣列包括2,048個行，則可並行執行2,048個AND運算。 圖6A繪示與操作感測電路(例如，圖2A中之250-2)以執行AND邏輯運算相關聯之數個控制信號。「EQ」對應於施加至感測放大器206-2之一平衡信號，「ROW X」對應於施加至存取線204-X之一啟動信號，「ROW Y」對應於施加至存取線204-Y之一啟動信號，「Act」及「RnIF」對應於施加至感測放大器206-2之一各自主動正及負控制信號，「LOAD」對應於一負載控制信號(例如，在圖2A中展示之LOAD/PASSD及LOAD/PASSDb)，且「AND」對應於在圖2A中展示之AND控制信號。圖6A亦繪示展示在針對Row X及Row Y資料值之各種資料值組合之一AND邏輯運算期間的對應於感測放大器206-2之數位線D及D_上及對應於計算組件231-2(例如，累加器)之節點S1及S2上之信號(例如，電壓信號)之波形圖(例如，圖對應於各自資料值組合00、10、01、11)。在下文關於與在圖2A中展示之電路之一AND運算相關聯之偽碼論述特定時序圖波形。 與將儲存於耦合至列204-X之一胞中之一第一資料值載入至累加器中相關聯之偽碼之一實例可概述如下： 將Row X複製至累加器中： 撤銷啟動EQ； 打開Row X； 觸發感測放大器(此後Row X資料駐留於感測放大器中)； 啟動LOAD (感測放大器資料(Row X)經傳送至累加器之節點S1及S2且動態地駐留於該等節點中)； 撤銷啟動LOAD； 關閉Row X； 預充電； 在上述偽碼中，「撤銷啟動EQ」指示如在圖6A中展示般在t₁ 停用對應於感測放大器206-2之一平衡信號(在圖6A中展示之EQ信號) (例如，使得互補資料線(例如)205-1 (D)及205-2 (D_)不再短接至V_DD /2)。在停用平衡之後，如藉由偽碼中之「打開Row X」指示且在圖6A中之信號Row X之t₂ 展示，啟用(例如，選擇、打開，諸如藉由啟動一信號以選擇一特定列)一選定列(例如，ROW X)。當施加至ROW X之電壓信號達到對應於選定胞之存取電晶體(例如，202-4)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，205-2 (D_))耦合至選定胞(例如，至電容器203-4)，此產生資料線之間的一差動電壓信號。 在啟用Row X之後，在上述偽碼中，「觸發感測放大器」指示啟用感測放大器206-2以設定初級鎖存器(如本文已描述)且隨後停用感測放大器206-2。舉例而言，如在圖6A中之t₃ 展示，ACT正控制信號(例如，在圖2B中展示之265)升高且RnIF負控制信號(例如，在圖2B中展示之228)降低，此放大205-1 (D)與D_ 205-2之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，V_DD )或對應於一邏輯0之一電壓(例如，GND)處於資料線205-1 (D)上。對應於另一邏輯狀態之電壓被放置於互補資料線205-2 (D_)上。經感測資料值儲存於感測放大器206-2之初級鎖存器中。在將資料線(例如，205-1 (D)或205-2 (D_))自平衡電壓V_DD /2充電至軌電壓V_DD 時發生主要能量消耗。 在圖6A中繪示之四組可能感測放大器及累加器信號(例如，針對Row X與Row Y資料值之各組合之一組信號)展示資料線D及D_上之信號行為。Row X資料值儲存於感測放大器之初級鎖存器中。應注意，圖2A展示對應於Row X之記憶體胞(其包含儲存元件203-4)耦合至互補資料線D_，而對應於Row Y之記憶體胞(其包含儲存元件203-3)耦合至資料線D。然而，如在圖2A中可見，儲存於對應於一「0」資料值之記憶體胞201-4 (對應於Row X)中之電荷導致資料線D_(記憶體胞201-4耦合至資料線D_)上之電壓升高且儲存於對應於一「1」資料值之記憶體胞201-4中之電荷導致資料線D_上之電壓降低，此與資料狀態與儲存於對應於Row Y之記憶體胞201-3 (其耦合至資料線D)中之電荷之間的對應性相反。在將資料值寫入至各自記憶體胞時適當地解釋在耦合至不同資料線之記憶體胞中儲存電荷之此等差異。 在觸發感測放大器之後，在上述偽碼中，「啟動LOAD」指示LOAD控制信號升高(如在圖6A中之t₄ 展示)，從而導致負載/傳遞電晶體218-1及218-2傳導。以此方式，啟動LOAD控制信號啟用計算組件231-2之累加器中之次級鎖存器。將儲存於感測放大器206-2中之經感測資料值傳送(例如，複製)至次級鎖存器。如針對在圖6A中繪示之四組可能感測放大器及累加器信號之各者所展示，累加器之次級鎖存器之輸入處之行為指示次級鎖存器載入有Row X資料值。如在圖6A中展示，累加器之次級鎖存器可取決於先前儲存於動態鎖存器中之資料值而翻轉(例如，參見Row X=「0」且Row Y=「0」及Row X=「1」且Row Y=「0」時的累加器信號)或不翻轉(例如，參見，Row X=「0」且Row Y=「1」及Row X=「1」且Row Y=「1」時的累加器信號)。 在自儲存於感測放大器中(且存在於圖2A中之資料線205-1 (D)及205-2 (D_)上)之資料值設定次級鎖存器之後，在上述偽碼中，「撤銷啟動LOAD」指示LOAD控制信號降回低(如在圖6A中之t₅ 展示)以導致負載/傳遞電晶體218-1及218-2停止傳導且藉此隔離動態鎖存器與互補資料線。然而，資料值保持動態地儲存於累加器之次級鎖存器中。 在將資料值儲存於次級鎖存器上之後，停用(例如，取消選擇、關閉，諸如藉由撤銷啟動用於一特定列之一選擇信號)選定列(例如，ROW X)，如藉由「關閉Row X」指示且在圖6A中之t₆ 指示，此可藉由存取電晶體關斷以使選定胞與對應資料線解耦合而完成。一旦選定列關閉且記憶體胞與資料線隔離，即可對資料線預充電，如藉由上述偽碼中之「預充電」指示。可藉由一平衡操作完成資料線之一預充電，如在圖6A中藉由EQ信號在t₇ 升高而指示。如在圖6A中繪示之四組可能感測放大器及累加器信號之各者中展示，在t₇ ，平衡操作導致資料線D及D_上之電壓各返回至V_DD /2。舉例而言，平衡可發生在一記憶體胞感測操作或邏輯運算之前(在下文描述)。 與對第一資料值(現儲存於在圖2A中展示之感測放大器206-2及計算組件231-2之次級鎖存器中)及第二資料值(儲存於耦合至Row Y 204-Y之一記憶體胞201-3中)執行AND運算或OR運算相關聯之一後續運算階段包含取決於是否欲執行一AND或一OR而執行特定步驟。在下文概述與對駐留於累加器中之資料值(例如，儲存於耦合至Row X 204-X之記憶體胞201-4中之第一資料值)及第二資料值(例如，儲存於耦合至Row Y 204-Y之記憶體胞201-3中之資料值)進行「AND」及「OR」運算相關聯之偽碼之實例。與對資料值進行「AND」運算相關聯之例示性偽碼可包含： 撤銷啟動EQ； 打開Row Y； 觸發感測放大器(此後Row Y資料駐留於感測放大器中)； 關閉Row Y； 在下一運算中，邏輯運算之結果將被放置於感測放大器上，此將覆寫處於作用中的任何列； 即使關閉Row Y，感測放大器仍含有Row Y資料值 ； 啟動AND； 將感測放大器中之此結果寫入至函數(例如Row X AND Row Y)之值； 若累加器含有一「0」(即，節點S2上對應於一「0」之一電壓及節點S1上對應於一「1」之一電壓)，則將感測放大器資料寫入至一「0」； 若累加器含有一「1」(即，節點S2上對應於一「1」之一電壓及節點S1上對應於一「0」之一電壓)，則感測放大器資料保持不變(Row Y 資料)； 此運算使累加器中的資料保持不變。 撤銷啟動AND； 預充電； 在上述偽碼中，「撤銷啟動EQ」指示停用對應於感測放大器206-2之一平衡信號(例如，使得互補資料線205-1 (D)及205-2 (D_)不再短接至V_DD /2)，此在圖6A中在t₈ 繪示。在停用平衡之後，啟用一選定列(例如，ROW Y)，如在上述偽碼中藉由「打開Row Y」指示且在圖6A中在t₉ 展示。當施加至ROW Y之電壓信號達到對應於選定胞之存取電晶體(例如，202-3)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_ 205-2)耦合至選定胞(例如，至電容器203-3)，此產生資料線之間的一差動電壓信號。 在啟用Row Y之後，在上述偽碼中，「觸發感測放大器」指示啟用感測放大器206-2以放大205-1 (D)與205-2 (D_)之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，V_DD )或對應於一邏輯0之一電壓(例如，GND)處於資料線205-1 (D)上。對應於另一邏輯狀態之電壓處於互補資料線205-2 (D_)上。如在圖6A中之t₁₀ 展示，ACT正控制信號(例如，在圖2B中展示之265)升高且RnIF負控制信號(例如，在圖2B中展示之228)降低以觸發感測放大器。來自記憶體胞201-3之經感測資料值儲存於感測放大器206-2之初級鎖存器中，如先前描述。由於動態鎖存器不變，故次級鎖存器仍對應於來自記憶體胞201-4之資料值。 在將自耦合至Row Y之記憶體胞201-3感測之第二資料值儲存於感測放大器206-2之初級鎖存器中之後，在上述偽碼中，「關閉Row Y」指示可在不期望將AND邏輯運算之結果儲存回於對應於Row Y之記憶體胞中之情況下停用選定列(例如，ROW Y)。然而，圖6A展示Row Y經保持啟用，使得邏輯運算之結果可儲存回於對應於Row Y之記憶體胞中。可藉由關斷存取電晶體以使選定胞201-3與資料線205-1 (D)解耦合而完成隔離對應於Row Y之記憶體胞。 在組態選定Row Y (例如，以隔離記憶體胞或不隔離記憶體胞)之後，上述偽碼中之「啟動AND」指示AND控制信號升高(如在圖6A中在t₁₁ 展示)，從而導致傳遞電晶體207-1傳導。以此方式，啟動AND控制信號導致函數(例如，Row X AND Row Y)之值寫入至感測放大器。 在第一資料值(例如，Row X)儲存於累加器231-2之動態鎖存器中且第二資料值(例如，Row Y)儲存於感測放大器206-2中之情況下，若計算組件231-2之動態鎖存器含有一「0」(即，節點S2上對應於一「0」之一電壓及節點S1上對應於一「1」之一電壓)，則感測放大器資料被寫入一「0」(無關於先前儲存於感測放大器中之資料值)。此係由於節點S1上對應於一「1」之電壓導致電晶體209-1傳導，藉此透過電晶體209-1、傳遞電晶體207-1及資料線205-1 (D)將感測放大器206-2耦合至接地。當一AND運算之任一資料值係「0」時，結果係「0」。此處，當第二資料值(在動態鎖存器中)係一「0」時，AND運算之結果係一「0」而無關於第一資料值之狀態。因此，感測電路之組態導致「0」結果被寫入且最初儲存於感測放大器206-2中。此運算使累加器中之資料值保持不變(例如，來自Row X)。 若累加器之次級鎖存器含有一「1」(例如，來自Row X)，則AND運算之結果取決於儲存於感測放大器206-2中之資料值(例如，來自Row Y)。若儲存於感測放大器206-2中之資料值(例如，來自Row Y)係一「1」，則AND運算之結果亦應為一「1」，但若儲存於感測放大器206-2中之資料值(例如，來自Row Y)係一「0」，則AND運算之結果應為一「0」。感測電路250-2經組態使得在累加器之動態鎖存器含有一「1」(即，節點S2上對應於一「1」之一電壓及節點S1上對應於一「0」之一電壓)之情況下，電晶體209-1未傳導，感測放大器未耦合至接地(如在上文描述)，且先前儲存於感測放大器206-2中之資料值保持不變(例如，Row Y資料值，因此若Row Y資料值係一「1」，則AND運算結果係一「1」，且若Row Y資料值係一「0」，則AND運算結果係一「0」)。此運算使累加器中之資料值保持不變(例如，來自Row X)。 在將AND運算之結果最初儲存於感測放大器206-2中之後，上述偽碼中之「撤銷啟動AND」指示AND控制信號降低(如在圖6A中之t₁₂ 展示)，從而導致傳遞電晶體207-1停止傳導以使感測放大器206-2 (及資料線205-1 (D))與接地隔離。若先前未撤銷啟動AND，則可關閉Row Y (如在圖6A中之t₁₃ 展示)且停用感測放大器(如在圖6A中之t₁₄ 展示，藉由ACT正控制信號降低且RnIF負控制信號升高)。在隔離資料線之情況下，上述偽碼中之「預充電」可導致藉由一平衡操作對資料線預充電，如先前描述(例如，在圖6A中展示之t₁₄ 開始)。 在替代例中，圖6A展示針對涉及運算元之可能組合(例如，Row X/Row Y資料值00、10、01及11)之各者之一AND邏輯運算之耦合至感測放大器(例如，在圖2A中展示之206-2)之資料線(例如，在圖2A中展示之205-1 (D)及205-2 (D_))上之電壓信號之行為及計算組件(例如，在圖2A中展示之231-2)之次級鎖存器之節點S1及S2上之電壓信號之行為。 儘管在圖6A中繪示之時序圖及在上文描述之偽碼指示在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之後起始AND邏輯運算，但可藉由在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之前起始AND邏輯運算而成功地操作在圖2A中展示之電路。 圖6B繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之一時序圖。圖6B繪示與在開始將第二運算元(例如，Row Y資料值)載入至感測放大器中之後起始一OR邏輯運算相關聯之一時序圖。圖6B繪示用於第一及第二運算元資料值之各種組合之感測放大器及累加器信號。在下文關於與在圖2A中展示之電路之一AND邏輯運算相關聯之偽碼論述特定時序圖信號。 一後續運算階段可替代性地與對第一資料值(現儲存於感測放大器206-2及計算組件231-2之次級鎖存器中)及第二資料值(儲存於耦合至Row Y 204-Y之一記憶體胞201-3中)執行OR運算相關聯。未關於圖6B重複在先前關於圖6A中展示之時間t₁ 至t₇ 描述之將Row X資料載入至感測放大器及累加器中之操作。與對資料值進行「OR」運算相關聯之例示性偽碼可包含： 撤銷啟動EQ； 打開Row Y； 觸發感測放大器(此後Row Y資料駐留於感測放大器中)； 關閉Row Y； 當關閉Row Y時，感測放大器仍含有Row Y資料值； 啟動OR； 將感測放大器中之此結果寫入至函數(例如Row X OR Row Y)之值，此可如下般覆寫來自先前儲存於感測放大器中之Row Y之資料值： 若累加器含有一「0」(即，節點S2上對應於一「0」之一電壓及節點S1上對應於一「1」之一電壓)，則感測放大器資料保持不變(Row Y資料)； 若累加器含有一「1」(即，節點S2上對應於一「1」之一電壓及節點S1上對應於一「0」之一電壓)，則將感測放大器資料寫入至一「1」； 此運算使累加器中的資料保持不變； 撤銷啟動OR； 預充電； 在上述偽碼中展示之「撤銷啟動EQ」(在圖6B中之t₈ 展示)、「打開Row Y」(在圖6B中之t₉ 展示)、「觸發感測放大器」(在圖6B中之t₁₀ 展示)及「關閉Row Y」(在圖6B中之t₁₃ 展示，且其可在起始特定邏輯函數控制信號之前發生)指示相同於先前關於AND運算偽碼描述之功能性。一旦選定Row Y之組態經適當地組態(例如，在邏輯運算結果儲存於對應於Row Y之記憶體胞中之情況下啟用或在邏輯運算結果未儲存於對應於Row Y之記憶體胞中之情況下關閉以隔離記憶體胞)，上述偽碼中之「啟動OR」指示OR控制信號升高(如在圖6B中之t₁₁ 展示)，此導致傳遞電晶體207-2傳導。以此方式，啟動OR控制信號導致函數(例如，Row X OR Row Y)之值寫入至感測放大器。 在第一資料值(例如，Row X)儲存於計算組件231-2之次級鎖存器中且第二資料值(例如，Row Y)儲存於感測放大器206-2中之情況下，若累加器之動態鎖存器含有一「0」(即，節點S2上對應於一「0」之一電壓及節點S1上對應於一「1」之一電壓)，則OR運算之結果取決於儲存於感測放大器206-2中之資料值(例如，來自Row Y)。若儲存於感測放大器206-2中之資料值(例如，來自Row Y)係一「1」，則OR運算之結果應為一「1」，但若儲存於感測放大器206-2中之資料值(例如，來自Row Y)係一「0」，則OR運算之結果亦應為一「0」。感測電路250-2經組態使得在累加器之動態鎖存器含有一「0」(即節點S2上對應於一「0」之電壓)之情況下，電晶體209-2關閉且未傳導(且傳遞電晶體207-1亦關閉，此係由於AND控制信號未經確證)，因此感測放大器206-2未耦合至接地(任一側)，且先前儲存於感測放大器206-2中之資料值保持不變(例如，Row Y資料值，使得若Row Y資料值係一「1」，則OR運算結果係一「1」，且若Row Y資料值係一「0」，則OR運算結果係一「0」)。 若累加器之動態鎖存器含有一「1」(即，節點S2上對應於一「1」之一電壓及節點S1上對應於一「0」之一電壓)，則電晶體209-2傳導(傳遞電晶體207-2亦如此，此係由於OR控制信號經確證)，且耦合至資料線205-2 (D_)之感測放大器206-2輸入耦合至接地，因為節點S2上對應於一「1」之電壓導致電晶體209-2連同傳遞電晶體207-2 (其亦傳導，因為OR控制信號經確證)一起傳導。以此方式，在累加器之次級鎖存器含有一「1」時，將一「1」最初儲存於感測放大器206-2中作為OR運算之一結果，而無關於先前儲存於感測放大器中之資料值。此運算使累加器中之資料保持不變。在替代例中，圖6B展示針對涉及運算元之可能組合(例如，Row X/Row Y資料值00、10、01及11)之各者之一OR邏輯運算之耦合至感測放大器(例如，在圖2A中展示之206-2)之資料線(例如，在圖2A中展示之205-1 (D)及205-2 (D_))上之電壓信號之行為及計算組件231-2之次級鎖存器之節點S1及S2上之電壓信號之行為。 在將OR運算之結果最初儲存於感測放大器206-2中之後，上述偽碼中之「撤銷啟動OR」指示OR控制信號降低(如在圖6B中之t₁₂ 展示)，從而導致傳遞電晶體207-2停止傳導以使感測放大器206-2 (及資料線D 205-2)與接地隔離。若先前未撤銷啟動OR，則可關閉Row Y (如在圖6B中之t₁₃ 展示)且停用感測放大器(如在圖6B中之t₁₄ 展示，藉由ACT正控制信號降低且RnIF負控制信號升高)。在隔離資料線之情況下，上述偽碼中之「預充電」可導致藉由一平衡操作對資料線預充電，如先前描述且在圖6B中之t₁₄ 展示。 在圖2A中繪示之感測電路250-2可提供如下額外邏輯運算靈活性。藉由用ANDinv控制信號之運算替代AND控制信號之運算及/或用ORinv控制信號之運算替代上文描述之AND及OR運算中之OR控制信號之運算，邏輯運算可自{Row X AND Row Y}改變為{~Row X AND Row Y}(其中「~Row X」指示Row X資料值之一相反者，例如，NOT Row X)且可自{Row X OR Row Y}改變為{~Row X OR Row Y}。舉例而言，在涉及反相資料值之一AND運算期間，可確證ANDinv控制信號而非AND控制信號，且在涉及反相資料值之一OR運算期間，可確證ORInv控制信號而非OR控制信號。啟動ORinv控制信號導致電晶體214-2傳導且啟動ANDinv控制信號導致電晶體214-1傳導。在各情況中，確證適當反相控制信號可翻轉感測放大器且導致最初儲存於感測放大器206-2中之結果變為使用反相Row X及真Row Y資料值之AND運算之結果或使用反相Row X及真Row Y資料值之OR運算之結果。一資料值之一真或互補版本可用於累加器中以藉由(例如)首先載入待經反相之一資料值且接著載入不被反相之一資料值而執行邏輯運算(例如，AND、OR)。 在類似於上文關於使用於上述AND及OR運算之資料值反相所描述之一方法中，在圖2A中展示之感測電路可藉由將未反相資料值輸入至累加器之動態鎖存器中且使用該資料以使感測放大器206-2中之資料值反相而執行一NOT (例如，反相)運算。如先前提及，啟動ORinv控制信號導致電晶體214-2傳導且啟動ANDinv控制信號導致電晶體214-1傳導。ORinv及/或ANDinv控制信號用於實施NOT函數，如在下文偽碼中描述： 將Row X複製至累加器中； 撤銷啟動EQ； 打開Row X； 觸發感測放大器(此後Row X資料駐留於感測放大器中)； 啟動LOAD(感測放大器資料(Row X)經傳送至累加器之節點S1及S2且動態地駐留於該等節點中)； 撤銷啟動LOAD； 啟動ANDinv及ORinv (此將互補資料放置於資料線上)； 使感測放大器中的資料值之此結果反相(例如，翻轉感測放大器鎖存器)； 此運算使累加器中的資料保持不變； 撤銷啟動ANDinv及ORinv； 關閉Row X； 預充電； 在上述偽碼中展示之「撤銷啟動EQ」、「打開Row X」、「觸發感測放大器」、「啟動LOAD」及「撤銷啟動LOAD」指示相同於上文針對AND運算及OR運算所描述的「將Row X複製至累加器中」初始運算階段之偽碼中之相同運算之功能性。然而，累加器之動態鎖存器中之資料值之一互補版本可放置於資料線上且因此傳送至感測放大器206-2，而非在將Row X資料載入至感測放大器206-2中且複製至動態鎖存器中之後關閉Row X且預充電。此藉由啟用(例如，導致電晶體傳導)及停用反相電晶體(例如，ANDinv及ORinv)來完成。此導致感測放大器206-2自先前儲存於感測放大器中之真資料值翻轉至儲存於感測放大器中之一互補資料值(例如，反相資料值)。因而，可基於啟動或不啟動ANDinv及/或Orinv而將累加器中之資料值之一真或互補版本傳送至感測放大器。此運算使累加器中之資料保持不變。 因為在圖2A中展示之感測電路250-2將AND、OR及/或NOT邏輯運算之結果最初儲存於感測放大器206-2中(例如，在感測放大器節點上)，故此等邏輯運算結果可容易且快速地傳達至任何啟用列(在邏輯運算完成之後啟動之任何列)及/或至計算組件231-2之次級鎖存器中。亦可藉由在感測放大器206-2觸發之前適當地觸發AND、OR、ANDinv及/或ORinv控制信號(及具有耦合至特定控制信號之一閘極之對應電晶體之運算)而使用於AND、OR及/或NOT邏輯運算之感測放大器206-2及定序互換。 當以此方式執行邏輯運算時，可使感測放大器206-2預接種有來自累加器之動態鎖存器之一資料值以減少所利用之總電流，此係因為當將累加器函數複製至感測放大器206-2時，感測放大器206-2並不處於全軌電壓(例如，供應電壓或接地/參考電壓)。具有一預接種感測放大器206-2之一運算序列迫使資料線之一者達到參考電壓(使互補資料線處於V_DD /2)或使互補資料線保持不變。當感測放大器206-2觸發時，感測放大器206-2將各自資料線拉至全軌。使用此運算序列將覆寫一啟用列中之資料。 可藉由使用一DRAM隔離(ISO)方案多工化(「muxing」)兩個相鄰資料線互補對而完成一SHIFT運算。根據本發明之實施例，移位電路223可用於將儲存於藉由一特定互補資料線對耦合之記憶體胞中之資料值移位至對應於一不同互補資料線對之感測電路250-2 (例如，感測放大器206-2) (例如，諸如對應於一左鄰近或右鄰近互補資料線對之一感測放大器206-2)。如在本文中使用，一感測放大器206-2對應於當隔離電晶體221-1及221-2傳導時感測放大器所耦合至之互補資料線對。SHIFT運算(右或左)並未將Row X資料值預複製至累加器中。可藉由以下偽碼概述使Row X向右移位之運算： 撤銷啟動Norm且啟動Shift； 撤銷啟動EQ； 打開Row X； 觸發感測放大器(此後經移位Row X資料駐留於感測放大器中)； 啟動Norm且撤銷啟動Shift； 關閉Row X； 預充電； 在上述偽碼中，「撤銷啟動Norm且啟動Shift」指示一NORM控制信號降低而導致移位電路223之隔離電晶體221-1及221-2未傳導(例如，使感測放大器與對應互補資料線對隔離)。SHIFT控制信號升高而導致隔離電晶體221-3及221-4傳導，藉此將感測放大器206-3耦合至左鄰近互補資料線對(在用於左鄰近互補資料線對之非傳導隔離電晶體221-1及221-2之記憶體陣列側上)。 在組態移位電路223之後，在上述偽碼中展示之「撤銷啟動EQ」、「打開Row X」及「觸發感測放大器」指示與在相同於AND運算及OR運算之偽碼之前之上文所描述之「將Row X複製至累加器中」初始運算階段之偽碼中之相同運算的功能性。在此等運算之後，用於耦合至左鄰近互補資料線對之記憶體胞之Row X資料值向右移位且儲存於感測放大器206-3中。 在上述偽碼中，「啟動Norm且撤銷啟動Shift」指示一NORM控制信號升高，從而導致移位電路223之隔離電晶體221-1及221-2傳導(例如，將感測放大器耦合至對應互補資料線對)，且SHIFT控制信號降低而導致隔離電晶體221-3及221-4未傳導且使感測放大器206-3與左鄰近互補資料線對隔離(例如，在用於左鄰近互補資料線對之非傳導隔離電晶體221-1及221-2之記憶體陣列側上)。由於Row X仍處於作用中，故透過隔離電晶體221-1及221-2將已向右移位之Row X資料值傳送至對應互補資料線對之Row X。 在Row X資料值向右移位至對應互補資料線對之後，停用選定列(例如，ROW X) (如藉由上述偽碼中之「關閉Row X」指示)，此可藉由存取電晶體關斷以使選定胞與對應資料線解耦合而完成。一旦關閉選定列且使記憶體胞與資料線隔離，即可對資料線預充電，如藉由上述偽碼中之「預充電」指示。可藉由一平衡操作完成資料線之一預充電，如在上文描述。 向左移位Row X之運算可概述如下： 啟動Norm且撤銷啟動Shift； 撤銷啟動EQ； 打開Row X； 觸發感測放大器(此後Row X資料駐留於感測放大器中)； 撤銷啟動Norm且啟動Shift； 將感測放大器資料(經左移位Row X)傳送至Row X； 關閉Row X； 預充電； 在上述偽碼中，「啟動Norm且撤銷啟動Shift」指示一NORM控制信號升高而導致移位電路223之隔離電晶體221-1及221-2傳導，且SHIFT控制信號降低而導致隔離電晶體221-3及221-4未傳導。此組態將感測放大器206-2耦合至一對應互補資料線對且使感測放大器與右鄰近互補資料線對隔離。 在組態移位電路之後，在上述偽碼中展示之「撤銷啟動EQ」、「打開Row X」及「觸發感測放大器」指示相同於AND運算及OR運算之偽碼之前之上文描述的「將Row X複製至累加器中」初始運算階段之偽碼中之相同運算之功能性。在此等運算之後，將用於耦合至對應於感測電路250-2之互補資料線對之記憶體胞之Row X資料值儲存於感測放大器206-2中。 在上述偽碼中，「撤銷啟動Norm且啟動Shift」指示一NORM控制信號降低而導致移位電路223之隔離電晶體221-1及221-2未傳導(例如，使感測放大器與對應互補資料線對隔離)，且SHIFT控制信號升高而導致隔離電晶體221-3及221-4傳導以將感測放大器耦合至左鄰近互補資料線對(例如，在用於左鄰近互補資料線對之非傳導隔離電晶體221-1及221-2之記憶體陣列側上)。由於Row X仍處於作用中，故將已向左移位之Row X資料值傳送至左鄰近互補資料線對之Row X。 在Row X資料值向左移位至左鄰近互補資料線對之後，停用選定列(例如，ROW X) (如藉由「關閉Row X」指示)，此可藉由存取電晶體關斷以使選定胞與對應資料線解耦合而完成。一旦關閉選定列且使記憶體胞與資料線隔離，即可對資料線預充電，如藉由上述偽碼中之「預充電」指示。可藉由一平衡操作完成資料線之一預充電，如在上文描述。 圖7係繪示根據本發明之數項實施例之具有可選擇邏輯運算選擇邏輯之感測電路之一示意圖。圖7展示耦合至一互補感測線對705-1及705-2之一感測放大器706，及經由傳遞閘707-1及707-2而耦合至感測放大器706之一計算組件731。傳遞閘707-1及707-2之閘極可由一邏輯運算選擇邏輯信號PASS (其可自邏輯運算選擇邏輯713-5輸出)控制。圖7展示標記為「A」之計算組件731及標記為「B」之感測放大器706以指示儲存於計算組件731中之資料值係「A」資料值且儲存於感測放大器706中之資料值係在關於圖8繪示之邏輯表中展示之「B」資料值。 圖7中繪示之感測電路750包含邏輯運算選擇邏輯713-5。在此實例中，邏輯713-5包括由一邏輯運算選擇邏輯信號PASS*控制之交換閘742。邏輯運算選擇邏輯713-5亦包括四個邏輯選擇電晶體：耦合於交換電晶體742之閘極與一TF信號控制線之間之邏輯選擇電晶體762、耦合於傳遞閘707-1及707-2之閘極與一TT信號控制線之間之邏輯選擇電晶體752、耦合於傳遞閘707-1及707-2之閘極與一FT信號控制線之間之邏輯選擇電晶體754及耦合於交換電晶體742之閘極與一FF信號控制線之間之邏輯選擇電晶體764。邏輯選擇電晶體762及752之閘極透過隔離電晶體750-1 (其具有耦合至一ISO信號控制線之一閘極)而耦合至真感測線(例如，705-1)，且邏輯選擇電晶體764及754之閘極透過隔離電晶體750-2 (其亦具有耦合至一ISO信號控制線之一閘極)而耦合至互補感測線(例如，705-2)。 邏輯選擇電晶體752及754分別類似於如圖2A中展示之電晶體207-1 (其耦合至一AND信號控制線)及電晶體207-2 (其耦合至一OR信號控制線)而配置。基於ISO信號經確證時之TT選擇信號及FT選擇信號之狀態以及各自互補感測線上之資料值，邏輯選擇電晶體752及754之操作類似。邏輯選擇電晶體762及764亦以類似方式操作以控制交換電晶體742之連續性。舉例而言，為了打開 (例如，接通)交換電晶體742，在真感測線上之資料值為「1」之情況下啟動TF控制信號(例如，高)，或在互補感測線上之資料值為「1」之情況下啟動FF控制信號(例如，高)。若各自控制信號或對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至其之感測線)上之資料值不高，則交換電晶體742將不由一特定邏輯選擇電晶體打開。 PASS*控制信號不必與PASS控制信號互補。舉例而言，PASS及PASS*控制信號兩者可同時經啟動或經撤銷啟動。然而，PASS控制信號及PASS*控制信號兩者同時啟動使互補感測線對短接在一起，此可係欲避免之一破壞性組態。在圖8中繪示之邏輯表中概述針對在圖7中繪示之感測電路之邏輯運算結果。 圖8係繪示根據本發明之數項實施例之可由圖7中展示之感測電路實施之可選擇邏輯運算結果之一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)可連同存在於互補感測線上之一特定資料值一起用以選擇複數個邏輯運算之一者以實施涉及儲存於感測放大器706及計算組件731中之開始資料值。四個控制信號連同存在於互補感測線上之一特定資料值一起控制傳遞閘707-1及707-2以及交換電晶體742之連續性，此繼而影響在觸發之前/之後在計算組件731及/或感測放大器706中之資料值。可選擇地控制交換電晶體742之連續性之能力促進實施尤其涉及反相資料值(例如，反相運算元及/或反相結果)之邏輯運算。 圖8中繪示之邏輯表展示在844處之欄A中展示之儲存於計算組件731中之開始資料值及在845處之欄B中展示之儲存於感測放大器706中之開始資料值。在圖8之邏輯表中之其他3個頂欄標頭(NOT OPEN、OPEN TRUE及OPEN INVERT)係指傳遞閘707-1及707-2以及交換電晶體742之連續性，其等可取決於四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態以及ISO控制信號經確證時存在於該對互補感測線705-1及705-2上之一特定資料值而分別經控制為打開或關閉。「Not Open」欄856對應於皆處於一非傳導條件下之傳遞閘707-1及707-2以及交換電晶體742，「Open True」欄870對應於處於一傳導條件下之傳遞閘707-1及707-2，且「Open Invert」欄871對應於處於一傳導條件下之交換電晶體742。邏輯表8中未反映對應於皆處於一傳導條件下之傳遞閘707-1及707-2以及交換電晶體742之組態，此係由於此導致感測線短接在一起。 經由傳遞閘707-1及707-2以及交換電晶體742之連續性之選擇性控制，圖8之邏輯表之上部之第一組兩列之三行之各者可與第一組下方之第二組兩列之三行之各者組合以提供3 x 3 = 9個不同結果組合(對應於九個不同邏輯運算)，如由875處展示之各種連接路徑指示。在圖8中繪示之邏輯表中概述可由感測電路750實施之九個不同可選擇邏輯運算。 圖8中繪示之邏輯表之下部之欄展示一標頭880，其包含邏輯選擇控制信號之狀態。舉例而言，在列876中提供一第一邏輯選擇控制信號之狀態；在列877中提供一第二邏輯選擇控制信號之狀態；在列878中提供一第三邏輯選擇控制信號之狀態；且在列879中提供一第四邏輯選擇控制信號之狀態。在列847中概述對應於結果之特定邏輯運算。 因而，圖7中展示之感測電路可用於執行如圖8中展示之各種邏輯運算。舉例而言，根據本發明之數項實施例，感測電路750可經操作以結合比較記憶體中之資料型樣執行各種邏輯運算(例如，AND及OR邏輯運算)。 根據各種實施例，可在一記憶體中處理器(PIM)器件(例如，諸如一DRAM，每記憶體胞一個電晶體(例如，1T1C)組態，記憶體胞大小為6F^2或4F^2)之一記憶體陣列核心中啟用一般計算。本文中描述之裝置及方法之優點在單一指令速度方面未實現而係在累加速度方面實現，累加速度可藉由在未曾自記憶體陣列(例如，DRAM)傳送資料或觸發一行解碼之情況下並行計算之整個資料庫達成。換言之，可消除資料傳送時間。舉例而言，本發明之裝置可使用在耦合至一資料線之記憶體胞(例如， 16K個記憶體胞之一行)中之資料值並行(例如，同時)執行AND、OR或SHIFT。 為了並行執行此等AND、OR或SHIFT，資料可需要水平連續(例如，儲存於彼此緊鄰之記憶體胞中)使得儲存資料之記憶體胞之間之距離之計算不需要連同經執行之運算進行計算。藉由收集水平連續之資料，可更有效執行運算。此外，先前方法包含其中將資料移出以用於邏輯運算處理(例如，使用32或64位元暫存器)之感測電路且包含少於本發明之裝置之並行執行之運算。以此方式，藉由確保以使得對資料並行執行運算之一方式儲存資料而有效提供顯著更高處理能力以及更有效地使用避免自陣列傳送資料。根據本發明之裝置及/或方法亦可使用少於其中邏輯運算與記憶體離散之組態之能量/面積。此外，本發明之裝置及/或方法可提供額外能量/面積優點，此係因為記憶體陣列中邏輯運算消除特定資料值傳送。 儘管已在本文中繪示及描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式而非一限制性方式做出上述描述。熟習此項技術者在檢視上述描述後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍判定本發明之一或多項實施例之範疇。 在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於每一技術方案中明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入實施方式中，其中每一技術方案獨立地作為一單獨實施例。

100‧‧‧計算系統
110‧‧‧主機
120‧‧‧記憶體器件
130‧‧‧記憶體陣列
140‧‧‧控制器
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧輸入/輸出(I/O)電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧匯流排
157‧‧‧帶外匯流排
160‧‧‧邏輯
170‧‧‧邏輯電路
171‧‧‧快取區
201-1至201-6‧‧‧記憶體胞
202-1至202-6‧‧‧電晶體
203-1至203-6‧‧‧電容器
204-X‧‧‧字線
204-Y‧‧‧字線
205-1‧‧‧資料線/感測線
205-2‧‧‧資料線/感測線
206‧‧‧感測放大器
206-1‧‧‧感測放大器
206-2‧‧‧感測放大器
206-3‧‧‧感測放大器
207-1‧‧‧下拉電晶體
207-2‧‧‧下拉電晶體
208-1‧‧‧電晶體/p通道電晶體
208-2‧‧‧電晶體/p通道電晶體
209-1‧‧‧電晶體
209-2‧‧‧電晶體
212-1‧‧‧主動負控制信號線
212-2‧‧‧主動正控制信號線
213-1‧‧‧ANDinv控制信號線
213-2‧‧‧ORinv控制信號線
214-1‧‧‧下拉電晶體
214-2‧‧‧下拉電晶體
215‧‧‧鎖存器
216-1‧‧‧電晶體
216-2‧‧‧電晶體
217-1‧‧‧鎖存器輸入
217-2‧‧‧鎖存器輸入
218-1‧‧‧負載/傳遞電晶體
218-2‧‧‧負載/傳遞電晶體
219‧‧‧互補控制信號
221-1‧‧‧隔離電晶體
221-2‧‧‧隔離電晶體
221-3‧‧‧隔離電晶體
221-4‧‧‧隔離電晶體
222‧‧‧控制信號
223-1‧‧‧移位電路
223-2‧‧‧移位電路
223-3‧‧‧移位電路
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧控制信號
227-1‧‧‧n通道電晶體
227-2‧‧‧n通道電晶體
228‧‧‧主動負控制信號
229-1‧‧‧p通道電晶體
229-2‧‧‧p通道電晶體
230‧‧‧記憶體陣列
231‧‧‧計算組件
231-1‧‧‧計算組件
231-2‧‧‧計算組件/累加器
231-3‧‧‧計算組件
233-1‧‧‧鎖存器輸入
233-2‧‧‧鎖存器輸入
238‧‧‧平衡電壓
239-1‧‧‧電晶體
239-2‧‧‧電晶體
250-1‧‧‧感測組件/感測電路
250-2‧‧‧感測組件/感測電路
250-3‧‧‧感測組件/感測電路
264‧‧‧鎖存器
265‧‧‧主動正控制信號
291-1‧‧‧接地(GND)
303-0至303-J‧‧‧記憶體胞
304-0至304-R‧‧‧存取線
305-0至305-S‧‧‧感測線
306-0至306-U‧‧‧感測放大器
308-0至308-V‧‧‧電晶體
310-0至310-W‧‧‧行解碼線
312‧‧‧次級感測放大器
330‧‧‧記憶體陣列
331-0至331-X‧‧‧計算組件
334‧‧‧輸入/輸出(I/O)線
431‧‧‧位元向量/行
433‧‧‧位元向量/行
435‧‧‧位元向量/行
437‧‧‧位元向量/行
439‧‧‧位元向量/行
451-0‧‧‧列
451-1‧‧‧列
451-2‧‧‧列
451-3‧‧‧列
451-4.1‧‧‧第一迭代
451-4.1a至451-4.1k‧‧‧列
451-4.2‧‧‧第二迭代
451-4.2a至451-4.2k‧‧‧列
451-4.3‧‧‧第三迭代/列
451-4.4‧‧‧第四迭代/列
451-4.5‧‧‧第五迭代/列
451-4.6‧‧‧第六迭代/列
451-4.7‧‧‧第七迭代/列
451-4.7a至451-4.7k‧‧‧列
451-4.8‧‧‧第八迭代/列
503‧‧‧信號
504‧‧‧列啟動信號
504-0‧‧‧列信號
504-1‧‧‧列信號
505-1‧‧‧信號/資料線電壓
505-2‧‧‧信號/資料線電壓
511‧‧‧控制信號
511-1‧‧‧Passd控制信號
511-2‧‧‧Passdb控制信號
512-1‧‧‧累加器負控制信號
512-2‧‧‧累加器正控制信號
526‧‧‧平衡信號
528‧‧‧負控制信號
590‧‧‧正控制信號
705-1‧‧‧感測線
705-2‧‧‧感測線
706‧‧‧感測放大器
707-1‧‧‧傳遞閘
707-2‧‧‧傳遞閘
713-5‧‧‧邏輯運算選擇邏輯
731‧‧‧計算組件
742‧‧‧交換閘/交換電晶體
750‧‧‧感測電路
750-1‧‧‧隔離電晶體
750-2‧‧‧隔離電晶體
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
844‧‧‧欄
845‧‧‧欄
847‧‧‧列
856‧‧‧欄
870‧‧‧欄
871‧‧‧欄
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
878‧‧‧列
880‧‧‧標頭
FF‧‧‧邏輯選擇控制信號
FT‧‧‧邏輯選擇控制信號
PASS‧‧‧邏輯運算選擇邏輯信號
PASS*‧‧‧邏輯運算選擇邏輯信號
TF‧‧‧邏輯選擇控制信號
TT‧‧‧邏輯選擇控制信號

圖1係根據本發明之數項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。 圖2A繪示根據本發明之數項實施例之一記憶體陣列之一部分之一示意圖。 圖2B係繪示根據本發明之數項實施例之感測電路之一部分之一示意圖。 圖3A至圖3C各繪示根據本發明之數項實施例之一記憶體陣列之一部分之一示意圖。 圖4繪示根據本發明之數項實施例之展示一陣列之記憶體胞在與執行一收集操作相關聯之一特定階段之狀態之一表。 圖5A至圖5D繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖。 圖6A至圖6B繪示根據本發明之數項實施例之與使用感測電路執行數個邏輯運算相關聯之時序圖。 圖7係繪示根據本發明之數項實施例之具有可選擇邏輯運算選擇邏輯之感測電路之一示意圖。 圖8係根據本發明之數項實施例之繪示由一感測電路實施之可選擇邏輯運算結果之一邏輯表。

303-0至303-J‧‧‧記憶體胞

304-0至304-R‧‧‧存取線

305-0至305-S‧‧‧感測線

306-0至306-U‧‧‧感測放大器

308-0至308-V‧‧‧電晶體

310-0至310-W‧‧‧行解碼線

312‧‧‧次級感測放大器

330‧‧‧記憶體陣列

331-0至331-X‧‧‧計算組件

334‧‧‧輸入/輸出(I/O)線

Claims (25)

1. 一種用於收集資料之方法，其包括： 在耦合至一第一感測線及複數個存取線之記憶體胞中儲存一第一元素； 在耦合至一第二感測線及該複數個存取線之記憶體胞中儲存一第二元素，其中耦合至該第一感測線之該等記憶體胞藉由至少耦合至一第三感測線及該複數個存取線之記憶體胞而與耦合至該第二感測線之該等記憶體胞分離；及 在耦合至該第三感測線之該等記憶體胞中儲存該第二元素。
2. 如請求項1之方法，其中在耦合至該第三感測線之該等記憶體胞中儲存該第二元素包括將在儲存於耦合至該複數個存取線之一第一者及該第二感測線之一記憶體胞中之該第二元素之一第一位置中之一資料單元重新組織為儲存於耦合至該複數個存取線之該第一者及該第三感測線之一記憶體胞中。
3. 如請求項1之方法，其中在耦合至該第三感測線之該等記憶體胞中儲存該第二元素包括將該第二元素之一資料單元自儲存於一非鄰近記憶體胞中重新組織為儲存於相對於儲存該第一元素之一資料單元之一記憶體胞之一鄰近記憶體胞中。
4. 如請求項3之方法，其中該非鄰近記憶體胞、該鄰近記憶體胞及儲存該第一元素之一第一位置中之一資料單元之一記憶體胞耦合至一相同存取線。
5. 如請求項1之方法，其中： 該第一感測線鄰近該第三感測線；且 至少一個感測線在該第二感測線與該第三感測線之間。
6. 如請求項1之方法，其進一步包括： 在耦合至一第四感測線及該複數個存取線之記憶體胞中儲存一第三元素；及 在耦合至一第五感測線及該複數個存取線之記憶體胞中儲存該第三元素，其中該第五感測線在該第三感測線與該第二感測線之間。
7. 如請求項1之方法，其進一步包括執行包含一AND、一OR及一SHIFT運算之至少一者之運算之數個迭代，其中各迭代對應於儲存一特定元素。
8. 如請求項1之方法，其中數個迭代之一第一者包括在該第三感測線中儲存該第二元素且該數個迭代之一第二者包括在一第五感測線中儲存一第三元素。
9. 如請求項1之方法，其中數個迭代之一第三者包括將儲存於耦合至不在一第五感測線與該第二感測線之間之一第六感測線之記憶體胞中之一第四元素重新組織為儲存於耦合至在該第五感測線與該第二感測線之間之一第七感測線之記憶體胞中。
10. 如請求項9之方法，其中該第一感測線鄰近該第三感測線，該第三感測線鄰近該第五感測線，且該第五感測線鄰近該第七感測線。
11. 如請求項1之方法，其中在耦合至該第三感測線之該等記憶體胞中儲存該第二元素包括在不經由一輸入/輸出(I/O)線傳送資料之情況下執行數個AND、OR及SHIFT運算之至少一者。
12. 一種用於收集資料之方法，其包括： 儲存一記憶體陣列之複數個元素，其中： 該複數個元素之各者儲存於耦合至一各自感測線及複數個存取線之一各自記憶體胞群組中；且 儲存該複數個元素之一元素之各各自記憶體胞群組藉由額外記憶體胞群組而與儲存該複數個元素之一額外元素之另一記憶體胞群組分離，其中各各自額外記憶體胞群組耦合至一感測線及該複數個存取線；及 藉由重新組織該複數個元素使得一各自元素儲存於該等額外記憶體胞群組之一各自者中使得記憶體胞未定位於儲存該複數個元素之該等記憶體胞之間而收集該複數個元素。
13. 如請求項12之方法，其中收集該複數個元素包括將一第一元素之一第一資料單元重新組織為儲存於鄰近儲存一第二元素之一第一資料單元之一記憶體胞之一記憶體胞中。
14. 如請求項12之方法，其中使一第一元素之一第一資料單元移位等於自該第一元素至一第二元素之記憶體胞之一距離減去1且乘以一迭代元素編號之數目個記憶體胞，其中該迭代元素編號為1。
15. 如請求項12之方法，其中收集該複數個元素包括使一第三元素之一第一資料單元移位為儲存於鄰近儲存一第一元素之一第一資料單元之一記憶體胞之一記憶體胞中。
16. 如請求項15之方法，其中使該第三元素之該第一資料單元移位等於自該第一元素至該第三元素之記憶體胞之一距離減去1乘以一額外迭代元素編號之數目個跨記憶體胞之位置，其中該額外迭代元素編號為2。
17. 一種裝置，其包括： 一第一記憶體胞群組，其耦合至一第一感測線及複數個存取線且經組態以儲存一第一元素； 一第二記憶體胞群組，其耦合至一第二感測線及該複數個存取線，其中該第二感測線鄰近該第一感測線； 一第三記憶體胞群組，其耦合至一第三感測線及該複數個存取線且經組態以儲存一第二元素；及 一控制器，其經組態以操作感測電路以執行一收集操作，該收集操作包含將該第二元素自儲存於該第三記憶體胞群組中重新組織為儲存於該第二記憶體胞群組中。
18. 如請求項17之裝置，其中該控制器經組態以操作該感測電路以在不經由一輸入/輸出(I/O)線傳送資料之情況下執行該重新組織。
19. 如請求項17之裝置，其中該控制器經組態以操作該感測電路以在不觸發一行解碼線之情況下執行該重新組織。
20. 如請求項17之裝置，其中該控制器經組態以操作該感測電路以藉由執行使該第二元素移位等於該第一元素與該第二元素之間之數個記憶體胞群組之一距離之數目個記憶體胞行之運算之一第一迭代而重新組織該複數個元素。
21. 如請求項17之裝置，其中該控制器經組態以操作該感測電路以藉由執行使儲存於耦合至一第四感測線之一記憶體胞群組中之一第三元素移位等於自耦合至該第二感測線之該記憶體胞群組至耦合至該第四感測線之該記憶體胞群組之一距離之數目個記憶體胞行之運算之一第二迭代而使該複數個元素移位。
22. 一種裝置，其包括： 複數個第一記憶體胞群組，其中該複數個第一記憶體胞群組之各群組： 耦合至一各自感測線及複數個存取線；且 經組態以最初儲存複數個元素之一元素； 複數個第二記憶體胞群組，其中： 該複數個第二記憶體胞群組之各群組： 鄰近該複數個第二記憶體胞群組之至少一個其他群組；且 在該複數個第一記憶體胞群組之一第一者與該複數個第一記憶體胞群組之一第二者之間；且 該複數個第二群組包含該複數個第一記憶體胞群組之該第一者；及 一控制器，其經組態以操作感測電路以收集最初儲存於該複數個第一記憶體胞群組中之元素以儲存於該複數個第二記憶體胞群組中。
23. 如請求項22之裝置，其中至少一個感測線使該等各自感測線之各者與耦合至該複數個第一記憶體胞群組之該群組之該等各自感測線之另一者分離。
24. 如請求項22之裝置，其中該記憶體胞群組： 在耦合至一連續第一感測線之一記憶體胞中儲存一第一元素之一第一資料單元；且 在耦合至一連續第N感測線之一記憶體胞中儲存一第二元素之一第一資料單元；且 其中耦合至連續第二、第三、…、第N-1存取線之記憶體胞不儲存一元素且該複數個元素之各者之寬度係N-1個資料單元。
25. 如請求項22之裝置，其中該複數個元素之各者儲存於耦合至該複數個存取線及該等各自感測線之各者之一記憶體胞群組中。