TWI575604B

TWI575604B - 半導體裝置及其製造方法

Info

Publication number: TWI575604B
Application number: TW104139352A
Authority: TW
Inventors: 楊士億; 李明翰; 眭曉林; 郭子駿
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-09-18
Filing date: 2015-11-26
Publication date: 2017-03-21
Also published as: US20170186685A1; US20190115297A1; CN106548974A; US20200343177A1; US10714424B2; US9613856B1; TW201712753A; US20170084483A1; US11715689B2; CN106548974B; US10163786B2

Description

半導體裝置及其製造方法

本揭示係有關於半導體技術，且特別是有關於半導體裝置的金屬互連(metal interconnection)結構及其製造方法。

半導體積體電路(integrated circuit，IC)工業已經歷了快速成長，積體電路的材料與設計上的技術演進已產生數個積體電路的世代，每一世代的積體電路較上一世代更小且更複雜。在積體電路的發展史中，功能密度(每一晶片區互連的裝置數目)增加，同時幾何尺寸(製程中所製造的最小的元件(或線路))縮小。

此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。元件尺寸微縮化也增加了處理與製造積體電路的複雜性。為了實現這些發展，在積體電路的加工與處理中需要相似的發展。一個領域為電晶體和其他元件之間的佈線或互連。雖然現存之製造積體電路元件的方法一般來說對於其預期目的都是適當的，但是這些方法並非全方面令人滿意。舉例來說，發展強健的製程來形成低導通孔電阻的金屬互連結構是一種挑戰。

在一些實施例中，本揭示提供半導體裝置的製造方法，其包含在基底上方形成第一導電特徵部件；在第一導電特徵部件上方形成介電層；在介電層中形成溝槽，其中溝槽在其下部具有第一寬度且在其上部具有第二寬度，其中第二寬度大於第一寬度，其中第一導電特徵部件在溝槽中暴露出來；在溝槽中形成第一阻障層，其中第一阻障層具有設置於介電層上方的第一部分和設置於第一導電特徵部件上方的第二部分；實施熱處理將第一阻障層的第一部分轉換成第二阻障層；在溝槽中暴露出第一導電特徵部件，且第二阻障層的一部分設置於介電層上方；以及在溝槽中形成第二導電特徵部件。

在其他實施例中，本揭示提供半導體裝置的製造方法，其包含在設置於基底上的第一導電特徵部件上方形成介電層；在介電層中形成溝槽，其中溝槽在其上部具有第一寬度且在其下部具有第二寬度，其中第一寬度大於第二寬度，其中第一導電特徵部件在溝槽中暴露出來；在溝槽中形成第一阻障層，其中第一阻障層的第一部分沿著介電層定義的溝槽的側壁表面形成，且第一阻障層的第二部分沿著第一導電特徵部件定義的溝槽的底部表面形成；將第一阻障層的第一部分轉換成第二阻障層，其中第二阻障層由不同於第一阻障層的材料形成；在溝槽中暴露出第一導電特徵部件，且第二阻障層的一部分設置於介電層上方；以及在溝槽中形成第二導電特徵部件。

在另外一些實施例中，本揭示提供半導體裝置，其包含第一導電特徵部件，設置於基底上方；第二導電特徵部件，設置於第一導電特徵部件上方，其中第二導電特徵部件具有第一寬度的上部和第二寬度的部分，第二寬度與第一寬度不同，其中下部物理性接觸第一導電特徵部件的頂部；第一阻障層，沿著第二導電特徵部件的側壁設置；以及介電層，沿著第一阻障層設置，其中介電層物理性接觸第一阻障層遠離第二導電特徵部件的一側。

100‧‧‧方法

102、104、106、108、110、112、114、116、118‧‧‧步驟

200‧‧‧半導體裝置

205‧‧‧初始結構

210‧‧‧基底

214‧‧‧導電特徵部件

216‧‧‧阻障層

220‧‧‧介電層

310‧‧‧溝槽

311‧‧‧底層

312‧‧‧中間層

313‧‧‧阻劑

315‧‧‧第一側壁

410‧‧‧通孔溝槽

411‧‧‧階梯式溝槽

415‧‧‧第二側壁

416‧‧‧底部

510‧‧‧第一阻障層

510D‧‧‧第一部分

510M‧‧‧第二部分

610‧‧‧第二阻障層

620‧‧‧第三阻障層

700‧‧‧熱處理

710‧‧‧通孔金屬

720‧‧‧金屬層

725‧‧‧導線

W1‧‧‧第一寬度

W2‧‧‧第二寬度

根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示中的各種特徵部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種特徵部件的尺寸，以做清楚的說明。

第1圖顯示依據本揭示的一些實施例之製造半導體裝置之例示性方法的流程圖。

第2圖顯示依據本揭示的一些實施例之半導體裝置之一例示性初始結構的剖面示意圖。

第3、4、5A、5B、6、7、8、9、10A、10B圖顯示依據本揭示的一些實施例之例示性半導體裝置的剖面示意圖。

要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本揭示的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭示的說明。當然，這些特定的範例並非用以限定本揭示。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭示的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各種實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

第1圖顯示依據本揭示的一些實施例之製造一個或多個半導體裝置之方法100的流程圖。方法100詳述如下，參照第2圖所示之半導體裝置的初始結構205和第3、4、5A、5B、6、7、8、9、10A、10B圖所示之半導體裝置200。

參照第1、2圖，方法100從步驟102開始，提供初始結構205。初始結構205包含基底210，其可包含矽。或者，基底210可包含其他元素半導體例如鍺。基底210也可包含化合物半導體例如碳化矽、砷化鎵、砷化銦和磷化銦。基底210可包含合金半導體例如矽鍺、碳化矽鍺、磷化鎵砷和磷化鎵銦。在一實施例中，基底210包含磊晶層。舉例來說，基底可包含覆蓋塊狀半導體的磊晶層。此外，基底210可包含絕緣體上的半導體(semiconductor-on-insulator，SOI)結構。舉例來說，基底210可包含埋置氧化(buried oxide，BOX)層，其透過植氧分離(separation by implantation of oxygen，SIMOX)製程或其他合適的技術，例如晶圓接合(bonding)和研磨(grinding)形成。

基底210也包含各種p型摻雜區及/或n型摻雜區，其透過例如離子佈植及/或擴散製程建置。這些摻雜區包含n型井、p型井、輕摻雜區(light doped region，LDD)、重摻雜源極和汲極(source/drain，S/D)和各種通道摻雜輪廓，其係設置來形成各種積體電路(IC)元件，例如互補式金屬氧化物半導體場效電晶體(complimentary metal-oxide-semiconductor field-effect transistor，CMOSFET)、影像感測器及/或發光二極體(light emitting diode，LED)。基底210可更包含其他功能性特徵部件(feature)，例如形成於基底內或其上的電阻器或電容器。基底210可更包含橫向的隔離特徵部件來分離各種形成於基底210內的元件。在一實施例中，淺溝槽隔離(shallow trench isolation，STI)特徵部件用作橫向隔離。各種積體電路元件可更包含其他特徵部件，例如設置於源極/汲極上的矽化物和覆蓋通道區的閘極堆疊。

初始結構205也可包含複數個介電層和導電特徵部件整合來形成互連結構，其係配置來耦接各種p型和n型摻雜區和其他功能性特徵部件(例如閘極電極)，以成為一功能性積體電路。在一例子中，初始結構205可包含一部分的互連結構並統稱為基底210。下面將進一步描述此互連結構。

如上所述，基底210包含互連結構。此內連接結構包含多層互連(multi-layer interconnect，MLI)結構和整合多層內連接結構的層間介電層(inter-level dielectric，ILD)，以提供電性佈線來耦接基底210內的各種元件至輸入/輸出電源和信號。此互連結構包含各種金屬線、接點(contact)和導通孔(via)特徵部件(或通孔插塞(via plug))，金屬線提供水平電性佈線，接點提供矽基底與金屬線之間的垂直連接，而導通孔特徵部件提供不同金屬層內的金屬線之間的垂直連接。

例示性的導電特徵部件214如第2圖所示。在一實施例中，導電特徵部件214包含一部分的互連結構。舉例來說，導電特徵部件214包含接點、金屬導通孔及/或金屬線。導電特徵部件214可包含鋁(Al)、銅(Cu)及/或鎢(W)。在另一實施例中，導電特徵部件214包含電容器的電極、電阻器或一部分的電阻器。或者，導電特徵部件214包含摻雜區(例如源極或汲極)或閘極電極。在另一例子中，導電特徵部件214為設置於個別之源極、汲極或閘極電極上的矽化物特徵部件。

在一些實施例中，導電特徵部件214可由阻障層216圍繞來防止擴散及/或提供材料的附著力。阻障層216可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦矽(TiSiN)及/或氮化鉭矽(TaSiN)。導電特徵部件214和阻障層216可藉由包含微影、蝕刻和沉積的步驟形成。一例示性的微影製程可包含塗佈、曝光、曝光後烘烤和顯影製程。此蝕刻製程可包含濕蝕刻、乾蝕刻及/或前述之組合。此沉積製程可包含物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)和原子層沉積(atomic layer deposition，ALD)及/或其他合適的技術。

初始結構205也包含沉積於基底210和導電特徵部件214上方的介電層220。介電層220可包含氧化矽、氮化矽、具有低於熱氧化矽之介電常數(k)的介電材料層(因此稱為低介電常數介電材料層(low-k dielectric material layer))及/或其他合適的介電材料層。介電層220可包含單層或多層。介電層220可藉由化學氣相沉積、原子層沉積或旋轉塗佈沉積。

參照第1、3圖，當得到初始結構205後，方法100進行至步驟104，將一部分的介電層220移除來形成介電層220中的溝槽310。溝槽310為即將形成於其中的導電線之預留位置。溝槽310可藉由第一微影和蝕刻製程形成。第一微影製程可包含形成光阻(或阻劑)層於介電層220上方，將此阻劑曝光成為一圖案，實施曝光後烘烤製程，並將此阻劑顯影來形成包含阻劑的遮罩元件。此遮罩元件接著用來蝕刻出溝槽在介電層220中，此蝕刻製程可包含乾蝕刻、濕蝕刻及/或其他合適的製程。

參照第1、4圖，方法100進行至步驟106，實施第二微影製程來定義溝槽310上方的通孔溝槽(via trench)410。如圖所示，此處顯示的是使用三層材料的例示性微影製程(三層微影(tri-layer lithography))。此三層為稱為底層(bottom layer，BL)311的第一材料層、稱為中間層(middle layer，ML)312的第二材料層和稱為阻劑313的第三材料層。底層311在隨後的蝕刻製程保護介電層220。在一些實施例中，底層311包含不含矽的有機聚合物，中間層312可包含設計來提供與底層311具有蝕刻選擇性的含矽層。在一些實施例中，也將中間層312設計來作為底部抗反射塗層，其減少微影曝光製程期間的反射，進而增加影像對比度和提高影像解析度。底層311填入溝槽310，中間層312形成於底層311上方，且阻劑313形成於中間層312上方。透過微影製程將阻劑313圖案化來提供在其中的通孔溝槽410。如圖所示，通孔溝槽410與各自的導電特徵部件214對齊。

參照第1、5A圖，方法100進行至步驟108，將通孔溝槽410延伸至穿透各種下方層。如圖所示，通過通孔溝槽410將中間層312、底層311和介電層220蝕刻，暴露出一部分的導電特徵部件214。在本實施例中，溝槽310具有第一寬度W1，其寬於通孔溝槽410的第二寬度W2。此蝕刻製程包含濕蝕刻、乾蝕刻及/或前述之組合。舉例來說，此蝕刻製程包含使用氟系化學物，例如CF₄、SF₆、CH₂F₂、CHF₃及/或C₂F₆的電漿乾蝕刻製程。可調整個別的蝕刻製程的各種蝕刻參數，例如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、蝕刻劑流速及/或其他合適的參數。

形成通孔溝槽410之後，將阻劑313、中間層312和底層311的餘留的部分透過另一蝕刻製程移除，例如濕式剝離及/或電漿灰化。如第5B圖所示，在移除阻劑313、中間層312 和底層311的餘留的部分之後，露出溝槽310且與通孔溝槽410彼此連通(或連接)。一部分的導電特徵部件214在各別的通孔溝槽410中暴露出來。

溝槽310和通孔溝槽410的組合一般可稱作階梯式溝槽(stepped trench)(或深溝槽)411。因此，階梯式溝槽411具有第一寬度W1的上部和第二寬度W2的下部。

參照第1、6圖，方法100進行至步驟110，將第一阻障層510沉積於階梯式溝槽411(即通孔溝槽410和溝槽310的組合)中，並且也沉積於介電層220的頂部。第一阻障層510可包含錳(Mn)、氮化錳(MnN)、鈦(Ti)、鉭(Ta)、鈷(Co)、鈷鎢(CoW)、鉬(Mo)及/或其他合適的導電材料。第一阻障層510可透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)及/或其他合適的技術沉積。在一些實施例中，第一阻障層510透過原子層沉積(ALD)來達成有著相當薄厚度的良好階梯覆蓋。舉例來說，第一阻障層510包含透過原子層沉積(ALD)的氮化錳(MnN)層。

在本揭示的實施例中，第一阻障層510順應性地(conformably)沿著溝槽310的第一側壁315、通孔溝槽410的第二側壁415和由導電特徵部件214定義之通孔溝槽410的底部416沉積並與其物理性接觸。因此，沿著第一側壁315和第二側壁415延伸之第一阻障層510的第一部分物理性接觸介電層220，而沿著底部416延伸之第一阻障層510的第二部分物理性接觸導電特徵部件214。為了清楚和簡明，第一部分以符號510D標示，第二部分以符號510M標示。

參照第1和7圖，方法100進行至步驟112，實施熱處理700來將第一部分510D和第二部分510M轉變(或轉換)成不同的阻障層。在一些實施例中，在熱處理700期間，第一部分510D與介電層220反應而轉變成第二阻障層610，而第二部分510M與導電特徵部件214反應而轉變成第三阻障層620(或底部阻障層)。在此實施例中，第二阻障層610由不同於第三阻障層620的材料形成。

或者，在一些實施例中，在實施熱處理700將第一部分510D轉變(或轉換)成第二阻障層610的期間，第二部分510M保持不變，且第三阻障層620由相同於第一阻障層510的材料形成。

在本揭示的實施例中，第二阻障層610相較於第三阻障層620在隨後的蝕刻具有顯著不同的蝕刻選擇性。選擇第一阻障層510和介電層220，使得形成的第二阻障層610有適當能力來增強介電層220與填入通孔溝槽410和溝槽310的金屬層之間的附著力並防止介電層220與金屬層之間的互相擴散和反應。在一例子中，第一阻障層510包含氮化錳(MnN)，且介電層220包含氧化矽。在熱處理700之後，第一部分510D轉換成MnSi_xO_yN_z，且第二部分510M與導電特徵部件214幾乎沒有反應，因此第三阻障層620仍然為氮化錳層510M。此處，x代表矽成分的原子比例，y代表氧成分的原子比例，且z代表氮成分的原子比例。

用熱處理700形成的第二和第三阻障層610、620有自選擇形成的本質(self-selective-formation nature)，其提供製程簡化且減輕製程限制。特別來說，透過熱處理700轉換，第二阻障層610可帶有第一阻障層510的薄膜特徵，例如有薄的厚度的良好階梯覆蓋，其對將要填入通孔溝槽410的金屬層提供良好的側壁保護並避免突出部分(overhang)的形成。

熱處理700可包括快速熱退火(rapid thermal anneal，RTA)、雷射退火、爐退火及/或閃光燈退火。舉例來說，實施熱退火的溫度範圍從100℃至400℃，並使用惰性氣體例如氦(He)、氖(Ne)、氬(Ar)、氪(Kr)、氙(Xe)和氮(N2)。舉另一例子來說，在真空環境中實施熱處理700。

參照第1和8圖，方法100進行至步驟114，將第三阻障層620移除。在本揭示的實施例中，實施選擇性蝕刻使得蝕刻製程蝕刻第三阻障層620，而大致不蝕刻第二阻障層610和導電特徵部件214。選擇性蝕刻製程提供製程簡化且減輕製程限制，此選擇性蝕刻可包含選擇性乾蝕刻、選擇性濕蝕刻及/或前述之組合。如上所述，在一些實施例中，第三阻障層620由相同於第一阻障層510的材料形成，即氮化錳(MnN)，而第二阻障層610為MnSi_xO_yN_z，且導電特徵部件214為銅。在此實施例中，在大致沒有蝕刻MnSi_xO_yN_z的第二阻障層610的情況下，氮化錳(MnN)的第三阻障層620透過用弱酸溶液(pH值小於7)的水溶液濕式清潔製程移除。此水溶液濕式清潔製程增加製造過程的簡化且也使得導電特徵部件214的製程引起之損傷(process-induced-damage)最小化。

在本揭示的實施例中，在移除第三阻障層620之後，在通孔溝槽410中暴露出導電特徵部件214。沉積於通孔溝槽410之底部上的底部阻障層(即第三阻障層620)的電阻通常高於沉積在通孔溝槽410中且位在此底部阻障層上方的金屬層的電阻。因此，底部阻障層的電阻決定了由底部阻障層和金屬層的組合形成的導電互連結構的電阻。此電阻稱為導通孔電阻(via resistance)。在本揭示的實施例中，方法100提供無底部阻障層(bottom-barrier-free)的方案。

參照第1和9圖，方法100進行至步驟116，形成通孔金屬(via metal)710於通孔溝槽410中。通孔金屬710物理性接觸導電特徵部件214，通孔金屬710可包含銅或銅合金，例如銅錳(CuMn)、銅鋁(CuAl)、銅鈦(CuTi)、銅釩(CuV)、銅鉻(CuCr)、銅矽(CuSi)及/或銅鈮(CuNb)。通孔金屬710可透過物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、無電電鍍沉積(electroless deposition，ELD)及/或其他合適的技術形成。在本揭示的實施例中，通孔金屬710透過無電電鍍沉積(ELD)製程形成，其提供低製程溫度、固有的製程選擇性和順應性由下而上的沉積，以減少通孔溝槽填充間隙(gap-fill)的挑戰。在一實施例中，通孔金屬710為無電電鍍沉積(ELD)製程沉積的銅。如圖所示，通孔金屬710具有第二阻障層610作為其側壁阻障層，因此第二阻障層610透過限制與通孔金屬擴散進入下方的介電層220有關聯的電子遷移(electron migration，EM)和時間相依介電崩潰(time-dependent dielectric breakdown，TDDB)，改善了裝置的可靠度。再者，透過具有側壁阻障層，也放寬了通孔金屬710在選擇上的限制。

參照第1和10A圖，方法100進行至步驟118，將金屬層720填入溝槽310中。在本揭示的實施例中，金屬層720設置於通孔金屬710上方並與其直接接觸。在本揭示的實施例中，沒有阻障層在通孔金屬710與金屬層720的介面上的情況下，降低了由通孔金屬710與金屬層720一起貢獻的電阻。金屬層720可包含Cu、Co、W、Ru、Ag、Au、CoW、CoF、CoSi或其他合適的金屬。金屬層720可透過物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)或電鍍沉積。在一實施例中，金屬層720包含由物理氣相沉積(PVD)沉積的銅層。在一實施例中，金屬層720包含由電鍍沉積的銅層。在各種其他例子中，可透過其他技術實施銅沉積。可增加銅的回焊(reflow)製程來提升銅的填充輪廓。

透過分開形成通孔金屬710和金屬層720，其提供使用不同沉積製程來更佳地配合通孔溝槽410和溝槽310的不同需求的好處。此方案有時稱作通孔預先填充(via pre-fill)方案。舉例來說，使用無電電鍍沉積(ELD)製程形成通孔金屬710，因為此製程可在間隙填充上作適當的順應性沉積，而使用物理氣相沉積(PVD)填充具有較寬間隙的溝槽310，因為相較於無電電鍍沉積(ELD)製程，此製程有著較快的沉積速率和較低的製程成本。

此外，實施化學機械研磨(chemical mechanical polishing，CMP)製程來將半導體裝置200的頂表面平坦化，以移除多餘的金屬層720和位於介電層220上方的第二阻障層610，如第10B圖所示。保留溝槽310中的第二阻障層610和金屬層720，形成導線725。由於化學機械研磨(CMP)製程，介電層 220的頂表面和導線725的頂表面大致共平面。

可在方法100之前、期間及之後提供額外的步驟，且對於方法100的其他實施例，上述的一些步驟可被取代、刪除或移動。舉例來說，可不在步驟116和步驟118分別地分開形成通孔金屬710和沉積金屬層720，取而代之的是，通孔金屬710和金屬層720透過一個沉積製程形成。

半導體裝置200可包含其他特徵部件，其可透過隨後的製程形成。舉例來說，各種導通孔/導線和多層互連特徵部件(例如金屬層和層間介電層)形成於基底210上方。舉例來說，多層互連結構包含垂直互連結構，例如傳統導通孔或接點，和水平互連結構，例如金屬線。

基於上述，可見本揭示實施例提供形成無底部阻障層之金屬互連結構的方法來達成低通孔接觸電阻，如此一來，在通孔金屬的底部和金屬線的底部無底部阻障層，金屬線形成於通孔金屬上方並與其物理性接觸。此方法對無電電鍍沉積(ELD)的通孔金屬提供側壁阻障層，以改善時間相依介電崩潰(TDDB)和電子遷移(EM)。此方法提供強健的金屬互連結構的形成製程，且此製程有著選擇性形成和選擇性蝕刻來減輕製程限制及簡化製造製程。

本揭示的實施例提供製造半導體裝置的許多不同的實施例，其相較於現存的方法提供一或更多的改善。在一實施例中，半導體裝置的製造方法包含在基底上方形成第一導電特徵部件，在第一導電特徵部件上方形成介電層，在介電層中形成溝槽。溝槽在其下部具有第一寬度且在其上部具有第二寬度，且第二寬度大於第一寬度，第一導電特徵部件在溝槽中暴露出來。此方法也包含在溝槽中形成第一阻障層，第一阻障層具有設置於介電層上方的第一部分和設置於第一導電特徵部件上方的第二部分。此方法也包含實施熱處理將第一阻障層的第一部分轉換成第二阻障層，在溝槽中暴露出第一導電特徵部件，且第二阻障層的一部分設置於介電層上方，並在溝槽中形成第二導電特徵部件。

在另一實施例中，半導體裝置的製造方法包含在設置於基底上的第一導電特徵部件上方形成介電層，在介電層中形成溝槽，溝槽在其上部具有第一寬度且在其下部具有第二寬度，第一寬度大於第二寬度，第一導電特徵部件在溝槽中暴露出來。此方法也包含在溝槽中形成第一阻障層，第一阻障層的第一部分沿著介電層定義的溝槽的側壁表面形成，且第一阻障層的第二部分沿著第一導電特徵部件定義的溝槽的底部表面形成。此方法也包含將第一阻障層的第一部分轉換成第二阻障層，第二阻障層由不同於第一阻障層的材料形成。此方法也包含在溝槽中暴露出第一導電特徵部件，且第二阻障層的一部分設置於介電層上方，並在溝槽中形成第二導電特徵部件。

在另一實施例中，半導體裝置包含第一導電特徵部件設置於基底上方，第二導電特徵部件設置於第一導電特徵部件上方，第二導電特徵部件具有第一寬度的上部和第二寬度的下部，第二寬度與第一寬度不同，下部物理性接觸第一導電特徵部件的頂部。此裝置也包含第一阻障層沿著第二導電特徵部件的側壁設置，介電層沿著第一阻障層設置，介電層物理性接觸第一阻障層遠離第二導電特徵部件的一側。

前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

100‧‧‧方法

102、104、106、108、110、112、114、116、118‧‧‧步驟

Claims

一種半導體裝置的製造方法，包括：在一基底上方形成一第一導電特徵部件；在該第一導電特徵部件上方形成一介電層；在該介電層中形成一溝槽，其中該溝槽在其下部具有一第一寬度且在其上部具有一第二寬度，其中該第二寬度大於該第一寬度，其中該第一導電特徵部件在該溝槽中暴露出來；在該溝槽中形成一第一阻障層，其中該第一阻障層具有設置於該介電層上方的一第一部分和設置於該第一導電特徵部件上方的一第二部分；實施一熱處理將該第一阻障層的該第一部分轉換成一第二阻障層；在該溝槽中暴露出該第一導電特徵部件，且該第二阻障層的一部分設置於該介電層上方；以及在該溝槽中形成一第二導電特徵部件。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該介電層中形成該溝槽的步驟包含透過一第一微影製程和一蝕刻製程形成該溝槽的該上部，以及在形成該溝槽的該上部之後，透過一第二微影製程形成該溝槽的該下部。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該溝槽中形成該第二導電特徵部件的步驟包含透過一無電電鍍沉積製程在該溝槽的該下部中沉積一第一銅層，其中該第一銅層物理性接觸該第一導電特徵部件，以及透過一非無電電鍍沉積製程在該溝槽的該上部沉積一第二銅層。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該溝槽中形成該第一阻障層的步驟包含在該溝槽中形成一氮化錳(MnN)層，且其中實施該熱處理將該第一阻障層的該第一部分轉換成該第二阻障層的步驟包含將該氮化錳層轉換成MnSi_xO_yN_z層，其中x代表矽成分的原子比例，y代表氧成分的原子比例，且z代表氮成分的原子比例。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中暴露出的該溝槽中的該第一導電特徵部件的步驟包含透過實施一包含酸的濕蝕刻製程將該第一阻障層的該第二部分移除。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該溝槽中形成該第一阻障層的步驟包含沿著該介電層定義的該溝槽的一側壁表面形成該第一部分，並沿著該第一導電特徵部件定義的該溝槽的一底部表面形成該第二部分。
一種半導體裝置的製造方法，包括：在設置於一基底上的一第一導電特徵部件上方形成一介電層；在該介電層中形成一溝槽，其中該溝槽在其上部具有一第一寬度且在其下部具有一第二寬度，其中該第一寬度大於該第二寬度，其中該第一導電特徵部件在該溝槽中暴露出來；在該溝槽中形成一第一阻障層，其中該第一阻障層的一第一部分沿著該介電層定義的該溝槽的一側壁表面形成，且該第一阻障層的一第二部分沿著該第一導電特徵部件定義的該溝槽的一底部表面形成；將該第一阻障層的該第一部分轉換成一第二阻障層，其中該第二阻障層由一不同於該第一阻障層的材料形成；在該溝槽中暴露出該第一導電特徵部件，且該第二阻障層的一部分設置於該介電層上方；以及在該溝槽中形成一第二導電特徵部件。
如申請專利範圍第7項所述之半導體裝置的製造方法，其中在該溝槽中形成該第二導電特徵部件的步驟包含透過一無電電鍍沉積製程在該溝槽的該下部中沉積一第一金屬層，以及透過一非無電電鍍沉積製程在該溝槽的該上部沉積一第二金屬層，其中該第二金屬層物理性接觸該第一金屬層。
如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第一金屬層為透過該無電電鍍沉積製程沉積的一銅層，且該第二金屬層為透過該非無電電鍍沉積製程沉積的一銅層。
一種半導體裝置，包括：一第一導電特徵部件，設置於一基底上方；一第二導電特徵部件，設置於該第一導電特徵部件上方，其中該第二導電特徵部件具有一第一寬度的一上部和一第二寬度的一下部，該第二寬度與該第一寬度不同，其中該下部物理性接觸該第一導電特徵部件的一頂部；一第一阻障層，沿著該第二導電特徵部件的側壁設置；以及一介電層，沿著該第一阻障層設置，其中該介電層物理性接觸該第一阻障層遠離該第二導電特徵部件的一側。
如申請專利範圍第10項所述之半導體裝置，其中該第一導電特徵部件包含銅，其中該第二導電特徵部件包含銅，其中該第一阻障層包含MnSi_xO_yN_z，其中x代表矽成分的原子比例，y代表氧成分的原子比例，且z代表氮成分的原子比例，其中該介電層包含氧化矽。