JP2007081113A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】バリアメタルがない場合であっても、配線の平坦性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本実施例の半導体装置の製造方法は、半導体基板１上に層間絶縁膜２を形成し、層間絶縁膜２上に金属を含むメタルマスク３を形成し、メタルマスク３および層間絶縁膜２の一部をエッチングして、メタルマスク３および層間絶縁膜２にパターン溝２ａを形成し、パターン溝２ａ内を埋め込むように、層間絶縁膜２上に導電層５を形成し、パターン溝２ａ内に導電層５を残すように、層間絶縁膜２上の余剰の導電層５を研磨する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、ダマシンプロセスあるいはデュアルダマシンプロセスを採用する半導体装置の製造方法に関する。

銅（Ｃｕ）配線はアルミニウム（Ａｌ）系合金配線より低抵抗、低容量および高信頼性を与えることから、配線の寄生抵抗および寄生容量による回路遅延が支配的になる微細素子において重要性を増してきた。一般にはＣｕはＡｌ系合金配線と異なりドライエッチングが容易ではない為、ダマシンプロセスが広く受け入れられている。ダマシンプロセスとは、例えばシリコン酸化膜（ＳｉＯ_２）などの層間絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋め込み、その後、余剰の配線材料を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法などにより除去することにより形成される配線のプロセスである。さらに接続孔（ヴィア）と配線溝（トレンチ）を形成後、一括して配線材料を埋め込み、余剰配線材料を除去するデュアルダマシン法も工程数、コストの削減に有効である（例えば特許文献１参照）。

ＬＳＩの設計ルールの微細化に伴い、Ｃｕ配線の表面、グレイン境界における散乱、あるいはＣｕの絶縁膜への拡散防止として用いるバリアメタルの占める割合の増加等の影響に伴い、配線抵抗の急激な上昇が発生し、その結果デバイスの速度低下を招くのが問題となってくる。さらに、ＰＶＤ法で成膜するバリアメタルはトレンチあるいはヴィアの上端でオーバーハング形状になるため、ＬＳＩ設計ルールの微細化に伴い配線材料（通常Ｃｕ）を成膜する際にボイドを発生しやすいという問題点もある。

これを解決する手段としては、バリアメタルの薄膜化、あるいはバリアメタルを用いないバリアレス構造にする方法が良く知られている。バリアメタルの薄膜化については、一般的に使用されているＰＶＤ法で成膜するバリアメタルを単純に薄膜化するほか、最近ではＡＬＤ（Atomic Layer Deposition）法により成膜するバリアメタルが注目されている。また、バリアレス構造については、絶縁膜として例えばＢＣＢ（ベンゾシクロブテン）の様なＣｕの拡散係数が低い膜を用いる他、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などの金属をＣｕ中に混在させることによって配線抵抗の上昇を抑制しつつ、バリア性を向上させる方法が知られている（非特許文献１参照）。

バリアレス構造化あるいはバリアメタルの薄膜化によってデバイスの配線抵抗を下げることは可能になるが、配線を形成する際のＣＭＰ工程において以下のような問題が発生する。以下では、バリアレス構造を例に説明する。

図１１（ａ）は、ダマシンあるいはデュアルダマシンプロセスにおけるＣＭＰ前の工程断面図である。図１１（ａ）に示すように、基体１０１上の層間絶縁膜１０２には、配線溝が形成されており、当該配線溝を埋め込むように層間絶縁膜１０２上に銅などの導電層１０４が形成されている。通常、配線密度が低い領域の導電層１０４の盛り上がり量は高くなり、反対に配線密度が低い領域の導電層１０４の盛り上がり量は低くなる。

その後、層間絶縁膜１０２上の余剰の導電層１０４を除去するため、導電層１０４のＣＭＰが行われる。ＣＭＰは、余剰Ｃｕを除去して導電層１０４の平坦化を行う第１ステップと、導電層１０４の平坦化を維持しつつ、導電層１０４および層間絶縁膜１０２の表面を除去する第２ステップから成り立つ。第２ステップでは、加工時に発生した配線の肩落ち部分を除去するため、導電層１０４、層間絶縁膜１０２の研磨レートが同程度になるスラリーを用い、平坦性を保ったまま所望の配線高さになるまで研磨するのが一般的である。
特開平１１−４５８８７号公報 T. Usui et al.,"Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer", Proceeding of IEEE IITC,2005

しかしながら、バリアメタルがない場合には、研磨ストッパがないことから、第１ステップの研磨後において平坦な導電層１０４が得られず、パターン密度が低い領域では層間絶縁膜１０２および導電層１０４が過剰に研磨されてしまうエロージョンが発生する（図１１（ｂ）参照）。この状態で第２ステップの研磨を行っても、エロージョンは改善されないまま導電層１０４および層間絶縁膜１０２の表面が除去されることとなる（図１１（ｃ）参照）。

エロージョンを抑制するため、第１ステップにおいて、層間絶縁膜１０２に対する導電層１０４の研磨選択比のさらに高いスラリーを用いることも考えられる。この場合の工程断面図を図１２（ａ）〜図１２（ｃ）に示す。

第１ステップにおいて、層間絶縁膜１０２に対する導電層１０４の研磨選択比のさらに高いスラリーを用いた場合には、パターン密度が低い領域においては層間絶縁膜１０２の表面から導電層１０４の表面が下がるディッシングが発生する（図１２（ｂ））。この状態で第２ステップの研磨を行っても、ディッシングは改善されないまま導電層１０４および層間絶縁膜１０２の表面が除去されることとなる（図１２（ｃ））。

実際には、ウェーハ面内において上記のエロージョンおよびディッシングが同時に起こる。いずれにしても、バリアレス構造を採用する場合には、研磨ストッパがないことから、平坦性の高い配線を形成することが困難となる。上記の問題は、バリアメタルを薄膜化する場合においても同様に生じる。薄膜化したバリアメタルが研磨ストッパとして機能しなくなるからである。

本発明は上記の事情に鑑みてなされたものであり、その目的は、バリアメタルがない場合であっても、配線の平坦性を向上させることができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程とを有する。

上記の本発明では、メタルマスクおよび層間絶縁膜にパターン溝を形成すると、メタルマスクは層間絶縁膜のパターン溝以外の部位に残る。すなわち、メタルマスクは、層間絶縁膜の表面のうち、後に研磨される被研磨面上にのみ残る。
このため、層間絶縁膜のパターン溝内を導電層により直接埋め込み、パターン溝以外の層間絶縁膜上の導電層を研磨した場合であっても、当該メタルマスクが研磨ストッパとして作用する。この結果、バリアメタルのない配線が形成される。

本発明によれば、バリアレス構造かつ配線の平坦性を向上させた半導体装置を製造することができる。これにより、配線の低抵抗化を実現することができ、処理速度の高速な半導体装置を製造することができる。

以下に、本発明の実施の形態について、図面を参照して説明する。

本発明の実施例１について、図１〜図２を参照して説明する。本発明の実施例１では、ダマシンプロセスに本発明を適用した例について説明する。

図１（ａ）に示すように、基体１上に、例えば炭化シリコン酸化膜（ＳｉＯＣ）を１５０ｎｍ成膜して、第１層間絶縁膜２を形成する。基体１は、シリコン等の半導体基板にトランジスタ等が形成されたものであり、本発明の半導体基板に相当する。続いて、例えばタンタル膜（Ｔａ）を例えば１０ｎｍ成膜して、金属材料のメタルマスク３を形成する。炭化シリコン酸化膜の形成では、例えば平行平板型プラズマＣＶＤ装置を用い、その際にシリコン源のガスとしてメチルシラン（ＳｉＣＨ_３）を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いて指向性スパッタリング法にて成膜する。ここでのメタルマスク３の膜厚は、導電層（Ｃｕ）のＣＭＰのときに研磨ストップさせるのが目的なので、５ｎｍ以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク３の材料にもよるが望ましくは１５ｎｍ以下にするのが良い。続いて、メタルマスク３上にリソグラフィ技術を用いて、配線パターンのレジストマスク２１を形成する。

図１（ｂ）に示すように、配線パターンのレジストマスク２１を用いて、メタルマスク（タンタル膜）３をドライエッチングする。続けて、第１層間絶縁膜２のドライエッチングを行ったのち、例えば酸素（Ｏ_２）プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスクとエッチング処理時の残留デポ物の除去をした。これにより、第１層間絶縁膜２およびメタルマスク３に、配線溝２ａが形成される。ここでのメタルマスク３の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素（Ｃｌ_２）を用いてバイアスパワーを８００Ｗに設定して行った。また、第１層間絶縁膜２である炭化シリコン酸化膜の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ_４Ｆ_８）およびアルゴン（Ａｒ）を用い、バイアスパワーを４００Ｗに設定する。ガス流量比（Ｃ_４Ｆ_８：Ａｒ）は１：４とし、基板温度は２０℃と設定した。

図１（ｃ）に示すように、脱ガス処理を行った後、Ｃｕを含む合金をスパッタリング法にて成膜して、配線材料（Ｃｕ）を電解めっき法で成膜するためのシード層４を形成する。ここでのシード層４の成膜では、配線溝２ａにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層４として、マンガン（Ｍｎ）を５％含むＣｕＭｎターゲットを用いて指向性スパッタリング法にて４０ｎｍのＣｕＭｎ合金を成膜した。
続けて、電解めっき法あるいはスパッタリング法あるいはＣＶＤ法にて、導電層５としてＣｕを成膜したのち、３００℃、１５分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第１層間絶縁膜２近傍に存在するシード層４中のＭｎが第１層間絶縁膜２中のシリコンと結合することにより、Ｃｕに対してバリア性の高いＭｎＳｉ_ｘＯ_ｙバリア層（合金層）が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なＣｕ配線を形成することが出来る。また、このバリア層はＣｕシード層に数％程度しか含まれないため、Ｃｕ配線の抵抗上昇をほとんど発生させないというメリットもある。

図２（ａ）に示すように、例えばＣＭＰ法により配線溝２ａ以外の余剰の導電層（Ｃｕ）５を除去する。ＣＭＰの第１ステップとして、メタルマスク３及び第１層間絶縁膜（炭化シリコン酸化膜）２に対して選択比のとれるシリカ系のスラリーを用いて余剰Ｃｕの研磨を行う。一般的に導電層５は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる（図１（ｃ）参照）。しかし、本実施例で形成したダマシン構造は、最上層に金属材料からなるメタルマスク３が１０ｎｍ成膜されている為、Ｃｕ配線のバリアメタルを有さない構造であってもメタルマスク３上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。

図２（ｂ）に示すように、ＣＭＰの第２ステップとして、メタルマスク３、第１層間絶縁膜（炭化シリコン酸化膜）２、及び導電層（Ｃｕ）５の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第１層間絶縁膜２上の余剰のメタルマスク３を研磨する。ここで、メタルマスク３の研磨残りを抑制するために余剰に研磨を行うのだが（オーバー研磨）、メタルマスク３及び第１層間絶縁膜（炭化シリコン酸化膜）２、及び導電層（Ｃｕ）５の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、ＣＭＰの第１ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク３の研磨残りが無く、且つ平坦性の良好な第１層配線Ｍ１を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第１層配線Ｍ１の高さが１３０ｎｍになるよう調整した。

実施例１のダマシン構造の形成では、配線溝２ａ以外の第１層間絶縁膜２上に１０ｎｍと厚いメタルマスク３を残すことが出来るため、ＣＭＰの際に平坦性良くメタルマスク３上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、ＬＳＩ設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することができる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない（平坦性がよい）特性が得られた。

実施例１はダマシンプロセスについての適用例だが、実施例２ではデュアルダマシンプロセスについての適用例を説明する。なお、下層配線として、例えば実施例１の工程を経て作製した配線構造を用いて説明する。

図３（ａ）に示すように、所定の後処理の後、第１層配線Ｍ１上に、炭化シリコン膜（ＳｉＣ）を例えば３５ｎｍ成膜して、Ｃｕの拡散防止膜６を形成する。拡散防止膜６は、Ｃｕの酸化防止膜としても機能する。ＳｉＣ膜は例えば平行平板型のプラズマＣＶＤ装置を用いて、メチルシラン（ＳｉＣＨ_３）をシリコン源として、圧力を５５０Ｐａとして成膜することができる。続けて、拡散防止膜６上に、例えば炭化シリコン酸化膜（ＳｉＯＣ）を３００ｎｍ成膜して、第２層間絶縁膜７を形成する。炭化シリコン酸化膜は、例えば平行平板型プラズマＣＶＤ装置を用い、その際、シリコン源のガスとしてメチルシラン（ＳｉＣＨ_３）を用いた。続いて、第２層間絶縁膜７上に、例えば１００ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）からなる絶縁膜８を形成する。続いて、絶縁膜８上に、例えばタンタル膜（Ｔａ）を１０ｎｍ成膜して、メタルマスク９を形成する。絶縁膜８としてのシリコン酸化膜は、例えば平行平板型プラズマＣＶＤ装置を用い、シリコン源のガスとしてモノシラン（ＳｉＨ_３）を用いた。また、タンタル膜は、例えば一般的なマグネトロンスパッタリング装置およびタンタルターゲットを用いた指向性スパッタリング法にて成膜する。ここでのタンタル膜の膜厚は、ＣｕのＣＭＰのときに研磨ストップさせるのが目的なので、５ｎｍ以上にするのが望ましい。また、配線を形成するためのリソグラフィー工程の際に下層に対してアライメントをとるため、光が透過する膜厚以下に設定することが好ましい。この膜厚は、メタルマスク９の材料にもよるが望ましくは１５ｎｍ以下にするのが良い。続いて、リソグラフィ技術により、メタルマスク９上に接続孔パターンのレジストマスク２２を形成する。

図３（ｂ）に示すように、接続孔パターンのレジストマスク２２を用いて、ドライエッチング法により、メタルマスク（タンタル膜）９、絶縁膜（シリコン酸化膜）８、第２層間絶縁膜（炭化シリコン酸化膜）に接続孔７ａを形成する。ここでのメタルマスク９の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素（Ｃｌ_２）を用いてバイアスパワーを８００Ｗに設定して行った。また、第２層間絶縁膜（炭化シリコン酸化膜）７と絶縁膜（シリコン酸化膜）８の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ_４Ｆ_８）、アルゴン（Ａｒ）および酸素（Ｏ_２）を用い、バイアスパワーを５００Ｗに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比（Ｃ_４Ｆ_８：Ａｒ：Ｏ_２）は１：４：２とし、基板温度は２０℃と設定した。

図４（ａ）に示すように、例えば酸素（Ｏ_２）プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク２２とエッチング処理時の残留デポ物の除去をした。

図４（ｂ）に示すように、メタルマスク９および拡散防止膜６上に、リソグラフィ技術により配線パターンのレジストマスク２３を形成する。

図５（ａ）に示すように、レジストマスク２３を用いたドライエッチング法により、メタルマスク（タンタル膜）９、絶縁膜（シリコン酸化膜）８、第２層間絶縁膜（炭化シリコン酸化膜）７に配線溝７ｂを形成する。ここで炭化シリコン酸化膜のエッチング量は、接続孔７ａの深さが１３５ｎｍになるよう２００ｎｍの加工と設定した。ここでのメタルマスク９の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてハロゲン系のガスを用いることにより行うことができ、ここでは塩素（Ｃｌ_２）を用いてバイアスパワーを８００Ｗに設定して行った。また、第２層間絶縁膜（炭化シリコン酸化膜）７と絶縁膜（シリコン酸化膜）８の加工は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ_４Ｆ_８）、アルゴン（Ａｒ）および酸素（Ｏ_２）を用い、バイアスパワーを５００Ｗに設定する。また、炭化シリコン酸化膜とシリコン酸化膜の加工レートが同一になるよう、ガス流量比（Ｃ_４Ｆ_８：Ａｒ：Ｏ_２）は１：４：２とし、基板温度は２０℃と設定した。

図５（ｂ）に示すように、例えば酸素（Ｏ_２）プラズマを用いたアッシングと薬液を用いた後洗浄により、レジストマスク２３とエッチング処理時の残留デポ物の除去をした。

図６（ａ）に示すように、接続孔７ａ底部にある拡散防止膜（ＳｉＣ膜）６をエッチングすることにより、第１層配線Ｍ１に繋がる接続孔７ａが形成され、所定のデュアルダマシン加工が完了する。ここでのエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてジフルオルメタン（ＣＨ_２Ｆ_２）、酸素（Ｏ_２）およびアルゴン（Ａｒ）を用い、ガス流量比（ＣＨ_２Ｆ_２：Ｏ_２：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。

図６（ｂ）に示すように、脱ガス処理を行った後、Ｃｕを含む合金をスパッタリング法にて成膜して、配線材料（Ｃｕ）を電解めっき法で成膜するためのシード層１０を形成する。ここでのシード層１０の成膜では、接続孔７ａおよび配線溝７ｂにカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。本実施例ではシード層１０として、マンガン（Ｍｎ）を５％含むＣｕＭｎターゲットを用いて指向性スパッタリング法にて４０ｎｍのＣｕＭｎ合金を成膜した。

図７（ａ）に示すように、電解めっき法あるいはスパッタリング法あるいはＣＶＤ法にて、接続孔７ａおよび配線溝７ｂを埋め込むように導電層１１としてＣｕを成膜したのち、３００℃、１５分の条件下でアニール処理をおこなった。なお本実施例では電解めっき法を用いた。このアニール工程において、第２層間絶縁膜７近傍に存在するシード層１０中のＭｎが第２層間絶縁膜７中のシリコンと結合することにより、Ｃｕに対してバリア性の高いＭｎＳｉ_ｘＯ_ｙバリア層（合金層）が自己整合的に形成され、従来使用されてきたタンタルなどのバリアメタルを用いなくても高性能なＣｕ配線を形成することが出来る。また、このバリア層はＣｕシード層に数％程度しか含まれないため、Ｃｕ配線の抵抗上昇をほとんど発生させないというメリットもある。

図７（ｂ）に示すように、例えばＣＭＰ法により接続孔７ａおよび配線溝７ｂ以外の余剰の導電層（Ｃｕ）１１を除去する。ＣＭＰの第１ステップとして、メタルマスク９及び第２層間絶縁膜７に対して選択比のとれるシリカ系のスラリーを用いて余剰Ｃｕの研磨を行う。一般的に導電層５は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる（図７（ａ）参照）。しかし、本実施例で形成したデュアルダマシン構造は、最上層に金属材料からなるメタルマスク９が１０ｎｍ成膜されている為、Ｃｕ配線のバリアメタルを有さない構造であってもメタルマスク９上で研磨を止めることが可能となり、即ち平坦性の良好な配線を形成する事が可能となる。

図８に示すように、ＣＭＰの第２ステップとして、メタルマスク９、絶縁膜（シリコン酸化膜）８、第２層間絶縁膜（炭化シリコン酸化膜）７、及び導電層（Ｃｕ）１１の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第２層間絶縁膜７上の余剰のメタルマスク９を研磨する。配線溝７ｂ内のシード層１０および導電層１１が第２層配線Ｍ２となり、接続孔７ａ内のシード層１０および導電層１１が第２層配線Ｍ２と第１層配線Ｍ１を接続するコンタクトＣとなる。ここで、メタルマスク９の研磨残りを抑制するために余剰に研磨を行うのだが（オーバー研磨）、メタルマスク９及び第２層間絶縁膜（炭化シリコン酸化膜）、及び導電層（Ｃｕ）１１の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、ＣＭＰの第１ステップで形成された平坦性を維持したまま研磨が進行する。この結果、メタルマスク９の研磨残りが無く、且つ平坦性の良好な第２層配線Ｍ２を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第２層配線Ｍ２の高さが１３０ｎｍになるよう調整した。

実施例２のデュアルダマシン構造の形成では、接続孔７ａおよび配線溝７ｂ以外の第２層間絶縁膜７上に１０ｎｍと厚いメタルマスク９を残すことが出来るため、ＣＭＰの際に平坦性良くメタルマスク９上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。その結果、ＬＳＩ設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本発明によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない（平坦性がよい）特性が得られた。

本発明の実施例１，２は、バリアメタルを有さないダマシン構造あるいはデュアルダマシン構造の例について説明したが、薄膜のバリアメタルを用いたダマシン構造あるいはデュアルダマシン構造について本発明を適用することも可能である。このときの適用例について以下に説明する。なお、実施例３では、図６（ａ）に示す工程までは、実施例２と同じであるため、説明は省略する。

図９（ａ）に示すように、脱ガス処理を行った後、例えばタンタル（Ｔａ）膜を３ｎｍ成膜して、第２層間絶縁膜７へのＣｕの拡散を防止するバリアメタル１２を形成する。この成膜は例えば一般的なマグネトロンスパッタリング装置およびＴａターゲットを用いて指向性スパッタリング法にて成膜する。ここでのバリアメタル１２の成膜では、接続孔７ａおよび配線溝７ｂ部分にカバレッジ良く形成するため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。

図９（ｂ）に示すように、ＣｕあるいはＣｕを含む合金を電解めっき法あるいはスパッタリング法あるいはＣＶＤ法にて成膜して、接続孔７ａおよび配線溝７ｂを埋め込む導電層１３を形成する。当該工程において、実施例１、２と同様のシード層を形成した後に、導電層１３を形成してもよい。

図１０（ａ）に示すように、例えばＣＭＰ法により、接続孔７ａおよび配線溝７ｂ以外に堆積した余剰の導電層１３を除去する。ＣＭＰの第１ステップとして、バリアメタル（Ｔａ）１２及び絶縁膜８（シリコン酸化膜）に対して選択比のとれるシリカ系のスラリーを用いて余剰の導電層（Ｃｕ）１３の研磨を行う。一般的に導電層１３は、密なパターンほどパターン上の盛り上がり量が高く、逆に疎なパターンでは低くなる（図９（ｂ））。そのため、ウェーハ面内の全てのパターンで余剰Ｃｕを研磨する際に、疎なパターンほどバリアメタル１２の研磨量は増加し、バリアメタル１２に対する研磨選択比が高いスラリーを用いても第１ステップの段階でバリアメタル１２を全て研磨してしまうおそれがある。この結果、最終的な配線高さの均一性が悪くなる。ＬＳＩの微細化に伴い、バリアメタル１２の膜厚は薄膜化していくため、この問題はさらに深刻なものになる。しかし、本実施例で形成したデュアルダマシン構造は、最上層にメタルマスク９が１０ｎｍ成膜されている為、バリアメタル１２が３ｎｍと薄くても、メタルマスク９上で研磨を止めることが可能となり、即ち平坦性の良好な状態を形成する事が可能となる。

図１０（ｂ）に示すように、ＣＭＰの第２ステップとして、バリアメタル（Ｔａ）１２、メタルマスク９、絶縁膜（シリコン酸化膜）８、第２層間絶縁膜（炭化シリコン酸化膜）７、及び導電層（Ｃｕ）１３の研磨レートが全て等しくなるシリカ系のスラリーを用いて、第２層間絶縁膜７上の余剰のメタルマスク９およびバリアメタル１２を研磨する。ここで、メタルマスク９およびバリアメタル１２の研磨残りを抑制するために余剰に研磨を行うのだが（オーバー研磨）、バリアメタル１２、メタルマスク９、絶縁膜８、第２層間絶縁膜７、及び導電層（Ｃｕ）１３の研磨レートが全て等しくなるシリカ系のスラリーを用いているために、ＣＭＰの第１ステップで形成された平坦性を維持したまま研磨が進行するために、メタルマスク９の研磨残りが無く、且つ平坦性の良好なＣｕ配線を形成する事が可能となった。なお、ここでのオーバー研磨量は、最終的な第２層配線Ｍ２の高さが１３０ｎｍになるよう調整した。

実施例３では、接続孔７ａおよび配線溝７ｂ内には薄いバリアメタル１２を有し、接続孔７ａおよび配線溝７ｂ以外には厚いメタルマスク９を有する構造を形成することができることから、導電層１３のＣＭＰの際に平坦性良くメタルマスク９上で研磨を止めることが可能となり、配線の平坦性の悪化を抑制する事が可能となる。この結果、ＬＳＩ設計ルールが微細化しても低抵抗、即ち高速な半導体装置を提供することが可能になる。少なくとも本実施例によって作製した半導体装置は従来のものよりも低抵抗、高速且つばらつきが少ない（平坦性がよい）特性が得られた。

本発明は、上記の実施形態の説明に限定されない。
メタルマスク３，９は、上記した膜種、膜厚、製法に限定されることはなく、例えば、Ｐｄ，Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ａｕ，Ａｇ，Ａｌ，Ｍｎ，Ｍｇ，Ｇｅ，Ｚｒ，Ｃｒあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金、窒化物を複数組み合わせた多層金属膜を適用してもよい。

また、第１層間絶縁膜２および第２層間絶縁膜７として炭化シリコン酸化膜を用いた実施例を説明したが、適用できる絶縁膜は炭化シリコン酸化膜のみならず、半導体装置で用いるあらゆる絶縁膜に対して適用出来るのはいうまでもない。例えば、シリコン酸化膜（ＳｉＯ_２）、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜、あるいはポリアリルエーテル膜、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜等の有機膜、さらには上記膜を多孔質（ポーラス）化させた膜でも問題ない。

実施例２，３において、接続孔７ａの形成用の層間絶縁膜と、配線溝７ｂの形成用の層間絶縁膜を変えたいわゆるハイブリッド構造の配線構造を採用することもできる。また、デュアルダマシン構造の形成方法も、本実施例で説明したものは一例であり、あらゆる形成方法に対しても本発明は適用する事ができる。

実施例１，２に記載のシード層４，１０の材料は、上記した膜種、含有率に限定されることなく、例えばＰｄ，Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ａｕ，Ａｇ，Ａｌ，Ｍｎ，Ｍｇ，Ｇｅ，Ｚｒ，Ｃｒあるいはこれら金属が含まれる合金、あるいは窒化物、あるいはこれら金属、合金および窒化物を複数組み合わせた材料を適用してもよい。また、金属材料の含有率も、最終的な銅配線の抵抗値が許す限り多くしても問題ない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

実施例１の半導体装置の製造における工程断面図である。 実施例１の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例２の半導体装置の製造における工程断面図である。 実施例３の半導体装置の製造における工程断面図である。 実施例３の半導体装置の製造における工程断面図である。 従来例の半導体装置の製造における問題点を説明するための工程断面図である。 従来例の半導体装置の製造における問題点を説明するための工程断面図である。

符号の説明

１…基体、２…第１層間絶縁膜、２ａ…配線溝、３…メタルマスク、４…シード層、５…導電層、６…拡散防止膜、７…第２層間絶縁膜、７ａ…接続孔、７ｂ…配線溝、８…絶縁膜、９…メタルマスク、１０…シード層、１１…導電層、１２…バリアメタル、１３…導電層、２１，２２，２３…レジストマスク、１０１…基体、１０２…層間絶縁膜、１０３…バリアメタル、１０４…導電層、Ｍ１…第１層配線、Ｍ２…第２層配線、Ｃ…コンタクト

Claims (6)

1. 半導体基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に金属を含むメタルマスクを形成する工程と、
   前記メタルマスクおよび前記層間絶縁膜の一部をエッチングして、前記メタルマスクおよび前記層間絶縁膜にパターン溝を形成する工程と、
   前記パターン溝内を埋め込むように、前記層間絶縁膜上に導電層を形成する工程と、
   前記パターン溝内に導電層を残すように、前記層間絶縁膜上の余剰の導電層を研磨する工程と
   を有する半導体装置の製造方法。
2. 前記導電層を形成する工程の前に、前記パターン溝の内壁に銅と他の金属の合金を含むシード層を形成する工程をさらに有し、
   前記導電層を形成する工程において、銅を含む導電層を形成する
   請求項１記載の半導体装置の製造方法。
3. 前記導電層を形成する工程の後に、アニール処理により前記シード層と前記層間絶縁膜とを反応させて、銅の拡散を防止するバリア層を形成する工程をさらに有する
   請求項２記載の半導体装置の製造方法。
4. 前記シード層を形成する工程において、銅とマンガンの合金層を形成する
   請求項２記載の半導体装置の製造方法。
5. 前記層間絶縁膜上の余剰の導電層を研磨する工程は、
   前記メタルマスクおよび層間絶縁膜に対する前記導電層の研磨選択比のあるスラリーを用いて、前記導電層の研磨を行う第１研磨工程と、
   前記メタルマスク、前記層間絶縁膜、前記導電層の研磨レートが略等しいスラリーを用いて、少なくとも前記メタルマスクを除去するまで、前記層間絶縁膜および前記導電層の表面を研磨する第２研磨工程と
   を有する請求項１記載の半導体装置の製造方法。
6. 前記層間絶縁膜にパターン溝を形成する工程において、前記パターン溝として配線溝あるいは接続孔、または配線溝および接続孔を形成する
   請求項１記載の半導体装置の製造方法。

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