TW201732905A - 半導體裝置結構之形成方法 - Google Patents

Abstract

一種半導體裝置之形成方法被提供。此方法包括形成目標層於基板上，並且形成晶種層於目標層上。此方法包括形成硬罩幕層於晶種層上，其中硬罩幕層包括開口，以暴露出晶種層的一部分。此方法包括形成導電層於開口中，其中導電層係選擇性地沉積於晶種層上。此方法包括利用導電層作為罩幕，以蝕刻目標層的一部分。

Description

半導體裝置結構之形成方法

本發明實施例係有關於一種半導體裝置結構，且特別有關於一種包括選擇性沉積導電層的半導體裝置結構之形成方法。

半導體裝置使用於各種電子應用中，例如個人電腦、行動電話、數位相機和其他電子設備。半導體裝置通常藉由以下方式而製造，包括在半導體基板上依序沉積絕緣或介電層、導電層及半導體層，使用微影製程圖案化上述各材料層，藉以在其上形成電路組件及元件。許多積體電路通常製造於單一半導體晶圓上，且藉由沿著切割線在積體電路之間進行切割，以將各個晶粒單一化。上述各個晶粒通常分別地封裝於，例如，多晶片模組中或其他類型的封裝中。

半導體製造技術包括許多的製程，其中涉及複雜的物理和化學交互作用。微影製程是將罩幕上的幾何形狀之圖案轉移到覆蓋半導體晶圓表面的感光材料(光阻)之薄層的製程。隨著特徵尺寸縮小到越來越小的尺寸，微影製程逐漸成為積體電路製造製程中更加敏感且關鍵的步驟。然而，目前仍有許多與微影製程相關的挑戰存在。

雖然現有的微影製程及製造半導體裝置結構的方 法已普遍足以達成預期的目標，然而仍無法完全滿足所有需求。

本發明之一實施例係提供一種半導體裝置結構之形成方法，包括：形成目標層於基板上；形成晶種層於目標層上；形成硬罩幕層於晶種層上，其中硬罩幕層包括開口，以暴露出晶種層的一部分；形成導電層於開口中，其中導電層係選擇性地沉積於晶種層的上述暴露部分上；以及利用導電層作為罩幕，以蝕刻目標層的一部分。

本發明之另一實施例係提供一種半導體裝置結構之形成方法，包括：形成閘極結構於基板上；形成源極/汲極結構於基板中，且相鄰於閘極結構；形成第一介電層於閘極結構上；形成晶種層於第一介電層上；形成第一硬罩幕層於晶種層上，其中第一硬罩幕層具有複數個開口；形成導電層於開口中；移除第一硬罩幕層；以及利用導電層作為罩幕，移除第一介電層的一部分，以形成溝槽於第一介電層中。

本發明之又一實施例係提供一種半導體裝置結構之形成方法，包括：形成晶種層於基板上；形成硬罩幕層於晶種層上，其中硬罩幕層具有開口；形成導電層於開口中，其中導電層並未形成於硬罩幕層上；以及利用導電層作為罩幕，蝕刻基板的一部分，以形成鰭式結構，其中鰭式結構延伸於基板之上。

100a、100b、100c、100d‧‧‧半導體裝置結構

102‧‧‧基板

104‧‧‧目標層

106‧‧‧晶種層

110‧‧‧硬罩幕層

111‧‧‧開口

120‧‧‧導電層

204‧‧‧閘極介電層

206‧‧‧閘極電極層

208‧‧‧隔離結構

210‧‧‧閘極結構

212‧‧‧間隔物

214‧‧‧源極/汲極結構

215‧‧‧溝槽

218‧‧‧第一導電層

220‧‧‧接觸結構

302‧‧‧第一介電層

304‧‧‧第二介電層

306‧‧‧第二導電層

308‧‧‧第一蝕刻停止層

314‧‧‧第三介電層

318‧‧‧第二蝕刻停止層

320‧‧‧硬罩幕層

324‧‧‧第四介電層

335a‧‧‧第一孔洞

335b‧‧‧第二孔洞

345a‧‧‧第一溝槽通孔結構

345b‧‧‧第二溝槽通孔結構

350‧‧‧擴散阻障層

352‧‧‧第三導電結構

360‧‧‧內連線結構

408‧‧‧隔離結構

410‧‧‧鰭狀結構

412‧‧‧閘極介電層

414‧‧‧閘極電極層

416‧‧‧間隔物

420‧‧‧閘極結構

H₁‧‧‧第一高度

H₂‧‧‧第二高度

以下將配合所附圖式詳述本發明之實施例。應注 意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明之實施例的特徵。

第1A-1F圖繪示依據本發明之一些實施例之形成一半導體裝置結構之各個製程階段的剖面示意圖。

第2A-2G圖繪示依據本發明之一些實施例之形成一半導體裝置結構之各個製程階段的剖面示意圖。

第3A-3G圖繪示依據本發明之一些實施例之形成一半導體裝置結構之各個製程階段的剖面示意圖。

第4A-4H圖繪示依據本發明之一些實施例之形成一半導體裝置結構之各個製程階段的立體示意圖。

以下公開許多不同的實施方法或是例子來實行本發明之實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明之實施例。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明之實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。

本發明描述了實施例的一些變型。在各個視圖及例示性實施例中，相同的標號用於表示相同的元件。應可理解 的是，可在所述方法之前、之間及之後提供額外的操作步驟，並且對於所述方法的其他實施例，所描述的一些操作步驟可被替換或省略。

本發明提供一種半導體裝置結構及其形成方法的一些實施例。第1A-1F圖繪示依據本發明之一些實施例之形成一半導體裝置結構100a之各個製程階段的剖面示意圖。

請參照第1A圖，提供基板102。基板102可以由矽或其他半導體材料所形成。在一些實施例中，基板102為晶圓。此外，基板102可包括其他元素半導體材料，例如，鍺。在一些實施例中，基板102由化合物半導體所形成，例如，碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基板102由合金半導體所形成，例如，矽鍺、矽鍺碳、鎵砷磷或鎵銦磷。在一些實施例中，基板102包括磊晶層。舉例而言，基板102具有覆蓋塊材(bulk)半導體的磊晶層。

形成目標層104於基板102之上。目標層104可以是介電材料，例如，氧化矽(SiO_x)、氮化矽(Si_xN_y)、氮氧化矽(SiON)、具有低介電常數(low-k)的材料或上述之組合。目標層104將在後續的製程中被圖案化。目標層104可以是單層或多層。

目標層104可以利用產線前段(front-end-of-line,FEOL)製程或產線後段(back-end-of-line,BEOL)製程形成。目標層104可以利用沉積製程形成，沉積製程包括，例如，化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、旋轉塗佈製程、濺鍍製程、電鍍製程或上述之組合。化學氣相沉積製程可 以是低壓化學氣相沉積製程(LPCVD)或電漿增強化學氣相沉積製程(PECVD)。

在一些實施例中，裝置元件(未繪示)形成於目標層104之中。裝置元件包括電晶體(例如，金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、高壓電晶體、高頻電晶體、p型通道及/或n型通道場效電晶體(PFETs/NFETs)等等)、二極體及/或其他合適的元件。實施各種不同的製程，例如，沉積製程、蝕刻製程、佈植製程、微影製程、退火製程及或其他合適的製程，以形成裝置元件。在一些實施例中，在產線前段(FEOL)製程中形成裝置元件於基板102中。

之後，形成晶種層106於目標層104之上。晶種層106被配置用以幫助導電層120(繪示於第1C圖中)的形成。在一些實施例中，晶種層106由矽、鈦、氮化鈦、鋁、銅、銀、鉑、合適的材料或上述之組合所形成。在一些實施例中，晶種層106可以利用沉積製程所形成，沉積製程包括，例如，化學氣相沉積製程、物理氣相沉積製程、電鍍製程、濺鍍製程、鍍覆製程或上述之組合。

之後，形成硬罩幕層110於晶種層106之上。硬罩幕層110可以是單層或多層。硬罩幕層110可以由氧化矽、氮化矽、氮氧化矽或其他合適的材料所形成。

接著，依據本發明之一些實施例，利用圖案化製程圖案化硬罩幕層110，如第1B圖所示。如此一來，經圖案化的硬罩幕層110包括複數個開口111。此外，暴露出晶種層106 的一部分頂表面。

開口111的數量不限於2個(第1B圖所示)，且可視實際需要而調整其數量。圖案化製程包括微影製程及蝕刻製程。微影製程包括光阻塗佈(例如，旋轉塗佈)、軟烘烤、罩幕對準、曝光、曝光後烘烤、顯影光阻、沖洗及乾燥(例如，硬烘烤)。蝕刻製程可以是濕式蝕刻製程或乾式蝕刻製程。

接著，依據本發明之一些實施例，選擇性地形成導電層120於開口111之中，如第1C圖所示。導電層120只形成於晶種層106之上，並未形成於硬罩幕層110之上。換言之，導電層120係直接形成於晶種層106之暴露的表面之上，並且直接接觸晶種層106。

利用選擇性沉積製程形成導電層120。在一些實施例中，選擇性沉積製程包括選擇性化學氣相沉積製程、磊晶製程及電鍍製程。選擇性沉積製程的優點在於，因為金屬材料受到晶種層106所吸引，所以導電層120能夠自對準地形成於晶種層106之上。

選擇性沉積製程的第二個優點在於，不需要額外的移除步驟用以移除多餘的金屬材料。若是利用選擇性沉積製程以外的其他沉積製程形成導電層120，則部分金屬材料可能會形成於硬罩幕層110之上。將需要額外的移除步驟以移除多餘的金屬材料，額外的移除步驟包括，例如，化學機械研磨(CMP)製程或回蝕刻製程。不同於一般的沉積製程，導電層120是自對準地且選擇性地形成於晶種層106之上。沒有多餘的金屬材料形成於圖案化硬罩幕層110之上，因此不需要額外的移 除步驟用以移除多餘的導電層。更具體而言，在一些實施例中，沒有化學機械研磨製程或回蝕刻製程被實施用以移除多餘的導電層。由於省略了移除步驟(例如，化學機械研磨製程)，所以可以減少生產製程及成本。

此外，若是利用選擇性沉積製程以外的其他沉積製程形成導電層120，則在導電層120中會形成部分空洞。這些空洞可能會導致導電層的效能劣化。選擇性沉積製程的另一個優點在於，導電層120是均勻地成長於晶種層106之上，而可使空洞減少。因此，導電層120的形狀變得較佳。

在一些實施例中，導電層120由金屬或金屬化合物所形成。金屬包括鎢、鋁、銅、鈦、鈷或合適的材料。金屬化合物包括金屬矽化物、金屬氮化物或金屬氧化物。在一些實施例中，實施選擇性化學氣相沉積製程，以形成導電層120於晶種層106之暴露的表面之上。在選擇性化學氣相沉積製程期間，將有機金屬化物氣體導入化學氣相沉積的腔室中，將此有機金屬化物氣體熱分解，以形成金屬蒸氣與有機物蒸氣。金屬蒸氣自發性地沉積並形成於晶種層106之上，因此，導電層120選擇性地成長於晶種層106之上。

在一些實施例中，導電層120由高熔點金屬所形成，例如鎢。舉例而言，晶種層106由矽所形成。在選擇性化學氣相沉積製程期間，使用六氟化鎢(WF₆)作為前驅物氣體，並且使用氫氣作為還原氣體。起初，化學反應為：WF₆+Si→W+SiF_x(g)。此外，已存在的W表面上所吸附的氫氣會導致另一化學反應發生：WF₆+H₂→W+6HF_(g)。因此，鎢層只 會在晶種層106(由導電材料所形成)之上持續成長，且鎢層很難沉積於硬罩幕層110(由絕緣材料所形成)上。氟化矽(SiF_x)及氟化氫(HF)為揮發性氣體，且不會沉積於晶種層106上。在一些實施例中，導電層120由銅所形成。舉例而言，使用銅(六氟乙醯丙酮)三甲基乙烯矽烷(Cu(hfac)TMVS,hfac：Hexafluoroacetylacetonate,TMVS：Trimethylvinylsilane)作為前驅物。Cu(hfac)TMVS在常溫常壓下為液態，且在化學氣相沉積腔室中加熱，以使Cu(hfac)TMVS蒸發。

在一些其他的實施例中，實施無電鍍(electroless plating)製程，以形成導電層120於晶種層106之暴露的表面之上。在一些實施例中，形成鉑層以作為晶種層106，且利用無電鍍製程形成銅導電層120於鉑晶種層106之上。使用含銅溶液形成銅導電層120，且含銅溶液包括五水合硫酸銅(CuSO₄．5H₂O)。

在一些實施例中，實施預清潔製程於晶種層106之暴露的表面，以清潔此暴露的表面。

導電層120具有第一高度H₁，其中第一高度H₁是量測從晶種層106之頂部表面到導電層120之頂部表面的距離而得到。圖案化硬罩幕層110具有第二高度H₂，其中第二高度H₂是量測從晶種層106之頂部表面到圖案化硬罩幕層110之頂部表面的距離而得到。在一些實施例中，第一高度H₁小於或等於第二高度H₂。在一些實施例中，導電層120之頂部表面與圖案化硬罩幕層110之頂部表面齊平或低於圖案化硬罩幕層110之頂部表面。

接著，依據本發明之一些實施例，利用第一蝕刻製程移除圖案化硬罩幕層110，以暴露出一部分的晶種層106，如第1D圖所示。因為相對於硬罩幕層110，導電層120具有高蝕刻選擇性，所以導電層120在第一蝕刻製程期間不會被移除。換言之，導電層120具有相對於硬罩幕層110較低的蝕刻速率。

第一蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或上述之組合。在一些實施例中，第一蝕刻製程為乾式蝕刻製程，且此乾式蝕刻製程包括含氧氣體、含氟氣體(例如，四氟甲烷、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷)、含氯氣體(例如，氯氣、三氯甲烷、四氯甲烷及/或三氯化硼)、含溴氣體(例如，溴化氫及/或三溴甲烷)、其他合適的氣體或上述之組合。在一些實施例中，第一蝕刻製程為濕式蝕刻製程，且此濕式蝕刻製程包括鹼性水溶液、胺-溶劑混合物或有機溶劑。

接著，依據本發明之一些實施例，利用導電層120作為罩幕，移除晶種層106的暴露部分及一部分的目標層104，如第1E圖所示。在一些實施例中，利用第二蝕刻製程移除晶種層106的暴露部分，並且利用第三蝕刻製程移除目標層104的上述部分。第二蝕刻製程與第三蝕刻製程各自獨立包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。

目標層104的蝕刻速率較導電層120快。如此一來，目標層104所期望的圖案尺寸被良好地保留。舉例而言，此圖案尺寸可以是線端到線端的距離，即，半導體裝置結構的臨界尺寸。因此，本發明的實施例可在圖案轉移中提供較佳的效能。

接著，依據本發明之一些實施例，移除導電層120及位於導電層120下方的晶種層106，如第1F圖所示。如此一來，目標層104被圖案化而具有所期望的圖案。藉由多重蝕刻製程移除導電層120及位於導電層120下方的晶種層106。

第2A-2G圖繪示依據本發明之一些實施例之形成一半導體裝置結構100b之各個製程階段的剖面示意圖。半導體裝置結構100b係相似或相同於第1F圖所繪示的半導體裝置結構100a，差別在於閘極結構210形成於目標層104之中。用以形成半導體裝置結構100b的製程與材料係相似或相同於用以形成半導體裝置結構100a的製程與材料，故在此不再贅述。

形成目標層104於基板102之上，且形成閘極結構210於目標層104之中，如第2A圖所示。在一些實施例中，目標層104為介電層，例如，層間介電層。接著，依序形成晶種層106及硬罩幕層110於目標層104之上。閘極結構210包括閘極介電層204以及位於閘極介電層204之上的閘極電極層206。間隔物212形成於閘極結構210之兩個相對的側壁上。源極/汲極結構214形成於基板102之中，且相鄰於閘極結構210。

形成隔離結構208，例如，淺溝隔離(STI)特徵或矽局部氧化(local oxidation of silicon,LOCOS)特徵於基板102之中。隔離結構208可用以定義並隔離各種裝置元件。

接著，依據本發明之一些實施例，圖案化硬罩幕層110，以暴露出一部分的晶種層106，如第2B圖所示。如此一來，形成複數個開口111於圖案化硬罩幕層110之中。

接著，依據本發明之一些實施例，形成導電層120 於開口111之中，如第2C圖所示。導電層120形成於晶種層106之上。更具體而言，導電層120是直接形成於暴露的晶種層106之上。在一些實施例中，導電層120之頂部表面與圖案化硬罩幕層110之頂部表面齊平或低於圖案化硬罩幕層110之頂部表面。

在一些實施例中，利用選擇性沉積製程形成導電層120，選擇性沉積製程包括，例如，選擇性化學氣相沉積製程或選擇性無電鍍製程。在一些實施例中，藉由選擇性化學氣相沉積製程，導電層120只形成於晶種層106被選擇的表面之上，並未形成於硬罩幕層110之上。

由於導電層120並未形成於硬罩幕層110之上，而不需要額外的移除步驟用以移除多餘的導電層120。因此，在用以移除硬罩幕層110的蝕刻步驟與用以形成導電層120的沉積步驟之間，沒有化學機械研磨製程或回蝕刻製程被實施。因此，本實施例之生產方法的生產製程簡單，且可降低所花費的時間與成本。

接著，依據本發明之一些實施例，移除圖案化硬罩幕層110，以暴露出一部分的晶種層106，如第2D圖所示。因為相對於硬罩幕層110，導電層120具有高蝕刻選擇性，所以硬罩幕層110會被移除，而留下導電層120。

圖案轉移的性能會受到導電層之保存良好的輪廓所影響。因為導電層120具有高蝕刻選擇性，所以導電層120的輪廓受到良好地保持。導電層120下方的各層(例如，目標層104)受到良好地保護。因此，導電層120的輪廓得以良好地轉移到 下方各層(例如，目標層104)。

接著，依據本發明之一些實施例，移除一部分的晶種層106及一部分的目標層104，如第2E圖所示。此部分的晶種層106及此部分的目標層104是利用導電層120作為罩幕而移除。因此，目標層104被圖案化，而形成溝槽215。

接著，依據本發明之一些實施例，移除導電層120及晶種層106，如第2F圖所示。藉由溝槽215而暴露出源極/汲極結構214的頂表面。

接著，依據本發明之一些實施例，將導電材料填入溝槽215之中及目標層104之上，如第2G圖所示。接著，實施研磨製程，以移除位於溝槽215之外的導電材料。因此，形成接觸結構220，且接觸結構220電性連接至源極/汲極結構214。

第3A-3G圖繪示依據本發明之一些實施例之形成一半導體裝置結構100c之各個製程階段的剖面示意圖。半導體裝置結構100c係相似或相同於第2F圖所繪示的半導體裝置結構100b，差別在於內連線結構360(繪示於第3G圖中)形成於閘極結構210之上。用以形成半導體裝置結構100c的製程與材料係相似或相同於用以形成半導體裝置結構100b的製程與材料，故在此不再贅述。

請參照第3A圖，形成第一介電層302於基板102之上。形成包括閘極介電層204以及閘極電極層206的閘極結構210於第一介電層302之中。形成隔離結構208於基板102之中，以隔離兩個相鄰的基板102之閘極結構210。源極/汲極結構214形成於基板102之中，且相鄰於間隔物212。

形成第一導電層218於第一介電層302之中及閘極結構210之上。在一些實施例中，第一導電層218由銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金所形成。在一些實施例中，藉由鍍覆(plating)製程形成第一導電層218。

形成第二介電層304於第一介電層302之上。第二介電層304由氧化矽、氮化矽、氮氧化矽或具有低介電常數的材料所形成。在一些實施例中，第二介電層304由具有介電常數低於約2.5的極低介電常數(extreme low-k,ELK)介電材料所形成。在一些實施例中，極低介電常數介電材料包括碳摻雜氧化矽、非晶氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes,BCB)、聚四氟乙烯或碳氧化矽高分子(SiOC)。在一些實施例中，極低介電常數介電材料包括既有介電材料的多孔型態，例如，多孔氫倍半矽氧烷(silsesquioxane,HSQ)、多孔甲基矽倍半氧烷(methyl silsesquioxane,MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔二氧化矽。

形成第二導電層306於第二介電層304之中。第二導電層306電性連接至第一導電層218。在一些實施例中，第二導電層306由銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金所形成。

形成第一蝕刻停止層308於第二介電層304之上。第一蝕刻停止層308可以是單層或多層。第一蝕刻停止層308由氧化矽、碳化矽(SiC)、氮化矽、碳氮化矽(SiCN)、氧碳化矽(SiOC)、氧碳氮化矽(SiOCN)或其他合適的材料。在一些實施例中，第一蝕刻停止層308具有雙層結構，此雙層結構包括氧 化矽層形成於碳化矽層之上，且其中氧化矽層是由四乙氧基矽烷(tetraethyl orthosilicate,TEOS)所形成。碳化矽層係作為黏著層，用以改善氧化矽層與其下方的膜層之間的黏著力。

形成第三介電層314於第一蝕刻停止層308之上。第三介電層314可以是單層或多層。第三介電層314可以由氧化矽、氮化矽、氮氧化矽或具有低介電常數的材料所形成。

接著形成第二蝕刻停止層318及硬罩幕層320於第三介電層314之上。接著對硬罩幕層320進行圖案化，以形成圖案化硬罩幕層320。

之後，依據本發明之一些實施例，形成第四介電層324於第二蝕刻停止層318及硬罩幕層320之上，如第3B圖所示。之後，形成晶種層106於第四介電層324之上，並且形成硬罩幕層110於晶種層106之上。對硬罩幕層110進行圖案化，以形成開口(未繪示)，接著形成導電層120於上述開口之中。如上所述，導電層120係選擇性地形成於晶種層106之上。

之後，依據本發明之一些實施例，移除硬罩幕層110，如第3C圖所示。因為導電層120具有相對於硬罩幕層110的高蝕刻選擇性，所以當硬罩幕層110被移除時，會留下導電層120。

之後，依據本發明之一些實施例，依序移除一部分的晶種層106、第四介電層324、第二蝕刻停止層318及第三介電層314，如第3D圖所示。因此，形成第一孔洞335a及第二孔洞335b於第三介電層314中。在一些實施例中，藉由多步驟蝕刻製程依序移除一部分的晶種層106、第四介電層324、第二 蝕刻停止層318及第三介電層314。

之後，依據本發明之一些實施例，依序移除晶種層106及第四介電層324，如第3E圖所示。

之後，依據本發明之一些實施例，利用硬罩幕層320作為罩幕，依序移除一部分的第二蝕刻停止層318及第三介電層314，如第3F圖所示。如此一來，形成第一溝槽通孔結構(trench-via structure)345a及第二溝槽通孔結構345b於第三介電層314中，以作為雙鑲嵌凹腔。

之後，依據本發明之一些實施例，形成擴散阻障層350於第一溝槽通孔結構345a及第二溝槽通孔結構345b中，並且形成第三導電結構352於擴散阻障層350中，如第3G圖所示。形成內連線結構360於第一介電層302之上。內連線結構360係由第二介電層304、第二導電層306、第三介電層314及第三導電結構352所形成。

擴散阻障層350可由鈦、氮化鈦、鉭、氮化鉭或氮化鋁所形成。在一些實施例中，第三導電結構352由銅所形成，且擴散阻障層350包括氮化鉭/鉭雙層結構。

第4A-4H圖繪示依據本發明之一些實施例之形成一半導體裝置結構100d之各個製程階段的立體示意圖。半導體裝置結構100d係相似或相同於第1F圖所繪示的半導體裝置結構100a，差別在於三維鰭狀結構410(繪示於第4F圖中)延伸於基板102之上。用以形成半導體裝置結構100d的製程與材料係相似或相同於用以形成半導體裝置結構100a的製程與材料，故在此不再贅述。

請參照第4A圖，提供基板102，且形成晶種層106於基板102之上。在一些實施例中，基板102為矽晶圓。

之後，形成硬罩幕層110於晶種層106之上。接著，依據本發明之一些實施例，對硬罩幕層110進行圖案化，以形成開口111，如第4B圖所示。開口111暴露出晶種層106的頂表面。

接著，依據本發明之一些實施例，形成導電層120於開口111之中，如第4C圖所示。導電層120之頂部表面與硬罩幕層110之頂部表面齊平或低於硬罩幕層110之頂部表面。在一些實施例中，在一些實施例中，利用選擇性沉積製程形成導電層120，例如，選擇性化學氣相沉積製程或選擇性無電鍍製程。導電層120只選擇性地形成於晶種層106之上，並未形成於硬罩幕層110之上。

接著，依據本發明之一些實施例，移除硬罩幕層110，以暴露出一部分的晶種層106，如第4D圖所示。相對於硬罩幕層110，導電層120具有高蝕刻選擇性。罩幕層110的蝕刻速率係高於導電層120的蝕刻速率。

接著，依據本發明之一些實施例，利用導電層120作為罩幕，移除一部分的晶種層106及一部分的基板102，如第4E圖所示。

接著，依據本發明之一些實施例，移除導電層120以及位於導電層120下方之剩餘的晶種層106，如第4F圖所示。如此一來，即可得到鰭狀結構410。鰭狀結構410自基板102向上延伸。

接著，依據本發明之一些實施例，形成隔離結構408，於基板102之上，如第4G圖所示。鰭狀結構410的底部部分係埋入隔離結構408之中。

接著，依據本發明之一些實施例，形成閘極結構420於鰭狀結構410的中間部分之上，如第4H圖所示。閘極結構420包括閘極介電層412以及閘極電極層414。間隔物416形成於閘極結構420之兩個相對的側壁上。閘極結構420跨越鰭狀結構410。

如上所述，導電層120係選擇性地形成於於特定區域中，例如，晶種層106之暴露的表面。導電層120係藉由選擇性沉積製程所形成，例如，選擇性化學氣相沉積製程或選擇性無電鍍製程。由於導電層120為自對準地形成，因此不會有導電層形成於罩幕層110上。因此，在導電層的沉積步驟與硬罩幕層的移除步驟之間，不實施額外的移除步驟。再者，可避免空洞形成於導電層120中。

本發明提供多個半導體裝置結構及其形成方法的實施例。形成目標層於基板上，並且形成晶種層於目標層上。形成硬罩幕層於晶種層上，且對硬罩幕層進行圖案化，以形成開口。選擇性地形成導電層於開口中。利用導電層作為罩幕，以對目標層進行圖案化。利用選擇性沉積製程將導電層選擇性地沉積於晶種層上。導電層係自對準地形成，且不需要額外的移除製程以移除多餘的金屬材料。因此，可減少形成半導體裝置結構所需的製程步驟及時間。

在一些實施例中，提供一種半導體裝置結構之形 成方法。此方法包括形成目標層於基板上，並且形成晶種層於目標層上。此方法包括形成硬罩幕層於晶種層上，其中硬罩幕層包括開口，以暴露出晶種層的一部分。此方法包括形成導電層於開口中，其中導電層係選擇性地沉積於晶種層上。此方法包括利用導電層作為罩幕，以蝕刻目標層的一部分。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中利用導電層作為罩幕，以蝕刻目標層的一部分包括：移除硬罩幕層；移除未受到導電層所覆蓋之晶種層的一部分；以及移除未受到導電層所覆蓋之目標層的上述部分。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中晶種層由矽、鈦、氮化鈦、鋁、銅、銀、鉑或上述之組合所形成。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中形成導電層於開口中包括：利用選擇性沉積製程沉積導電層於晶種層之暴露的表面上，其中選擇性沉積製程包括選擇性化學氣相沉積製程或選擇性無電鍍製程。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中當實施選擇性化學氣相沉積製程時，使用六氟化鎢作為前驅物氣體。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中導電層的頂部表面齊平於或低於硬罩幕層的頂部表面。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中當形成導電層於開口中時，導電層並未形成於硬 罩幕層上。

如本發明一些實施例所述之半導體裝置結構之形成方法，其中在形成導電層於開口中與蝕刻目標層的上述部分之間，沒有移除步驟被實施。

在另一些實施例中，提供一種半導體裝置結構之形成方法。此方法包括形成閘極結構於基板上，並且形成源極/汲極結構於基板中，且源極/汲極結構相鄰於閘極結構。此方法包括形成第一介電層於閘極結構上，並且形成晶種層於第一介電層上。此方法包括形成圖案化第一硬罩幕層於晶種層上，其中上述圖案化第一硬罩幕層具有複數個開口。此方法包括形成導電層於開口中，並且移除上述圖案化第一硬罩幕層。此方法包括利用導電層作為罩幕，移除第一介電層的一部分，以形成溝槽於第一介電層中。

如本發明另一些實施例所述之半導體裝置結構，更包括：形成接觸結構於溝槽中，其中接觸結構電性連接至源極/汲極結構。

如本發明另一些實施例所述之半導體裝置結構，其中在移除第一介電層的上述部分之後，更包括：移除導電層；以及移除位於導電層下方的晶種層。

如本發明另一些實施例所述之半導體裝置結構，其中形成導電層於上述開口中包括：利用選擇性沉積製程沉積導電層於受到上述開口暴露之晶種層的表面上，其中選擇性沉積製程包括選擇性化學氣相沉積製程或選擇性無電鍍製程。

如本發明另一些實施例所述之半導體裝置結構， 其中導電層的頂部表面相等於或低於上述圖案化第一硬罩幕層的頂部表面。

如本發明另一些實施例所述之半導體裝置結構，更包括：形成第二介電層於第一介電層上；形成蝕刻停止層於第二介電層上；形成第三介電層於蝕刻停止層上；形成第二晶種層於第三介電層上；形成第二硬罩幕層於第二晶種層上，其中第二硬罩幕層具有複數個開口；形成金屬層於上述開口中；以及利用金屬層作為罩幕，蝕刻第三介電層的一部分。

如本發明另一些實施例所述之半導體裝置結構，其中在形成蝕刻停止層於第二介電層上之前，更包括：形成第一導電層於第二介電層中，其中第一導電層電性連接至閘極結構。

如本發明另一些實施例所述之半導體裝置結構，其中在蝕刻第三介電層的上述部分之後，更包括：形成第二導電層於第三介電層中，其中第二導電層電性連接至第一導電層。

在又一些實施例中，提供一種半導體裝置結構之形成方法。此方法包括形成晶種層於基板上。此方法包括形成硬罩幕層於晶種層上，其中硬罩幕層具有開口。此方法包括形成導電層於上述開口中，其中導電層並未形成於上述硬罩幕層上。此方法包括利用導電層作為罩幕，蝕刻基板的一部分，以形成鰭式結構，其中鰭式結構延伸於基板之上。

如本發明又一些實施例所述之半導體裝置結構之形成方法，其中形成導電層於上述開口中包括：利用選擇性沉 積製程沉積導電層於受到上述開口暴露之晶種層的表面上，其中選擇性沉積製程包括選擇性化學氣相沉積製程或選擇性無電鍍製程。

如本發明又一些實施例所述之半導體裝置結構之形成方法，更包括：形成隔離結構於基板上，其中鰭式結構的底部部分係埋入隔離結構中。

如本發明又一些實施例所述之半導體裝置結構之形成方法，更包括：形成閘極結構於鰭式結構的中間部分上，其中閘極結構跨越鰭式結構。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與本發明介紹的實施例相同的優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100b‧‧‧半導體裝置結構

102‧‧‧基板

104‧‧‧目標層

204‧‧‧閘極介電層

206‧‧‧閘極電極層

208‧‧‧隔離結構

210‧‧‧閘極結構

212‧‧‧間隔物

214‧‧‧源極/汲極結構

220‧‧‧接觸結構

Claims (1)

1. 一種半導體裝置結構之形成方法，包括：形成一目標層於一基板上；形成一晶種層於該目標層上；形成一硬罩幕層於該晶種層上，其中該硬罩幕層包括一開口暴露出該晶種層的一部分；形成一導電層於該開口中，其中該導電層係選擇性地沉積於該晶種層的該部分上；以及利用該導電層作為一罩幕，以蝕刻該目標層的一部分。