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TWI570921B - 半導體裝置及其製造方法 - Google Patents

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TWI570921B
TWI570921B TW101102257A TW101102257A TWI570921B TW I570921 B TWI570921 B TW I570921B TW 101102257 A TW101102257 A TW 101102257A TW 101102257 A TW101102257 A TW 101102257A TW I570921 B TWI570921 B TW I570921B
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山崎舜平
鄉戶宏充
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半導體能源研究所股份有限公司
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Description

半導體裝置及其製造方法
本發明係關於一種半導體積體電路的微型化技術。在本說明書所公開的發明中，作為構成半導體積體電路的構件，包括由矽半導體以外的化合物半導體構成的元件。作為其一例公開有使用氧化物半導體的元件。
動態RAM(DRAM：Dynamic Random Access Memory：動態隨機存取記憶體)是公知的半導體儲存裝置的產品，至今仍被使用於各種電子裝置中。構成DRAM的核心部分的記憶單元由用來寫入及讀出的電晶體和電容器構成。
DRAM與其他半導體積體電路同樣，根據比例定律電路圖案的微型化得到了推進，但是以前一般認為將設計規則設定為100nm以下是很難的。其原因之一是，當將電晶體的通道長度設定為100nm以下時，由於短通道效應，穿透電流容易流過，從而使電晶體失去作為切換元件的功能。當然，為了防止穿透電流流過，可以對矽基板摻雜高純度的雜質。但是，如果進行該處理，則在源極與基板之間或在汲極與基板之間容易流過接面漏電，結果會使記憶體的保持特性降低。因此，上述處理作為該問題的解決辦法是不合適的。
鑒於上述問題，提出了如下方法：藉由形成三維電晶體作為構成記憶單元的電晶體，在縮小一個記憶單元所佔的面積的同時，將電晶體的有效的通道長度維持為不產生短通道效應的程度。例如有如下結構：在電晶體的形成通道部分的區域中形成U字狀的縱長溝槽，沿著該溝槽的壁面形成閘極絕緣膜，並且將閘極電極埋入該溝槽中(參照非專利文獻1)。
在將這種結構用於其通道部分的電晶體中，由於流過源極區與汲極區之間的電流沿著溝槽部分流過，因此有效的通道長度變長。因而，可以縮小在記憶單元中電晶體所佔的面積，同時可以抑制短通道效應。
[非專利文獻1]
Kinam Kim，“Technology for sub-50nm DRAM and NAND Flash Manufacturing”(亞50nmDRAM和NAND快快閃記憶體的生產技術)，International Electron Devices Meeting，2005. IEDM Technical Digest，2005年12月，p. 333-336
另一方面，習知的DRAM為了保持資料而需要每隔幾十毫秒進行更新工作，因此導致耗電量的增大。此外，由於頻繁地切換電晶體的導通狀態和截止狀態，電晶體的劣化成為問題。上述問題隨著儲存容量增大和電晶體微型化的進展而變得明顯。
因此，本發明的目的之一在於提供能夠改善半導體儲存裝置中的資料保持特性的技術。另外，本發明的目的之一在於提供能夠在改善半導體儲存裝置中的資料保持特性的同時降低耗電量的技術。
為了解決上述問題，藉由使用具有氧化物半導體(OS：Oxide Semiconductor)的電晶體，尤其使用具有氧化物半導體的MOS電晶體來構成電路，明確而言，構成半導體儲存裝置。這種氧化物半導體是實際上本質的半導體。因此，這種半導體具有截止電流極低的優點。
從而，藉由使用具有氧化物半導體的電晶體，可以使更新工作的間隔長於習知的DRAM，而可以實現耗電量的降低。此外，每單位時間的電晶體的導通狀態和截止狀態的切換次數被降低，所以可以使這種電晶體的使用壽命長於習知的DRAM。
另外，在使用氧化物半導體層的電晶體中，如果推進電晶體的微型化，則有可能發生短通道效應。於是，提出使用氧化物半導體層的新穎的電晶體結構。
本說明書所公開的實施方式的一個方式的半導體裝置，包括：在絕緣層中的第一溝槽及第二溝槽；接觸於第一溝槽的底面及內壁面的氧化物半導體層；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的閘極電極；以及填充第二溝槽的絕緣層，其中，閘極絕緣層位於第二溝槽的底面及內壁面上，閘極電極填充第一溝槽。第一溝槽為閘極電極用溝槽，而第二溝槽為元件隔離用溝槽。另外，第一溝槽的頂面形狀為條紋形狀或棒狀，而第二溝槽的頂面形狀為格子形狀、條紋形狀或棒狀。
在上述結構中，還具有接觸於氧化物半導體層的源極電極或汲極電極。
另外，在上述結構中，為了提高電晶體的可靠性，閘極絕緣層具有接觸並覆蓋氧化物半導體層的側面的結構。
另外，較佳的是，將上述氧化物半導體層的厚度設定為1nm以上且100nm以下，上述氧化物半導體層可以使用結晶氧化物半導體層。藉由使用結晶氧化物半導體層，可以抑制因可見光或紫外光的照射引起的電晶體的電特性變化，從而可以製造可靠性高的半導體裝置。並且，該結晶氧化物半導體層既不是單晶結構，又不是非晶結構，而是具有c軸配向的結晶氧化物半導體(C Axis Aligned Crystalline Oxide Semiconductor；也稱為CAAC-OS)膜。CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用穿透式電子顯微鏡(Transmission Electron Microscope，TEM)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率降低被抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所佔的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部非晶化。因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線方向或表面的法線方向的方向。藉由進行成膜或藉由在成膜之後進行加熱處理等晶化處理來形成結晶部。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
另外，上述氧化物半導體層的通道長度方向的剖面形狀為沿著第一溝槽的剖面形狀彎曲的形狀，即U字形狀，並且第一溝槽的深度越深電晶體的通道長度越長。當作為氧化物半導體層使用結晶氧化物半導體層時，其包含如下結晶，該結晶具有大致垂直於U字形狀的氧化物半導體層的表面的c軸。
另外，本說明書中公開的溝槽結構的電晶體，即使將源極電極與汲極電極之間的距離設定得較窄，藉由適當地設定第一溝槽的深度，可以抑制短通道效應。
藉由本發明能夠改善半導體儲存裝置中的資料保持特性。另外，藉由本發明能夠改善半導體儲存裝置中的資料保持特性，同時能夠降低耗電量。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。另外，本發明不應該被解釋為僅限於以下所示的實施方式的記載內容。
實施方式1
在本實施方式中，參照圖1A至圖2C對本發明的一個方式的電晶體的結構及其製造方法進行說明。圖1A示出電晶體162的通道長度方向的剖面圖的一例。另外，圖1B示出電晶體162和電晶體163的元件隔離區165的剖面圖的一例。另外，圖1C示出電晶體162和電晶體163的俯視圖的一例。注意，圖1B是電晶體162的通道寬度方向的剖面圖的一部分，相當於沿著圖1C中的虛線D1-D2切割的剖面。另外，圖1A相當於沿著圖1C中的虛線A1-A2切割的剖面。
首先，在半導體基板上形成由氧化膜構成的絕緣層130。並且，在該絕緣層130中形成多個溝槽(也稱為槽)。然後，以覆蓋該溝槽的方式形成氧化物半導體層144。溝槽可以使用公知的技術來形成，在本實施方式中形成深度大約為0.4μm的溝槽。另外，在本實施方式中，藉由進行一次或多次蝕刻來形成閘極電極用溝槽。
半導體基板可以使用SOI基板、形成有包括MOSFET結構的電晶體的驅動電路的半導體基板、形成有電容的半導體基板等。
由於絕緣層130與氧化物半導體層144接觸，因此較佳的是在絕緣層130的膜中(塊(bulk)中)至少有超過化學計量比的量的氧。例如，當將氧化矽膜用於絕緣層130時，使用SiO2+α(注意，α>0)的膜。藉由使用這種絕緣層130，可以對氧化物半導體層144供應氧，從而可以提高特性。
將氧化物半導體層144的厚度設定為1nm以上100nm以下，並可以適當地使用濺射法、MBE(Molecular Beam Epitaxy：分子束外延)法、CVD法、脈衝雷射堆積法、ALD(Atomic Layer Deposition：原子層堆積)法、塗敷法、印刷法等。另外，還可以使用在大致垂直於濺射靶材表面設置多個基板表面的狀態下進行成膜的濺射裝置，即所謂的CP濺射裝置(Columnar Plasma Sputtering system：柱形電漿濺射系統)形成氧化物半導體層144。
作為氧化物半導體層144的材料，至少含有選自In、Ga、Sn及Zn中的一種以上的元素。例如，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；以及單元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。另外，也可以使上述氧化物半導體包含In、Ga、Sn、Zn以外的元素，例如SiO2。另外，作為穩定劑具有鋁(Al)較佳。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如In-Ga-Zn-O類氧化物半導體是指具有銦(In)、鎵(Ga)和鋅(Zn)的氧化物半導體，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，氧化物半導體層可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。這裏，M表示選自Zn、Ga、Al、Mn和Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為使原子數比為In:Zn=50:1至1:2(換算為莫耳數比則為In2O3:ZnO=25:1至1:4)，較佳為In:Zn=20:1至1:1(換算為莫耳數比則為In2O3:ZnO=10:1至1:2)，更佳為In:Zn=15:1至1.5:1(換算為莫耳數比則為In2O3:ZnO=15:2至3:4)。例如，作為用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In:Zn:O:X:Y:Z時，Z>1.5X+Y。
作為氧化物半導體層144的材料，使用包含In且具有c軸配向的結晶氧化物半導體較佳。作為得到具有c軸配向的結晶氧化物半導體的方法，可以舉出三個方法：第一個方法是藉由將成膜溫度設定為400℃以上且450℃以下形成氧化物半導體層144，並沿著圖2A所示的箭頭的方向進行c軸配向；第二個方法是在形成薄的膜之後，進行200℃以上且700℃以下的加熱處理，並沿著圖2B所示的箭頭的方向進行c軸配向；第三個方法是在形成第一層薄的膜之後，進行200℃以上且700℃以下的加熱處理，然後形成第二層，並沿著圖2C所示的箭頭的方向進行c軸配向。
如圖2A、圖2B以及圖2C所示，不管採用上述哪一種方法，都可以使結晶在垂直於氧化物半導體層144的表面的凹凸的方向上生長，從而可以得到實現了c軸向的結晶氧化物半導體。
接著，以與氧化物半導體層144上接觸的方式形成用作源極電極或汲極電極的電極142a、142b。電極142a、電極142b可以使用金屬材料諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等或以上述金屬材料為主要成分的合金材料形成。
另外，為了保護電極142a、142b，形成絕緣層143a、143b。接著，使用CMP(Chemical Mechanical Polishing：化學機械拋光)等進行平坦化處理。當進行該平坦化處理時，絕緣層143a、143b用作緩衝層而防止電極142a、142b被削掉。
接著，形成通道長度方向的元件隔離用溝槽和通道寬度方向的元件隔離用溝槽。這些元件隔離用溝槽既可以採用相連的頂面圖案形狀，又可以採用彼此獨立的頂面圖案形狀。在本實施方式中，藉由形成溝槽來分離氧化物半導體層，所以在圖1C中採用相連的頂面圖案形狀(格子狀)作為這些的溝槽圖案。當形成通道寬度方向的元件隔離用溝槽時，還可以分離電極142a和電極142b。另外，對形成元件隔離用溝槽的時序沒有特別的限制。另外，只要可以充分地分離元件，元件隔離用溝槽的深度就不限定為與閘極電極用溝槽的底面的水平位置相同的深度。藉由使元件隔離用溝槽的底面的水平位置深於閘極電極用溝槽的底面的水平位置，可以確實地分離元件。
接著，形成覆蓋氧化物半導體層144的一部分、用作源極電極或汲極電極的電極142a及142b、絕緣層143a及143b的閘極絕緣層146。另外，在通道長度方向的元件隔離用溝槽的內壁及底面、在通道寬度方向的元件隔離用溝槽的內壁及底面也形成閘極絕緣層146。
將閘極絕緣層146的厚度設定為1nm以上100nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法、塗敷法、印刷法等。另外，還可以使用在大致垂直於濺射靶材表面設置多個基板表面的狀態下進行成膜的濺射裝置，即所謂的CP濺射裝置形成閘極絕緣層146。
閘極絕緣層146可以使用如下材料形成：氧化矽膜；氧化鎵膜；氧化鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁膜；氮氧化矽膜。較佳的是，閘極絕緣層146在接觸於氧化物半導體層144的部分含有氧。尤其是，與氧化物半導體層144接觸的絕緣膜較佳為在其膜中(塊中)至少有超過化學計量比的量的氧。例如，當將氧化矽膜用於閘極絕緣層146時，使用SiO2+α(注意，α>0)。在本實施方式中，將SiO2+α(注意，α>0)的氧化矽膜用於閘極絕緣層146。藉由將這種氧化矽膜用於閘極絕緣層146，可以對氧化物半導體層144供應氧，從而可以提高特性。並且，較佳的是，閘極絕緣層146考慮到所製造的電晶體的尺寸或閘極絕緣層146的臺階覆蓋性來形成。
另外，藉由作為閘極絕緣層146的材料使用如下high-k材料可以降低閘極洩漏電流：氧化鉿；氧化釔；矽酸鉿(HfSixOy(x>0、y>0))；添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))；鋁酸鉿(HfAlxOy(x>0、y>0))等。另外，閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。
然後，以填充閘極電極用溝槽的方式在閘極絕緣層146上形成閘極電極148a。閘極電極148a可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。閘極電極148a既可以採用單層結構，又可以採用疊層結構。
作為接觸於閘極絕緣層146的閘極電極148a的一層，使用含有氮的金屬氧化物。明確而言，使用含有氮的In-Ga-Zn-O膜、含有氮的In-Sn-O膜、含有氮的In-Ga-O膜、含有氮的In-Zn-O膜、含有氮的Sn-O膜、含有氮的In-O膜、金屬氮化膜(InN、SnN等)。這些膜具有5電子伏特的功函數，較佳為具有5.5電子伏特以上的功函數。當將這些膜用於閘極電極時，可以使電晶體的臨界電壓向正方向漂移，從而可以實現所謂的常截止的切換元件。
當完成在閘極電極用溝槽中形成閘極電極148a的步驟時，溝槽結構的電晶體162也就形成了。
接著，形成覆蓋閘極電極148a、148b的絕緣層149。絕緣層149使用臺階覆蓋性良好的絕緣膜較佳。絕緣層149可以使用如下材料形成：氧化矽膜；氧化鎵膜；氧化鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁膜；氮氧化矽膜。在本實施方式中，將氧化鋁膜用作絕緣層149的材料。在圖1A及圖1B中，以與氧化物半導體層144的側面接觸的方式形成閘極絕緣層146，而且形成絕緣層149。從而，在本實施方式中，藉由使用SiO2+a(注意，α>0)的氧化矽膜覆蓋氧化物半導體層144的側面並使用氧化鋁膜覆蓋氧化矽膜，來防止在氧化矽膜中的氧擴散且穿過絕緣層149。
在形成絕緣層149之後，藉由CVD法等形成用來填充元件隔離用溝槽的絕緣層150。藉由在元件隔離用溝槽中填充絕緣層150，來形成元件隔離區161、165。另外，藉由在形成絕緣層150之前在元件隔離用溝槽中層疊閘極絕緣層146、絕緣層149，可以使由絕緣層150填充的區域變小，而可以順利地將絕緣層150填充到元件隔離用溝槽中。然後，使用CMP等進行平坦化處理來得到圖1A及圖1B所示的結構。
此外，如圖1B所示，在電晶體162的閘極電極148a與相鄰的電晶體163的閘極電極148b之間也填充有絕緣層150，來實現防止在閘極電極之間產生短路。另外，如圖1A所示，在用作電晶體162的源極電極或汲極電極的電極與用作在通道長度方向上相鄰的電晶體的源極電極或汲極電極的電極之間也填充有絕緣層150，以防止源極電極或汲極電極產生短路。
由於沿著溝槽的內壁而形成有電晶體的通道，因此即使通道形成區不平坦也可以使載子沿著結晶氧化物半導體層(CAAC)的In-O-In-O順利地流過。在本實施方式中，以接觸於深度為0.4μm的溝槽的內壁的方式形成氧化物半導體層144，因此通道長度大約為0.8μm以上。藉由使通道長度為0.8μm以上，可以實現常截止的電晶體，也可以防止產生短通道效應。另外，藉由採用溝槽結構，可以縮小電晶體的平面面積，從而可以實現高整合化。
實施方式2
圖3A和圖3B示出使用圖1A至圖1C所示的電晶體162的半導體裝置的一例，該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
電晶體162的截止電流小，所以藉由使用這種電晶體能夠長期保持儲存內容。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。
圖3A示出半導體裝置的剖面的一例。
圖3A所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並且在其上部具有使用第二半導體材料的電晶體162。注意，電晶體162與實施方式1所說明的電晶體162為同一電晶體，所以在圖3A和圖3B中，對與圖1A相同的部分使用相同的元件符號而進行說明。
這裏，第一半導體材料和第二半導體材料較佳為不同的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體的材料，而將氧化物半導體用作第二半導體的材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，雖然是以上述電晶體都是n通道型電晶體的情況來進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖3A所示的電晶體160具有：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116；以夾持通道形成區116的方式設置的雜質區120；接觸於雜質區120的金屬化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。
電晶體160的金屬化合物區124的一部分連接著電極126。在此，電極126用作電晶體160的源極電極或汲極電極。另外，在基板100上以圍繞電晶體160的方式設置有元件隔離絕緣層，並且以覆蓋電晶體160的方式設置有絕緣層130。另外，為了實現高整合化，較佳的是，如圖3A所示電晶體160不具有側壁絕緣層。然而，在重視電晶體160的特性的情況下，也可以在閘極電極110的側面設置側壁絕緣層，並設置包含雜質濃度不同的區域的雜質區120。
如圖3A所示，電晶體162是具有氧化物半導體層144的溝槽結構的電晶體。
在此，較佳的是，氧化物半導體層144藉由被充分地去除氫等雜質或被供應足夠的氧而被高純度化。明確而言，例如，將氧化物半導體層144的氫濃度設定為5×1019原子/cm3以下，較佳的是，設定為5×1018原子/cm3以下，更佳的是，選設定為5×1017原子/cm3以下。另外，上述氧化物半導體層144中的氫濃度是利用二次離子質譜分析法(Secondary Ion Mass Spectroscopy, SIMS)測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給足夠的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層144中，載子濃度低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。另外，例如，室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。如此，藉由採用i型化(本質化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優越的電晶體162。
另外，在圖3A所示的電晶體162中，為了抑制由於微型化而產生的元件之間的洩漏，設置元件隔離區161。而且，雖然使用被加工為小於由元件隔離區161圍繞的區域的島狀的氧化物半導體層144，但是如實施方式1所說明，也可以採用在形成元件隔離用溝槽之前氧化物半導體層144沒有被加工為島狀的結構。在不將氧化物半導體層144加工為島狀的情況下，可以防止由於加工時的蝕刻氧化物半導體層144受到污染。當然，當不將氧化物半導體層加工為島狀時，可以減少製程數。另外，當使用被加工為小於由元件隔離區161圍繞的區域的島狀的氧化物半導體層144時，不需要藉由形成元件隔離用溝槽來分離氧化物半導體層，所以可以使元件隔離用溝槽的底面的水平位置淺於閘極電極用溝槽。或者，可以減小用於形成元件隔離用溝槽的總面積。
在電晶體162上設置有絕緣層151，在絕緣層151上設置有電連接於閘極電極148a的電極153。並且，電極153上設置有絕緣層152。並且，在設置在閘極絕緣層146、絕緣層150、絕緣層151、絕緣層152等中的開口中設置有電極154，在絕緣層152上形成有連接於電極154的佈線156。另外，在圖3A中，雖然使用電極126及電極154連接金屬化合物區124、電極142b和佈線156，但是所公開的發明不侷限於此。例如，也可以使電極142b直接接觸於金屬化合物區124。或者，也可以使佈線156直接接觸於電極142b。
接著，圖3B示出對應於圖3A的電路結構的一例。注意，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
在圖3B中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極和汲極電極中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。並且，電晶體160的閘極電極以及電晶體162的源極電極和汲極電極中的另一方與電容器164的一方的電極電連接，第五佈線(5th Line)與電容器164的另一方的電極電連接。
電容器164可以藉由與電晶體160或電晶體162相同的製程形成一對電極和夾持在該一對電極之間的成為介電質的絕緣層來形成。另外，電容器164不侷限於藉由與電晶體160或電晶體162相同的製程形成，也可以將電容器164的層另行設置在電晶體162的上方。例如，也可以將溝槽型電容器或疊層型電容器另行形成在電晶體162的上方或電晶體160的下方，以進行三維層疊而實現高整合化。
在圖3B所示的半導體裝置中，藉由發揮能夠保持電晶體160的閘極電極的電位的特點，可以如下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，對電晶體160的閘極電極及電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加指定的電荷(寫入)。在此，將施加不同的電位的兩種電荷(以下稱為Low電平電荷、High電平電荷)中的任一方施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，而保持施加到電晶體160的閘極電極的電荷(保持)。
另外，也可以設置背閘極電極，較佳的是，藉由對背閘極電極施加電壓來確實地實現電晶體162的常截止化。
本實施方式可以與實施方式1適當地組合。
實施方式3
在本實施方式中，關於使用圖1A和圖1B所示的電晶體162的半導體裝置，參照圖4對與實施方式2所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖4所示的半導體裝置在其下部具有使用第一半導體材料的電晶體350，並且在其上部具有使用第二半導體材料的電晶體162。注意，雖然在上部及下部的半導體材料上設置有多個電晶體，但是以電晶體350及電晶體162為代表而進行說明。另外，沿著線B1-B2被切割的圖4相當於垂直於電晶體的通道長度方向的剖面圖。
這裏，第一半導體材料和第二半導體材料較佳為不同的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，並將氧化物半導體用作第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，上部的使用第二半導體材料的電晶體162與實施方式1及實施方式2所記載的電晶體162是同一電晶體，所以在圖4中，對與圖1A相同的部分使用相同的元件符號而省略詳細說明。
這裏，對下部的使用第一半導體材料的電晶體350進行說明。
電晶體350具有：半導體基板310；閘極絕緣層314；半導體層316；導電層318；保護絕緣層320；側壁絕緣層322；雜質區324；以及絕緣層326。另外，半導體層316及導電層318用作閘極電極，並且雜質區324用作源極區或汲極區。
另外，與電晶體350鄰接有STI(Shallow Trench Isolation：淺溝槽隔離)區312。
作為STI區312，首先，在半導體基板310上的所希望的區域形成保護絕緣膜並進行蝕刻來形成溝槽(也成為槽)。在形成溝槽之後，藉由將絕緣介電薄膜填埋於溝槽中來形成STI區312。絕緣介電薄膜可以使用氧化矽膜、氮化矽膜等。
接著，進行電晶體350的詳細說明。作為電晶體350的閘極絕緣層314，在將絕緣膜形成在形成有STI區312的半導體基板310上之後，對所希望的位置進行構圖和蝕刻，從而在半導體基板310上形成與STI區312不同深度的溝槽。然後，在氧氣分下進行加熱處理來將溝槽中的半導體基板310氧化，而可以形成閘極絕緣層314。
在形成閘極絕緣層314之後，使用LPCVD法等形成矽膜。另外，對該矽膜進行n+、p+的摻雜處理或加熱處理等來形成作為所謂的多晶矽的具有高導電性的半導體層。然後，在該半導體層上藉由濺射法等來形成金屬膜。金屬膜可以適當地使用：鎢；鈦；鈷；鎳；含有鎢、鈦、鈷、鎳的合金膜；金屬氮化膜；矽化物膜等。然後，藉由對該金屬膜上的所希望的區域進行構圖和蝕刻來形成導電層318。另外，藉由將導電層318用作遮罩而對半導體層進行蝕刻，可以形成半導體層316。另外，導電層318和半導體層316用作電晶體350的閘極電極。
接著，在導電層318上形成保護絕緣層320。保護絕緣層320可以藉由使用電漿CVD法等形成氧化矽膜、氮化矽膜等，並且對所希望的區域進行構圖和蝕刻處理來形成。
接著，藉由以覆蓋半導體基板310及保護絕緣層320的方式藉由電漿CVD法等形成氮化矽膜並進行回蝕來可以形成側壁絕緣層322。
接著，將保護絕緣層320及側壁絕緣層322用作遮罩而進行摻雜處理來形成雜質區324。另外，作為摻雜物可以使用硼或磷等，並且作為雜質區324，可以藉由所使用的摻雜物適當地形成n+區、p+區等。另外，雜質區324用作電晶體350的源極區或汲極區。
接著，以覆蓋雜質區324、保護絕緣層320以及側壁絕緣層322的方式形成絕緣層326。絕緣層326可以使用藉由電漿CVD法等來形成的氧化矽膜等。
接著，在絕緣層326的所希望的區域中設置開口部並形成電連接於雜質區324的連接電極325及連接電極331。另外，在形成連接電極325及連接電極331之後，可以進行使絕緣層326、連接電極325以及連接電極331的表面平坦化的CMP處理等。
接著，在絕緣層326、連接電極325以及連接電極331上使用濺射法等形成導電膜並對所希望的區域進行構圖和蝕刻來形成電極328及電極332。電極328及電極332的材料可以適當地使用鎢、銅、鈦等。
接著，在絕緣層326、電極328以及電極332上形成絕緣層329。絕緣層329可以使用與絕緣層326同樣的材料及方法形成。
藉由如上製程可以形成設置有使用第一半導體材料的電晶體350的半導體基板310。
在此，對下部的使用第一半導體材料的電晶體350與上部的使用第二半導體材料的電晶體162的連接關係進行說明。
電晶體350藉由雜質區324、連接電極325、電極328、連接電極330電連接到電晶體162。另一方面，電晶體350藉由雜質區324、連接電極331、電極332、連接電極334、電極336、連接電極338電連接到佈線156。
另外，電晶體350的閘極電極(即半導體層316及導電層318)電連接到電晶體162的源極電極。注意，在圖4中，電晶體350的閘極電極與電晶體162的源極電極的連接未圖示但在三維方向上是連接著的。
如上所述，形成在上部的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存內容。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。另一方面，在週邊電路中使用氧化物半導體以外的半導體材料。作為氧化物半導體以外的半導體材料例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，使用單晶半導體是較佳的。使用這種半導體材料的電晶體能夠進行充分高速的工作。從而，藉由利用使用氧化物半導體以外的材料的電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的整合化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，關於使用圖1A和圖1B所示的電晶體162的半導體裝置，參照圖5A至圖6對與實施方式2及實施方式3所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖5A示出半導體裝置的電路結構的一例，圖5B是示出半導體裝置的一例的示意圖。首先對圖5A所示的半導體裝置進行說明，接著對圖5B所示的半導體裝置進行說明。
在圖5A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容器254的第一端子電連接。
使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間儲存電容器254的第一端子的電位(或累積在電容器254中的電荷)。另外，使用氧化物半導體的電晶體162還具有不容易呈現短通道效應的優點。
接著，說明對圖5所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容器254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容器254的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以能夠長期儲存電容器254的第一端子的電位(或累積在電容器中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容器254導通，於是，在位元線BL與電容器254之間電荷被再次分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容器254的第一端子的電位(或累積在電容器254中的電荷)而取不同的值。
例如，在以V為電容器254的第一端子的電位，以C為電容器254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為電荷被再次分配之前的位元線BL的電位的條件下，電荷被再次分配之後的位元線BL的電位成為(CB*VB0+C*V)/(CB+C)。因此，作為記憶單元250的狀態，當電容器254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB*VB0+C*V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB*VB0+C*V0)/(CB+C))。
並且，藉由比較位元線BL的電位與指定的電位，可以讀出資訊。
如此，圖5A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵長期保持累積在電容器254中的電荷。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供給的情況下也可以長期保持儲存內容。
接著對圖5B所示的半導體裝置進行說明。
圖5B所示的半導體裝置在其上部具備具有多個圖5A所示的記憶單元250的記憶單元陣列251作為記憶元件，在其下部具備用作使記憶單元陣列251工作的週邊電路253。
藉由採用圖5B所示的結構，可以將週邊電路253設置在記憶單元陣列251的正下方，從而可以實現半導體裝置的微型化。
接著，參照圖6對圖5B所示的半導體裝置的具體結構進行說明。
圖6所示的半導體裝置在其上部具有記憶單元452，並且在其下部具有週邊電路400。下部的週邊電路400具有使用第一半導體材料的電晶體450，並且在上部形成的記憶單元452具有使用第二半導體材料的電晶體162。另外，沿著線C1-C2被切割的圖6相當於垂直於電晶體的通道長度方向的剖面圖。
這裏，第一半導體材料和第二半導體材料較佳為不同的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，而將氧化物半導體作用作第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，上部的使用第二半導體材料的電晶體162與實施方式1至實施方式3所記載的電晶體162是同一電晶體，所以在圖6中，對與圖1A相同的部分使用相同的元件符號而省略詳細說明。這裏，對下部的使用第一半導體材料的電晶體450進行說明。
圖6中的電晶體450具有：形成在包括半導體材料(例如，矽等)的基板402中的通道形成區404；以夾持通道形成區404的方式設置的雜質區406及高濃度雜質區408(將這些區域統稱為雜質區)；接觸於高濃度雜質區408的金屬化合物區410；形成在通道形成區404上的閘極絕緣層411；以接觸於閘極絕緣層411的方式設置的閘極電極412；電連接於雜質區的源極電極或汲極電極418a以及源極電極或汲極電極418b。
在此，在閘極電極412的側面設置有側壁絕緣層414。此外，在基板402上以圍繞電晶體450的方式設置有元件隔離絕緣層403，並且以覆蓋電晶體450的方式設置有層間絕緣層420及層間絕緣層422。源極電極或汲極電極418a以及源極電極或汲極電極418b藉由形成在層間絕緣層420及層間絕緣層422中的開口電連接到金屬化合物區410。換言之，源極電極或汲極電極418a以及源極電極或汲極電極418b藉由金屬化合物區410電連接到高濃度雜質區408及雜質區406。另外，為了實現電晶體450的整合化等，有時不形成側壁絕緣層414。另外，在層間絕緣層422上設置有連接電極層424a、連接電極層424b以及連接電極層424c。該連接電極層424a、連接電極層424b以及連接電極層424c電連接到電晶體450的源極電極或汲極電極418a以及源極電極或汲極電極418b，藉由使用絕緣層425覆蓋層間絕緣層422、連接電極層424a、連接電極層424b以及連接電極層424c來實現平坦化。
連接電極層424c利用連接電極426電連接到電極428。另外，電極428由與電晶體162的源極電極及汲極電極同一個層形成。另外，佈線156利用連接電極430電連接到電極428。藉由利用連接電極層424c、連接電極426、電極428、連接電極430以及佈線156，可以實現週邊電路400與記憶單元452之間的電連接等。
此外，圖6所示的半導體裝置例示藉由利用連接電極層424c、電極428連接記憶單元452和週邊電路400的結構，但是不侷限於該結構。也可以在記憶單元452和週邊電路400之間設置兩個以上的佈線層及電極。
如上所述，在上部形成的記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存內容。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。另一方面，在週邊電路中使用氧化物半導體以外的半導體材料。作為氧化物半導體以外的半導體材料例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，使用單晶半導體是較佳的。使用這種半導體材料的電晶體能夠進行充分高速的工作。從而，藉由利用使用氧化物半導體以外的材料的電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如上所述，藉由將具有使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具有使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的整合化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式5
在本實施方式中，參照圖10A至圖13對將上述實施方式所說明的半導體裝置應用於行動電話、智慧型手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧型手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖10A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且由X解碼器807和Y解碼器808驅動這些電晶體。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個電晶體由六個電晶體構成，所以有記憶單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100至150F2。因此，SRAM是各種記憶體中每個位元的單價最高的。
另一方面，在DRAM中，如圖10B所示，記憶單元由電晶體811和儲存電容器812構成，並且由X解碼器813和Y解碼器814驅動這些元件。由於一個單元由一個電晶體和一個電容構成，所以所佔的面積小。DRAM的儲存面積一般為10F2以下。但是，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施方式所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
另外，圖11是移動設備的方塊圖。圖11所示的移動設備具有：RF電路901；模擬基帶電路902；數位基帶電路903；電池904；電源電路905；應用處理器906；快閃記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；聲頻電路917；以及鍵盤918等。顯示器913具有：顯示部914；源極驅動器915；以及閘極驅動器916。應用處理器906具有：CPU(Central Processing Unit：中央處理器)907；DSP(Digital Signal Processor：數位信號處理器)908；以及介面909(IF909)。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存內容，還能夠充分降低耗電量。
另外，圖12是將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖12所示的儲存電路950具有：記憶體952；記憶體953；開關954；開關955；以及記憶體控制器951。另外，儲存電路950連接於：用來讀出及控制從信號線輸入的影像資料(輸入影像資料)、儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像(儲存影像資料B)時，由顯示器957的下一個圖幀開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存內容，還能夠充分降低耗電量。
另外，圖13是電子書閱讀器的方塊圖。圖13所示的電子書閱讀器具有：電池1001；電源電路1002；微處理器1003；快閃記憶體1004；聲頻電路1005；鍵盤1006；儲存電路1007；觸控面板1008；顯示器1009；以及顯示器控制器1010。
在此，可以將上述實施方式所說明的半導體裝置用於圖13的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用強調功能的情況。使用者在看電子書閱讀器時，有時需要對某個部分做標記。該標記功能被稱為強調功能，即藉由改變顯示顏色；劃下劃線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。強調功能就是將使用者所指定的部分的資訊儲存而保持的功能。當將該資訊長期保持時，也可以將該資訊複製到快閃記憶體1004。即使在此情況下，也藉由採用上述實施方式所說明的半導體裝置，而能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存內容，還能夠充分降低耗電量。
如上所述，本實施方式所示的移動設備安裝有根據上述實施方式的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存內容且充分降低耗電量的移動設備。
本實施方式所示的結構及方法等可以與其他實施方式所記載的結構及方法等適當地組合而實施。
實施例1
本實施例中，為了確認實施方式1所示的溝槽結構的電晶體是否呈現短通道效應而進行計算。
另外，在計算中使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。
圖7A示出用來計算的結構及各個尺寸。閘極絕緣層的厚度為5nm，氧化物半導體層的厚度為5nm，並且閘極電極用的溝槽的深度為0.4μm。圖7A示出溝槽的底部的長度(通道長度方向的長度)為90nm，且源極電極和汲極電極之間的間隔(通道長度方向的長度)為110nm的溝槽結構的電晶體。氧化物半導體層的材料使用In-Ga-Zn-O類氧化物半導體(能隙為3.15eV，電子親和力為4.6eV，電子遷移率為10cm2/Vs)，接觸於氧化物半導體層的電極(源極電極及汲極電極)的功函數為4.6eV，並且閘極電極的功函數為5.5eV。圖7B示出對該溝槽結構的電晶體的Vg-Id特性(Vds=1V，溫度為27℃)進行計算的結果。
另外，圖8A示出溝槽的底部的長度(通道長度方向的長度)為60nm，源極電極和汲極電極之間的間隔(通道長度方向的長度)為80nm的溝槽結構的電晶體。圖8B示出除了溝槽的底部的長度及源極電極和汲極電極之間的間隔以外與圖7B為同樣條件的計算結果。
另外，圖9A示出溝槽的底部的長度(通道長度方向的長度)為30nm，源極電極和汲極電極之間的間隔(通道長度方向的長度)為50nm的溝槽結構的電晶體。圖9B示出除了溝槽的底部的長度及源極電極和汲極電極之間的間隔以外與圖7B為同樣條件的計算結果。
從計算結果可知：圖7A、圖8A以及圖9A的結構的所有電晶體的特性大致相等。各個電晶體的閾值(Vth)為0.8V，S值為60mV/dec，都是理想的數值。
從這些計算結果可知：即使將源極電極和汲極電極之間的間隔(通道長度方向的長度)縮短到50nm，也可以得到良好的電晶體特性，而沒有呈現閾值的負漂移或S值的增大等短通道效應。
為了比較，不使用溝槽結構的電晶體而使用平面型的電晶體結構來進行了同樣的計算。當將源極電極和汲極電極之間的間隔(通道長度方向的長度)縮短時，通道長度也變短，而呈現閾值的負漂移或S值的增大等短通道效應，再者，還確認到對閘極施加負的偏壓時的洩漏電流(截止電流)的增大。
與該用來比較的計算結果相比，圖7B、圖8B以及圖9B的計算結果是理想的。藉由採用實施方式1所示的電晶體結構，即使縮短源極電極和汲極電極之間的間隔(通道長度方向的長度)，由於有效的通道長度的變化小，所以不會呈現短通道效應，從而可以抑制截止電流。其結果，能夠製造保持特性良好的記憶單元。
100．．．基板
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
126．．．電極
130．．．絕緣層
142a、142b．．．電極
143a、143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a、148b．．．閘極電極
149．．．絕緣層
150．．．絕緣層
151．．．絕緣層
152．．．絕緣層
153．．．電極
154．．．電極
156．．．佈線
160．．．電晶體
161．．．元件隔離區
162．．．電晶體
163．．．電晶體
164．．．電容器
165．．．元件隔離區
250．．．記憶單元
251．．．記憶單元陣列
253．．．週邊電路
254．．．電容器
310．．．半導體基板
312．．．STI區
314．．．閘極絕緣層
316．．．半導體層
318．．．導電層
320．．．保護絕緣層
322．．．側壁絕緣層
324．．．雜質區
325．．．連接電極
326．．．絕緣層
328．．．電極
329．．．絕緣層
330．．．連接電極
331．．．連接電極
332．．．電極
334．．．連接電極
336．．．電極
338．．．連接電極
350．．．電晶體
400．．．週邊電路
402．．．基板
403．．．元件隔離絕緣層
404．．．通道形成區
406．．．雜質區
408．．．高濃度雜質區
410．．．金屬化合物區
411．．．閘極絕緣層
412．．．閘極電極
414．．．側壁絕緣層
418a．．．源極電極或汲極電極
418b．．．源極電極或汲極電極
420．．．層間絕緣層
422．．．層間絕緣層
424a．．．連接電極層
424b．．．連接電極層
424c．．．連接電極層
425．．．絕緣層
426．．．連接電極
428．．．電極
430．．．連接電極
450．．．電晶體
452．．．記憶單元
801．．．電晶體
803．．．電晶體
804．．．電晶體
805．．．電晶體
806．．．電晶體
807．．．X解碼器
808．．．Y解碼器
811．．．電晶體
812．．．儲存電容器
813．．．X解碼器
814．．．Y解碼器
901．．．RF電路
902．．．模擬基帶電路
903．．．數位基帶電路
904．．．電池
905．．．電源電路
906．．．應用處理器
907．．．CPU
908．．．DSP
909．．．介面
910．．．快閃記憶體
911．．．顯示器控制器
912．．．儲存電路
913．．．顯示器
914．．．顯示部
915．．．源極驅動器
916．．．閘極驅動器
917．．．聲頻電路
918．．．鍵盤
919．．．觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸控面板
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：
圖1A至圖1C是示出本發明的一個方式的剖面圖及俯視圖；
圖2A至圖2C是示出本發明的一個方式的剖面模式圖；
圖3A和圖3B是示出本發明的一個方式的剖面圖及電路圖；
圖4是示出本發明的一個方式的剖面圖；
圖5A和圖5B是示出本發明的一個方式的電路圖及示意圖；
圖6是示出本發明的一個方式的剖面圖；
圖7A和圖7B是用於計算的結構剖面圖及計算結果；
圖8A和圖8B是用於計算的結構剖面圖及計算結果；
圖9A和圖9B是用於計算的結構剖面圖及計算結果；
圖10A和10B是示出本發明的一個方式的電路圖；
圖11是示出本發明的一個方式的可攜式設備的方塊圖；
圖12是示出本發明的一個方式的半導體裝置的方塊圖；
圖13是示出本發明的一個方式的電子書閱讀器的方塊圖。
130．．．絕緣層
142a、142b．．．電極
143a、143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
149．．．絕緣層
150．．．絕緣層
161．．．元件隔離區
162．．．電晶體

Claims (36)

  1. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的溝槽；與該溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的閘極絕緣層；在該溝槽中且與該氧化物半導體層相鄰的閘極電極，在兩者之間夾有該閘極絕緣層；以及在該氧化物半導體層上且與該氧化物半導體層電連接的源極電極或汲極電極，其中，該閘極電極的一部分在該源極電極或該汲極電極上。
  2. 根據申請專利範圍第1項之半導體裝置，還包括在該閘極絕緣層和該源極電極或汲極電極之間的第二絕緣層。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該內壁面至少包括該溝槽的底面。
  4. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的第一溝槽；與該第一絕緣層接觸的氧化物半導體層，其中該氧化物半導體層包括：與該第一溝槽的第一側壁相鄰的第一區；與該第一溝槽的底面相鄰的第二區；以及 與該第一溝槽的第二側壁相鄰的第三區，其中該第一溝槽的第一側壁與該第一溝槽的第二側壁彼此相對，在該第一絕緣層的第一區上的源極電極，該源極電極電連接到該氧化物半導體層；在該第一絕緣層的第二區上的汲極電極，該汲極電極電連接到該氧化物半導體層，其中該第一溝槽位於該第一絕緣層的第一區與該第一絕緣層的第二區之間；與該氧化物半導體層相鄰的閘極絕緣層；以及在該第一溝槽中且與該氧化物半導體層相鄰的閘極電極，在兩者之間夾有該閘極絕緣層，其中，該閘極電極的一部分在該源極電極或該汲極電極上。
  5. 根據申請專利範圍第4項之半導體裝置，還包括：在該第一絕緣層中的第二溝槽；以及填充該第二溝槽的第二絕緣層。
  6. 根據申請專利範圍第4項之半導體裝置，其中，該閘極絕緣層接觸於該氧化物半導體層的側面。
  7. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的第一溝槽；在該第一絕緣層中的第二溝槽；與該第一溝槽的內壁面接觸的氧化物半導體層； 與該氧化物半導體層相鄰的第二絕緣層，其中該第二絕緣層與該第二溝槽的內壁面相鄰；在該第一溝槽中且與該氧化物半導體層相鄰的閘極電極，在兩者之間夾有該第二絕緣層；以及填充該第二溝槽的第三絕緣層，其中，該閘極電極的頂面與該第三絕緣層的頂面一致。
  8. 根據申請專利範圍第7項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極，其中，該閘極電極的一部分在該源極電極或汲極電極上。
  9. 根據申請專利範圍第8項之半導體裝置，還包括在該第二絕緣層和該源極電極或汲極電極之間的第四絕緣層。
  10. 根據申請專利範圍第7項之半導體裝置，還包括在該第二溝槽中的第四絕緣層，其中，該第四絕緣層設置在該第二絕緣層和該第三絕緣層之間。
  11. 一種半導體裝置，包括：半導體基板；在該半導體基板中的第一溝槽；在該半導體基板中的雜質區；與該第一溝槽的內壁面接觸的第一閘極絕緣層；在該第一溝槽中且在該第一閘極絕緣層上的第一閘極 電極；在該第一閘極電極和該半導體基板上的第一絕緣層；在該第一絕緣層上的第二絕緣層；在該第二絕緣層中的第二溝槽；與該第二溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的第三絕緣層；以及在該第二溝槽中且與該氧化物半導體層相鄰的第二閘極電極，在兩者之間夾有該第三絕緣層。
  12. 根據申請專利範圍第11項之半導體裝置，還包括：在該第二絕緣層中的第三溝槽，其中該第三絕緣層與該第三溝槽的內壁面相鄰；以及填充該第三溝槽的第四絕緣層。
  13. 根據申請專利範圍第11項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極，其中，該源極電極或汲極電極電連接到該第一閘極電極。
  14. 根據申請專利範圍第11項之半導體裝置，其中，該第一閘極電極包括半導體層和在該半導體層上的導電層。
  15. 根據申請專利範圍第11項之半導體裝置，還包括：在該第一閘極電極上的保護絕緣層；以及與該第一閘極電極和該保護絕緣層的側面接觸的側壁 絕緣層。
  16. 根據申請專利範圍第12項之半導體裝置，其中，該第三溝槽的底部的水平位置深於該第二溝槽的底部的水平位置。
  17. 一種半導體裝置，包括：包含具有半導體材料的電晶體的電路；以及在該電路上且與該電路電連接的記憶體，該記憶體包括：第一絕緣層；在該第一絕緣層中的第一溝槽；與該第一溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的第二絕緣層；以及在該第一溝槽中且與該氧化物半導體層相鄰的閘極電極，在兩者之間夾有該第二絕緣層，其中，該半導體材料與該氧化物半導體層的材料不同。
  18. 根據申請專利範圍第17項之半導體裝置，還包括在該第一絕緣層中的第二溝槽，其中該第二絕緣層與該第二溝槽的內壁面相鄰；以及填充該第二溝槽的第三絕緣層。
  19. 根據申請專利範圍第17項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極。
  20. 根據申請專利範圍第17項之半導體裝置， 其中，該內壁面至少包括該第一溝槽的底面。
  21. 根據申請專利範圍第1、4、7、11及17項中之任一項的半導體裝置，其中，該氧化物半導體層具有U字形狀的剖面形狀，其中，該氧化物半導體層包含結晶，該結晶具有大致垂直於該氧化物半導體層的表面的c軸。
  22. 根據申請專利範圍第7、11及18項中之任一項的半導體裝置，其中，該第一溝槽的內壁面至少包括該第一溝槽的底面，以及其中，該第二溝槽的內壁面至少包括該第二溝槽的底面。
  23. 根據申請專利範圍第7或17項之半導體裝置，其中該第二絕緣層接觸於該氧化物半導體層的側表面。
  24. 根據申請專利範圍第7或18項之半導體裝置，其中，該第二溝槽的底部的水平位置深於該第一溝槽的底部的水平位置。
  25. 一種半導體裝置，包括：半導體基板；在該半導體基板中的第一溝槽；在該半導體基板中的雜質區；與該第一溝槽的內壁面接觸的第一絕緣層；在該第一溝槽中且在該第一絕緣層上的第一閘極電極； 在該第一閘極電極和該半導體基板上的第二絕緣層；在該第二絕緣層上的第三絕緣層；在該第三絕緣層上且與該第三絕緣層接觸的氧化物半導體層；在該氧化物半導體層上且與該氧化物半導體層接觸的第四絕緣層；以及與該氧化物半導體層相鄰的第二閘極電極，在兩者之間設置有該第四絕緣層。
  26. 根據申請專利範圍第25項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極及汲極電極，其中，該源極電極及汲極電極之一者電連接到該第一閘極電極。
  27. 根據申請專利範圍第25項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極及汲極電極，其中，該源極電極及汲極電極之一者電連接到導電層，其中，該導電層藉由該第二絕緣層中的開口電連接到該雜質區。
  28. 一種半導體裝置，包括：第一電晶體，包括：半導體基板；在該半導體基板中的第一溝槽；在該半導體基板中的源極區及汲極區；與該第一溝槽的內壁面接觸的第一絕緣層；以及 在該第一溝槽中且在該第一絕緣層上的第一閘極電極；在該第一電晶體上的第二絕緣層；在該第二絕緣層上的第三絕緣層；以及第二電晶體，包括：在該第三絕緣層上且與該第三絕緣層接觸的氧化物半導體層；在該氧化物半導體層上且與該氧化物半導體層接觸的源極電極及汲極電極；在該源極電極及汲極電極上且與該氧化物半導體層接觸的第四絕緣層；以及在該氧化物半導體層上的第二閘極電極，在兩者之間設置有該第四絕緣層。
  29. 根據申請專利範圍第28項之半導體裝置，其中，該源極電極及汲極電極之一者電連接到導電層，其中，該導電層藉由該第二絕緣層中的開口電連接到該源極區及汲極區之一者。
  30. 一種半導體裝置，包括：包括第一電晶體的電路，包括：半導體基板；在該半導體基板中的第一溝槽；在該半導體基板中的雜質區；與該第一溝槽的內壁面接觸的第一絕緣層；以及 在該第一溝槽中且在該第一絕緣層上的第一閘極電極；以及在該第一閘極電極及該半導體基板上的第二絕緣層；在該電路上且與該電路電連接的包括第二電晶體的記憶元件，包括：在該第二絕緣層上的第三絕緣層；以及在該第三絕緣層上且與該第三絕緣層接觸的氧化物半導體層；與該氧化物半導體層接觸的源極電極及汲極電極；在該氧化物半導體層上且與該氧化物半導體層接觸的第四絕緣層；以及與該氧化物半導體層相鄰的第二閘極電極，在兩者之間設置有該第四絕緣層。
  31. 根據申請專利範圍第30項之半導體裝置，還包括電容器，其中，該源極電極及汲極電極之一者電連接到該電容器的一個電極。
  32. 根據申請專利範圍第30項之半導體裝置，其中，該源極電極及汲極電極之一者電連接到導電層，其中，該導電層藉由該第二絕緣層中的開口電連接到該雜質區。
  33. 根據申請專利範圍第25、28及30項中任一項的半導體裝置，其中，該半導體基板包含矽。
  34. 根據申請專利範圍第25、28及30項中任一項的半導體裝置，還包括該第三絕緣層中的第二溝槽，其中，該氧化物半導體層設置在該第二溝槽中。
  35. 根據申請專利範圍第25、28及30項中任一項的半導體裝置，其中，該氧化物半導體層包含銦、鋅以及除銦、鋅以外的金屬，其中，該氧化物半導體層包含結晶，該結晶具有大致垂直於該氧化物半導體層的表面的c軸。
  36. 根據申請專利範圍第28或30項的半導體裝置，其中，該源極電極及汲極電極之一者電連接到該第一閘極電極。
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