JPH08107211A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08107211A JPH08107211A JP24255494A JP24255494A JPH08107211A JP H08107211 A JPH08107211 A JP H08107211A JP 24255494 A JP24255494 A JP 24255494A JP 24255494 A JP24255494 A JP 24255494A JP H08107211 A JPH08107211 A JP H08107211A
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 チャネル部の結晶粒界を制御する。
【構成】 シリコン基板１１上に、シリコン酸化膜１
２、シリコン窒化膜１３を順次形成する。次に、溝１４
を形成し、その上に多結晶シリコン１５を形成する。多
結晶シリコン膜１５をエッチバックして、ゲート電極１
６を形成する。次に、ゲート絶縁膜１７を形成する。ホ
トリソ・エッチングにより、ゲート電極１６の部分にの
みゲート絶縁膜１７を残し、ゲート電極１６以外の領域
はシリコン窒化膜１３を露出させた状態とする。その上
に非晶質シリコン膜１８ａ，１８ｂを形成する。５５０
゜Ｃ〜８００゜ＣのＮ2 中で熱処理することにより、非
晶質シリコン膜１８ａ，１８ｂは固相結晶化し多結晶シ
リコン膜となる。その後、多結晶シリコン膜をパターニ
ングし、１８ａの領域をマスクして、１８ｂの領域にイ
オン注入し、多結晶シリコンの薄膜トランジスタを形成
する。
２、シリコン窒化膜１３を順次形成する。次に、溝１４
を形成し、その上に多結晶シリコン１５を形成する。多
結晶シリコン膜１５をエッチバックして、ゲート電極１
６を形成する。次に、ゲート絶縁膜１７を形成する。ホ
トリソ・エッチングにより、ゲート電極１６の部分にの
みゲート絶縁膜１７を残し、ゲート電極１６以外の領域
はシリコン窒化膜１３を露出させた状態とする。その上
に非晶質シリコン膜１８ａ，１８ｂを形成する。５５０
゜Ｃ〜８００゜ＣのＮ2 中で熱処理することにより、非
晶質シリコン膜１８ａ，１８ｂは固相結晶化し多結晶シ
リコン膜となる。その後、多結晶シリコン膜をパターニ
ングし、１８ａの領域をマスクして、１８ｂの領域にイ
オン注入し、多結晶シリコンの薄膜トランジスタを形成
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、多結晶シリコン膜を活性領域として用いたい
わゆる薄膜トランジスタのその多結晶シリコン膜の形成
方法に関するものである。
法、特に、多結晶シリコン膜を活性領域として用いたい
わゆる薄膜トランジスタのその多結晶シリコン膜の形成
方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特開昭６０−６２１５９号公報 文献２；特開昭６１−１１６８７４号公報 文献３；特開平５−０６７６３５号公報 絶縁膜上に形成された半導体薄膜を能動素子として用い
る薄膜トランジスタは、集積回路の高集積化を図る上で
極めて有利である。前記文献１，２は、いずれも通常の
電界効果型トランジスタ（以下、ＭＯＳトランジスタと
呼ぶ）上に形成される薄膜トランジスタを示すものであ
る。これらの例にも示される様に、薄膜トランジスタを
形成する半導体薄膜としては、製造上の容易さから、多
結晶シリコン膜が多く用いられている。しかしながら、
この多結晶シリコンの薄膜トランジスタは、多結晶シリ
コンの粒内、粒界に存在するため、その特性が単結晶シ
リコン上のデバイスに比べて、著しく劣ることがわかっ
ている。このため、（１）水素原子によってこの結晶欠
陥を電気的に不活性化する水素化処理法、（２）大粒径
の多結晶シリコンを用いることにより、結晶粒界の電気
特性への影響を小さくする方法などがとられている。最
近になって、非晶質シリコンを固相で結晶化する方法が
開発され、通常０．１μｍ程度の結晶粒径が１〜５μｍ
まで大きくなることが分かっている。
例えば次のような文献に記載されるものがあった。 文献１；特開昭６０−６２１５９号公報 文献２；特開昭６１−１１６８７４号公報 文献３；特開平５−０６７６３５号公報 絶縁膜上に形成された半導体薄膜を能動素子として用い
る薄膜トランジスタは、集積回路の高集積化を図る上で
極めて有利である。前記文献１，２は、いずれも通常の
電界効果型トランジスタ（以下、ＭＯＳトランジスタと
呼ぶ）上に形成される薄膜トランジスタを示すものであ
る。これらの例にも示される様に、薄膜トランジスタを
形成する半導体薄膜としては、製造上の容易さから、多
結晶シリコン膜が多く用いられている。しかしながら、
この多結晶シリコンの薄膜トランジスタは、多結晶シリ
コンの粒内、粒界に存在するため、その特性が単結晶シ
リコン上のデバイスに比べて、著しく劣ることがわかっ
ている。このため、（１）水素原子によってこの結晶欠
陥を電気的に不活性化する水素化処理法、（２）大粒径
の多結晶シリコンを用いることにより、結晶粒界の電気
特性への影響を小さくする方法などがとられている。最
近になって、非晶質シリコンを固相で結晶化する方法が
開発され、通常０．１μｍ程度の結晶粒径が１〜５μｍ
まで大きくなることが分かっている。
【０００３】以下、前記文献３に記載されたこの方法を
用いた多結晶シリコンの薄膜トランジスタの製造方法に
ついて図２を参照しつつ説明する。 （１） 図２（ａ）の工程 シリコン基板１に絶縁膜２、ゲート電極３を形成する。
さらに、ゲート電極３上にゲート絶縁膜４を形成する。
このゲート絶縁膜４は、例えば、化学気相成長（以下、
ＣＶＤと呼ぶ）法によるシリコン酸化膜でも良いし、ゲ
ート電極３として用いた多結晶シリコンの熱酸化でも良
い。膜厚は典型的には約４０ｎｍである。 （２） 図２（ｂ）の工程 膜厚が１０〜１００ｎｍの非晶質シリコン膜５を形成す
る。この非晶質シリコン膜５は電子ビーム蒸着法、ＣＶ
Ｄ法、多結晶シリコン膜へのシリコンイオンのイオン注
入法のいずれで形成してもよい。 （３） 図２（ｃ）の工程 温度が５５０゜Ｃ〜６５０゜ＣのＮ2 雰囲気中で５〜１
５時間の熱処理を行うことにより固相結晶化し、１〜５
μｍの結晶粒径を有する多結晶シリコン膜５ａが得られ
る。 （４） 図２（ｄ）の工程 多結晶シリコン膜５ａをパターニングした後、選択的に
リンイオンをイオン注入し、ソース・ドレイン拡散領域
７を形成する。次に、層間絶縁膜８、配線電極９を形成
する。
用いた多結晶シリコンの薄膜トランジスタの製造方法に
ついて図２を参照しつつ説明する。 （１） 図２（ａ）の工程 シリコン基板１に絶縁膜２、ゲート電極３を形成する。
さらに、ゲート電極３上にゲート絶縁膜４を形成する。
このゲート絶縁膜４は、例えば、化学気相成長（以下、
ＣＶＤと呼ぶ）法によるシリコン酸化膜でも良いし、ゲ
ート電極３として用いた多結晶シリコンの熱酸化でも良
い。膜厚は典型的には約４０ｎｍである。 （２） 図２（ｂ）の工程 膜厚が１０〜１００ｎｍの非晶質シリコン膜５を形成す
る。この非晶質シリコン膜５は電子ビーム蒸着法、ＣＶ
Ｄ法、多結晶シリコン膜へのシリコンイオンのイオン注
入法のいずれで形成してもよい。 （３） 図２（ｃ）の工程 温度が５５０゜Ｃ〜６５０゜ＣのＮ2 雰囲気中で５〜１
５時間の熱処理を行うことにより固相結晶化し、１〜５
μｍの結晶粒径を有する多結晶シリコン膜５ａが得られ
る。 （４） 図２（ｄ）の工程 多結晶シリコン膜５ａをパターニングした後、選択的に
リンイオンをイオン注入し、ソース・ドレイン拡散領域
７を形成する。次に、層間絶縁膜８、配線電極９を形成
する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体素子の製造方法においては、次のような課題があ
った。従来の半導体素子の製造方法では、トランジスタ
特性のバラツキ（偏差）が大きくなるという欠点があっ
た。この製造方法では、最大数μｍの結晶粒が得られる
が、一方使用するトランジスタの寸法は１μｍ程度であ
る。この場合、チャネル内に粒界が含まれるか否かによ
りトランジスタ特性が大きく異なってしまうことにな
る。非晶質シリコン５を固相結晶化する際の結晶核の位
置は制御されておらず、またこのため粒径に分布がある
ことからチャネル内に粒界が含まれるどうかは確率的事
象であって全く制御不可能である。
半導体素子の製造方法においては、次のような課題があ
った。従来の半導体素子の製造方法では、トランジスタ
特性のバラツキ（偏差）が大きくなるという欠点があっ
た。この製造方法では、最大数μｍの結晶粒が得られる
が、一方使用するトランジスタの寸法は１μｍ程度であ
る。この場合、チャネル内に粒界が含まれるか否かによ
りトランジスタ特性が大きく異なってしまうことにな
る。非晶質シリコン５を固相結晶化する際の結晶核の位
置は制御されておらず、またこのため粒径に分布がある
ことからチャネル内に粒界が含まれるどうかは確率的事
象であって全く制御不可能である。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基板上にゲート電極とゲート絶縁膜
と多結晶シリコンの薄膜の活性領域とを備えた半導体装
置の製造方法において、以下の工程を順に施す。すなわ
ち、前記基板上の全面にシリコン窒化膜を形成する工程
と、ゲート電極形成予定領域の前記シリコン窒化膜を除
去して、溝を形成する工程と、前記溝の部分に前記ゲー
ト電極を形成する工程と、前記ゲート電極上に選択的に
シリコン酸化膜の前記ゲート絶縁膜を形成する工程と、
全面に非晶質シリコン膜を形成する工程と、熱処理する
ことにより前記非晶質シリコン膜を結晶化して、前記多
結晶シリコンの薄膜の活性領域を形成する工程とを、順
に施す。第２の発明は、第１の発明と同様の半導体装置
の製造方法において、以下の工程を施す。すなわち、表
面にシリコン酸化膜を有する前記基板の全面にシリコン
窒化膜を形成する工程と、ゲート電極形成予定領域の前
記シリコン窒化膜を除去する工程と、全面に非晶質シリ
コン膜を形成する工程と、熱処理することにより前記非
晶質シリコン膜を結晶化して、前記多結晶シリコンの薄
膜の活性領域を形成する工程と、前記ゲート絶縁膜を形
成する工程と、前記ゲート電極を形成する工程とを、施
す。第３の発明は、第１の発明と同様の半導体装置の製
造方法において、以下の工程を施す。すなわち、表面に
第１の絶縁膜を有する前記基板のゲート電極形成予定領
域の前記第１の絶縁膜を除去して、溝を形成する工程
と、前記溝の部分に前記ゲート電極を形成する工程と、
前記ゲート絶縁膜を形成する工程と、前記溝部内の前記
ゲート絶縁膜上に非晶質シリコン膜を形成する工程と、
前記溝部を第２の絶縁膜で埋め込む工程と、全面に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜を前記非晶質シリコン膜とオーバーラップ
するようにパターニングする工程と、熱処理することに
より前記非晶質シリコン膜を結晶化して、第２の多結晶
シリコン膜を形成し、前記第１と第２の多結晶シリコン
膜から構成される前記多結晶シリコンの薄膜の活性領域
を形成する工程とを、施す。
を解決するために、基板上にゲート電極とゲート絶縁膜
と多結晶シリコンの薄膜の活性領域とを備えた半導体装
置の製造方法において、以下の工程を順に施す。すなわ
ち、前記基板上の全面にシリコン窒化膜を形成する工程
と、ゲート電極形成予定領域の前記シリコン窒化膜を除
去して、溝を形成する工程と、前記溝の部分に前記ゲー
ト電極を形成する工程と、前記ゲート電極上に選択的に
シリコン酸化膜の前記ゲート絶縁膜を形成する工程と、
全面に非晶質シリコン膜を形成する工程と、熱処理する
ことにより前記非晶質シリコン膜を結晶化して、前記多
結晶シリコンの薄膜の活性領域を形成する工程とを、順
に施す。第２の発明は、第１の発明と同様の半導体装置
の製造方法において、以下の工程を施す。すなわち、表
面にシリコン酸化膜を有する前記基板の全面にシリコン
窒化膜を形成する工程と、ゲート電極形成予定領域の前
記シリコン窒化膜を除去する工程と、全面に非晶質シリ
コン膜を形成する工程と、熱処理することにより前記非
晶質シリコン膜を結晶化して、前記多結晶シリコンの薄
膜の活性領域を形成する工程と、前記ゲート絶縁膜を形
成する工程と、前記ゲート電極を形成する工程とを、施
す。第３の発明は、第１の発明と同様の半導体装置の製
造方法において、以下の工程を施す。すなわち、表面に
第１の絶縁膜を有する前記基板のゲート電極形成予定領
域の前記第１の絶縁膜を除去して、溝を形成する工程
と、前記溝の部分に前記ゲート電極を形成する工程と、
前記ゲート絶縁膜を形成する工程と、前記溝部内の前記
ゲート絶縁膜上に非晶質シリコン膜を形成する工程と、
前記溝部を第２の絶縁膜で埋め込む工程と、全面に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜を前記非晶質シリコン膜とオーバーラップ
するようにパターニングする工程と、熱処理することに
より前記非晶質シリコン膜を結晶化して、第２の多結晶
シリコン膜を形成し、前記第１と第２の多結晶シリコン
膜から構成される前記多結晶シリコンの薄膜の活性領域
を形成する工程とを、施す。
【０００６】第４の発明は、第１の発明と同様の半導体
装置の製造方法において、以下の工程を施す。すなわ
ち、表面に第１の絶縁膜を有する前記基板の前記ゲート
電極形成予定領域の前記第１の絶縁膜を除去して溝を形
成する工程と、前記溝の部分に前記ゲート電極を形成す
る工程と、前記ゲート絶縁膜を形成する工程と、前記溝
部内の前記ゲート絶縁膜上に第１の非晶質シリコン膜を
形成する工程と、前記溝部を第２の絶縁膜で埋め込む工
程と、全面に前記第１の非晶質シリコン膜と結晶成長速
度の異なる第２の非晶質シリコン膜を形成する工程と、
前記第２の非結晶シリコン膜を前記第１の非晶質シリコ
ン膜とオーバーラップするようにパターニングする工程
と、熱処理することにより前記第１と第２の非晶質シリ
コン膜を結晶化して、前記多結晶シリコンの薄膜の活性
領域を形成する工程とを、施す。第５の発明は、第１の
発明と同様の半導体装置の製造方法において、以下の工
程を施す。すなわち、表面に第１の絶縁膜を有する前記
基板の前記ゲート電極形成予定領域の前記第１の絶縁膜
を除去して溝を形成する工程と、前記溝に前記ゲート電
極を形成する工程と、前記ゲート絶縁膜を形成する工程
と、全面に非晶質シリコン膜を形成する工程と、前記溝
部を第２の絶縁膜で埋め込む工程と、全面にシリコンイ
オンを打ち込む工程と、熱処理することにより前記非晶
質シリコン膜を結晶化して、前記多結晶シリコンの薄膜
の活性領域を形成する工程とを、施す。
装置の製造方法において、以下の工程を施す。すなわ
ち、表面に第１の絶縁膜を有する前記基板の前記ゲート
電極形成予定領域の前記第１の絶縁膜を除去して溝を形
成する工程と、前記溝の部分に前記ゲート電極を形成す
る工程と、前記ゲート絶縁膜を形成する工程と、前記溝
部内の前記ゲート絶縁膜上に第１の非晶質シリコン膜を
形成する工程と、前記溝部を第２の絶縁膜で埋め込む工
程と、全面に前記第１の非晶質シリコン膜と結晶成長速
度の異なる第２の非晶質シリコン膜を形成する工程と、
前記第２の非結晶シリコン膜を前記第１の非晶質シリコ
ン膜とオーバーラップするようにパターニングする工程
と、熱処理することにより前記第１と第２の非晶質シリ
コン膜を結晶化して、前記多結晶シリコンの薄膜の活性
領域を形成する工程とを、施す。第５の発明は、第１の
発明と同様の半導体装置の製造方法において、以下の工
程を施す。すなわち、表面に第１の絶縁膜を有する前記
基板の前記ゲート電極形成予定領域の前記第１の絶縁膜
を除去して溝を形成する工程と、前記溝に前記ゲート電
極を形成する工程と、前記ゲート絶縁膜を形成する工程
と、全面に非晶質シリコン膜を形成する工程と、前記溝
部を第２の絶縁膜で埋め込む工程と、全面にシリコンイ
オンを打ち込む工程と、熱処理することにより前記非晶
質シリコン膜を結晶化して、前記多結晶シリコンの薄膜
の活性領域を形成する工程とを、施す。
【０００７】
【作用】第１または第２の発明によれば、以上のように
半導体装置の製造方法を構成したので、シリコン窒化膜
上の非晶質シリコンとシリコン酸化膜上の非晶質シリコ
ンを熱処理による結晶化する際に、シリコン窒化膜上の
非晶質シリコンの方が、シリコン酸化膜上の非晶質シリ
コンよりも結晶成長の速度が速いので、非晶質シリコン
の結晶化は、シリコン窒化膜上の非晶質シリコンからシ
リコン酸化膜上の非晶質シリコンへと進む。よって、チ
ャネル部の結晶粒界の制御が可能となる。第３の発明に
よれば、非晶質シリコンの結晶化は、第１の多結晶シリ
コンとの界面から内部の方向へ進むように制御される。
よって、チャネル部の結晶粒界の制御が可能となる。第
４の発明によれば、第１の非晶質シリコン膜と第２の非
晶質シリコン膜の結晶成長速度が異なるので、第１の非
晶質シリコン膜の結晶成長速度が、第２の非結晶シリコ
ン膜の結晶成長速度よりも速い時には、第１の非晶質シ
リコン膜の結晶化は、第１の非晶質シリコン膜の内部か
ら第２の非晶質シリコン膜との界面方向へと進む。ま
た、第１の非晶質シリコン膜の結晶成長速度が、第２の
非結晶シリコン膜の結晶成長速度よりも遅い時には、第
１の非晶質シリコン膜の結晶化は、第２の非晶質シリコ
ン膜との界面から第１の非晶質シリコン膜の内部へと進
む。第５の発明によれば、非晶質シリコン膜にシリコン
イオンを打ち込むと、その結晶成長速度が遅くなるの
で、非晶質シリコン膜の結晶化がゲート絶縁膜上の非晶
質シリコン内部から外部の方向へと進む。よって、チャ
ネル部の結晶粒界の制御が可能となる。従って、前記課
題を解決できるのである。
半導体装置の製造方法を構成したので、シリコン窒化膜
上の非晶質シリコンとシリコン酸化膜上の非晶質シリコ
ンを熱処理による結晶化する際に、シリコン窒化膜上の
非晶質シリコンの方が、シリコン酸化膜上の非晶質シリ
コンよりも結晶成長の速度が速いので、非晶質シリコン
の結晶化は、シリコン窒化膜上の非晶質シリコンからシ
リコン酸化膜上の非晶質シリコンへと進む。よって、チ
ャネル部の結晶粒界の制御が可能となる。第３の発明に
よれば、非晶質シリコンの結晶化は、第１の多結晶シリ
コンとの界面から内部の方向へ進むように制御される。
よって、チャネル部の結晶粒界の制御が可能となる。第
４の発明によれば、第１の非晶質シリコン膜と第２の非
晶質シリコン膜の結晶成長速度が異なるので、第１の非
晶質シリコン膜の結晶成長速度が、第２の非結晶シリコ
ン膜の結晶成長速度よりも速い時には、第１の非晶質シ
リコン膜の結晶化は、第１の非晶質シリコン膜の内部か
ら第２の非晶質シリコン膜との界面方向へと進む。ま
た、第１の非晶質シリコン膜の結晶成長速度が、第２の
非結晶シリコン膜の結晶成長速度よりも遅い時には、第
１の非晶質シリコン膜の結晶化は、第２の非晶質シリコ
ン膜との界面から第１の非晶質シリコン膜の内部へと進
む。第５の発明によれば、非晶質シリコン膜にシリコン
イオンを打ち込むと、その結晶成長速度が遅くなるの
で、非晶質シリコン膜の結晶化がゲート絶縁膜上の非晶
質シリコン内部から外部の方向へと進む。よって、チャ
ネル部の結晶粒界の制御が可能となる。従って、前記課
題を解決できるのである。
【０００８】
【実施例】第１の実施例 図１（ａ）〜（ｃ）は、本発明の第１の実施例を示す半
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第１の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図１（ａ）の工程 シリンコ基板１１上に、ＣＶＤ法により、シリコン酸化
膜１２、シリコン窒化膜１３を順次形成する。次に、ホ
トリソ・エッチングにより、ゲート電極形成予定領域の
シリコン酸化膜１２の領域まで溝１４（例えば、幅１μ
ｍ〜数μｍ、深さ０．５μｍ〜２μｍ）を形成し、その
上にゲート電極用の多結晶シリコン膜１５を形成する。 （２） 図１（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜１５をエッ
チバックして、溝１４内にゲート電極１６を形成する。
次に、ゲート絶縁膜１７を膜厚３０〜５０ｎｍに形成す
る。このゲート絶縁膜１７は、ＣＶＤ法によるシリコン
膜でもよいし、ゲート電極として用いた多結晶シリコン
膜１５の熱酸化膜であってもよい。 （３） 図１（ｃ）の工程 ホトリソ・エッチングにより、ゲート電極１６の部分に
のみゲート絶縁膜１７を残し、ゲート電極１６以外の領
域はシリコン窒化膜１３を露出させた状態とする。次
に、ＣＶＤ法などにより、その上に非晶質シリコン膜１
８ａ，１８ｂを膜厚３０〜５０ｎｍに形成する。
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第１の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図１（ａ）の工程 シリンコ基板１１上に、ＣＶＤ法により、シリコン酸化
膜１２、シリコン窒化膜１３を順次形成する。次に、ホ
トリソ・エッチングにより、ゲート電極形成予定領域の
シリコン酸化膜１２の領域まで溝１４（例えば、幅１μ
ｍ〜数μｍ、深さ０．５μｍ〜２μｍ）を形成し、その
上にゲート電極用の多結晶シリコン膜１５を形成する。 （２） 図１（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜１５をエッ
チバックして、溝１４内にゲート電極１６を形成する。
次に、ゲート絶縁膜１７を膜厚３０〜５０ｎｍに形成す
る。このゲート絶縁膜１７は、ＣＶＤ法によるシリコン
膜でもよいし、ゲート電極として用いた多結晶シリコン
膜１５の熱酸化膜であってもよい。 （３） 図１（ｃ）の工程 ホトリソ・エッチングにより、ゲート電極１６の部分に
のみゲート絶縁膜１７を残し、ゲート電極１６以外の領
域はシリコン窒化膜１３を露出させた状態とする。次
に、ＣＶＤ法などにより、その上に非晶質シリコン膜１
８ａ，１８ｂを膜厚３０〜５０ｎｍに形成する。
【０００９】次に、５５０゜Ｃ〜８００゜ＣのＮ2 中で
熱処理することにより、非晶質シリコン膜１８ａ，１８
ｂを固相結晶化し、活性領域としての多結晶シリコン膜
を形成する。この時、ゲート絶縁膜１７上の非晶質シリ
コン膜１８ａに比べ、シリコン窒化膜１３上の非晶質シ
リコン膜１８ｂの方が下地構造の違いにより固相成長の
核の発生が速く、また結晶化率も速い。よって、非晶質
シリコンの結晶化は１８ｂの領域から始まり、ゲート電
極１６上の非晶質シリコン膜１８ａの領域へと固相成長
する。このため、多結晶シリコン薄膜トランジスタのチ
ャネル部となる１８ａの領域は、結晶粒界の位置が制御
され、かつ必ず１個だけの結晶粒界が存在することにな
る。その後、固相成長して得られた多結晶シリコン膜を
パターニングし、ホトリソ工程によりチャネル領域とな
る１８ａの領域をマスクして、１８ｂの領域にイオン注
入し、ソース・ドレイン領域とすることにより、多結晶
シリコン薄膜トランジスタを形成する。以上説明したよ
うに、本第１の実施例によれば、非晶質シリコン膜の固
相成長の際にソース・ドレインとなる領域を選択的に優
先核発生領域としたので、薄膜トランジスタのチャネル
領域に存在する結晶粒界を制御することが可能となる。
これにより、従来みられた多結晶シリコン膜の大粒径化
による特性のバラツキを最小に抑えることができるとい
う利点がある。第２の実施例 図３（ａ）〜（ｄ）は、本発明の第１の実施例を示す半
導体装置の製造方法を示す工程図である。
熱処理することにより、非晶質シリコン膜１８ａ，１８
ｂを固相結晶化し、活性領域としての多結晶シリコン膜
を形成する。この時、ゲート絶縁膜１７上の非晶質シリ
コン膜１８ａに比べ、シリコン窒化膜１３上の非晶質シ
リコン膜１８ｂの方が下地構造の違いにより固相成長の
核の発生が速く、また結晶化率も速い。よって、非晶質
シリコンの結晶化は１８ｂの領域から始まり、ゲート電
極１６上の非晶質シリコン膜１８ａの領域へと固相成長
する。このため、多結晶シリコン薄膜トランジスタのチ
ャネル部となる１８ａの領域は、結晶粒界の位置が制御
され、かつ必ず１個だけの結晶粒界が存在することにな
る。その後、固相成長して得られた多結晶シリコン膜を
パターニングし、ホトリソ工程によりチャネル領域とな
る１８ａの領域をマスクして、１８ｂの領域にイオン注
入し、ソース・ドレイン領域とすることにより、多結晶
シリコン薄膜トランジスタを形成する。以上説明したよ
うに、本第１の実施例によれば、非晶質シリコン膜の固
相成長の際にソース・ドレインとなる領域を選択的に優
先核発生領域としたので、薄膜トランジスタのチャネル
領域に存在する結晶粒界を制御することが可能となる。
これにより、従来みられた多結晶シリコン膜の大粒径化
による特性のバラツキを最小に抑えることができるとい
う利点がある。第２の実施例 図３（ａ）〜（ｄ）は、本発明の第１の実施例を示す半
導体装置の製造方法を示す工程図である。
【００１０】以下、この図を参照しつつ本発明の第１の
実施例の半導体装置の製造方法（１）〜（４）に説明す
る。 （１） 図３（ａ）の工程 シリンコ基板２１上に第１の絶縁膜として絶縁膜２２を
形成する。次に、ホトリソ・エッチングにより絶縁膜２
２の途中で止まる溝２３を形成し、その後、ゲート電極
用の多結晶シリコン膜２４を形成する。 （２） 図３（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜２４をエッ
チバックして、溝２３内にゲート電極２５を形成する。
次に、ゲート絶縁膜２６を形成する。その後、シラン
（ＳｉＨ4 ）ガスを用い、温度５２０゜Ｃ〜５７０゜Ｃ
で、ＣＶＤ法により、非晶質シリコン膜２７を膜厚３０
〜５０ｎｍに形成する。 （３） 図３（ｃ）の工程 異方性エッチングにより、ゲート電極２５上のみ非晶質
シリコン膜２７を残し、それ以外の部分の非晶質シリコ
ン膜２７は除去する。次に、非晶質シリコン２７上の溝
２３を第２の絶縁膜としてシリコン酸化膜などの絶縁膜
２８で埋め込む。その後、ジシラン（Ｓ12Ｈ6 ）ガスを
用い、温度４５０゜Ｃ〜５００゜Ｃで、ＣＶＤ法により
非晶質晶シリコン膜２９を膜厚３０〜８０ｎｍに形成す
る。 （４） 図３（ｄ）の工程 ホトリソ・エッチングによって、絶縁膜２８上の非晶質
シリコン膜２９を除去する。この時、非晶質シリコン膜
２９は非晶質シリコン２７と必ずオーバラップしている
ようにパターニングする。次に、５５０゜Ｃ〜８００゜
ＣのＮ2 雰囲気中で熱処理することにより非晶質シリコ
ン膜２７及び２９を結晶化させて、多結晶シリコンの薄
膜の活性領域を形成する。非晶質シリコン膜はＣＶＤ形
成の温度が異なると結晶化の核発生速度、結晶化率の速
度も異なることが知られており、ＣＶＤ形成の温度が高
いほど結晶成長が速いことが知られている。本第２の実
施例では、非晶質シリコン膜２７の方が非晶質シリコン
膜２９に比べ形成温度が高いため、Ｎ2 中の熱処理によ
る結晶成長は２７より２９へ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる２
７の領域には結晶粒界が存在しないように結晶成長させ
ることが可能となる。
実施例の半導体装置の製造方法（１）〜（４）に説明す
る。 （１） 図３（ａ）の工程 シリンコ基板２１上に第１の絶縁膜として絶縁膜２２を
形成する。次に、ホトリソ・エッチングにより絶縁膜２
２の途中で止まる溝２３を形成し、その後、ゲート電極
用の多結晶シリコン膜２４を形成する。 （２） 図３（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜２４をエッ
チバックして、溝２３内にゲート電極２５を形成する。
次に、ゲート絶縁膜２６を形成する。その後、シラン
（ＳｉＨ4 ）ガスを用い、温度５２０゜Ｃ〜５７０゜Ｃ
で、ＣＶＤ法により、非晶質シリコン膜２７を膜厚３０
〜５０ｎｍに形成する。 （３） 図３（ｃ）の工程 異方性エッチングにより、ゲート電極２５上のみ非晶質
シリコン膜２７を残し、それ以外の部分の非晶質シリコ
ン膜２７は除去する。次に、非晶質シリコン２７上の溝
２３を第２の絶縁膜としてシリコン酸化膜などの絶縁膜
２８で埋め込む。その後、ジシラン（Ｓ12Ｈ6 ）ガスを
用い、温度４５０゜Ｃ〜５００゜Ｃで、ＣＶＤ法により
非晶質晶シリコン膜２９を膜厚３０〜８０ｎｍに形成す
る。 （４） 図３（ｄ）の工程 ホトリソ・エッチングによって、絶縁膜２８上の非晶質
シリコン膜２９を除去する。この時、非晶質シリコン膜
２９は非晶質シリコン２７と必ずオーバラップしている
ようにパターニングする。次に、５５０゜Ｃ〜８００゜
ＣのＮ2 雰囲気中で熱処理することにより非晶質シリコ
ン膜２７及び２９を結晶化させて、多結晶シリコンの薄
膜の活性領域を形成する。非晶質シリコン膜はＣＶＤ形
成の温度が異なると結晶化の核発生速度、結晶化率の速
度も異なることが知られており、ＣＶＤ形成の温度が高
いほど結晶成長が速いことが知られている。本第２の実
施例では、非晶質シリコン膜２７の方が非晶質シリコン
膜２９に比べ形成温度が高いため、Ｎ2 中の熱処理によ
る結晶成長は２７より２９へ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる２
７の領域には結晶粒界が存在しないように結晶成長させ
ることが可能となる。
【００１１】次に、全面にイオン注入することにより、
２７をチャネル部、２９をソース・ドレイン部の活性領
域とする薄膜トランジスタを形成する。この構造におい
てはチャネル部２７は、絶縁膜２８によって保護されて
いるので、ソース・ドレイン部２９の領域のパターニン
グは不要である。以上説明したように、本第２の実施例
よれば、チャネル部の非晶質シリコン膜２７とソース・
ドレイン部の非晶質シリコン膜２９の固相成長速度を変
えたので、チャネル部の非晶質シリコン膜２７に結晶粒
界が存在しないように、結晶成長させることが可能とな
る。よって、従来みられた大粒径化による特性のバラツ
キを最小に抑えることができるという利点がある。ま
た、ソース・ドレインを形成するためのイオン注入時
に、ホトリソ工程がないので、チャネル部は合わせずれ
による影響がなく安定したトランジスタ特性を得ること
ができるという利点がある。第３の実施例 図４（ａ）〜（ｃ）は、本発明の第３の実施例を示す半
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第３の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図４（ａ）の工程 半導体基板４１上に第１の絶縁膜として絶縁膜４２を形
成する。次に、ホトリソ・エッチングにより絶縁膜４２
の途中で止まる溝４３を形成し、その後、ゲート電極用
の多結晶シリコン膜４４を形成する。 （２） 図４（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜４４をエッ
チバックして、溝部４３内にゲート電極４５を形成す
る。次に、ゲート絶縁膜４６を形成する。その後、ＣＶ
Ｄ法により、非晶質シリコン膜４７ａ，４７ｂを膜厚３
０〜５０ｎｍに形成する。 （３） 図４（ｃ）の工程 ゲート電極４５上の溝部４３を第２の絶縁膜としてシリ
コン酸化膜などの絶縁膜４８で埋め込む。次に、イオン
注入法により、Ｓi + イオンを１×１０14〜１×１０15
ｉｏｎｓ／ｃｍ2 、４０Ｋｅｖで全面に打ち込みをす
る。この時、チャネル領域となる非晶質シリコン４７ａ
は絶縁膜４８により保護されているため、Ｓi + イオン
は非晶質シリコン４７ａには注入されず、ソース・ドレ
イン領域となる非晶質シリコン４７ｂの部分のみに注入
される。
２７をチャネル部、２９をソース・ドレイン部の活性領
域とする薄膜トランジスタを形成する。この構造におい
てはチャネル部２７は、絶縁膜２８によって保護されて
いるので、ソース・ドレイン部２９の領域のパターニン
グは不要である。以上説明したように、本第２の実施例
よれば、チャネル部の非晶質シリコン膜２７とソース・
ドレイン部の非晶質シリコン膜２９の固相成長速度を変
えたので、チャネル部の非晶質シリコン膜２７に結晶粒
界が存在しないように、結晶成長させることが可能とな
る。よって、従来みられた大粒径化による特性のバラツ
キを最小に抑えることができるという利点がある。ま
た、ソース・ドレインを形成するためのイオン注入時
に、ホトリソ工程がないので、チャネル部は合わせずれ
による影響がなく安定したトランジスタ特性を得ること
ができるという利点がある。第３の実施例 図４（ａ）〜（ｃ）は、本発明の第３の実施例を示す半
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第３の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図４（ａ）の工程 半導体基板４１上に第１の絶縁膜として絶縁膜４２を形
成する。次に、ホトリソ・エッチングにより絶縁膜４２
の途中で止まる溝４３を形成し、その後、ゲート電極用
の多結晶シリコン膜４４を形成する。 （２） 図４（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜４４をエッ
チバックして、溝部４３内にゲート電極４５を形成す
る。次に、ゲート絶縁膜４６を形成する。その後、ＣＶ
Ｄ法により、非晶質シリコン膜４７ａ，４７ｂを膜厚３
０〜５０ｎｍに形成する。 （３） 図４（ｃ）の工程 ゲート電極４５上の溝部４３を第２の絶縁膜としてシリ
コン酸化膜などの絶縁膜４８で埋め込む。次に、イオン
注入法により、Ｓi + イオンを１×１０14〜１×１０15
ｉｏｎｓ／ｃｍ2 、４０Ｋｅｖで全面に打ち込みをす
る。この時、チャネル領域となる非晶質シリコン４７ａ
は絶縁膜４８により保護されているため、Ｓi + イオン
は非晶質シリコン４７ａには注入されず、ソース・ドレ
イン領域となる非晶質シリコン４７ｂの部分のみに注入
される。
【００１２】次に、５５０゜Ｃ〜８００゜ＣのＮ2 中で
熱処理することにより、非晶質シリコン４７ａ及び４７
ｂを結晶化させて活性領域となる多結晶シリコン膜を形
成する。非晶質シリコンはＳi + イオン注入により、結
晶化速度が遅くなることが知られている。本第３の実施
例では、非晶質シリコン４７ｂにＳi + イオンが注入さ
れているので、Ｎ2 中の熱処理による結晶成長は非晶質
シリコン４７ａより４７ｂへ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる多
結晶シリンコａには結晶粒界が存在しないように結晶成
長させることが可能となる。次に、全面にイオン注入す
ることにより、４７ａをチャネル部、４７ｂをソース・
ドレイン部する多結晶シリコンの薄膜トランジスタを形
成する。この構造においてはチャネル部４７ａは、絶縁
膜４８によって保護されているので、ソース・ドレイン
部４７ｂのパターニングは不要である。以上説明したよ
うに、本第３の実施例よれば、チャネル部の非晶質シリ
コン膜とソース・ドレイン部の非晶質シリコン膜の固相
成長速度を変えたので、チャネル部の非晶質シリコン膜
に結晶粒界が存在しないように、結晶成長させることが
可能となる。よって、第２の実施例と同様の利点があ
る。なお、本発明は本実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
熱処理することにより、非晶質シリコン４７ａ及び４７
ｂを結晶化させて活性領域となる多結晶シリコン膜を形
成する。非晶質シリコンはＳi + イオン注入により、結
晶化速度が遅くなることが知られている。本第３の実施
例では、非晶質シリコン４７ｂにＳi + イオンが注入さ
れているので、Ｎ2 中の熱処理による結晶成長は非晶質
シリコン４７ａより４７ｂへ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる多
結晶シリンコａには結晶粒界が存在しないように結晶成
長させることが可能となる。次に、全面にイオン注入す
ることにより、４７ａをチャネル部、４７ｂをソース・
ドレイン部する多結晶シリコンの薄膜トランジスタを形
成する。この構造においてはチャネル部４７ａは、絶縁
膜４８によって保護されているので、ソース・ドレイン
部４７ｂのパターニングは不要である。以上説明したよ
うに、本第３の実施例よれば、チャネル部の非晶質シリ
コン膜とソース・ドレイン部の非晶質シリコン膜の固相
成長速度を変えたので、チャネル部の非晶質シリコン膜
に結晶粒界が存在しないように、結晶成長させることが
可能となる。よって、第２の実施例と同様の利点があ
る。なお、本発明は本実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
【００１３】(i) 第１の実施例では、ゲート電極１５
がチャネルの下にあるいわゆる逆構造トランジスタの例
であるが、順方向のトランジスタにおいても以下のよう
にして実施することができる。シリコン酸化膜１２上に
シリコン窒化膜１３を形成し、その後、ゲート電極形成
予定領域のシリコン窒化膜１３を除去する。次に、非晶
質シリコン膜を形成する。その後、熱処理することによ
り非晶質シリコン膜を結晶化して、多結晶シリコン膜を
形成する。その後、ゲート絶縁膜、ゲート電極を順次形
成する。 (ii) 実施例では、基板としてシリコン基板を用いた例
を示したが、表面に絶縁膜を有していればこれに限るも
のではない。例えば、石英などのガラス基板も使用可能
である。この場合、絶縁膜を形成する工程を省略するこ
ともできる。 (iii) 図３（ｂ）の工程において、非晶質シリコン膜
２９の代わりに、多結晶シリコン膜であってもよい。多
結晶シリコン膜の場合には、図３（ｃ）の工程におい
て、非晶質シリコン膜２７の結晶成長は多結晶シリコン
膜との界面を核として進行する。よって、多結晶シリコ
ン薄膜トランジスタのチャネル部となる領域では、結晶
粒界の位置が制御され、かつ１個だけの結晶粒界が存在
することとなり、薄膜トランジスタのチャネル領域に存
在する結晶粒界を制御することが可能となる。そのた
め、第１の実施例と同様の利点がある。 (IV) 図３（ｂ）及び図３（ｃ）の工程の非晶質シリコ
ン膜のＣＶＤの条件を逆にしてもよい。この場合は、非
晶質シリコン膜２９から２７へ結晶化が進む。
がチャネルの下にあるいわゆる逆構造トランジスタの例
であるが、順方向のトランジスタにおいても以下のよう
にして実施することができる。シリコン酸化膜１２上に
シリコン窒化膜１３を形成し、その後、ゲート電極形成
予定領域のシリコン窒化膜１３を除去する。次に、非晶
質シリコン膜を形成する。その後、熱処理することによ
り非晶質シリコン膜を結晶化して、多結晶シリコン膜を
形成する。その後、ゲート絶縁膜、ゲート電極を順次形
成する。 (ii) 実施例では、基板としてシリコン基板を用いた例
を示したが、表面に絶縁膜を有していればこれに限るも
のではない。例えば、石英などのガラス基板も使用可能
である。この場合、絶縁膜を形成する工程を省略するこ
ともできる。 (iii) 図３（ｂ）の工程において、非晶質シリコン膜
２９の代わりに、多結晶シリコン膜であってもよい。多
結晶シリコン膜の場合には、図３（ｃ）の工程におい
て、非晶質シリコン膜２７の結晶成長は多結晶シリコン
膜との界面を核として進行する。よって、多結晶シリコ
ン薄膜トランジスタのチャネル部となる領域では、結晶
粒界の位置が制御され、かつ１個だけの結晶粒界が存在
することとなり、薄膜トランジスタのチャネル領域に存
在する結晶粒界を制御することが可能となる。そのた
め、第１の実施例と同様の利点がある。 (IV) 図３（ｂ）及び図３（ｃ）の工程の非晶質シリコ
ン膜のＣＶＤの条件を逆にしてもよい。この場合は、非
晶質シリコン膜２９から２７へ結晶化が進む。
【００１４】
【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、チャネル部の非晶質シリコンのチャネ
ル部の結晶粒界を制御するようにしたので、半導体装置
の特性のバラツキを小さくすることができる。
の発明によれば、チャネル部の非晶質シリコンのチャネ
ル部の結晶粒界を制御するようにしたので、半導体装置
の特性のバラツキを小さくすることができる。
【図１】本発明の第１の実施例を示す半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図２】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図３】本発明の第２の実施例を示す半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
【図４】本発明の第３の実施例を示す半導体装置の製造
方法を示す工程図である。
方法を示す工程図である。
１１，２１，４１ シリコ
ン基板 １２ シリコ
ン酸化膜 １３ シリコ
ン窒化膜 １４，２３，４３ 溝 １５，２４，４４ 多結晶
シリコン膜 １６，２５，４５ ゲート
電極 １７，２６，４６ ゲート
絶縁膜 １８ａ，１８ｂ，２７，２９，４７ａ，４７ｂ 非晶質
シリコン膜 ２２，２８，４２，４８ 絶縁膜
ン基板 １２ シリコ
ン酸化膜 １３ シリコ
ン窒化膜 １４，２３，４３ 溝 １５，２４，４４ 多結晶
シリコン膜 １６，２５，４５ ゲート
電極 １７，２６，４６ ゲート
絶縁膜 １８ａ，１８ｂ，２７，２９，４７ａ，４７ｂ 非晶質
シリコン膜 ２２，２８，４２，４８ 絶縁膜
Claims (5)
- 【請求項１】 基板上にゲート電極とゲート絶縁膜と多
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 前記基板上の全面にシリコン窒化膜を形成する工程と、 ゲート電極形成予定領域の前記シリコン窒化膜を除去し
て、溝を形成する工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート電極上に選択的にシリコン酸化膜の前記ゲー
ト絶縁膜を形成する工程と、 全面に非晶質シリコン膜を形成する工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程とを、 順に施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 基板上にゲート電極とゲート絶縁膜と多
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面にシリコン酸化膜を有する前記基板の全面にシリコ
ン窒化膜を形成する工程と、 ゲート電極形成予定領域の前記シリコン窒化膜を除去す
る工程と、 全面に非晶質シリコン膜を形成する工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程と、 前記ゲート絶縁膜を形成する工程と、 前記ゲート電極を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。 - 【請求項３】 基板上にゲート電極とゲート絶縁膜と多
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板のゲート電極形成
予定領域の前記第１の絶縁膜を除去して、溝を形成する
工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記溝部内の前記ゲート絶縁膜上に非晶質シリコン膜を
形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面に第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を前記非晶質シリコン膜と
オーバーラップするようにパターニングする工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、第２の多結晶シリコン膜を形成し、前記第１と第２
の多結晶シリコン膜から構成される前記多結晶シリコン
の薄膜の活性領域を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。 - 【請求項４】 基板上にゲート電極とゲート絶縁膜と多
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板の前記ゲート電極
形成予定領域の前記第１の絶縁膜を除去して溝を形成す
る工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記溝部内の前記ゲート絶縁膜上に第１の非晶質シリコ
ン膜を形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面に前記第１の非晶質シリコン膜と結晶成長速度の異
なる第２の非晶質シリコン膜を形成する工程と、 前記第２の非結晶シリコン膜を前記第１の非晶質シリコ
ン膜とオーバーラップするようにパターニングする工程
と、 熱処理することにより前記第１と第２の非晶質シリコン
膜を結晶化して、前記多結晶シリコンの薄膜の活性領域
を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。 - 【請求項５】 基板上にゲート電極とゲート絶縁膜と多
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板のゲート電極形成
予定領域の前記第１の絶縁膜を除去して溝を形成する工
程と、 前記溝に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 全面に非晶質シリコン膜を形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面にシリコンイオンを打ち込む工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程とを、 順に施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255494A JPH08107211A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255494A JPH08107211A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107211A true JPH08107211A (ja) | 1996-04-23 |
Family
ID=17090832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24255494A Withdrawn JPH08107211A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169611A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1994
- 1994-10-06 JP JP24255494A patent/JPH08107211A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169611A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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