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TWI556165B - 位元混洗處理器、方法、系統及指令 - Google Patents

位元混洗處理器、方法、系統及指令 Download PDF

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Publication number
TWI556165B
TWI556165B TW104127010A TW104127010A TWI556165B TW I556165 B TWI556165 B TW I556165B TW 104127010 A TW104127010 A TW 104127010A TW 104127010 A TW104127010 A TW 104127010A TW I556165 B TWI556165 B TW I556165B
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TW
Taiwan
Prior art keywords
bit
instruction
lane
operand
bits
Prior art date
Application number
TW104127010A
Other languages
English (en)
Other versions
TW201631468A (zh
Inventor
羅傑 艾斯帕薩
大衛 吉倫
吉勒姆 索羅
Original Assignee
英特爾股份有限公司
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Filing date
Publication date
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Publication of TW201631468A publication Critical patent/TW201631468A/zh
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Description

位元混洗處理器、方法、系統及指令
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於處理器中之位元調處。
處理器執行各種不同類型的指令以於資料元件上操作。例如，相加指令可被用以將第一暫存器中之第一16位元資料元件加至第二暫存器中之第二16位元資料元件，及將16位元結果資料元件儲存於目的地暫存器中。各資料元件可代表分別個別件的資料，諸如(例如)像素顏色碼、代表項目數之整數值，等等。
除了在整個資料元件(例如，8位元、16位元、32位元、或64位元資料元件)上操作之外，其有時亦可用於調處單一資料元件內之個別位元。然而，相較於在整個資料元件上操作，調處單一資料元件內之個別位元常傾向於在處理器中相對慢的及/或無效率的。舉例而言，一種用以獲得單一資料元件中之個別位元的值之演算法可包括(針對各個別位元)：一指令，用以旋轉或位移該資料元 件之所有位元(例如，位移所有16位元)來將該個別位元置於特定位置中、及另一指令，用以利用該些已旋轉的/已位移的位元及一組態成選擇該個別位元的遮蔽資料元件來履行按位元邏輯操作(例如，邏輯AND、邏輯OR，等等)，以隔離或累積該個別位元。
此僅為一範例，但無論由該演算法所使用之特定方式為何，通常一或更多分別指令可能是針對已獲得的各個別位元值所需要的。結果，所需的指令之總數通常傾向於隨著將獲得的位元值之總數而大約地按比例增加。例如，可能需要如用以獲得16位元資料元件之所有位元值所將需要者約略兩倍的指令來獲得32位元資料元件之所有位元值。此外，該演算法針對所獲得的各個別位元值調處該資料元件之所有位元(例如，位移所有位元、於所有位元上履行邏輯操作，等等)，其亦傾向於使得該演算法之性能未達最佳化。
100‧‧‧處理器
102‧‧‧位元混洗指令
104‧‧‧解碼單元
106‧‧‧執行單元
108‧‧‧緊縮資料暫存器
110‧‧‧第一來源緊縮資料運算元
112‧‧‧第二來源緊縮資料運算元
114‧‧‧結果運算元
116‧‧‧緊縮資料操作遮蔽暫存器
118‧‧‧通用暫存器
306‧‧‧執行單元
310‧‧‧第一來源運算元
312‧‧‧第二來源緊縮資料運算元
314‧‧‧結果運算元
330‧‧‧位元混洗操作
332-1‧‧‧第一巷道的位元
332-2‧‧‧第二巷道的位元
406‧‧‧執行單元
410‧‧‧第一來源緊縮資料運算元
412‧‧‧第二來源緊縮資料運算元
414‧‧‧結果運算元
432‧‧‧多數巷道的位元
432-0‧‧‧第一64位元巷道的位元
432-1‧‧‧第二64位元巷道的位元
432-7‧‧‧第八64位元巷道的位元
440‧‧‧位元混洗操作
506‧‧‧執行單元
510‧‧‧第一來源緊縮資料運算元
512‧‧‧第二來源緊縮資料運算元
514‧‧‧結果運算元
532-0‧‧‧第一16位元巷道
532-1‧‧‧第二16位元巷道
532-2‧‧‧第三16位元巷道
532-3‧‧‧第四16位元巷道
550‧‧‧位元混洗操作
610‧‧‧來源運算元
632‧‧‧單一資料元件
640‧‧‧位元混洗操作
660‧‧‧資料元件廣播操作
662‧‧‧記憶體位置
664‧‧‧廣播或複製
668-1‧‧‧第一複製的資料元件
668-N‧‧‧第N複製的資料元件
706‧‧‧執行單元
710‧‧‧第一來源緊縮資料運算元
712‧‧‧第二來源緊縮資料運算元
714‧‧‧結果緊縮資料運算元
732‧‧‧多數64位元巷道的位元
732-0‧‧‧第一64位元巷道
732-1‧‧‧第二64位元巷道
770‧‧‧位元混洗操作
810‧‧‧第一來源緊縮資料運算元
812‧‧‧第二來源緊縮資料運算元
814‧‧‧結果緊縮資料運算元
832‧‧‧第一64位元巷道的位元
880‧‧‧遮蔽位元混洗操作
882‧‧‧來源緊縮資料遮蔽運算元
902‧‧‧位元混洗指令
984‧‧‧運算碼
985‧‧‧第一來源運算元指明器
986‧‧‧第二來源運算元指明器
987‧‧‧目的地運算元指明器
988‧‧‧緊縮資料操作遮蔽指明器
989‧‧‧選擇性類型的遮蔽操作指明器
990‧‧‧資料元件廣播控制
1008‧‧‧緊縮資料暫存器
1116‧‧‧緊縮資料操作遮蔽暫存器
1216‧‧‧緊縮資料操作遮蔽暫存器
1302‧‧‧VEX前綴
1305‧‧‧REX欄位
1315‧‧‧運算碼映圖欄位
1320‧‧‧VEX.vvvv欄位
1325‧‧‧前綴編碼欄位
1330‧‧‧真實運算碼欄位
1340‧‧‧Mod R/M位元組
1342‧‧‧MOD欄位
1344‧‧‧Reg欄位
1346‧‧‧R/M欄位
1350‧‧‧SIB位元組
1352‧‧‧SS
1354‧‧‧SIB.xxx
1356‧‧‧SIB.bbb
1362‧‧‧置換欄位
1364‧‧‧W欄位
1368‧‧‧VEX.L大小欄位
1372‧‧‧即刻欄位(IMM8)
1374‧‧‧全運算碼欄位
1400‧‧‧一般性向量友善指令格式
1405‧‧‧無記憶體存取
1410‧‧‧無記憶體存取、全捨入控制類型操作
1412‧‧‧無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作
1415‧‧‧無記憶體存取、資料變換類型操作
1417‧‧‧無記憶體存取、寫入遮蔽控制、v大小類型操作
1420‧‧‧記憶體存取
1427‧‧‧記憶體存取、寫入遮蔽控制
1440‧‧‧格式欄位
1442‧‧‧基礎操作欄位
1444‧‧‧暫存器指標欄位
1446‧‧‧修飾符欄位
1450‧‧‧擴增操作欄位
1452‧‧‧α欄位
1452A‧‧‧RS欄位
1452A.1‧‧‧捨入
1452A.2‧‧‧資料變換
1452B‧‧‧逐出暗示欄位
1452B.1‧‧‧暫時
1452B.2‧‧‧非暫時
1454‧‧‧β欄位
1454A‧‧‧捨入控制欄位
1454B‧‧‧資料變換欄位
1454C‧‧‧資料調處欄位
1456‧‧‧SAE欄位
1457A‧‧‧RL欄位
1457A.1‧‧‧捨入
1457A.2‧‧‧向量長度(VSIZE)
1457B‧‧‧廣播欄位
1458‧‧‧捨入操作控制欄位
1459A‧‧‧捨入操作欄位
1459B‧‧‧向量長度欄位
1460‧‧‧比例欄位
1462A‧‧‧置換欄位
1462B‧‧‧置換因數欄位
1464‧‧‧資料元件寬度欄位
1468‧‧‧類別欄位
1468A‧‧‧類別A
1468B‧‧‧類別B
1470‧‧‧寫入遮蔽欄位
1472‧‧‧即刻欄位
1474‧‧‧全運算碼欄位
1500‧‧‧特定向量友善指令格式
1502‧‧‧EVEX前綴
1505‧‧‧REX欄位
1510‧‧‧REX’欄位
1515‧‧‧運算碼映圖欄位
1520‧‧‧VVVV欄位
1525‧‧‧前綴編碼欄位
1530‧‧‧真實運算碼欄位
1540‧‧‧Mod R/M位元組
1542‧‧‧MOD欄位
1544‧‧‧Reg欄位
1546‧‧‧R/M欄位
1554‧‧‧SIB.xxx
1556‧‧‧SIB.bbb
1600‧‧‧暫存器架構
1610‧‧‧向量暫存器
1615‧‧‧寫入遮蔽暫存器
1625‧‧‧通用暫存器
1645‧‧‧純量浮點堆疊暫存器檔
1650‧‧‧MMX緊縮整數平坦暫存器檔
1700‧‧‧處理器管線
1702‧‧‧提取級
1704‧‧‧長度解碼級
1706‧‧‧解碼級
1708‧‧‧配置級
1710‧‧‧重新命名級
1712‧‧‧排程級
1714‧‧‧暫存器讀取/記憶體讀取級
1716‧‧‧執行級
1718‧‧‧寫入回/記憶體寫入級
1722‧‧‧例外處置級
1724‧‧‧確定級
1730‧‧‧前端單元
1732‧‧‧分支預測單元
1734‧‧‧指令快取單元
1736‧‧‧指令翻譯旁看緩衝器(TLB)
1738‧‧‧指令提取單元
1740‧‧‧解碼單元
1750‧‧‧執行引擎單元
1752‧‧‧重新命名/配置器單元
1754‧‧‧退役單元
1756‧‧‧排程器單元
1758‧‧‧實體暫存器檔單元
1760‧‧‧執行叢集
1762‧‧‧執行單元
1764‧‧‧記憶體存取單元
1770‧‧‧記憶體單元
1772‧‧‧資料TLB單元
1774‧‧‧資料快取單元
1776‧‧‧第二階(L2)快取單元
1790‧‧‧處理器核心
1800‧‧‧指令解碼器
1802‧‧‧晶粒上互連網路
1804‧‧‧第二階(L2)快取
1806‧‧‧L1快取
1806A‧‧‧L1資料快取
1808‧‧‧純量單元
1810‧‧‧向量單元
1812‧‧‧純量暫存器
1814‧‧‧向量暫存器
1820‧‧‧拌和單元
1822A-B‧‧‧數字轉換單元
1824‧‧‧複製單元
1826‧‧‧寫入遮蔽暫存器
1828‧‧‧16寬的ALU
1900‧‧‧處理器
1902A-N‧‧‧核心
1906‧‧‧共享快取單元
1908‧‧‧特殊用途邏輯
1910‧‧‧系統代理
1912‧‧‧環狀為基的互連單元
1914‧‧‧集成記憶體控制器單元
1916‧‧‧匯流排控制器單元
2000‧‧‧系統
2010,2015‧‧‧處理器
2020‧‧‧控制器集線器
2040‧‧‧記憶體
2045‧‧‧共處理器
2050‧‧‧輸入/輸出集線器(IOH)
2060‧‧‧輸入/輸出(I/O)裝置
2090‧‧‧圖形記憶體控制器集線器(GMCH)
2095‧‧‧連接
2100‧‧‧多處理器系統
2114‧‧‧I/O裝置
2115‧‧‧額外處理器
2116‧‧‧第一匯流排
2118‧‧‧匯流排橋
2120‧‧‧第二匯流排
2122‧‧‧鍵盤及/或滑鼠
2124‧‧‧音頻I/O
2127‧‧‧通訊裝置
2128‧‧‧儲存單元
2130‧‧‧指令/碼及資料
2132‧‧‧記憶體
2134‧‧‧記憶體
2138‧‧‧共處理器
2139‧‧‧高性能介面
2150‧‧‧點對點互連
2152,2154‧‧‧P-P介面
2170‧‧‧第一處理器
2172,2182‧‧‧集成記憶體控制器(IMC)單元
2176,2178‧‧‧點對點(P-P)介面
2180‧‧‧第二處理器
2186,2188‧‧‧P-P介面
2190‧‧‧晶片組
2194,2198‧‧‧點對點介面電路
2196‧‧‧介面
2200‧‧‧系統
2214‧‧‧I/O裝置
2215‧‧‧舊有I/O裝置
2300‧‧‧SoC
2302‧‧‧互連單元
2310‧‧‧應用程式處理器
2320‧‧‧共處理器
2330‧‧‧靜態隨機存取記憶體(SRAM)單元
2332‧‧‧直接記憶體存取(DMA)單元
2340‧‧‧顯示單元
2402‧‧‧高階語言
2404‧‧‧x86編譯器
2406‧‧‧x86二元碼
2408‧‧‧指令集編譯器
2410‧‧‧指令集二元碼
2412‧‧‧指令轉換器
2414‧‧‧沒有至少一x86指令集核心之處理器
2416‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及後附圖形而被最佳地瞭解。於圖形中：圖1為一種可操作以履行位元混洗指令之實施例的處理器之實施例的方塊圖。
圖2為一種履行位元混洗指令之實施例的處理器中之方法的實施例之方塊流程圖。
圖3為一種位元混洗操作之實施例的方塊圖。
圖4為一種位元混洗操作之實施例的方塊圖，該位元混洗操作係使用第二來源緊縮資料運算元中之8位元位元組大小的位元選擇元件以混洗第一來源緊縮資料運算元之64位元巷道(lane)的位元，來產生純量結果運算元。
圖5為一種位元混洗操作之實施例的方塊圖，該位元混洗操作係使用第二來源緊縮資料運算元中之4位元半位元組(nibble)大小的位元選擇元件以混洗第一來源緊縮資料運算元之16位元巷道(lane)的位元，來產生純量結果運算元。
圖6為一種可選擇性地與位元混洗操作結合之資料元件廣播操作的實施例之方塊圖。
圖7為一種位元混洗操作之實施例的方塊圖，該位元混洗操作係使用第二來源緊縮資料運算元中之8位元位元組大小的位元選擇元件以混洗第一來源緊縮資料運算元之64位元巷道(lane)的位元，來產生結果緊縮資料運算元。
圖8為一種遮蔽位元混洗操作之實施例的方塊圖，該遮蔽位元混洗操作係使用其接受第二來源緊縮資料遮蔽運算元中之遮蔽元件的第二來源緊縮資料運算元中之8位元位元組大小的位元選擇元件以混洗第一來源緊縮資料運算元之64位元巷道(lane)的位元，來產生結果緊縮資料運算元。
圖9為一種位元混洗指令之實施例的方塊圖。
圖10為緊縮資料暫存器之一適當組的實施例之方塊 圖。
圖11為緊縮資料操作遮蔽暫存器之一適當組的實施例之方塊圖。
圖12為緊縮資料操作遮蔽暫存器之方塊圖並顯示其遮蔽位元之數目可取決於緊縮資料及資料元件大小。
圖13A-C為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。
圖14A-B為闡明範例特定向量友善指令格式及運算碼欄位的方塊圖，依據本發明之實施例。
圖15A-D為闡明範例特定向量友善指令格式及其欄位的方塊圖，依據本發明之實施例。
圖16為一種暫存器架構之實施例的方塊圖。
圖17A為闡明依序管線之一實施例及暫存器重新命名失序問題/執行管線之一實施例的方塊圖。
圖17B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單位之前端單元且兩者均耦合至記憶體單元。
圖18A為單處理器核心之實施例的方塊圖，連同與晶粒上互連網路之其連接、以及第二階(L2)快取之其本地子集。
圖18B為圖18A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖19為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有 集成圖形。
圖20為一種電腦架構之第一實施例的方塊圖。
圖21為一種電腦架構之第二實施例的方塊圖。
圖22為一種電腦架構之第三實施例的方塊圖。
圖23為一種電腦架構之第四實施例的方塊圖。
圖24為一種軟體指令轉換器之使用的方塊圖，依據本發明之實施例，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令。
【發明內容與實施方式】
文中所揭露者為位元混洗指令，用以執行該些指令之處理器，當處理或執行該些指令時由該些處理器所履行的方法，及結合一或更多用以處理或執行該些指令之處理器的系統。於以下描述中，提出了多樣特定的細節(例如，特定指令操作、資料格式、處理器組態、微架構細節、操作之序列，等等)。然而，實施例可被實行而無這些特定的細節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為一種可操作以履行位元混洗指令102之實施例的處理器100之實施例的方塊圖。於某些實施例中，處理器可為通用處理器(例如，用於桌上型電腦、筆記型電腦、或其他電腦之類型的通用微處理器或中央處理單元(CPU))。另一方面，處理器可為特殊用途處理器。適當的特殊用途處理器之範例包括(但不限定於)密碼處理 器、通訊處理器、網路處理器、共處理器、圖形處理器、嵌入處理器、數位信號處理器(DSP)、及控制器(例如，微控制器)。處理器可具有多種複雜指令集計算(CISC)架構、減少指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架構、其他類型的架構之任一者，或者具有不同架構之組合(例如，不同核心可具有不同架構)。
於操作期間，處理器100可接收位元混洗指令102。例如，指令可透過互連而被接收自記憶體。位元混洗指令可代表巨集指令、組合語言指令、機器碼指令、或者處理器之指令集的其他指令或控制信號。指令集為處理器之指令集架構(ISA)的部分且包括其該處理器可操作以執行的本機指令。
於某些實施例中，位元混洗指令可明確地指明(例如，透過一或更多來源運算元指明欄位或一組來源運算元指明位元)、或者指示(例如，暗示地指示)第一來源運算元110，其將具有至少一巷道的位元(例如，16位元、32位元、64位元、或128位元巷道的位元)。於某些實施例中，至少一巷道的位元之各者可為不同的緊縮資料元件(例如，16位元、32位元、或64位元整數或其他資料元件)。於某些實施例中，該指令可明確地指明(或者指示)第二來源緊縮資料運算元，其將具有數個次巷道大小的位元選擇元件。次巷道大小的位元選擇元件可各具有較該些至少一巷道的位元之各者更少的位元(例如，各次巷 道大小的位元選擇元件可具有8位元、6位元、5位元、4位元、或3位元)。如以下將進一步描述，次巷道大小的位元選擇元件之各者係操作以指明或選擇相應巷道中之個別位元位置。當作一特定範例，16位元大小的位元選擇元件可操作以指明64位元巷道之六十四個不同位元位置的任一者(例如，64位元四字元整數)。於一形態中，6位元大小的位元選擇元件可被包括於8位元的位元組中但僅八位元之六個可被用於選擇。
再次參考圖1，處理器包括解碼單元或解碼器104。解碼單元可接收並解碼位元混洗指令102。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號，等等)，其係反應、代表、及/或衍生自相對較高階的位元混洗指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收該位元混洗指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該位元混洗指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及本技術中所已知用以實施解碼單元之其他機制。於某些實施例中，取代其位元混洗指令被直接地提供至解碼單元，可選擇性地使用指令仿真器、翻譯器、編輯器、解譯器、或其他指令轉換模組。
再次參考圖1，處理器100亦包括一組緊縮資料暫存器108。於某些實施例中，處理器亦可選擇性地包括一組緊縮資料操作遮蔽暫存器116。於某些實施例中，處理器亦可選擇性地包括一組通用暫存器118。這些暫存器之各者可代表一可操作以儲存資料之晶粒上儲存位置。緊縮資料暫存器可操作以儲存緊縮資料、向量資料、或單指令多資料(SIMD)資料。於某些實施例中，緊縮資料操作遮蔽暫存器可操作以儲存位元混洗指令之結果，且亦可操作以儲存緊縮資料操作遮蔽(例如，述詞遮蔽)。緊縮資料暫存器、緊縮資料操作遮蔽暫存器、及通用暫存器可各代表架構上可見或者架構暫存器，其為軟體及/或編程器可見的、及/或為由處理器之指令集的指令所指示以識別運算元的暫存器。這些架構暫存器在既定的微架構上是相反於其他非架構暫存器(例如，暫時暫存器、記錄器緩衝器、退役暫存器，等等)。這些暫存器可使用眾所周知技術而被實施以不同方式於不同的微架構中，且不限於任何特定類型的設計。適當類型暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
於某些實施例中，第二來源緊縮資料運算元112(其將具有該些數個次巷道大小的位元選擇元件)可選擇性地被儲存於緊縮資料暫存器108之一中。替代地，第二來源緊縮資料運算元可選擇性地被儲存於記憶體位置、或其他儲存位置中。如圖所示，於某些實施例中，第一來源運算 元110(其將具有至少一巷道的位元)亦可選擇性地被儲存於緊縮資料暫存器108之一中(例如，假如第一來源運算元為緊縮資料運算元時)。替代地，第一來源運算元110可選擇性地被儲存於通用暫存器118之一中(例如，假如第一來源運算元具有單一16位元、32位元、或64位元巷道的位元時)。又於其他實施例中，第一來源運算元110可選擇性地被儲存於記憶體中(例如，假如第一來源運算元為緊縮資料運算元時或假如第一來源運算元具有單一純量巷道的位元時)。
再次參考圖1，執行單元106與下列各者耦合：解碼單元104、緊縮資料暫存器108、通用暫存器118、及選擇性的緊縮資料操作遮蔽暫存器116。執行單元可接收一或更多已解碼或者已轉換指令或控制信號，其係代表及/或衍生自位元混洗指令。執行單元亦可接收第一來源運算元110，其將具有至少一巷道的位元、及第二來源緊縮資料運算元112，其將具有該些數個次巷道位元選擇元件。執行單元可操作以回應於位元混洗指令及/或當作位元混洗指令之結果(例如，回應於從該位元混洗指令所解碼之一或更多指令或控制信號)來將結果運算元114儲存於該位元混洗指令所指示之目的地儲存位置中。
於某些實施例中，結果運算元114可包括針對第二來源緊縮資料運算元112之該些數個次巷道大小的位元選擇元件之各者的不同相應位元。於某些實施例中，結果運算元114之各位元(其係相應於次巷道大小的位元選擇元 件)的值可等於第一來源運算元110之位元的至少一巷道之選擇的、指明的、或指示的位元(在相應巷道的位元內)之位元值。選擇的或指示的位元可由相應次巷道大小的位元選擇元件所選擇或指示。例如，第二來源緊縮資料運算元112之各次巷道大小的位元選擇元件可選擇或指示第一來源運算元110之相應巷道中的位元位置，其值將被包括在相應於第二來源緊縮資料運算元112之位元選擇元件的結果運算元114之位元中。例如，次巷道大小的位元選擇元件可具有一值(例如，23之值)以指明或指示該相應巷道的位元內之位元位置(例如，第二十三位元位置)。於某些實施例中，所有次巷道大小的位元選擇元件可相應於第一來源運算元之相同單一巷道。於其他實施例中，次巷道大小的位元選擇元件之不同巷道可各相應於對應的相對位置中之巷道。於某些實施例中，結果運算元114可為針對圖3-8所顯示及描述的那些之任一者，雖然本發明之範圍未如此限制。
如圖所示，於所示之實施例中，結果運算元114可選擇性地被儲存於緊縮資料操作遮蔽暫存器116之一中，雖然此並非必要。於其他實施例中，結果運算元可取代地被儲存於通用暫存器118之一中。又於其他實施例中，結果運算元可為結果緊縮資料運算元，且可被儲存於緊縮資料暫存器108之一中。替代地，記憶體或其他儲存位置可被用以儲存結果運算元。
執行單元及/或處理器可包括特定或特別邏輯(例 如，電晶體、積體電路、或潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之其他硬體)，其可操作以履行位元混洗指令及/或回應於及/或由於位元混洗指令來儲存結果(例如，回應於從位元混洗指令所解碼之一或更多指令或控制信號)。舉例而言，執行單元可包括邏輯單元、算術邏輯單元、或數位電路，用以履行邏輯或位元調處操作，等等。於某些實施例中，執行單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收來源運算元、電路或邏輯，其係耦合以接收和處理來源運算元並產生結果運算元、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出結果運算元。於一可能的實施方式中，用以處理來源運算元並產生結果運算元之電路或邏輯可包括針對各巷道之分別多工器或其他選擇邏輯，其具有耦合當作輸入之該巷道的所有位元及當作輸入的位元選擇元件之線或互連，且其可操作以選擇由該位元選擇元件所指示之巷道的單一位元及一輸出，該輸出係將該選擇的單一位元耦合至相應於該位元選擇元件之結果運算元中的位元位置。
有利的，位元混洗指令可被用以加速及/或增進處理器中之位元調處操作的性能。這些位元調處操作係廣泛地使用於諸如封包處理、密碼、矩陣轉置等等應用程式。第二來源緊縮資料運算元112之各位元選擇元件，其可選擇性地有相當大的數目(例如，至少十六、至少三十二，等等)，可容許單一個別位元從第一運算元被選擇且按位元 地儲存至結果運算元，在單指令之執行的侷限內。此可容許個別位元具有大彈性地被四處移動或重新配置(例如，容許全混洗，其中每一位元係藉由單指令而被潛在地移動至不同位置)。於一特定範例中，第一來源運算元之64位元的各者可被混洗至結果運算元中之不同位元位置，其係使用第二來源緊縮資料運算元之六十四個不同的位元選擇元件，在單指令之執行的侷限內。此外，該指令可操作以致使該處理器調處個別位元，而非需要調處或操作於針對所獲得的各位元值之完整資料元件或巷道上(例如，不需要旋轉或偏移針對所獲得的各個別位元值之完整資料元件或巷道)。
為了避免妨礙說明，已顯示及描述一相對簡單的處理器100。然而，處理器可選擇性地包括其他眾所周知處理器組件。此等組件之可能範例包括(但不限定於)通用暫存器、狀態暫存器(有時稱為旗標暫存器)、系統控制暫存器、指令提取單元、預提取緩衝器、一或更多階快取(例如，第一階(L1)指令快取、L1資料快取、及L2資料/指令快取)、指令翻譯旁看緩衝器(TLB)、資料TLB、分支預測單元、失序執行單元(例如，指令排程單元、暫存器重新命名及/或配置單元、指令分派單元、記錄器緩衝器(ROB)、保留站、記憶體順序緩衝器、退役單元，等等)、匯流排介面單元、位址產生單元、除錯單元、履行監視單元、電力管理單元、處理器中所包括之其他組件、及其各種組合。此等組件可以本技術中所已知的 各種不同之適當組合及/或組態來耦合在一起。實施例不限於任何已知的此組合或組態。此外，實施例可被包括於具有多核心之處理器中，該些多核心之至少一者係操作以履行位元混洗指令。
圖2為一種履行位元混洗指令之實施例的處理器中之方法220的實施例之方塊流程圖。於某些實施例中，方法220可由圖1之處理器100所履行及/或被履行於圖1之處理器100內。針對處理器100之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於方法220。替代地，方法220可由類似或不同的處理器或設備所履行及/或被履行於類似或不同的處理器或設備內。此外，處理器100可履行相同於、類似於、或不同於方法220之方法。
方法包括接收位元混洗指令，於區塊221。於各個形態中，指令可被接收於處理器或其一部分上(例如，指令提取單元、解碼單元、匯流排介面單元，等等)。於各個形態中，指令可被接收自處理器外及/或晶粒外來源(例如，自記憶體、互連，等等)，或者自處理器上及/或晶粒上來源(例如，自指令快取、指令佇列，等等)。於某些實施例中，位元混洗指令可指明或者指示具有至少一巷道的位元(或者於某些情況下複數巷道的位元)之第一來源運算元。該指令亦可指明或者指示具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元。
結果運算元可回應於及/或由於該位元混洗指令(例如，由於解碼該位元混洗指令)而被產生並儲存於一由該 位元混洗指令所指示的目的地儲存位置中，在區塊222。於某些實施例中，結果運算元可包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元。於某些實施例中，結果運算元之各位元(其係相應於次巷道大小的位元選擇元件)的值可等於第一來源運算元之該些至少一巷道的位元之選擇的、指明的、或指示的位元(相應巷道的位元)之值。選擇的或指示的位元可由相應次巷道大小的位元選擇元件所選擇或指示。
於某些實施例中，所有次巷道大小的位元選擇元件可相應於第一來源運算元之相同單一巷道的位元。於其他實施例中，次巷道大小的位元選擇元件之多數巷道可各相應於第一來源運算元之一組巷道的不同相應巷道。
於某些實施例中，目的地儲存位置可為緊縮資料操作遮蔽暫存器，其可由該指令集之其他指令所使用以儲存緊縮資料操作遮蔽(例如，述詞遮蔽)。於其他實施例中，目的地儲存位置可為緊縮資料暫存器且結果運算元之位元可被包括在相應於第二來源緊縮資料運算元之不同巷道的不同巷道中。
所闡明之方法涉及架構操作(例如，從軟體觀點之那些可見者)。於其他實施例中，該方法可選擇性地包括一或更多微架構操作。舉例而言，指令可被提取、解碼、失序排程；來源運算元可被存取；執行單元可履行微架構操作以實施該指令，等等。於某些實施例中，用以實施該指令之微架構操作可選擇性地包括以下配合圖3-8所述之這 些的任一者，雖然本發明之範圍未如此限制。
圖3為一闡明位元混洗操作330之實施例的方塊圖，其可被履行以回應於位元混洗指令之實施例。該指令可指明或者指示第一來源運算元310，並可指明或者指示第二來源緊縮資料運算元312。於各個實施例中，第一來源緊縮資料運算元之寬度或大小可為16位元、32位元、64位元、128位元、256位元、512位元、或1024位元，雖然本發明之範圍未如此限制。第一來源運算元具有至少一巷道的位元。如圖所示，於某些實施例中，第一來源運算元可具有第一巷道的位元332-1及選擇性第二巷道的位元332-2。於各個實施例中，這些巷道的位元之各者可為16位元、32位元、64位元、或128位元，雖然本發明之範圍未如此限制。
第二來源緊縮資料運算元具有數個次巷道大小的位元選擇元件S0至S2N+1(總稱為S)。這些次巷道大小的位元選擇元件之總數可為針對特定實施方式所欲的任何數目。於某些實施例中，各次巷道大小的位元選擇元件可具有4位元、5位元、6位元、7位元、或8位元，雖然本發明之範圍未如此限制。於某些實施例中，各次巷道大小的位元選擇元件可被包括於第二來源緊縮資料運算元之不同的相應8位元位元組中。例如，各次巷道大小的位元選擇元件可具有4位元、5位元、6位元、或7位元且可被包括於不同的相應位元組中。代表性地，各位元組之僅4、5、6、或7個最低有效位元(或替代地4、5、6、或7 個最高有效位元)可被用於位元選擇。例如，各相應8位元位元組之僅最低有效6位元可被用於位元選擇，而各位元組之剩餘的最高有效2位元可選擇性地被忽略(或者至少不用於位元選擇)。於此等情況下，次巷道大小的位元選擇元件之數目可等於第二來源緊縮資料運算元之位元除以8位元的大小。替代地，兩個4位元半位元組大小的位元選擇元件可選擇性地被包括於各8位元位元組中。於各個實施例中，第二來源緊縮資料運算元之寬度或大小可為64位元、128位元、256位元、512位元、或1024位元，雖然本發明之範圍未如此限制。64位元、128位元、256位元、512位元、及1024位元的第二來源緊縮資料運算元可(個別地)包括八、十六、三十二、六十四、或一百二十八個位元組。於某些實施例中，可以有至少十六個次巷道大小的位元選擇元件於第二來源緊縮資料運算元中。
於其中該指令/操作僅使用第一來源運算元310之僅單一巷道的位元之實施例中，所有該些數個次巷道大小的位元選擇元件(例如，S0至S2N+1)可相應於該些單一巷道的位元(例如，第一巷道332-1)。替代地，於其他實施例中，該指令/操作可使用多數巷道的位元，其為第一來源運算元310之部分或者為衍生自該第一來源運算元(例如，廣播或者複製自該第一來源運算元)。例如，該指令可指示具有單一巷道的位元之第一來源運算元，該些單一巷道的位元將被廣播或複製入其將由該指令/操作所使用之多數巷道的位元中。於其中該指令/操作使用多數 巷道的位元之此類實施例中，次巷道大小的位元選擇元件可被分組或分配入不同子集中，以各子集相應於不同巷道的位元。於此等情況下，位元選擇元件之各子集可被用以選擇、指明、或者識別僅於相應巷道的位元內之第一來源運算元的位元。例如，次巷道大小的位元選擇元件S0至SN可相應於、及可被用以識別僅第一巷道的位元332-1內之位元，而次巷道大小的位元選擇元件SN+1至S2N+1可相應於、及可被用以識別僅第二巷道的位元332-2內之位元。
結果運算元314可回應於位元混洗指令/操作而被產生(例如，藉由執行單元306)並儲存於目的地儲存位置中。目的地儲存位置可被該指令所指明或者指示。於某些實施例中，結果運算元可包括針對第二來源緊縮資料運算元之該些數個次巷道大小的位元選擇元件之各者的不同相應位元。例如，結果運算元之位元〔0〕可相應於位元選擇元件S0，結果運算元之位元〔1〕可相應於位元選擇元件S1，依此類推。於某些實施例中，結果運算元亦可包括額外位元(例如，複製副本的位元)，如將被進一步描述於下者。於某些實施例中，結果運算元之各位元的值(至少那些相應於次巷道大小的位元選擇元件之位元)可等於第一來源運算元之至少一巷道的位元之相應巷道的位元之位元的值，其係由相應次巷道大小的位元選擇元件所指明、選擇、或者指示。例如，各位元選擇元件可選擇第一來源運算元之相應巷道的位元中之位元位置，而該位置上 之該位元的該值可被儲存至結果運算元中之該位元選擇元件的適當相應位元位置。例如，於所示的範例實施例中，位元選擇元件S0可具有三(3)之值以識別具有二元一(1)之第一巷道的元件332-1之位元〔3〕，位元選擇元件S1可具有四(4)之值以識別具有二元零(0)之第一巷道的元件332-1之位元〔4〕(注意其位元〔0〕為第一位元)，依此類推。於某些實施例中，用以儲存結果運算元之目的地儲存位置可為緊縮資料操作遮蔽暫存器。於其他實施例中，目的地儲存位置可為通用暫存器。替代地，如有需要，記憶體位置(或其他儲存位置)可選擇性地被使用。
圖4為一種位元混洗操作440之實施例的方塊圖，該位元混洗操作440可被履行以使用第二來源緊縮資料運算元412中之8位元位元組大小的位元選擇元件來混洗第一來源緊縮資料運算元410之64位元巷道的位元(例如，具有四字元(QWORD)整數)，來產生純量結果運算元414。該操作可被履行以回應於位元混洗指令之實施例。該指令可指明或者指示第一來源緊縮資料運算元，並可指明或者指示第二來源緊縮資料運算元。
於此實施例中，第一來源緊縮資料運算元410具有至少128位元(選擇性地最高達512位元)，並具有多數巷道的位元432。明確地，於所示之實施例中，第一來源緊縮資料運算元具有第一64位元巷道的位元432-0、第二64位元巷道的位元432-1、選擇性地最高達第八64位元 巷道的位元432-7。於一形態中，這些至少兩個(或最高達八個)64位元巷道可各操作以保持至少兩個(或最高達八個)64位元四字元整數(例如，QWORD0至QWORD7)之相應一者。
於此實施例中，第二來源緊縮資料運算元412具有至少128位元(選擇性地最高達512位元)，並具有數個8位元位元組大小的位元選擇元件(B)。明確地，於所示之實施例中，第二來源緊縮資料運算元具有至少十六個8位元位元組大小的位元選擇元件(B0至B15)於該些最低有效128位元中。選擇性地，第二來源緊縮資料運算元可具有最高達六十四個8位元位元組大小的位元選擇元件(B0至B63)於大小最高達512位元之運算元中。如先前所提，於某些實施例中，並非所有8位元位元組大小的位元選擇元件可被用於位元選擇。例如，於某些實施例中，各位元組之僅最低有效(或替代地最高有效)4、5、6、或7位元可被用於位元選擇。使用6位元於位元選擇(特別以64位元巷道及/或64位元四字元(QWORD)整數)的一項優點在於其6位元便足以獨特地識別巷道及/或QWORD之64位元的任何單一者。例如，位元組B0之最低有效6位元可獨特地識別第一64位元巷道432-0及/或QWORD0中的64位元之任一者。
於所示之實施例中，8位元位元組大小的位元選擇元件被分組或分配入複數群組或子集，其各相應於巷道432及/或QWORD之不同一者。例如，第一子集的八個位元 選擇元件B0至B7係相應於第一64位元巷道432-0，第二子集的八個位元選擇元件B8至B15係相應於第二64位元巷道432-1，直到第八子集的八個位元選擇元件B56至B63係相應於第八64位元巷道432-7。各子集的位元選擇元件可被用以選擇或識別位元及/或QWORD之僅相應巷道內的位元。例如，B0至B7之各者可被用以識別僅第一64位元巷道432-0內的位元位置，B8至B15之各者可被用以識別僅第二64位元巷道432-1內的位元位置，依此類推。各子集的八個位元選擇元件及/或第二來源緊縮資料運算元412之各64位元巷道係操作以選擇第一來源緊縮資料運算元之相應64位元巷道中的八個潛在地/選擇性地不同的位元位置。
結果運算元414可回應於位元混洗指令/操作440而被產生(例如，藉由執行單元406)、並儲存於目的地儲存位置中。於某些實施例中，結果運算元可包括針對第二來源緊縮資料運算元之該些數個8位元位元組大小的位元選擇元件之各者的不同相應位元。例如，於所示的實施例中，結果運算元為64位元運算元，其包括針對六十四位元組大小的位元選擇元件B0-B63之各者的不同位元。代表性地，結果位元及其相應的位元選擇元件可位於該些運算元內之相同的相對位置中。例如，結果運算元之位元〔7：0〕可個別地相應於位元組B7-B0，結果運算元之位元〔15：8〕可個別地相應於位元組B15-B8，結果運算元之位元〔63：58〕可個別地相應於位元組B63-B56，依此類 推。如圖所示，於某些實施例中，相應於所有巷道之所有位元選擇元件的結果位元可被集中在一起並彼此相鄰地儲存於結果運算元中之相連組的位元中。於此類實施例中，結果運算元不是緊縮資料運算元，而是純量運算元(例如，單一純量64位元QWORD整數)。於某些實施例中，結果運算元之各位元的值可等於第一來源緊縮資料運算元之相應巷道的位元之位元的值，其係由相應8位元位元組大小的位元選擇元件所指明、選擇、或者指示。第二來源緊縮資料運算元之各位元選擇元件可識別第一來源運算元之相應巷道的位元中之位元位置，而該已識別位元位置上的該位元之該值可被儲存在其相應於(例如位於相同的相對位置)該位元選擇元件之該結果運算元的該位元位置中。例如，B0可具有值58以指示其具有二元一之第一巷道432-0的位元〔58〕，而二元一之值可被儲存在該結果運算元之位元〔0〕中，因為位元〔0〕係相應於B0；B1可具有值15以指示其具有二元零之第一巷道432-0的位元〔15〕，而二元零之值可被儲存在該結果運算元之位元〔1〕中，依此類推。
如圖所示，於某些實施例中，第二來源緊縮資料運算元412可具有與第一來源運算元之一巷道的位元(例如，64位元巷道的位元)中的位元數相同數目的位元選擇元件(例如，六十四)。於指令/操作之一種可能的使用中，相同值(例如，相同的64位元值)之相同副本或複製品可選擇性地被儲存在第一來源緊縮資料運算元之每一 該些巷道(例如，八個64位元巷道)中。舉例而言，可以有六十四個位元選擇元件以致單一64位元值之該些位元的每一者可由六十四個位元選擇元件之不同的相應一者所識別。有利地，此可容許64位元的位元混洗或排列被履行於單一64位元值上，在單一位元混洗指令之執行的侷限。傳統上，如背景部分中所討論，通常將需要更多的指令(例如，偏移或旋轉指令、邏輯AND或邏輯OR指令，等等)以履行此一全64位元的位元混洗。此外，為了進一步協助此一可能的使用情況，係考量位元混洗指令之一替代實施例，其中其選擇性地指示具有單一純量巷道的位元(例如，單一純量64位元值)之第一來源運算元，且該指令可造成處理器廣播或者複製該些單一純量巷道的位元以產生各在不同相應巷道中之該些巷道的位元之多數(例如，八個)副本。
亦考量指令/操作之其他使用。例如，不同的值(例如，不同的64位元四字元整數)可選擇性地被儲存在第一來源緊縮資料運算元之不同巷道中。指令/操作可平行地履行部分位元混洗於不同值之各者上(例如，僅混洗八個不同64位元值之各者的8位元)。多數(例如，八個)指令可被用以集體地履行全位元混洗(例如，全64位元的位元混洗)於不同值上。部分(例如，8位元)位元混洗結果可接著被合併或結合以形成全64位元的位元混洗結果。
結果運算元414可被儲存在其由該指令所指明或者指 示之目的地儲存位置中。於某些實施例中，目的地儲存位置可為緊縮資料操作遮蔽暫存器。緊縮資料操作遮蔽暫存器可主要地專用於儲存緊縮資料操作遮蔽及/或用於述詞，而非如通用暫存器(例如，亦用於位址產生，等等)之更為通用的。處理器之指令集的複數其他指令可指明相同的緊縮資料操作遮蔽暫存器為述詞運算元，用以闡述相應的緊縮資料操作。這些指令可指明不同欄位中之緊縮資料操作遮蔽暫存器或者除了那些用以指明通用暫存器、緊縮資料暫存器、及其他非緊縮資料操作遮蔽暫存器之外的指令之位元集。替代地，於其他實施例中，用於結果運算元414之目的地儲存位置可選擇性地為通用暫存器。使用緊縮資料操作遮蔽暫存器勝過通用暫存器的一項可能優點在於：在某些處理器架構中，遮蔽暫存器傾向於較通用暫存器被配置更接近與其他緊縮資料資源(例如，緊縮資料暫存器、緊縮資料執行單元，等等)。又於其他實施例中，如有需要，記憶體位置(或其他儲存位置)可選擇性地被使用。
應理解：此僅為適當位元混洗操作/指令之一說明性範例。其他實施例可使用其他大小的緊縮資料運算元。適當的緊縮資料運算元大小之範例包括(但不限定於)128位元、256位元、512位元、及1024位元。此外，於其他實施例中，更少(例如，二個)或更多巷道(例如，六、八個)可選擇性地被使用及/或除了64位元巷道以外之其他大小的巷道可選擇性地被使用，諸如(例如)16位元 巷道、32位元巷道、及其他大小的巷道。同時，不同大小的位元選擇元件可選擇性地被使用。適當大小的位元選擇元件包括(例如)8位元、7位元、6位元、5位元、及4位元半位元組大小的位元選擇元件。文中別處所提之又其他變異及替代品均為適當的，及/或將是那些熟悉具有本發明之優點的此技藝人士所清楚明白的。
圖5為一種位元混洗操作550之實施例的方塊圖，該位元混洗操作550可被履行以使用第二來源緊縮資料運算元512中之4位元半位元組大小的位元選擇元件來混洗第一來源緊縮資料運算元510之16位元巷道的位元(例如，具有16位元字元整數)，來產生純量結果運算元514。該操作可被履行以回應於位元混洗指令之實施例。圖5之操作/指令具有與圖4之操作/指令的某些類似性。為了避免混淆說明，以下之討論將主要地集中於圖5之操作/指令的不同及/或額外特徵，而不重複其可能相同於或類似於圖4之操作/指令的那些特徵之所有特徵。然而，應理解：圖4之操作/指令的前述特性及細節亦可選擇性地應用於圖5之操作/指令，除非另有聲明或另為顯而易見者。
該指令可指明或者指示第一來源緊縮資料運算元510及第二來源緊縮資料運算元512。於此實施例中，第一來源緊縮資料運算元為64位元寬且具有四個16位元巷道的位元。這四個巷道包括第一16位元巷道532-0，其可被用以儲存第一16位元字元(WORD0)、第二16位元巷道 532-1，其可被用以儲存第二16位元字元(WORD1)、第三16位元巷道532-2，其可被用以儲存第三16位元字元(WORD2)、及第四16位元巷道532-3，其可被用以儲存第四16位元字元(WORD3)。
於此實施例中，第二來源緊縮資料運算元512亦具有64位元。第二來源緊縮資料運算元具有十六個4位元半位元組大小的位元選擇元件N0-N15。第一子集或群組的四個4位元半位元組位元選擇元件N0至N3係相應於第一巷道532-0，第二子集的四個4位元半位元組位元選擇元件N4至N7係相應於第二巷道532-1，第三子集的四個4位元半位元組位元選擇元件N8至N11係相應於第三巷道532-2，及第四子集的四個4位元半位元組位元選擇元件N12至N15係相應於第四巷道532-3。各子集的4位元半位元組位元選擇元件可被用以選擇或識別來自僅於相應的16位元字元及/或16位元巷道內的位元。各4位元半位元組位元選擇元件得以獨特地識別於相應的16位元字元及/或16位元巷道中的任何單一位元。
結果運算元514可回應於位元混洗指令/操作550而被產生(例如，藉由執行單元506)並儲存於目的地儲存位置中。所示的結果運算元具有16位元。於某些實施例中，結果運算元可包括針對該些十六個4位元半位元組位元選擇元件之各者的不同相應位元。如圖所示，於某些實施例中，相應於所有巷道之所有十六個4位元半位元組位元選擇元件的位元可被集中在一起並彼此相鄰地儲存於結 果運算元中之相連組的16位元中。於某些實施例中，結果運算元之各位元的值可等於第一來源緊縮資料運算元之相應巷道的位元之值，其係由相應4位元位元組位元選擇元件所指明、選擇、或者指示。例如，N0可具有4之值以指示其具有二元一之值的第一巷道532-0之位元〔4〕，且二元一之值可被儲存於該結果運算元之位元〔0〕中，因為其相應於N0，依此類推。於某些實施例中，第二來源緊縮資料運算元可具有如第一來源運算元之各巷道(例如，16位元巷道)中的位元數之相同數目的位元選擇元件(例如，十六)。於某些實施例中，用以儲存結果運算元之目的地儲存位置可選擇性地為緊縮資料操作遮蔽暫存器。替代地，目的地儲存位置可選擇性地為通用暫存器、記憶體位置、或其他儲存位置。
圖6為一種可選擇性地與位元混洗操作640結合之資料元件廣播操作660的實施例之方塊圖。該操作可被履行以回應於具有資料元件廣播指令之位元混洗的實施例。於某些實施例中，指令可選擇性地具有廣播指示控制(例如，一組一或更多位元或欄位)，以指示其資料元件廣播將被履行。於其他實施例中，資料元件廣播操作可選擇性地隱含該指令(亦即，隱含運算碼)。該指令可指示一具有單一資料元件632(例如，64位元四字元、16位元字元，等等)之來源運算元610，該單一資料元件將被廣播或複製。來源運算元可為僅具有單一資料元件之純量運算元，不同於具有複數資料元件之緊縮資料運算元。於某些 實施例中，單一資料元件632可選擇性地被儲存於記憶體位置662(例如，於主記憶體)中，雖然此並非必要。於此等實施例中，單一資料元件可首先被存取自該記憶體位置(例如，透過從具有資料元件廣播指令之位元混洗所解碼或導出的載入或其他記憶體存取操作)。
單一資料元件可接著被廣播或複製664多次以產生單一資料元件之多數副本。於說明書中，此包括產生第一複製的資料元件668-1選擇性地至第N複製的資料元件668-N而。此等複製品之數目可為資料元件之任何先前所述的數目。於某些實施例中，單一資料元件632之不同複製品或副本可針對其由該指令所指示之另一來源緊縮資料運算元的各巷道及/或資料元件而被產生(例如，具有針對各巷道及/或資料元件之不同子集的位元選擇元件之第二來源緊縮資料運算元)。
於圖示中，資料元件之多數複製品或副本被顯示在一起於暫時來源緊縮資料運算元662中。此暫時來源緊縮資料運算元係以虛線顯示以指示：於某些實施例中，單一資料元件之複製品或副本可被儲存在一起於暫時暫存器或其他非結構性儲存位置中；但是，於其他實施例中，資料元件之複製品或副本可能永不被實際地儲存在一起於暫存器或儲存位置中而取代地可僅被提供給執行單元。廣播或複製的資料元件668-1至668-N及/或暫時來源緊縮資料運算元662可被提供至位元混洗操作640。位元混洗操作640可代表文中別處所述之任何位元混洗操作(例如，位 元混洗操作330、440、550之一)。位元混洗操作可被履行於廣播或複製的資料元件上，實質上如同已針對先前所述之來源緊縮資料運算元所描述者。
有利地，結合資料元件廣播操作與位元混洗操作可協助增加其中想要使用相同單一資料元件或值於多數向量、緊縮資料、或SIMD子集的位元選擇元件之每一者的各種應用之效率。如先前所述，此可容許(於一形態中)使用不同子集的位元選擇元件以從資料元件或巷道之複製副本選擇不同組的位元，來履行資料元件或巷道之所有位元的全位元式混洗，雖然本發明之範圍未如此限制(例如，替代使用將是針對結果運算元之不同巷道或資料元件的各者選擇相同組的位元)。
為了進一步闡明某些概念，考量位元混洗指令之下列詳細的範例實施例，用以儲存一包括由序連在一起的所有位元選擇元件所選擇之所有位元的結果運算元，且該位元混洗指令被儲存於緊縮資料操作遮蔽暫存器中。此指令被稱為VPSHUFBITQMB且具有DEST、SRC1、及SRC2為運算元。於某些實施例中，指令可容許SRC1為緊縮資料暫存器，SRC2為緊縮資料暫存器或記憶體位置，而DEST為遮蔽暫存器。替代地，通用暫存器可被用於DEST以取代遮蔽暫存器。表1列出針對此指令之數個不同實施例的運算碼、編碼、及操作描述。
EVEX指的是EVEX編碼，如文中別處所述者。xmm、ymm、及zmm個別地代表128位元、256位元、及512位元緊縮資料暫存器。m128/m256/m512個別地指稱128位元、256位元、及512位元的記憶體位置。m64bcst係指稱64位元記憶體位置，於其上將履行資料元件廣播至向量之多數元件。k1運算元係指明其被使用為目的地儲存位置之遮蔽暫存器(例如，遮蔽暫存器k0-k7之一)。
VPSHUFBITQMB指令可被用以根據第一來源緊縮資料運算元(SRC1)中之位元選擇控制來重新配置或混洗第二來源緊縮資料運算元(SRC2)中之緊縮四字元整數的位元，並將已混洗的位元儲存於目的地(DEST)中。於一實施例中，該指令可使用無符號的6位元指標，各於第一來源運算元(SRC1)之不同的相應位元組內，以選擇及收集來自第二來源運算元(SRC2)之相應四字元整 數的位元值。各6位元指標係操作以指明單一四字元中之六十四個不同位元位置的任一者。6位元指標之值係選擇在指示的位元位置上之位元值。各輸出位元之位元選擇控制資料被儲存於第一來源運算元(SRC1)之8位元位元組元件中，但僅各位元組之最低有效6位元被用於位元選擇。各6位元指標被限制於一佔據相應位元位置之相應四字元內的位元選擇。例如，SRC1之最低有效八個位元組係選擇SRC2之最低有效四字元內的位元、SRC1之最高有效八個位元組係選擇SRC2之最高有效四字元內的位元，依此類推。
VPSHUFBITQMB指令之實施例的虛擬碼之範例被顯示於下。SRC2代表第一來源緊縮資料運算元，SRC3代表第二來源緊縮資料運算元，而DEST代表目的地。k1運算元代表一將被使用為目的地儲存位置之緊縮資料操作遮蔽暫存器。於虛擬碼中，KL代表緊縮資料運算元內之資料元件位置的遮蔽長度及/或數目，VL代表向量或緊縮資料運算元之長度，「i」代表用以選擇一將被用於疊代之四字元或巷道的位置計數器，及「j」代表用以選擇巷道內之位元組的位置計數器。EVEX.b==1係組態當SRC3 *為記憶體*時之嵌入式廣播。參數「m」代表其由SRC2之適當位元組所指示SRC3的適當四字元內之位元位置。其他實施例可實施其使用不同組的微架構操作之指令。
應理解：這些僅為適當指令之一些範例實施例。其他實施例可使用較窄的(例如，64位元)或較寬的(例如，1024位元)或僅不同大小的緊縮資料運算元。又其他實施例可使用除了四字元巷道(例如，16位元或32位元巷道)之外的不同大小的巷道及/或不同大小的指標(例如，4位元半位元組指標、5位元指標，等等)。於替代實施例中，其他儲存位置(例如，記憶體位置)可被用於運算元。其他實施例可選擇性地省略遮蔽/闡述。其他實施例可選擇性地省略資料元件廣播。
圖7為一種位元混洗操作770之實施例的方塊圖，該位元混洗操作770可被履行以使用第二來源緊縮資料運算元712中之8位元位元組大小的位元選擇元件來混洗第一來源緊縮資料運算元710之64位元巷道的位元(例如，具有64位元四字元(QWORD)整數)，來產生結果緊縮資料運算元714。該操作可被履行以回應於位元混洗指令之實施例。圖7之操作/指令具有與圖4之操作/指令的某些類似處，除了其緊縮資料結果運算元714係取代純量結 果運算元414而被產生。為了避免混淆說明，以下之討論將主要地集中於圖7之操作/指令的不同及/或額外特徵，而不重複其可能相同於或類似於圖4之操作/指令的那些特徵之所有特徵。然而，應理解：圖4之操作/指令的前述特徵及細節亦可選擇性地應用於圖5之操作/指令，除非另有聲明或另為顯而易見者(例如，除非其係有關於結果緊縮資料運算元714而非純量結果運算元414)。
該指令可指明或者指示第一來源緊縮資料運算元710。第一來源緊縮資料運算元可具有多數64位元巷道的位元732及/或64位元四字元(QWORD)整數。該指令可指明或者指示第二來源緊縮資料運算元712。第二來源緊縮資料運算元可具有多數相應子集之8位元位元組大小的位元選擇元件(B)。第一及第二緊縮資料運算元可類似於(或相同於)那些針對圖4之先前所述者，並可具有類似的變化。
結果緊縮資料運算元714可回應於位元混洗指令/操作770而被產生(例如，藉由執行單元706)、並儲存於目的地儲存位置中。相對於圖4之未緊縮的結果運算元414，結果運算元412為緊縮資料運算元。結果緊縮資料運算元可被儲存於緊縮資料暫存器(例如，暫存器108或1008之一)中，以當作記憶體位置中之緊縮資料運算元；或者於能夠儲存緊縮資料之其他儲存位置中。結果緊縮資料運算元可具有複數巷道的位元，其各相應於第一來源緊縮資料運算元710之不同巷道的位元及/或各相應於 第二來源緊縮資料運算元712之不同子集的8位元位元組大小的位元選擇元件。例如，結果緊縮資料運算元之位元〔63：0〕可相應於第一64位元巷道732-0、結果緊縮資料運算元之位元〔127：64〕可相應於第二64位元巷道732-1，依此類推。於說明書中，結果緊縮資料運算元之該些巷道的位元具有如第一來源緊縮資料運算元之該些巷道的位元之相同大小，雖然此並非必要(例如，其可替代地為更大(例如，128位元)或更小(例如，32位元))。
於某些實施例中，由各子集的8位元位元組大小的位元選擇元件所選擇的位元可被儲存於結果緊縮資料運算元之相應巷道的位元中。於某些實施例中，結果位元(及其相應的位元選擇元件)可位於其巷道中之相同的相對位置中。例如，結果緊縮資料運算元之位元〔7：0〕可個別地相應於B7-B0、結果緊縮資料運算元之位元〔71：64〕可個別地相應於位元組B15-B8，依此類推。於某些實施例中，結果緊縮資料運算元之位元〔7：0〕的各者之值可等於相應第一巷道732-0之位元，其係由相同的相對位置中之B7-B0的相應位元選擇元件所指明、選擇、或者指示。例如，結果緊縮資料運算元之位元〔7：0〕可具有由位元選擇元件B7-B0所選擇的QWORD0之8位元，結果緊縮資料運算元之位元〔71：64〕可具有由位元選擇元件B15-B8所選擇的QWORD1之8位元，以及結果緊縮資料運算元之位元〔455：448〕可具有由位元選擇元件B63-B56所選擇的QWORD7之8位元。注意：需要結果緊縮資料運 算元之各巷道中的僅一些位元來儲存其由該相應巷道之位元選擇元件的子集所選擇的所有位元。於所示之範例中，各巷道有八個位元選擇元件，而因此結果緊縮資料運算元之各巷道中僅需要8位元以儲存針對相應巷道所選擇的所有位元。例如，結果位元〔7：0〕被用於第一巷道732-0，結果位元〔71：64〕被用於第二巷道732-1，依此類推。於所示的實施例中，這些結果位元被選擇性地儲存於相應巷道之最低有效或最低順序位元中。替代地，最高有效位元(或某其他子集的位元)可選擇性地被使用。
如圖所示，於某些實施例中，第二來源緊縮資料運算元712可具有與第一來源運算元之一巷道的位元(例如，64位元巷道的位元)中的位元數相同數目的位元選擇元件(例如，六十四)。於指令/操作之一種可能的使用中，相同值(例如，相同的64位元值)之相同副本或複製品可選擇性地被儲存在第一來源緊縮資料運算元之每一該些巷道(例如，八個64位元巷道)中。舉例而言，因為單一64位元值具有64位元，且因為有六十四個位元選擇元件，所以單一64位元值之該些位元的每一者可由六十四個位元選擇元件之不同的相應一者所識別。有利地，此可容許64位元的位元混洗或排列被履行於單一64位元值上，在單一位元混洗指令之執行的侷限。傳統上，如背景部分中所討論，通常將需要演算法之更多的指令以履行此一全64位元的位元混洗。此外，為了進一步協助此一可能的使用情況，係考量位元混洗指令之一替代實施例， 其中其選擇性地指示具有單一純量巷道的位元(例如，單一純量64位元值)之第一來源運算元，且該指令可造成處理器廣播或者複製該些單一純量巷道的位元以產生各在不同相應巷道中之該些巷道的位元之多數(例如，八個)副本。
亦考量指令/操作之其他使用。例如，不同的值(例如，不同的64位元四字元整數)可選擇性地被儲存在第一來源緊縮資料運算元之不同巷道中。指令/操作可平行地履行部分位元混洗於不同值之各者上(例如，僅混洗八個不同64位元值之各者的8位元)。多數(例如，八)指令可被用以集體地履行全位元混洗(例如，全64位元的位元混洗)於不同值上。部分(例如，8位元)位元混洗結果可接著被合併或結合以形成全64位元的位元混洗結果。
再次參考圖7，於某些實施例中，結果緊縮資料運算元之各巷道中的剩餘其他位元(亦即，那些不需儲存其由位元選擇元件所選擇者)可選擇性地儲存其由相應於相同巷道之位元選擇元件所選擇的位元之一或更多副本或複製品。例如，結果位元〔63：8〕可儲存結果位元〔7：0〕之七個複製的副本，結果位元〔127：72〕可儲存結果位元〔71：63〕之七個複製的副本，結果位元〔511：456〕可儲存結果位元〔448：455〕之七個複製的副本，依此類推。為了進一步闡明，假如結果位元〔7：0〕具有值11111100，則結果位元〔63：0〕可具有值11111100 11111100 11111100 11111100 11111100 11111100 11111100 11111100。針對各巷道所選擇之8位元可被複製七次，而8位元之八個完全相同的副本可被儲存於相應的巷道中。儲存此類複製組的位元之可能優點將被進一步討論於下(例如，配合圖8)。然而，儲存此類複製組的位元是選擇性的且並非必要。於其他實施例中，各種其他預定值可被選擇性地儲存在結果緊縮資料運算元之各巷道中的剩餘位元中(亦即，那些無須儲存所選擇的位元者)。此類預定值之範例包括(但不限定於)來自第一來源緊縮資料運算元中之相應位元位置的所有零、所有一、及合併位元值。
應理解：此僅為適當位元混洗操作/指令之一說明性範例。其他實施例可使用其他大小的緊縮資料運算元。適當的緊縮資料運算元大小之範例包括(但不限定於)128位元、256位元、512位元、及1024位元。第一、第二、及結果緊縮資料運算元可具有(但非必須具有)相同大小的緊縮資料運算元。此外，於其他實施例中，更少的巷道(例如，二個)或更多的巷道(例如，六、八個，等等)可選擇性地被使用。再者，除了64位元之外的其他大小的巷道可選擇性地被使用，諸如(例如)16位元巷道、32位元巷道、或針對特定實施方式所欲之其他大小的巷道。同時，不同大小的位元選擇元件可選擇性地被使用。適當大小的位元選擇元件包括(例如)8位元、7位元、6位元、5位元、及4位元半位元組大小的位元選擇元件。 文中別處所提之又其他變異及替代品均為適當的，及/或將是那些熟悉具有本發明之優點的此技藝人士所清楚明白的。
圖8為一種遮蔽位元混洗操作880之實施例的方塊圖，該遮蔽位元混洗操作880係使用其接受來源緊縮資料遮蔽運算元882之第二來源緊縮資料運算元812中之8位元位元組大小的位元選擇元件以混洗第一來源緊縮資料運算元810之64位元巷道的位元，來產生結果緊縮資料運算元814。該遮蔽操作可被履行以回應於遮蔽位元混洗指令之實施例。圖8之遮蔽操作具有與圖4及7之未遮蔽操作的某些類似性。為了避免混淆說明，將主要地描述針對圖8之遮蔽操作的不同及/或額外特性，而不重複相對於圖4及7之未遮蔽操作的選擇性類似或共同特性及細節。然而，應理解：圖4及7之未遮蔽操作的前述特性及細節亦可選擇性地應用於圖8之遮蔽操作，除非另有聲明或另為顯而易見者。
遮蔽指令可指明或者指示第一來源緊縮資料運算元810、及第二來源緊縮資料運算元812。這些運算元之各者可類似於(或相同於)圖4及/或7之相應運算元，並可具有相同的變化或替代者。第一來源緊縮資料運算元具有第一64位元巷道的位元832。第二來源緊縮資料運算元具有相應於該些第一巷道的位元之八個8位元位元組大小的位元選擇元件B0至B7之群組或子集。
遮蔽位元混洗指令額外地指明(例如，明確地指明) 或者指示(例如，隱含地指示)來源緊縮資料操作遮蔽運算元882。緊縮資料操作遮蔽運算元亦可於文中被簡稱為操作遮蔽運算元、述詞遮蔽運算元、述詞運算元、遮蔽運算元、或僅為遮蔽。遮蔽可包括多數遮蔽元件、述詞元件、或條件性控制元件。如圖所示，於某些實施例中，各遮蔽元件可為單一遮蔽位元。替代地，二或更多位元可選擇性地被用於各遮蔽元件。遮蔽元件之各者可被用以闡述、條件性地控制、或遮蔽其相應結果是否將被儲存在相應位置中。於一形態中，遮蔽元件之各者可相應於該些運算元內之相同相對位置中的結果緊縮資料運算元之相應巷道的複數次巷道大小的部分之不同一者。於某些實施例中，結果緊縮資料運算元之相應次巷道大小的部分之各者可具有足以保持其由相應巷道之位元選擇元件的子集所選擇的所有位元之位元寬度(例如，可足以保持由B0-B7所選擇的所有位元)。於所示的實施例中，遮蔽之位元〔0〕可相應與結果緊縮資料運算元之位元〔7：0〕，遮蔽之位元〔1〕可相應與結果緊縮資料運算元之位元〔15：8〕，依此類推。
各遮蔽位元之值可控制其相應結果是否將被儲存在結果緊縮資料運算元之相應次巷道大小的部分中。各遮蔽位元可具有一容許該結果被儲存之第一值，或者可具有一不容許該結果被儲存之第二不同值。依據一可能的約定，如圖所示，一被清除至二元零(亦即，0)之遮蔽位元可代表該結果將不被儲存之遮蔽掉的遮蔽位元；而一被設定至 二元一(亦即，1)之遮蔽位元可代表該結果將被儲存之未遮蔽的遮蔽位元。相反的約定亦是可能的。此外，針對特定實施方式所欲之任何遮蔽值可由約定所使用以指定儲存或不儲存結果。於所示的實施例中，遮蔽之位元〔4〕被設為二元一(亦即，1)而因此未遮蔽，而所有位元〔3：0〕及〔7：5〕被清除至零(亦即，0)而因此被遮蔽掉。
結果緊縮資料運算元814可回應於遮蔽位元混洗指令而被產生(例如，藉由執行單元)並儲存於目的地儲存位置中。於各個實施例中，目的地儲存位置可為緊縮資料暫存器、記憶體位置、或其他儲存位置。針對此範例，結果緊縮資料運算元之僅位元〔39：32〕(其係相應於遮蔽之未遮蔽位元〔4〕)可儲存結果。於某些實施例中，其儲存係由遮蔽元件所闡述的結果可為其由第二來源緊縮資料運算元之位元選擇元件的相應子集(例如，B0-B7)所選擇之第一來源緊縮資料運算元的相應巷道(例如，64位元巷道832)之該組位元。例如，結果緊縮資料運算元之僅位元〔39：32〕可儲存其由B0-B7所選擇的QWORD0之8位元。相對地，結果緊縮資料運算元之位元〔31：0〕及位元〔63：40〕(其係相應於遮蔽之遮蔽掉位元〔3：0〕及〔7：5〕)無法儲存此結果。反之，這些位元可儲存遮蔽掉的值。各種固定的或預定的值可被用於該些遮蔽釣的值。於某些實施例中，歸零遮蔽可選擇性地被使用。於歸零遮蔽時，結果資料元件之遮蔽掉的位元可被歸零掉(例如，被迫使具有零之值)。於其他實施例中，合併遮蔽可 被使用。於合併遮蔽時，結果緊縮資料運算元之遮蔽掉的位元可具有來源緊縮資料運算元(例如，第一來源緊縮資料運算元)之相應位元的值。例如，相同位元部分中之第一來源緊縮資料運算元的相應位元可被儲存在結果緊縮資料運算元中之相同位元位置中。合併遮蔽之一可能優點在於其可被用以將新結果與來自先前指令例之結果結合或同化。於某些實施例中，假如記憶體運算元相應於元件選擇，則遮蔽亦可選擇性地被用於記憶體故障抑制，藉由避免碰到其被遮蔽掉的記憶體中之元件以致相關的記憶體故障未被告知，雖然此並非必要。
前述的遮蔽可結合針對圖7所述的複製以及述詞或遮蔽兩者。於此範例中，僅單一遮蔽元件為未遮蔽，雖然假如多於一個遮蔽元件為未遮蔽則選定的位元之複製副本可被儲存在結果緊縮資料運算元之各相應次巷道大小的部分中。此複製及/或遮蔽之一可能優點在於其所欲或有效位置中之這些組位元之一可被選擇以利進一步處理。換言之，複製及遮蔽可被用以將選定組的位元置於結果緊縮資料運算元之相應巷道內的所欲位置中。此可以不同方式被使用於不同實施例中。當作一特定範例，多數不同的遮蔽位元混洗指令可各被用以混洗一值之位元的不同子集或部分。例如，遮蔽位元混洗指令之八個例子可各被用以混洗64位元值之8位元的不同組。複製及遮蔽之一可能使用是有效地將其由該指令所選擇之該組位元移動至該巷道中之適當位置以致其可被更輕易地或有效地合併或結合與其 由其他指令所選擇的位元。例如，複製及遮蔽可被用以將一組8位元置於結果緊縮資料運算元之該巷道的位元〔7：0〕中，將另一組8位元置於結果緊縮資料運算元之該巷道的位元〔15：8〕中，將又另一組8位元置於結果緊縮資料運算元之該巷道的位元〔23：16〕中，依此類推。此可協助增加其將這些不同組的選定位元合併以形成全64位元位元混洗結果的速度及/或效率。其他使用將是那些熟悉此技藝人士所清楚明白的並具有本發明之優點。於其他實施例中，取代遮蔽，指令之即刻(例如，8位元即刻imm8)可被用以指明或指示其中將保持複製組的位元之位置，而該巷道中之所有其他位置可具有預定值(例如，零、合併值，等等)。例如，即刻可指明三之值為具有複製組的位元儲存於第三最低有效組的複製位元中，而該巷道中之所有其他位元為零。
為了進一步闡明某些觀念，考量一用以儲存結果緊縮資料運算元之位元混洗指令的下列詳細範例實施例。此指令被稱為VPSHUFBITQB且具有DEST、MSK、SRC1、及SRC2為運算元。於某些實施例中，指令可容許SRC1為緊縮資料暫存器，SRC2為緊縮資料暫存器或記憶體位置，DEST為緊縮資料暫存器，而MSK為來源緊縮資料操作遮蔽暫存器。表2列出針對此指令之數個不同實施例的運算碼、編碼、及操作描述。
xmm、ymm、及zmm個別地代表128位元、256位元、及512位元緊縮資料暫存器。m128/m256/m512個別地指稱128位元、256位元、及512位元的記憶體位置。m64bcst係指稱64位元記憶體位置，於其上將履行選擇性資料元件廣播至向量之多數元件。{k1}運算元係指明其被使用為來源述詞遮蔽之來源遮蔽暫存器(例如，遮蔽暫存器k0-k7之一)。
VPSHUFBITQB指令可類似於上述VPSHUFBITQMB指令，具有以下所述之一些例外。一差異在於其DEST可為緊縮資料暫存器(例如，xmm1,ymm1,或zmm1)而非遮蔽暫存器。另一差異在於其該指令可具有選擇性來源述詞遮蔽運算元(例如，{MSK},{k1})，雖然此並非必要。如前所述，SRC1可為緊縮資料暫存器，而SRC2可為緊縮資料暫存器或記憶體位置。
VPSHUFBITQB指令之實施例的虛擬碼之範例被顯示於下。SRC1代表第一來源緊縮資料運算元，SRC2代表第二來源緊縮資料運算元，而DEST代表目的地。k1運算元 代表用於闡述之來源緊縮資料操作遮蔽暫存器。於虛擬碼中，KL代表緊縮資料運算元內之資料元件位置的遮蔽長度及/或數目，VL代表向量或緊縮資料運算元之長度，「i」代表用以選擇一將被用於疊代之四字元或巷道的位置計數器，及「j」代表用以選擇巷道內之位元組的位置計數器。EVEX.b==1係組態當SRC2 *為記憶體*時之嵌入式廣播。參數「M」代表其由SRC1之適當位元組所指示的SRC2之適當四字元內之位元位置。其他實施例可實施其使用不同組的微架構操作之指令。於此虛擬碼中，歸零型態遮蔽「*歸零*」或合併型態遮蔽「*保持不變*」可被使用。遍及結果之所有相應64位元而選擇的8位元之複製可選擇性地被使用。
應理解：這些僅為適當指令之一些範例實施例。其他實施例可使用較窄的(例如，64位元)或較寬的(例如，1024位元)或僅不同大小的緊縮資料運算元。又其他實施例可使用除了四字元大小巷道(例如，16位元或32位元巷道)之外的不同大小的巷道及/或不同大小的指標(例如，4位元半位元組指標、5位元指標，等等)。於替代實施例中，其他儲存位置(例如，記憶體位置)可被用於運算元。其他實施例可選擇性地省略遮蔽/闡述。其他實施例可選擇性地省略資料元件廣播。
圖9為一種位元混洗指令902之實施例的方塊圖。該指令包括操作碼或運算碼984。運算碼可代表複數位元或 者一或更多欄位，其可操作以識別指令及/或待履行操作(例如，位元混洗操作)。
指令亦包括第一來源運算元指明器985，用以明確地指明暫存器、記憶體位置、或其他用來儲存第一來源運算元之儲存位置；第二來源運算元指明器986，用以明確地指明暫存器或其他用來儲存第二來源運算元之儲存位置；及目的地運算元指明器987，用以明確地指明暫存器或其他將被使用為其中將儲存結果運算元之儲存位置。舉例而言，這些指明器之每一者可包括一組位元或者一或更多欄位，用以明確地指明暫存器、記憶體位置、或其他儲存位置之位址。替代地，一或更多隱含儲存位置(例如，隱含指令之運算碼)可選擇性地被用於這些運算元之一或更多者。例如，其可隱含指令之一運算碼以使用既定的固定暫存器於一運算元。舉另一範例，其可隱含再使用最初針對來源運算元及接著針對結果運算元之暫存器(例如，隱含來源/目的地暫存器)。
於某些實施例中，指令可包括選擇性緊縮資料操作遮蔽指明器988，用以明確地指明緊縮資料操作遮蔽或儲存位置(例如，遮蔽暫存器)。替代地，緊縮資料操作遮蔽可被隱含地指示。於某些實施例中，指令格式亦可包括選擇性類型的遮蔽操作指明器989，用以指明遮蔽操作之類型。舉例而言，遮蔽操作指明器之類型可包括單一位元，用以指明將履行合併遮蔽或者歸零遮蔽。遮蔽為選擇性的而非必要的。
於某些實施例中，其中指令將使用資料元件廣播，指令可選擇性地包括資料元件廣播控制990。資料元件廣播控制可包括一或更多位元或欄位，用以指示將履行資料元件廣播來將其存取自儲存位置(例如，記憶體位置)之單一來源資料元件廣播至其將由位元混洗操作所使用的複數來源資料元件(例如，於暫時暫存器中)。替代地，資料元件廣播可隱含該指令(例如，隱含運算碼)而非明確地指明。如上所述，資料元件廣播為選擇性的而非必要的。
此僅為適當位元混洗指令之一範例。替代實施例可包括所示欄位/指明器之子集；可加入額外欄位/指明器；可重疊某些欄位/指明器，等等。此外，欄位/指明器之所示的順序和配置不是必要的。欄位/指明器可被多樣地重新配置。此外，欄位/指明器無須包括位元之相連續列，而可包括非相連或分離的位元。於某些實施例中，指令格式可具有VEX或EVEX編碼或指令格式，雖然本發明之範圍不限於此。
圖10為緊縮資料暫存器1008之一適當組的範例實施例之方塊圖。緊縮資料暫存器包括三十二個512位元的緊縮資料暫存器，標示為ZMM0至ZMM31。於所示之實施例中，較低十六個暫存器(亦即ZMM0至ZMM15)之較低順序的256位元被混疊或重疊於個別的256位元緊縮資料暫存器(標示為YMM0至YMM15)上，雖然此非必要。類似地，於所示之實施例中，暫存器YMM0至YMM15之較低順序的128位元被混疊或重疊於個別的 128位元緊縮資料暫存器(標示為XMM0至XMM15)上，雖然此非必要。512位元暫存器ZMM0至ZMM31可操作以保持512位元緊縮資料、256位元緊縮資料、或128位元緊縮資料。256位元暫存器YMM0至YMM15可操作以保持256位元緊縮資料或128位元緊縮資料。128位元暫存器XMM0至XMM15可操作以保持128位元緊縮資料。於某些實施例中，每一暫存器可被用以儲存緊縮浮點資料或緊縮整數資料。不同的資料元件大小被支援，包括至少8位元位元組資料、16位元字元資料、32位元雙字元、32位元單精確度浮點資料、64位元四字元、及64位元雙精確度浮點資料。於替代實施例中，可使用不同數目的暫存器及/或不同大小的暫存器。又於其他實施例中，暫存器可或可不使用較大暫存器於較小暫存器上之混疊及/或可或可不被用以儲存浮點資料。
圖11為緊縮資料操作遮蔽暫存器1116之一適當組的範例實施例之方塊圖。於所示之實施例中，該組包括八個暫存器，標示為k0至k7。替代實施例可包括少於八個暫存器(例如，二、四、六，等等)、或多於八個暫存器(例如，十六、三十二，等等)。這些暫存器之每一者可被用以儲存緊縮資料操作遮蔽。於所示之實施例中，暫存器之每一者為64位元。於替代實施例中，暫存器之寬度可寬於64位元(例如，80位元、128位元，等等)、或窄於64位元(例如，8位元、16位元、32位元，等等)。暫存器可使用眾所周知技術而被實施以不同方式， 且不限於任何已知特定類型的電路。適當暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
於某些實施例中，緊縮資料操作遮蔽暫存器1016可為分別、專屬組的架構暫存器。於某些實施例中，指令可編碼或指明緊縮資料操作遮蔽暫存器，以那些用來編碼或指明其他類型暫存器(例如，緊縮資料暫存器)之外的指令格式之不同位元或者一或更多不同欄位。舉例而言，指令可使用三位元(例如，3位元欄位)以編碼或指明八個緊縮資料操作遮蔽暫存器k0至k7之任一者。於一特定實施方式中，僅有緊縮資料操作遮蔽暫存器k1至k7(而非k0)可被定址為述詞運算元來闡述遮蔽的緊縮資料操作。暫存器k0可被使用為一般來源或目的地，但無法被編碼為述詞運算元(例如，假如k0被指明則其具有「無遮蔽」編碼)，雖然此並非必要。
圖12闡明緊縮資料操作遮蔽暫存器1216(例如，遮蔽暫存器1016之一)及用於不同大小的緊縮資料運算元之數個遮蔽位元。於一形態中，這些位元可被用於闡述。於另一形態中，這些位元可被用以儲存結果位元。所示之範例考量8位元資料元件(例如，8位元位元組大小的位元選擇元件)。如圖所示，十六個最低有效位元可被用於具有8位元資料元件之128位元緊縮資料，三十二個最低有效位元可被用於具有8位元資料元件之256位元緊縮資料，或者所有六十四個位元可被用於具有8位元資料元件 之512位元緊縮資料。假如4位元半位元組位元選擇元件被使用且兩個半位元組被含有於緊縮資料運算元之一既定位元組中，則兩倍的遮蔽位元可被使用。
指令集包括一或更多指令格式。既定指令格式係界定各種欄位(位元之數目、位元之位置)以指明(除了其他事項以外)待履行操作(運算碼)以及將於其上履行操作之運算元。一些指令格式係透過指令模板(或子格式)之定義而被進一步分解。例如，既定指令格式之指令模板可被定義以具有指令格式之欄位的不同子集(所包括的欄位通常係以相同順序，但至少某些具有不同的位元位置，因為包括了較少的欄位)及/或被定義以具有不同地解讀之既定欄位。因此，ISA之各指令係使用既定指令格式(以及，假如被定義的話，以該指令格式之指令模板的既定一者)而被表達，並包括用以指明操作及運算元之欄位。例如，範例ADD指令具有特定運算碼及一指令格式，其包括用以指明該運算碼之運算碼欄位及用以選擇運算元(來源1/目的地及來源2)之運算元欄位；而於一指令串中之此ADD指令的發生將具有特定內容於其選擇特定運算元之運算元欄位中。被稱為先進向量延伸(AVX)(AVX1及AVX2)並使用向量延伸(VEX)編碼技術之一組SIMD延伸已被釋出及/或出版(例如，參見Intel® 64及IA-32架構軟體開發商手冊，2011年十月；及參見Intel®先見向量延伸編程參考，2011年六月)。
範例指令格式
文中所述之指令的實施例可以不同的格式被實施。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線上，但不限定於那些細節。
VEX指令格式
VEX編碼容許指令具有多於兩個運算元，並容許SIMD向量暫存器長於128位元。VEX前綴之使用提供三運算元(或更多)的語法。例如，前兩個運算元指令係履行諸如A=A+B等操作，其係覆寫來源運算元。VEX前綴之使用係致能運算元履行非破壞性操作，諸如A=B+C。
圖13A闡明範例AVX指令格式，包括VEX前綴1302、真實運算碼欄位1330、Mod R/M位元組1340、SIB位元組1350、置換欄位1362、及IMM8 1372。圖13B闡明其來自圖13A之哪些欄位組成完整運算碼欄位1374及基礎操作欄位1342。圖13C闡明其來自圖13A之哪些欄位組成暫存器指標欄位1344。
VEX前綴(位元組0-2)1302被編碼以三位元組形式。第一位元組為格式欄位1340(VEX位元組0，位元〔7：0〕)，其含有明確的C4位元組值(用於分辨C4指令格式之獨特值)。第二-第三位元組(VEX位元組1-2)包括數個提供特定能力之位元欄位。明確地，REX欄位 1305(VEX位元組1，位元〔7-5〕)係包括：VEX.R位元欄位(VEX位元組1，位元〔7〕-R)、VEX.X位元欄位(VEX位元組1，位元〔6〕-X)、及VEX.B位元欄位(VEX位元組1，位元〔5〕-B)。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入VEX.R、VEX.X、及VEX.B而被形成。運算碼映圖欄位1315(VEX位元組1，位元〔4：0〕-mmmmm)包括用以編碼一暗示的領先運算碼位元組之內容。W欄位1364(VEX位元組2，位元〔7〕-W)-由記號VEX.W所表示，並提供根據指令之不同功能。VEX.vvvv 1320(VEX位元組2，位元〔6：3〕-vvvv)之角色可包括以下：1)VEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的；2)VEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)VEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。假如VEX.L 1368大小欄位(VEX位元組2，位元〔2〕-L)=0，則其指示128位元向量；假如VEX.L=1，則其指示256位元向量。前綴編碼欄位1325(VEX位元組2，位元〔1：0〕-pp)提供額外位元給基礎操作欄位。
真實運算碼欄位1330(位元組3)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1340(位元組4)包括MOD欄位 1342(位元〔7-6〕)、Reg欄位1344(位元〔5-3〕)、及R/M欄位1346(位元〔2-0〕)。Reg欄位1344之角色可包括以下：編碼目的地暫存器運算元或來源暫存器運算元(Rrrr之rrr)；或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1346之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)-比例欄位1350(位元組5)之內容包括SS1152(位元〔7-6〕)，其係用於記憶體位址產生。SIB.xxx 1354(位元〔5-3〕)及SIB.bbb 1356(位元〔2-0〕)之內容先前已針對暫存器指標Xxxx及Bbbb而被參考。
置換欄位1362和即刻欄位(IMM8)1372含有位址資料。
一般性向量友善指令格式
向量友善指令格式是一種適於向量指令之指令格式(例如，有向量操作特定的某些欄位)。雖然實施例係描述其中向量和純量操作兩者均透過向量友善指令格式而被支援，但替代實施例僅使用具有向量友善指令格式之向量操作。
圖14A-14B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。圖14A為闡明一般性向量友善指令格式及其類別A指令模板的方塊圖，依據 本發明之實施例；而圖14B為闡明一般性向量友善指令格式及其類別B指令模板的方塊圖，依據本發明之實施例。明確地，針對一般性向量友善指令格式1400係定義類別A及類別B指令模板，其兩者均包括無記憶體存取1405指令模板及記憶體存取1420指令模板。於向量友善指令格式之背景下術語「一般性」指的是不與任何特定指令集連結的指令格式。
雖然本發明之實施例將描述其中向量友善指令格式支援以下：具有32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)(而因此，64位元組向量係由16雙字元大小的元件、或替代地8四字元大小的元件所組成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)；但是替代實施例可支援具有更大、更小、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更大、更小及/或不同的向量運算元大小(例如，256位元組向量運算元)。
圖14A中之類別A指令模板包括：1)於無記憶體存取1405指令模板內，顯示有無記憶體存取、全捨入控制類型操作1410指令模板及無記憶體存取、資料變換類型操作1415指令模板；以及2)於記憶體存取1420指令模板內，顯示有記憶體存取、暫時1425指令模板及記憶體存取、非暫時1430指令模板。圖14B中之類別B指令模板包括：1)於無記憶體存取1405指令模板內，顯示有無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1412指令模板及無記憶體存取、寫入遮蔽控制、v大小類型操作1417指令模板；以及2)於記憶體存取1420指令模板內，顯示有記憶體存取、寫入遮蔽控制1427指令模板。
一般性向量友善指令格式1400包括以下欄位，依圖14A-14B中所示之順序列出如下。
格式欄位1440-此欄位中之一特定值(指令格式識別符值)係獨特地識別向量友善指令格式、以及因此在指令串中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為針對一僅具有一般性向量友善指令格式之指令集而言此欄位是不需要的。
基礎操作欄位1442-其內容係分辨不同的基礎操作。
暫存器指標欄位1444-其內容(直接地或透過位址產生)係指明來源及目的地運算元之位置，假設其係於暫存器中或記憶體中。這些包括足夠數目的位元以從PxQ(例如，32x512,16x128,32x1024,64x1024)暫存器檔選擇N 暫存器。雖然於一實施例中N可最高達三個來源及一個目的地暫存器，但是替代實施例可支援更多或更少的來源及目的地暫存器(例如，可支援最高達兩個來源，其中這些來源之一亦作用為目的地；可支援最高達三個來源，其中這些來源之一亦作用為目的地；可支援最高達兩個來源及一個目的地)。
修飾符欄位1446-其內容係從不指明記憶體存取之那些指令分辨出其指明記憶體存取之一般性向量指令格式的指令之發生，亦即，介於無記憶體存取1405指令模板與記憶體存取1420指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於使用暫存器中之值以指明來源及/或目的地位址之某些情況下)，而非記憶體存取操作則不會(例如，來源及目的地為暫存器)。雖然於一實施例中此欄位亦於三個不同方式之間選擇以履行記憶體位址計算，但是替代實施例可支援更多、更少、或不同方式以履行記憶體位址計算。
擴增操作欄位1450-其內容係分辨多種不同操作之哪一者將被履行，除了基礎操作之外。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位1468、α欄位1452、及β欄位1454。擴增操作欄位1450容許操作之共同群組將被履行以單指令而非2、3、或4指令。
比例欄位1460-其內容容許指標欄位之內容的定標，以供記憶體位址產生(例如，以供其使用2scale *指標+基 礎之位址產生)。
置換欄位1462A-其內容被使用為記憶體位址產生之部分(例如，以供其使用2scale *指標+基礎+置換之位址產生)。
置換因數欄位1462B(注意：直接在置換因數欄位1462B上方之置換欄位1462A的並列指示一者或另一者被使用)-其內容被使用為位址產生之部分；其指明將被記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數目(例如，以供其使用2scale *指標+基礎+定標置換之位址產生)。冗餘低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)來產生最終置換以供使用於計算有效位址。N之值係在運作時間由處理器硬體所判定，根據全運算碼欄位1474(稍後描述於文中)及資料調處欄位1454C。置換欄位1462A及置換因數欄位1462B是選擇性的，因為其未被使用於無記憶體存取1405指令模板及/或不同的實施例可實施該兩欄位之僅一者或者無任何。
資料元件寬度欄位1464-其內容係分辨數個資料元件之哪一個將被使用(於針對所有指令之某些實施例中；於針對僅某些指令之其他實施例中)。此欄位是選擇性的，在於其假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援則此欄位是不需要的。
寫入遮蔽欄位1470-其內容係根據每資料元件位置以控制其目的地向量運算元中之資料元件位置是否反映基礎 操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-及歸零-寫入遮蔽兩者。當合併時，向量遮蔽容許目的地中之任何組的元件被保護自任何操作之執行期間(由基礎操作及擴增操作所指明)的更新；於另一實施例中，保留其中相應遮蔽位元具有0之目的地的各元件之舊值。反之，當歸零時，向量遮蔽容許目的地中之任何組的元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於一實施例中，當相應遮蔽位元具有0值時則目的地之一元件被設為0。此功能之子集是其控制被履行之操作的向量長度(亦即，被修飾之元件的範圍，從第一者至最後者)的能力；然而，其被修飾之元件不需要是連續的。因此，寫入遮蔽欄位1470容許部分向量操作，包括載入、儲存、運算、邏輯，等等。雖然本發明之實施例係描述其中寫入遮蔽欄位1470之內容選擇其含有待使用之寫入遮蔽的數個寫入遮蔽暫存器之一(而因此寫入遮蔽欄位1470之內容間接地識別其遮蔽將被履行)，但是替代實施例取代地或者額外地容許寫入遮蔽欄位1470之內容直接地指明其遮蔽將被履行。
即刻欄位1472-其內容容許即刻之指明。此欄位是選擇性的，由於此欄位存在於其不支援即刻之一般性向量友善格式的實施方式中且此欄位不存在於其不使用即刻之指令中。
類別欄位1468-其內容分辨於不同類別的指令之間。 參考圖14A-B，此欄位之內容於類別A與類別B指令之間選擇。於圖14A-B中，圓化角落的方形被用以指示一特定值存在於此欄位中(例如，針對類別欄位1468之類別A 1468A及類別B 1468B，個別地於圖14A-B中)。
類別A之指令模板
於類別A之非記憶體存取1405指令模板的情況下，α欄位1452被解讀為RS欄位1452A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1452A.1及資料變換1452A.2被個別地指明給無記憶體存取、捨入類型操作1410及無記憶體存取、資料變換類型操作1415指令模板)，而β欄位1454係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1405指令模板中，比例欄位1460、置換欄位1462A、及置換比例欄位1462B不存在。
無記憶體存取指令模板-全捨入控制類型操作
於無記憶體存取全捨入類型操作1410指令模板中，β欄位1454被解讀為捨入控制欄位1454A，其內容係提供靜態捨入。雖然於本發明之所述實施例中，捨入控制欄位1454A包括抑制所有浮點例外(SAE)欄位1456及捨入操作控制欄位1458，但替代實施例可支援可將這兩個觀念均編碼入相同欄位或僅具有這些觀念/欄位之一者或另一者(例如，可僅具有捨入操作控制欄位1458)。
SAE欄位1456-其內容係分辨是否除能例外事件報告；當SAE欄位1456之內容指示抑制被致能時，則一既定指令不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器。
捨入操作控制欄位1458-其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1458容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1450之內容係撤銷該暫存器值。
無記憶體存取指令模板-資料變換類型操作
於無記憶體存取資料變換類型操作1415指令模板中，β欄位1454被解讀為資料變換欄位1454B，其內容係分辨數個資料變換之哪一個將被履行(例如，無資料變換、拌合、廣播)。
於類別A之記憶體存取1420指令模板中，α欄位1452被解讀為逐出暗示欄位1452B，其內容係分辨逐出暗示之哪一個將被使用(於圖14A中，暫時1452B.1及非暫時1452B.2被個別地指明給記憶體存取、暫時1425指令模板及記憶體存取、非暫時1430指令模板)，而β欄位1454被解讀為資料調處欄位1454C，其內容係分辨數個資料調處操作(亦已知為基元)之哪一個將被履行(例如，無調處；廣播；來源之向上轉換；及目的地之向下轉 換)。記憶體存取1420指令模板包括比例欄位1460、及選擇性地置換欄位1462A或置換比例欄位1462B。
向量記憶體指令係履行向量載入自及向量儲存至記憶體，具有轉換支援。至於一般向量指令，向量記憶體指令係以資料元件式方式轉移資料自/至記憶體，以其被實際地轉移之元件由其被選為寫入遮蔽的向量遮蔽之內容所主宰。
記憶體存取指令模板-暫時
暫時資料為可能會夠早地被再使用以受惠自快取的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
記憶體存取指令模板-非暫時
非暫時資料為不太可能會夠早地被再使用以受惠自第一階快取中之快取且應被給予逐出之既定優先權的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
類別B之指令模板
於類別B之指令模板的情況下，α欄位1452被解讀為寫入遮蔽控制(Z)欄位1452C，其內容係分辨由寫入遮蔽欄位1470所控制的寫入遮蔽是否應為合併或歸零。
於類別B之非記憶體存取1405指令模板的情況下，β 欄位1454之部分被解讀為RL欄位1457A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1457A.1及向量長度(VSIZE)1457A.2被個別地指明給無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1412指令模板及無記憶體存取、寫入遮蔽控制、VSIZE類型操作1417指令模板)，而剩餘的β欄位1454係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1405指令模板中，比例欄位1460、置換欄位1462A、及置換比例欄位1462B不存在。
於無記憶體存取中，寫入遮蔽控制、部分捨入控制類型操作1410指令模板、及剩餘的β欄位1454被解讀為捨入操作欄位1459A且例外事件報告被除能(既定指令則不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器)。
捨入操作控制欄位1459A-正如捨入操作控制欄位1458，其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1459A容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1450之內容係撤銷該暫存器值。
於無記憶體存取、寫入遮蔽控制、VSIZE類型操作1417指令模板中，剩餘的β欄位1454被解讀為向量長度欄位1459B，其內容係分辨數個資料向量長度之哪一個將 被履行(例如，128、256、或512位元組)。
於類別B之記憶體存取1420指令模板的情況下，β欄位1454之部分被解讀為廣播欄位1457B，其內容係分辨廣播類型資料調處操作是否將被履行，而剩餘的β欄位1454被解讀為向量長度欄位1459B。記憶體存取1420指令模板包括比例欄位1460、及選擇性地置換欄位1462A或置換比例欄位1462B。
關於一般性向量友善指令格式1400，全運算碼欄位1474被顯示為包括格式欄位1440、基礎操作欄位1442、及資料元件寬度欄位1464。雖然一實施例被顯示為其中全運算碼欄位1474包括所有這些欄位，全運算碼欄位1474包括少於所有這些欄位在不支援其所有的實施例中。全運算碼欄位1474提供操作碼(運算碼)。
擴增操作欄位1450、資料元件寬度欄位1464、及寫入遮蔽欄位1470容許這些特徵以每指令為基被指明以一般性向量友善指令格式。
寫入遮蔽欄位與資料元件寬度欄位之組合產生類型化的指令，在於其容許遮蔽根據不同資料元件寬度而被施加。
類別A及類別B中所發現之各種指令模板在不同情況下是有利的。於本發明之某些實施例中，不同處理器或一處理器中之不同核心可支援僅類別A、僅類別B、或兩類別。例如，用於通用計算之高性能通用失序核心可支援僅類別B；主要用於圖形及/或科學(通量)計算之核心 可支援僅類別A；及用於兩者之核心可支援兩者(當然，一種具有來自兩類別之模板和指令的某混合但非來自兩類別之所有模板和指令的核心是落入本發明之範圍內)。同時，單一處理器可包括多核心，其所有均支援相同的類別或者其中不同的核心支援不同的類別。例如，於一具有分別的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援僅類別A；而通用核心之一或更多者可為高性能通用核心，其具有用於支援僅類別B之通用計算的失序執行和暫存器重新命名。不具有分別的圖形核心之另一處理器可包括支援類別A和類別B兩者之一或更多通用依序或失序核心。當然，來自一類別之特徵亦可被實施於另一類別中，在本發明之不同實施例中。以高階語言寫入之程式將被置入(例如，僅以時間編譯或靜態地編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之處理器所支援的類別之指令的形式；或2)具有其使用所有類別之指令的不同組合所寫入之替代常式並具有控制流碼的形式，該控制流碼係根據由目前正執行該碼之處理器所支援的指令以選擇用來執行之常式。
範例特定向量友善指令格式
圖15為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例。圖15顯示特定向量友善指令格式1500，其之特定在於其指明欄位之位置、大小、解讀及順序，以及那些欄位之部分的值。特定向量友善指令格式 1500可被用以延伸x86指令集，而因此某些欄位係類似於或相同於現存x86指令集及其延伸(例如，AVX)中所使用的那些。此格式保持與下列各者一致：具有延伸之現存x86指令集的前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位。闡明來自圖14之欄位投映入來自圖15之欄位。
應理解：雖然本發明之實施例係參考為說明性目的之一般性向量友善指令格式1400的背景下之特定向量友善指令格式1500而描述，但除非其中有聲明否則本發明不限於特定向量友善指令格式1500。例如，一般性向量友善指令格式1400係考量各個欄位之多種可能大小，而特定向量友善指令格式1500被顯示為具有特定大小之欄位。舉特定例而言，雖然資料元件寬度欄位1464被闡明為特定向量友善指令格式1500之一位元欄位，但本發明未如此限制(亦即，一般性向量友善指令格式1400係考量資料元件寬度欄位1464之其他大小)。
一般性向量友善指令格式1400包括以下欄位，依圖15A中所示之順序列出如下。
EVEX前綴(位元組0-3)1502被編碼以四位元組形式。
格式欄位1440(EVEX位元組0，位元〔7：0〕)-第一位元組(EVEX位元組0)為格式欄位1440且其含有0x62(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括數個提供特定能力之位元欄位
REX欄位1505(EVEX位元組1，位元〔7-5〕)-係包括：EVEX.R位元欄位(EVEX位元組1，位元〔7〕-R)、EVEX.X位元欄位(EVEX位元組1，位元〔6〕-X)、及1457BEX位元組1，位元〔5〕-B)。EVEX.R、EVEX.X、及EVEX.B位元欄位提供如相應VEX位元欄位之相同功能，且係使用1互補形式而被編碼，亦即，ZMM0被編碼為1111B，ZMM15被編碼為0000B。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X、及EVEX.B而被形成。
REX'欄位1410-此為REX'欄位1410之第一部分且為EVER.R'位元欄位(EVEX位元組1，位元〔4〕-R’)，其被用以編碼延伸的32暫存器集之上16個或下16個。於本發明之一實施例中，此位元(連同如以下所指示之其他者)被儲存以位元反轉格式來分辨(於眾所周知的x86 32-位元模式)自BOUND指令，其真實運算碼位元組為62，但於MOD R/M欄位(描述於下)中不接受MOD欄位中之11的值；本發明之替代實施例不以反轉格式儲存此及如下其他指示的位元。1之值被用以編碼下16暫存器。換言之，R'Rrrr係藉由結合EVEX.R'、EVEX.R、及來自其他欄位之其他RRR而被形成。
運算碼映圖欄位1515(EVEX位元組1，位元〔 3：0〕-mmmm)-其內容係編碼一暗示的領先運算碼位元組(0F、0F 38、或0F 3)。
資料元件寬度欄位1464(EVEX位元組2，位元〔7〕-W)係由記號EVEX.W所表示。EVEX.W被用以界定資料類型(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 1520(EVEX位元組2，位元〔6：3〕-vvvv)-EVEX.vvv之角色可包括以下：1)EVEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的；2)EVEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)EVEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。因此，EVEX.vvvv欄位1520係編碼其以反轉(1之補數)形式所儲存的第一來源暫存器指明器之4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以延伸指明器大小至32暫存器。
EVEX.U 1468類別欄位(EVEX位元組2，位元〔2〕-U)-假如EVEX.U=0，則其指示類別A或EVEX.U0；假如EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位1525(EVEX位元組2，位元〔1：0〕-pp)-提供額外位元給基礎操作欄位。除了提供針對EVEX前綴格式之舊有SSE指令的支援，此亦具有壓縮SIMD前綴之優點(不需要一位元組來表達SIMD前綴， EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用以舊有格式及以EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊有SSE指令，這些舊有SIMD前綴被編碼為SIMD前綴編碼欄位；且在運作時間被延伸入舊有SIMD前綴，在其被提供至解碼器的PLA以前(以致PLA可執行這些舊有指令之舊有和EVEX格式兩者而無須修改)。雖然較新的指令可將EVEX前綴編碼欄位之內容直接地使用為運算碼延伸，但某些實施例係以類似方式延伸以符合一致性而容許不同的意義由這些舊有SIMD前綴來指明。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要延伸。
α欄位1452(EVEX位元組3，位元〔7〕-EH；亦已知為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮蔽控制、及EVEX.N；亦以α闡明)-如先前所描述，此欄位是背景特定的。
β欄位1454(EVEX位元組3，位元〔6：4〕-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦以βββ闡明)-如先前所描述，此欄位是背景特定的。
REX'欄位1410-此為REX'欄位之剩餘部分且為EVER.V'位元欄位(EVEX位元組3，位元〔3〕-V’)，其被用以編碼延伸的32暫存器集之上16個或下16個。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V'VVVV係藉由結合EVEX.V'、 EVEX.vvvv所形成。
寫入遮蔽欄位1470(EVEX位元組3，位元〔2：0〕-kkk)-其內容係指明在如先前所述之寫入遮蔽暫存器中的暫存器之指數。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其係暗示無寫入遮蔽被用於特別指令(此可被實施以多種方式，包括使用其固線至所有各者之寫入遮蔽或者其旁路遮蔽硬體之硬體)。
真實運算碼欄位1530(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1540(位元組5)包括MOD欄位1542、Reg欄位1544、及R/M欄位1546。如先前所述MOD欄位1542之內容係分辨於記憶體存取與非記憶體存取操作之間。Reg欄位1544之角色可被概述為兩情況：編碼目的地暫存器運算元或來源暫存器運算元、或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1546之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)位元組(位元組6)-如先前所述，比例欄位1450之內容被用於記憶體位址產生。SIB.xxx 1554及SIB.bbb 1556-這些欄位之內容先前已被參考針對暫存器指標Xxxx及Bbbb。
置換欄位1462A(位元組7-10)-當MOD欄位1542含有10時，位元組7-10為置換欄位1462A，且其工作如 舊有32位元置換(disp32)之相同方式且工作以位元組粒度。
置換因數欄位1462B(位元組7)-當MOD欄位1542含有01時，位元組7為置換因數欄位1462B。此欄位之位置係相同於舊有x86指令集8位元置換(disp8)之位置，其工作以位元組粒度。因為disp8是符號延伸的，所以其可僅定址於-128與127位元組偏移之間；關於64位元組快取線，disp8係使用其可被設為僅四個真實可用值-128、-64、0及64之8位元；因為較大範圍經常是需要的，所以disp32被使用；然而，disp32需要4位元組。相對於disp8及disp32，置換因數欄位1462B為disp8之再解讀；當使用置換因數欄位1462B時，實際置換係由置換因數欄位之內容乘以記憶體運算元存取之大小(N)所判定。置換欄位之類型被稱為disp8*N。此係減少平均指令長度(用於置換欄位之單一位元組但具有更大的範圍)。此壓縮置換是基於假設其有效置換為記憶體存取之粒度的數倍，而因此，位址偏移之冗餘低階位元無須被編碼。換言之，置換因數欄位1462B取代舊有x86指令集8位元置換。因此，置換因數欄位1462B被編碼以如x86指令集8位元置換之相同方式(以致ModRM/SIB編碼規則並無改變)，唯一例外是其disp8被超載至disp8*N。換言之，編碼規則或編碼長度沒有改變，但僅於藉由硬體之置換值的解讀(其需由記憶體運算元之大小來縮放置換以獲得位元組式的位址偏移)。
即刻欄位1472係操作如先前所述。
全運算碼欄位
圖15B為闡明其組成全運算碼欄位1474之特定向量友善指令格式1500的欄位之方塊圖，依據本發明之一實施例。明確地，全運算碼欄位1474包括格式欄位1440、基礎操作欄位1442、及資料元件寬度(W)欄位1464。基礎操作欄位1442包括前綴編碼欄位1525、運算碼映圖欄位1515、及真實運算碼欄位1530。
暫存器指標欄位
圖15C為闡明其組成暫存器指標欄位1444之特定向量友善指令格式1500的欄位之方塊圖，依據本發明之一實施例。明確地，暫存器指標欄位1444包括REX欄位1505、REX'欄位1510、MODR/M.reg欄位1544、MODR/M.r/m欄位1546、VVVV欄位1520、xxx欄位1554、及bbb欄位1556。
擴增操作欄位
圖15D為闡明其組成擴增操作欄位1450之特定向量友善指令格式1500的欄位之方塊圖，依據本發明之一實施例。當類別(U)欄位1468含有0時，則其表示EVEX.U0(類別A 1468A)；當其含有1時，則其表示EVEX.U1(類別B 1468B)。當U=0且MOD欄位1542含 有11(表示無記憶體存取操作)時，則α欄位1452(EVEX位元組3，位元〔7〕-EH)被解讀為rs欄位1452A。當rs欄位1452A含有1(捨入1452A.1)時，則β欄位1454(EVEX位元組3，位元〔6：4〕-SSS)被解讀為捨入控制欄位1454A。捨入控制欄位1454A包括一位元SAE欄位1456及二位元捨入操作欄位1458。當rs欄位1452A含有0(資料變換1452A.2)時，則β欄位1454(EVEX位元組3，位元〔6：4〕-SSS)被解讀為三位元資料變換欄位1454B。當U=0且MOD欄位1542含有00、01、或10(表示記憶體存取操作)時，則α欄位1452(EVEX位元組3，位元〔7〕-EH)被解讀為逐出暗示(EH)欄位1452B且β欄位1454(EVEX位元組3，位元〔6：4〕-SSS)被解讀為三位元資料調處欄位1454C。
當U=1時，則α欄位1452(EVEX位元組3，位元〔7〕-EH)被解讀為寫入遮蔽控制(Z)欄位1452C。當U=1且MOD欄位1542含有11(表示無記憶體存取操作)時，則β欄位1454之部分(EVEX位元組3，位元〔4〕-S0)被解讀為RL欄位1457A；當其含有1(捨入1457A.1)時，則β欄位1454之剩餘部分(EVEX位元組3，位元〔6-5〕-S2-1)被解讀為捨入操作欄位1459A；而當RL欄位1457A含有0(VSIZE1457.A2)時，則β欄位1454之剩餘部分(EVEX位元組3，位元〔6-5〕-S2-1)被解讀為向量長度欄位1459B(EVEX位元組3，位元〔6-5〕-L1-0)。當U=1且MOD欄位1542含有00、01、或 10(表示記憶體存取操作)時，則β欄位1454(EVEX位元組3，位元〔6：4〕-SSS)被解讀為向量長度欄位1459B(EVEX位元組3，位元〔6-5〕-L1-0)及廣播欄位1457B(EVEX位元組3，位元〔4〕-B)。
範例暫存器架構
圖16為一暫存器架構1600之方塊圖，依據本發明之一實施例。於所示之實施例中，有32個向量暫存器1610，其為512位元寬；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被重疊於暫存器ymm0-16上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被重疊於暫存器xmm0-15上。特定向量友善指令格式1500係操作於這些重疊的暫存器檔上，如以下表中所闡明。
換言之，向量長度欄位1459B於最大長度與一或更多其他較短長度之間選擇，其中每一此較短長度為前一長度 之長度的一半；而無向量長度欄位1459B之指令模板係操作於最大長度上。此外，於一實施例中，特定向量友善指令格式1500之類別B指令模板係操作於緊縮或純量單/雙精確度浮點資料及緊縮或純量整數資料上。純量操作為履行於zmm/ymm/xmm暫存器中之最低階資料元件上的操作；較高階資料元件位置係根據實施例而被保留如其在該指令前之相同者或者被歸零。
寫入遮蔽暫存器1615-於所示之實施例中，有8個寫入遮蔽暫存器(k0至k7)，大小各為64位元。於替代實施例中，寫入遮蔽暫存器1615之大小為16位元。如先前所述，於本發明之一實施例中，向量遮蔽暫存器k0無法被使用為寫入遮蔽；當其通常將指示k0之編碼被用於寫入遮蔽時，其係選擇0xFFFF之固線寫入遮蔽，有效地除能該指令之寫入遮蔽。
通用暫存器1625-於所示之實施例中，有十六個64位元通用暫存器，其係連同現存的x86定址模式來用以定址記憶體運算元。這些暫存器被參照以RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔(x87堆疊)1645，MMX緊縮整數平坦暫存器檔1650係別名於其上-於所示之實施例中，x87堆疊為用以使用x87指令集延伸而在32/64/80位元浮點資料上履行純量浮點操作之八元件堆疊；而MMX暫存器被用以履行操作在64位元緊縮整數資料上、及用以保持運算元以供介於MMX與XMM暫存器間所履行的 某些操作。
本發明之替代實施例可使用較寬或較窄的暫存器。此外，本發明之替代實施例可使用更多、更少、或不同的暫存器檔及暫存器。
範例核心架構，處理器，及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)共處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分別晶片上的共處理器；2)在與CPU相同的封裝中之分別晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此其處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
範例核心架構 依序或失序核心方塊圖
圖17A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖17B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖17A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖17A中，處理器管線1700包括提取級1702、長度解碼級1704、解碼級1706、配置級1708、重新命名級1710、排程(亦已知為分派或發送)級1712、暫存器讀取/記憶體讀取級1714、執行級1716、寫入回/記憶體/寫入級1718、例外處置級1722、及確定級1724。
圖17B顯示處理器核心1790，其包括一耦合至執行單元引擎單元1750之前端單元1730，且兩者均耦合至記憶體單元1770。核心1790可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心1790可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形 處理單元(GPGPU)核心、圖形核心，等等。
前端單元1730包括一分支預測單元1732，其係耦合至指令快取單元1734，其係耦合至指令翻譯旁看緩衝器(TLB)1736，其係耦合至指令提取單元1738，其係耦合至解碼單元1740。解碼單元1740(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元1740可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心1790包括微碼ROM或者儲存用於某些微指令之微碼的其他媒體(例如，於解碼單元1740中或者於前端單元1730內)。解碼單元1740被耦合至執行引擎單元1750中之重新命名/配置器單元1752。
執行引擎單元1750包括重新命名/配置器單元1752，其係耦合至退役單元1754及一組一或更多排程器單元1756。排程器單元1756代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元1756被耦合至實體暫存器檔單元1758。實體暫存器檔單元1758代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫 存器檔單元1758包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元1758係由退役單元1754所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和退役暫存器檔；使用未來檔、歷史緩衝器、和退役暫存器檔；使用暫存器映圖和暫存器池，等等)。退役單元1754及實體暫存器檔單元1758被耦合至執行叢集1760。執行叢集1760包括一組一或更多執行單元1762及一組一或更多記憶體存取單元1764。執行單元1762可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元1756、實體暫存器檔單元1758、及執行叢集1760被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分別的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分別記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元1764)。亦應理解：當使用分別管線時，這些管線之一或更多者可為失序發送/ 執行而其他者為依序。
該組記憶體存取單元1764被耦合至記憶體單元1770，其包括資料TLB單元1772，其耦合至資料快取單元1774，其耦合至第二階(L2)快取單元1776。於一範例實施例中，記憶體存取單元1764可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元1770中之資料TLB單元1772。指令快取單元1734被進一步耦合至記憶體單元1770中之第二階(L2)快取單元1776。L2快取單元1776被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線1700如下：1)指令提取1738履行提取和長度解碼級1702和1704；2)解碼單元1740履行解碼級1706；3)重新命名/配置器單元1752履行配置級1708和重新命名級1710；4)排程器單元1756履行排程級1712；5)實體暫存器檔單元1758和記憶體單元1770履行暫存器讀取/記憶體讀取級1714；執行叢集1760履行執行級1716；6)記憶體單元1770和實體暫存器檔單元1758履行寫入回/記憶體寫入級1718；7)各個單元可參與例外處置級1722；及8)退役單元1754和實體暫存器檔單元1758履行確定級1724。
核心1790可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心1790包括支援緊縮資料指令集延伸(例如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分別的指令和資料快取單元1734/1774以及共享L2快取單元1776，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖18A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及 /或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖18A為單處理器核心之方塊圖，連同與晶粒上互連網路1802之其連接、以及第二階(L2)快取1804之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器1800支援具有緊縮資料指令集延伸之x86指令集。L1快取1806容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1808及向量單元1810使用分別的暫存器組(個別地，純量暫存器1812及向量暫存器1814)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1806被讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1804之本地子集為其被劃分為分別本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1804之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1804中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1804中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一 致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖18B為圖18A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖18B包括L1快取1804之L1資料快取1806A部分、以及有關向量單元1810和向量暫存器1814之更多細節。明確地，向量單元1810為16寬的向量處理單元(VPU)(參見16寬的ALU 1828)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1820拌合暫存器輸入、以數字轉換單元1822A-B之數字轉換、及於記憶體輸入上以複製單元1824之複製。寫入遮蔽暫存器1826容許闡述結果向量寫入。
具有集成記憶體控制器及圖形之處理器
圖19為一種處理器1900之方塊圖，該處理器1900可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖19中之實線方塊闡明處理器1900，其具有單核心1902A、系統代理1910、一組一或更多匯流排控制器單元1916；而虛線方塊之選擇性加入闡明一替代處理器1900，其具有多核心1902A-N、系統代理單元1910中之一組一或更多集成記憶體控制器單元1914、及特殊用途邏輯1908。
因此，處理器1900之不同實施方式可包括：1) CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1908、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)之核心1902A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1902A-N；及3)共處理器，具有其為大量通用依序核心的核心1902A-N。因此，處理器1900可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器1900可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1906、及耦合至該組集成記憶體控制器單元1914之額外記憶體(未顯示)。該組共享快取單元1906可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1912將以下裝置互連：集成圖形邏輯1908、該組共享快取單元1906、及系統代理單元1910/集成記憶體單元1914，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一 致性被維持於一或更多快取單元1906與核心1902-A-N之間。
於某些實施例中，一或更多核心1902A-N能夠進行多線程。系統代理1910包括協調並操作核心1902A-N之那些組件。系統代理單元1910可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心1902A-N及集成圖形邏輯1908之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1902A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1902A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖20-23為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖20，其顯示依據本發明之一實施例的系統2000之方塊圖。系統2000可包括一或更多處理器 2010、2015，其被耦合至控制器集線器2020。於一實施例中，控制器集線器2020包括圖形記憶體控制器集線器(GMCH)2090及輸入/輸出集線器(IOH)2050(其可於分別的晶片上)；GMCH 2090包括記憶體及圖形控制器(耦合至記憶體2040及共處理器2045)；IOH 2050為通至GMCH 2090之耦合輸入/輸出(I/O)裝置2060。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體2040及共處理器2045被直接地耦合至處理器2010、及具有IOH 2050之單一晶片中的控制器集線器2020。
額外處理器2015之選擇性本質於圖20中被標示以斷線。各處理器2010、2015可包括文中所述的處理核心之一或更多者並可為處理器1900之某版本。
記憶體2040可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器2020經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接2095而與處理器2010、2015通訊。
於一實施例中，共處理器2045為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器2020可包括集成圖形加速器。
於實體資源2010、2015間可針對一系列之優點指標，其包括架構、微架構、熱、功率耗損特性，等方面有多樣的差異。
於一實施例中，處理器2010執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器2010辨識這些共處理器指令為其應由裝附之共處理器2045所執行的類型。因此，處理器2010將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器2045。共處理器2045接受並執行該些接收的共處理器指令。
現在參考圖21，其顯示依據本發明之實施例的第一更特定範例系統2100之方塊圖。如圖21中所示，多處理器系統2100為點對點互連系統，並包括經由點對點互連2150而耦合之第一處理器2170及第二處理器2180。處理器2170及2180之每一者可為處理器1900之某版本。於本發明之一實施例中，處理器2170及2180個別為處理器2010及2015，而共處理器2138為共處理器2045。於另一實施例中，處理器2170及2180個別為處理器2010及共處理器2045。
處理器2170及2180被顯示為個別地包括集成記憶體控制器(IMC)單元2172及2182。處理器2170亦包括其匯流排控制器單元點對點(P-P)介面2176及2178之部分；類似地，第二處理器2180包括P-P介面2186及2188。處理器2170、2180可使用P-P介面電路2178、 2188而經由點對點(P-P)介面2150來交換資訊。如圖21中所示，IMC 2172及2182將處理器耦合至個別記憶體，亦即記憶體2132及記憶體2134，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器2170、2180可各經由個別的P-P介面2152、2154而與晶片組2190交換資訊，使用點對點介面電路2176、2194、2186、2198。晶片組2190可經由高性能介面2139而選擇性地與共處理器2138交換資訊。於一實施例中，共處理器2138為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組2190可經由一介面2196而被耦合至第一匯流排2116。於一實施例中，第一匯流排2116可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖21中所示，各種I/O裝置2114可被耦合至第一匯流排2116，連同匯流排橋2118，其係將第一匯流排2116耦合至第二匯流排2120。於一實施例中，一或更多額外處理器2115(諸如共處理器、高通量MIC處理器、 GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排2116。於一實施例中，第二匯流排2120可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排2120，其包括(例如)鍵盤/滑鼠2122、通訊裝置2127、及資料儲存單元2128，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料2130)，於一實施例中。此外，音頻I/O 2124可被耦合至第二匯流排2120。注意：其他架構是可能的。例如，取代圖21之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖22，其顯示依據本發明之實施例的第二更特定範例系統2200之方塊圖。圖21與22中之類似元件具有類似的參考數字，且圖21之某些形態已從圖22省略以免混淆圖22之其他形態。
圖22闡明其處理器2170、2180可個別地包括集成記憶體及I/O控制邏輯(「CL」)2172和2182。因此，CL 2172、2182包括集成記憶體控制器單元並包括I/O控制邏輯。圖22闡明其不僅記憶體2132、2134被耦合至CL 2172、2182，同時其I/O裝置2214亦被耦合至控制邏輯2172、2182。舊有I/O裝置2215被耦合至晶片組2190。
現在參考圖23，其顯示依據本發明之一實施例的SoC2300之方塊圖。圖19中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於 圖23中，互連單元2302被耦合至：應用程式處理器2310，其包括一組一或更多核心202A-N及共享快取單元1906；系統代理單元1910；匯流排控制器單元1916；集成記憶體控制器單元1914；一組一或更多共處理器2320，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元2330；直接記憶體存取(DMA)單元2332；及顯示單元2340，用以耦合至一或更多外部顯示。於一實施例中，共處理器2320包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖21中所示之碼2130)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來 與處理系統通訊。如有需要，程式碼亦可被實施以組合或機器語言。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)等隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可 讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼變形，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖24為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖24顯示一種高階語言2402之程式可使用x86編譯器2404而被編譯以產生x86二元碼2406，其可由具有至少一x86指令集核心之處理器2416來本機地執行。具有至少一x86指令集核心之處理器2416代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者 (2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86編譯器2404代表一種編譯器，其可操作以產生x86二元碼2406(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器2416上。類似地，圖24顯示高階語言2402之程式可使用替代的指令集編譯器2408而被編譯以產生替代的指令集二元碼2410，其可由沒有至少一x86指令集核心之處理器2414來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器2412被用以將x86二元碼2406轉換為其可由沒有至少一x86指令集核心之處理器2414來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼2410，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器2412代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼2406。
針對圖3-12之任一者所述之組件、特徵、及細節亦可選擇性地應用於圖1-2之任一者。再者，針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在 實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者。於某些實施例中，指令可具有文中所揭露之指令格式的特徵或細節，雖然此非必要。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接或耦合。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的或相 同的特性，除非另有指明或顯而易見的。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置，等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路，等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、行 動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分別的實施例。
範例實施例
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種處理器，其包括複數緊縮資料暫存器、及一用以解碼指令之解碼單元。該指令係用以指示第一來源運算元，其將具有至少一巷道的位元。該指令亦用以指示第二來源緊縮資料運算元，其將具有數個次巷道大小的位元選擇元件。該處理器亦包括一執行單元，其係與該緊 縮資料暫存器及該解碼單元耦合。該執行單元(回應於該指令)係將結果緊縮資料運算元儲存於由該指令所指示之目的地儲存位置中。該結果運算元係包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元。相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由相應次巷道大小的位元選擇元件所指示。
範例2包括範例1之處理器，其中該些數個次巷道大小的位元選擇元件包括複數子集，其各相應於複數巷道的位元之不同一者。同時，該執行單元回應於該指令以使用該些次巷道大小的位元選擇元件之各子集來從僅於相應巷道的位元內選擇位元。
範例3包括範例2之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於一具有該些複數巷道的位元之緊縮資料暫存器中。
範例4包括範例3之處理器，其中該執行單元回應於該指令以將其由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元儲存於該緊縮資料暫存器之相應巷道的位元中。
範例5包括範例4之處理器，其中該執行單元回應於該指令以將其由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元之至少一複製品儲存於該緊縮資料暫存器之該些相應巷道的位元中。
範例6包括範例5之處理器，其中該解碼單元係用以解碼其將指示來源述詞遮蔽運算元之指令。同時，該執行單元回應於該指令亦選擇性地使用該來源述詞遮蔽運算元來闡述該緊縮資料暫存器之該些相應巷道的位元中由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元及其複製品之儲存。
範例7包括範例1之處理器，其中各次巷道大小的位元選擇元件係相應於相同相對位置中之該結果運算元的位元。同時，選擇性地，其中該第二來源緊縮資料運算元具有至少十六個次巷道大小的位元選擇元件。
範例8包括範例1之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於其為緊縮資料暫存器之該目的地儲存位置中。
範例9包括範例1之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於其為通用暫存器之該目的地儲存位置中。
範例10包括範例1之處理器，其中該解碼單元係用以解碼其用以指示將具有單一巷道的位元之該第一來源運算元的指令，其中所有該些數個次巷道大小的位元選擇元件將相應於該些單一巷道的位元。同時，選擇性地，其中該執行單元回應於該指令以將該些單一巷道的位元之位元儲存至該些數個次巷道大小的位元選擇元件之各者的結果運算元。
範例11包括範例1至9之任一者的處理器，其中該 解碼單元係用以解碼其用以指示該第一來源運算元將具有複數巷道的位元之指令。
範例12包括範例1至9之任一者的處理器，其中該解碼單元係用以解碼其用以指示該第一來源運算元將具有單一巷道的位元之指令，且其中該處理器回應於該指令以複製該第一來源運算元之該些單一巷道的位元複數次來產生複數巷道的位元。
範例13包括範例1至9之任一者的處理器，其中該解碼單元係用以解碼指令，該指令係用以指示其將具有至少一64位元巷道的位元之該第一來源運算元，及用以指示其將具有數個至少6位元大小的位元選擇元件之該第二來源緊縮資料運算元。
範例14包括範例13之處理器，其中各至少6位元的位元選擇元件是在該第二來源緊縮資料運算元之不同的相應8位元位元組中。同時，選擇性地，其中該第二來源緊縮資料運算元具有至少十六個位元選擇元件。
範例15包括範例1至9之任一者的處理器，其中該解碼單元係用以解碼指示該第二來源緊縮資料運算元之指令，該第二來源緊縮資料運算元將具有如該第一來源運算元之該些至少一巷道的位元之各者中的位元數之次巷道大小的位元選擇元件的相同數目。
範例16為一種於處理器中之方法，其包括接收一指示具有至少一巷道的位元之第一來源運算元的指令。該指令亦指示具有數個次巷道大小的位元選擇元件之第二來源 緊縮資料運算元。該方法亦包括回應於該指令以將結果運算元儲存於由該指令所指示之目的地儲存位置中。該結果運算元包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元。相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由相應次巷道大小的位元選擇元件所指示。
範例17包括範例16之方法，其中儲存包括將該結果運算元儲存於其為述詞遮蔽暫存器之該目的地儲存位置。同時，選擇性地，其中該結果運算元之各位元係相應於相同相對位置中之次巷道大小的位元選擇元件。
範例18包括範例16之方法，其中接收包括接收該指令，該指令係指示其具有該些數個次巷道大小的位元選擇元件之該第二來源緊縮資料運算元包括複數子集，其各相應於複數巷道的位元之不同一者。該方法亦選擇性地包括使用該些次巷道大小的位元選擇元件之各子集來從僅於相應巷道的位元內選擇位元。
範例19包括範例18之方法，其中儲存包括將該結果運算元儲存於具有複數巷道的位元之緊縮資料暫存器中，及其中該結果運算元之一巷道的位元包括由該些次巷道大小的位元選擇元件之該相應子集所選擇的該些位元以及由該相應子集所選擇的該些位元之複數複製品。
範例20包括範例16之方法，其中接收包括接收該指令，該指令係指示該第一來源運算元具有複數64位元巷 道的位元，及指示該第二來源緊縮資料運算元具有配置為各相應於該些64位元巷道的位元之不同一者的複數組之數個至少6位元的位元選擇元件。
範例21包括範例16之方法，其中接收包括接收該指令，該指令係指示該第一來源運算元具有單一巷道的位元。同時，該方法可選擇性地包括，回應於該指令，複製該第一來源運算元之該些單一巷道的位元複數次以產生複數巷道的位元。
範例22為一種用以處理指令之系統，其包括互連、及一與該互連耦合之處理器。該處理器係用以接收指令，該指令係用以指示其將具有至少一巷道的位元之第一來源運算元，及用以指示其將具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元。該指令亦用以指示目的地儲存位置。該處理器回應於該指令以將結果運算元儲存於該目的地儲存位置中。該結果運算元係用以包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元。相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由相應次巷道大小的位元選擇元件所指示。該系統亦包括與該互連耦合之動態隨機存取記憶體(DRAM)。
範例23包括範例22之系統，其中該些數個次巷道大小的位元選擇元件包括複數子集，其各相應於複數巷道的位元之不同一者。同時，選擇性地，其中該處理器回應於 該指令以使用該些次巷道大小的位元選擇元件之各子集來從僅於相應巷道的位元內選擇位元。
範例24為一種包括非暫態機器可讀取儲存媒體之製造物件。該非暫態機器可讀取儲存媒體係儲存指令。該指令係用以指示其具有至少一巷道的位元之第一來源運算元，及用以指示其具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元。假如由機器所執行，則該指令係用以致使該機器履行包括將結果運算元儲存於其由該指令所指示之目的地儲存位置中之操作。該結果運算元係用以包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元。相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由相應次巷道大小的位元選擇元件所指示。
範例25包括範例24之製造物件，其中假如由該機器所執行，該指令係用以致使該機器將該結果運算元儲存於述詞遮蔽暫存器中。
範例26為一種可操作以履行範例16至21的任一者之方法的處理器或其他設備。
範例27為一種包括用以履行範例16至21的任一者之方法的機構之處理器或其他設備。
範例28為一種包括用以履行範例16至21的任一者之方法的模組之處理器或其他設備。
範例29為一種包括用以履行範例16至21的任一者 之方法的模組及/或單元及/或邏輯及/或電路及/或機構之任何組合的處理器。
範例30為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例16至21的任一者之方法。
範例31為一種電腦系統、其他電子裝置、或其他設備，包括匯流排或其他互連、與該互連耦合之範例1至15的任一者之處理器、及與該互連耦合之至少一組件，其係選自動態隨機存取記憶體(DRAM)、網路介面、圖形晶片、無線通訊晶片、全球行動通訊系統(GSM)天線、相位改變記憶體、及視頻相機。
範例32為一種實質上如文中所述的處理器或其他設備。
範例33為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
範例34為一種可操作以履行實質上如文中所述的任何位元混洗指令之處理器或其他設備。
範例35為一種處理器或其他設備，包括用以解碼第一指令集之指令的解碼單元。該解碼單元係用以接收其仿真第一指令之該第一指令集的一或更多指令。該第一指令可為實質上如文中所揭露之任何位元混洗指令，且係屬於第二不同的指令集。該處理器或其他設備包括一或更多執 行單元，其係與該解碼單元耦合以執行該第一指令集之該些一或更多指令。該些一或更多執行單元回應於該第一指令集之該些一或更多指令以儲存結果於目的地中。該結果可包括針對該第一指令之實質上如文中所揭露的位元混洗指令之任何結果。
範例36為一種電腦系統或其他電子裝置，其包括具有用以解碼第一指令集之指令的解碼單元之處理器。該處理器亦具有一或更多執行單元。該電子裝置亦包括與該處理器耦合之儲存裝置。該儲存裝置係用以儲存第一指令，該第一指令可為實質上如文中所揭露之任何位元混洗指令，且其係屬於第二不同的指令集。該儲存裝置亦用以儲存將該第一指令轉換為該第一指令集之一或更多指令的指令。當由該處理器履行時，該第一指令集之該些一或更多指令係用以致使該處理器儲存結果於目的地中。該結果可包括針對該第一指令之實質上如文中所揭露的位元混洗指令之任何結果。
100‧‧‧處理器
102‧‧‧位元混洗指令
104‧‧‧解碼單元
106‧‧‧執行單元
108‧‧‧緊縮資料暫存器
110‧‧‧第一來源緊縮資料運算元
112‧‧‧第二來源緊縮資料運算元
114‧‧‧結果緊縮資料運算元
116‧‧‧緊縮資料操作遮蔽暫存器
118‧‧‧通用暫存器
122‧‧‧來源緊縮資料操作遮蔽(選擇性)
124‧‧‧緊縮資料操作遮蔽暫存器

Claims (25)

  1. 一種處理器，包含：複數緊縮資料暫存器；解碼單元，用以解碼指令，該指令係用以指示其將具有至少一巷道的位元之第一來源運算元，且該指令用以指示其將具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元；及執行單元，其係與該緊縮資料暫存器及該解碼單元耦合，該執行單元回應於該指令以將結果緊縮資料運算元儲存於其將由該指令所指示之目的地儲存位置中，該結果運算元係包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元，相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由該相應次巷道大小的位元選擇元件所指示。
  2. 如申請專利範圍第1項之處理器，其中該些數個次巷道大小的位元選擇元件包括複數子集，其各相應於複數巷道的位元之不同一者，及其中該執行單元回應於該指令以使用該些次巷道大小的位元選擇元件之各子集來從僅於相應巷道的位元內選擇位元。
  3. 如申請專利範圍第2項之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於一具有該些複數巷道的位元之緊縮資料暫存器中。
  4. 如申請專利範圍第3項之處理器，其中該執行單 元回應於該指令以將其由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元儲存於該緊縮資料暫存器之相應巷道的位元中。
  5. 如申請專利範圍第4項之處理器，其中該執行單元回應於該指令以將其由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元之至少一複製品儲存於該緊縮資料暫存器之該些相應巷道的位元中。
  6. 如申請專利範圍第5項之處理器，其中該解碼單元係用以解碼其將指示來源述詞遮蔽運算元之指令，及其中該執行單元回應於該指令以使用該來源述詞遮蔽運算元來闡述該緊縮資料暫存器之該些相應巷道的位元中由該些次巷道大小的位元選擇元件之各子集所選擇的該些位元及其複製品之儲存。
  7. 如申請專利範圍第1項之處理器，其中各次巷道大小的位元選擇元件係相應於相同相對位置中之該結果運算元的位元，及其中該第二來源緊縮資料運算元具有至少十六個次巷道大小的位元選擇元件。
  8. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於其為緊縮資料暫存器之該目的地儲存位置中。
  9. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以將該結果運算元儲存於其為通用暫存器之該目的地儲存位置中。
  10. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼其用以指示將具有單一巷道的位元之該第一來源運算元的指令，其中所有該些數個次巷道大小的位元選擇元件將相應於該些單一巷道的位元，及其中該執行單元回應於該指令以將該些單一巷道的位元之位元儲存至該些數個次巷道大小的位元選擇元件之各者的該結果運算元。
  11. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該第一來源運算元將具有複數巷道的位元之指令。
  12. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示該第一來源運算元將具有單一巷道的位元之指令，及其中該處理器回應於該指令以複製該第一來源運算元之該些單一巷道的位元複數次來產生複數巷道的位元。
  13. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼指令，該指令係用以指示其將具有至少一64位元巷道的位元之該第一來源運算元，及用以指示其將具有數個至少6位元大小的位元選擇元件之該第二來源緊縮資料運算元。
  14. 如申請專利範圍第13項之處理器，其中各至少6位元的位元選擇元件是在該第二來源緊縮資料運算元之不同的相應8位元位元組中，及其中該第二來源緊縮資料運算元具有至少十六個位元選擇元件。
  15. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼指示該第二來源緊縮資料運算元之指令，該第二來源緊縮資料運算元將具有如該第一來源運算元之該些至少一巷道的位元之各者中的位元數之相同數目的次巷道大小的位元選擇元件。
  16. 一種於處理器中之方法，包含：接收指令，該指令指示其具有至少一巷道的位元之第一來源運算元，且該指令指示其具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元；及回應於該指令以將結果運算元儲存於由該指令所指示之目的地儲存位置中，該結果運算元包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元，相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由該相應次巷道大小的位元選擇元件所指示。
  17. 如申請專利範圍第16項之方法，其中儲存包含將該結果運算元儲存於其為述詞遮蔽暫存器之該目的地儲存位置中，及其中該結果運算元之各位元係相應於相同相對位置中之次巷道大小的位元選擇元件。
  18. 如申請專利範圍第16項之方法，其中接收包含接收該指令，該指令係指示其具有該些數個次巷道大小的位元選擇元件之該第二來源緊縮資料運算元包括複數子集，其各相應於複數巷道的位元之不同一者，且進一步包含使用該些次巷道大小的位元選擇元件之各子集來從僅於 相應巷道的位元內選擇位元。
  19. 如申請專利範圍第18項之方法，其中儲存包括將該結果運算元儲存於具有複數巷道的位元之緊縮資料暫存器中，及其中該結果運算元之一巷道的位元包括由該些次巷道大小的位元選擇元件之該相應子集所選擇的該些位元以及由該相應子集所選擇的該些位元之複數複製品。
  20. 如申請專利範圍第16項之方法，其中接收包含接收該指令，該指令係指示該第一來源運算元具有複數64位元巷道的位元，及指示該第二來源緊縮資料運算元具有配置為各相應於該些64位元巷道的位元之不同一者的複數組之數個至少6位元的位元選擇元件。
  21. 如申請專利範圍第16項之方法，其中接收包含接收該指令，該指令係指示該第一來源運算元具有單一巷道的位元，及進一步包含回應於該指令，複製該第一來源運算元之該些單一巷道的位元複數次以產生複數巷道的位元。
  22. 一種用以處理指令之系統，包含：互連；與該互連耦合之處理器，該處理器係用以接收指令，該指令係用以指示其將具有至少一巷道的位元之第一來源運算元；用以指示其將具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元；及用以指示目的地儲存位置，該處理器回應於該指令以將結果運算元儲存於該目的地儲存位置中，該結果運算元係用以包括針對該些數個次 巷道大小的位元選擇元件之各者的不同相應位元，相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由該相應次巷道大小的位元選擇元件所指示；及與該互連耦合之動態隨機存取記憶體(DRAM)。
  23. 如申請專利範圍第22項之系統，其中該些數個次巷道大小的位元選擇元件包括複數子集，其各相應於複數巷道的位元之不同一者，及其中該處理器回應於該指令以使用該些次巷道大小的位元選擇元件之各子集來從僅於相應巷道的位元內選擇位元。
  24. 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存一指令，該指令係用以指示其具有至少一巷道的位元之第一來源運算元，及用以指示其具有數個次巷道大小的位元選擇元件之第二來源緊縮資料運算元，及假如由機器所執行，則該指令係用以致使該機器履行包含以下之操作：將結果運算元儲存於其由該指令所指示之目的地儲存位置中，該結果運算元係用以包括針對該些數個次巷道大小的位元選擇元件之各者的不同相應位元，相應於次巷道大小的位元選擇元件之該結果運算元之各位元的值將是該第一來源運算元之該些至少一巷道的位元之相應巷道的位元之位元的值，其係由該相應次巷道大小的位元選擇元件所指示。
  25. 如申請專利範圍第24項之製造物件，其中假如由該機器所執行，該指令係用以致使該機器將該結果運算元儲存於述詞遮蔽暫存器中。
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