KR102296800B1 - 비트 셔플 프로세서, 방법, 시스템, 및 명령어 - Google Patents
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Abstract
프로세서는 패킹된 데이터 레지스터 및 명령어를 디코딩하는 디코드 유닛을 포함한다. 명령어는 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자 및 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시한다. 실행 유닛은 패킹된 데이터 레지스터 및 디코드 유닛과 연결된다. 실행 유닛은 명령어에 응답하여, 결과 피연산자를 목적지 저장 위치에 저장한다. 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함한다. 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 표시되는, 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값이다.
Description
본 명세서에서 기술되는 실시예는 일반적으로 프로세서에 관한 것이다. 특히, 본 명세서에서 기술되는 실시예는 일반적으로 프로세서에서 비트 조작에 관한 것이다.
프로세서는 여러 가지의 상이한 유형의 명령어를 실행하여 데이터 요소(data element)를 연산한다. 예를 들어, 가산 명령어는 제 1 레지스터 내의 제 1의 16-비트 데이터 요소를 제 2 레지스터 내의 제 2의 16-비트 데이터 요소에 가산하고, 16-비트의 결과 데이터 요소를 목적지 레지스터에 저장한다. 각 데이터 요소는, 예를 들면, 픽셀 컬러 코드, 복수의 항목을 표현하는 정수 값 등과 같은 별개의 개별적인 데이터 조각을 나타낼 수 있다.
전체 데이터 요소(예를 들어, 8-비트, 16-비트, 32-비트, 또는 64-비트 데이터 요소)를 연산하는 것 이외에, 단일의 데이터 요소 내의 개별 비트를 조작하는 것이 때로는 유용할 때가 있다. 그러나 전체 데이터 요소를 연산하는 것과 비교하여, 단일의 데이터 요소 내의 개별 비트를 조작하는 것은 종종 프로세서에서 상대적으로 느린 경향 및/또는 비효율적인 경향이 있다. 일 예로서, 단일의 데이터 요소 내의 개별 비트의 값을 구하는 알고리즘은, 매 개별 비트마다, 데이터 요소의 모든 비트를 회전시키거나 시프트시켜서(예를 들어, 모든 16비트를 시프트시켜서) 개별 비트를 특정 위치에 놓는 하나의 명령어, 및 회전되고/시프트된 비트와, 개별 비트를 선택하거나, 개별 비트를 격리 또는 누적하도록 구성된 마스크 데이터 요소(mask data element)를 이용하여 비트별 논리 연산(예를 들면, 논리 AND, OR 등)을 수행하는 다른 명령어를 포함할 수 있다.
이것은 그저 하나의 예일 뿐이지만, 알고리즘에 의해 사용되는 특정 접근방법에 상관없이, 구해진 각 개별 비트 값에는 일반적으로 하나 이상의 별도의 명령어가 필요할 수 있다. 결과적으로, 필요한 명령어의 총 개수는 구하려는 비트 값의 총 개수와 대략 비례하여 일반적으로 증가하는 경향이 있다. 예를 들어, 32-비트 데이터 요소의 모든 비트 값을 구하기 위해서는 16-비트 데이터 요소의 모든 비트 값을 구하는데 필요한 만큼의 많은 명령어의 대략 두 배가 필요할 수 있다. 또한, 알고리즘은 구해진 각 개별 비트 값에 대해 데이터 요소의 모든 비트를 조작(예를 들면, 모든 비트를 시프트하고, 모든 비트에 대해 논리 연산을 수행함)하는데, 이 또한 알고리즘의 성능을 덜 최적하게 만드는 경향이 있다.
본 발명은 다음과 같은 설명 및 실시예를 예시하는데 사용되는 첨부 도면을 참조함으로써 가장 잘 이해될 수 있다. 도면에서,
도 1은 비트 셔플 명령어(bit shuffle instruction)의 실시예를 수행하도록 동작 가능한 프로세서의 실시예의 블록도이다.
도 2는 비트 셔플 명령어의 실시예를 수행하는 프로세서에서의 방법의 실시예의 블록 흐름도이다.
도 3은 비트 셔플 연산의 실시예의 블록도이다.
도 4는 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인(lane)의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 5는 제 1 패킹된 소스 데이터 피연산자의 16-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 4-비트 니블 크기(nibble sized)의 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 6은 선택적으로 비트 셔플 연산과 조합될 수 있는 데이터 요소 방송 연산(data element broadcast operation)의 실시예의 블록도이다.
도 7은 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 8은 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 마스크 요소에 적용받는 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 9는 비트 셔플 명령어의 실시예의 블록도이다.
도 10은 한 세트의 적합한 패킹된 데이터 레지스터의 실시예의 블록도이다.
도 11은 한 세트의 적합한 패킹된 데이터 연산 마스크 레지스터의 실시예의 블록도이다.
도 12는 패킹된 데이터 연산 마스크 레지스터의 블록도로서 복수의 마스크 비트가 패킹된 데이터 및 데이터 요소 크기에 좌우될 수 있는 것을 보여준다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른, 일반적인 벡터 친화적 명령어 포맷(generic vector friendly instruction format) 및 그의 명령어 템플릿(instruction template)을 예시하는 블록도이다.
도 14a 내지 도 14b는 본 발명의 실시예에 따른, 예시적인 특정의 벡터 친화적 명령어 포맷(specific vector friendly instruction format) 및 오피코드 필드(opcode field)를 예시하는 블록도이다.
도 15a 내지 도 15d는 본 발명의 실시예에 따른, 예시적인 특정의 벡터 친화적 명령어 포맷 및 그의 필드를 예시하는 블록도이다.
도 16은 레지스터 아키텍처의 실시예의 블록도이다.
도 17a는 순차적 파이프라인(in-order pipeline)의 실시예 및 레지스터 리네이밍 비순차적 발행(register renaming out-of-order issue)/실행 파이프라인(execution pipeline)의 실시예를 예시하는 블록도이다.
도 17b는 실행 엔진 유닛에 연결되고 메모리 유닛에도 모두 다 연결된 프론트 엔드 유닛(front end unit)을 포함하는 프로세서 코어의 실시예의 블록도이다.
도 18a는 단일 프로세서 코어와 함께, 이 코어의 온-다이 인터커넥트 네트워크(on-die interconnect network)와의 접속과, 이 코어의 레벨 2(L2) 캐시의 로컬 서브세트의 실시예의 블록도이다.
도 18b는 도 18a의 프로세서 코어의 일부의 확장된 모양의 실시예의 블록도이다.
도 19는 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 그리고 통합된 그래픽스(integrated graphics)를 가질 수 있는 프로세서의 실시예의 블록도이다.
도 20은 컴퓨터 아키텍처의 제 1 실시예의 블록도이다.
도 21은 컴퓨터 아키텍처의 제 2 실시예의 블록도이다.
도 22는 컴퓨터 아키텍처의 제 3 실시예의 블록도이다.
도 23은 컴퓨터 아키텍처의 제 4 실시예의 블록도이다.
도 24는 본 발명의 실시예에 따라, 소스 명령어 집합 내의 이진 명령어를 타겟 명령어 집합 내의 이진 명령어로 변환하는 소프트웨어 명령어 변환기의 사용에 관한 블록도이다.
도 1은 비트 셔플 명령어(bit shuffle instruction)의 실시예를 수행하도록 동작 가능한 프로세서의 실시예의 블록도이다.
도 2는 비트 셔플 명령어의 실시예를 수행하는 프로세서에서의 방법의 실시예의 블록 흐름도이다.
도 3은 비트 셔플 연산의 실시예의 블록도이다.
도 4는 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인(lane)의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 5는 제 1 패킹된 소스 데이터 피연산자의 16-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 4-비트 니블 크기(nibble sized)의 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 6은 선택적으로 비트 셔플 연산과 조합될 수 있는 데이터 요소 방송 연산(data element broadcast operation)의 실시예의 블록도이다.
도 7은 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 8은 제 1 패킹된 소스 데이터 피연산자의 64-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자 내의 마스크 요소에 적용받는 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자를 생성하는 비트 셔플 연산의 실시예의 블록도이다.
도 9는 비트 셔플 명령어의 실시예의 블록도이다.
도 10은 한 세트의 적합한 패킹된 데이터 레지스터의 실시예의 블록도이다.
도 11은 한 세트의 적합한 패킹된 데이터 연산 마스크 레지스터의 실시예의 블록도이다.
도 12는 패킹된 데이터 연산 마스크 레지스터의 블록도로서 복수의 마스크 비트가 패킹된 데이터 및 데이터 요소 크기에 좌우될 수 있는 것을 보여준다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른, 일반적인 벡터 친화적 명령어 포맷(generic vector friendly instruction format) 및 그의 명령어 템플릿(instruction template)을 예시하는 블록도이다.
도 14a 내지 도 14b는 본 발명의 실시예에 따른, 예시적인 특정의 벡터 친화적 명령어 포맷(specific vector friendly instruction format) 및 오피코드 필드(opcode field)를 예시하는 블록도이다.
도 15a 내지 도 15d는 본 발명의 실시예에 따른, 예시적인 특정의 벡터 친화적 명령어 포맷 및 그의 필드를 예시하는 블록도이다.
도 16은 레지스터 아키텍처의 실시예의 블록도이다.
도 17a는 순차적 파이프라인(in-order pipeline)의 실시예 및 레지스터 리네이밍 비순차적 발행(register renaming out-of-order issue)/실행 파이프라인(execution pipeline)의 실시예를 예시하는 블록도이다.
도 17b는 실행 엔진 유닛에 연결되고 메모리 유닛에도 모두 다 연결된 프론트 엔드 유닛(front end unit)을 포함하는 프로세서 코어의 실시예의 블록도이다.
도 18a는 단일 프로세서 코어와 함께, 이 코어의 온-다이 인터커넥트 네트워크(on-die interconnect network)와의 접속과, 이 코어의 레벨 2(L2) 캐시의 로컬 서브세트의 실시예의 블록도이다.
도 18b는 도 18a의 프로세서 코어의 일부의 확장된 모양의 실시예의 블록도이다.
도 19는 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 그리고 통합된 그래픽스(integrated graphics)를 가질 수 있는 프로세서의 실시예의 블록도이다.
도 20은 컴퓨터 아키텍처의 제 1 실시예의 블록도이다.
도 21은 컴퓨터 아키텍처의 제 2 실시예의 블록도이다.
도 22는 컴퓨터 아키텍처의 제 3 실시예의 블록도이다.
도 23은 컴퓨터 아키텍처의 제 4 실시예의 블록도이다.
도 24는 본 발명의 실시예에 따라, 소스 명령어 집합 내의 이진 명령어를 타겟 명령어 집합 내의 이진 명령어로 변환하는 소프트웨어 명령어 변환기의 사용에 관한 블록도이다.
본 명세서에는 비트 셔플 명령어(bit shuffle instruction), 명령어를 실행하는 프로세서, 명령어를 처리하거나 실행할 때 프로세서에 의해 수행되는 방법, 및 명령어를 처리 또는 실행하는 하나 이상의 프로세서를 포함하는 시스템이 개시된다. 다음과 같은 설명에서, 많은 특정 세부사항(예를 들면, 특정 명령어 연산, 데이터 포맷, 프로세서 구성, 마이크로아키텍처적 세부사항, 동작 시퀀스 등)이 언급된다. 그러나 실시예는 이러한 특정 세부사항 없이 실시될 수 있다. 다른 경우에, 널리 공지된 회로, 구조 및 기술은 설명을 모호하게 하지 않기 위해 상세하게 도시되지 않는다.
도 1은 비트 셔플 명령어(102)의 실시예를 수행하도록 동작할 수 있는 프로세서(100)의 실시예의 블록도이다. 일부 실시예에서, 프로세서는 범용 프로세서(예를 들면, 데스크톱, 랩톱, 또는 다른 컴퓨터에서 사용되는 형태의 범용 마이크로프로세서 또는 중앙 처리 유닛(central processing unit, CPU)일 수 있다. 이와 달리, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서의 예는 이것으로 제한되는 것은 아니지만, 암호화 프로세서, 통신 프로세서, 네트워크 프로세서, 코프로세서, 그래픽스 프로세서, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 및 컨트롤러(예를 들면, 마이크로컨트롤러)를 포함한다. 프로세서는 각종 복합 명령어 집합 컴퓨팅(complex instruction set computing, CISC) 아키텍처, 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 아키텍처, 매우 긴 명령어 워드(very long instruction word, VLIW) 아키텍처, 하이브리드 아키텍처, 다른 유형의 아키텍처 중 임의의 아키텍처를 가질 수 있거나, 상이한 아키텍처의 조합을 가질 수 있다(예를 들면, 상이한 코어는 상이한 아키텍처를 가질 수 있다).
연산 중에, 프로세서(100)는 비트 셔플 명령어(102)를 수신할 수 있다. 예를 들면, 명령어는 인터커넥트를 통해 메모리로부터 수신될 수 있다. 비트 셔플 명령어는 매크로명령어, 어셈블리 언어 명령어, 머신 코드 명령어, 또는 기타 명령어나 프로세서의 명령어 집합의 제어 신호를 나타낼 수 있다. 명령어 집합은 프로세서의 명령어 집합 아키텍처(instruction set architecture, ISA)의 일부이며 프로세서가 실행하도록 동작할 수 있는 고유 명령어를 포함한다.
일부 실시예에서, 비트 셔플 명령어는 적어도 하나의 비트 레인(lane of bits)(예를 들어, 16-비트, 32-비트, 64-비트, 또는 128-비트의 비트 레인)을 갖는 제 1 소스 피연산자(source operand)(110)를 (예를 들어, 하나 이상의 소스 피연산자 지정 필드 또는 한 세트의 소스 피연산자 지정 비트를 통해) 명시적으로 지정할 수 있거나, 또는 다른 방법으로 표시(예를 들어, 암시적으로 표시)할 수 있다. 일부 실시예에서, 적어도 하나의 비트 레인 각각은 상이한 패킹된 데이터 요소(packed data element)(예를 들어, 16-비트, 32-비트, 또는 64-비트 정수 또는 다른 데이터 요소)일 수 있다. 일부 실시예에서, 명령어는 복수의 서브레인 크기 비트 선택 요소(sub-lane sized bit selection element)를 갖는 제 2 패킹된 소스 데이터 피연산자(source packed data element)를 명시적으로 지정하거나, 또는 다른 방법으로 표시할 수 있다. 각각의 서브레인 크기 비트 선택 요소는 적어도 하나의 비트 레인 각각보다 적은 비트를 가질 수 있다(예를 들면, 각각의 서브레인 크기 비트 선택 요소는 8-비트, 6-비트, 5-비트, 4-비트 또는 3-비트를 가질 수 있다). 아래에서 추가로 설명되는 바와 같이, 각각의 서브레인 크기 비트 선택 요소는 대응하는 레인 내의 개개 비트 위치를 지정하거나 선택하도록 작용한다. 하나의 특정한 예로서, 6-비트 크기의 비트 선택 요소는 64-비트 레인(예를 들어, 64-비트 쿼드워드 정수(quadword integer))의 64개의 상이한 비트 위치 중의 어느 하나를 지정하도록 작용할 수 있다. 일 양태에서, 6-비트 크기의 비트 선택 요소는 8-비트 바이트에 포함될 수 있지만, 8개 비트 중 6개만이 선택하는데 사용될 수 있다.
다시 도 1을 참조하면, 프로세서는 디코드 유닛 또는 디코더(104)를 포함한다. 디코드 유닛은 비트 셔플 명령어(102)를 수신하고 디코딩할 수 있다. 디코드 유닛은 상대적으로 상위 레벨의 비트 셔플 명령어를 반영하고, 표현하고, 그리고/또는 그로부터 도출되는, 상대적으로 하위 레벨의 하나 이상의 명령어 또는 제어 신호(예를 들면, 하나 이상의 마이크로명령어, 마이크로연산, 마이크로코드 엔트리 포인트, 디코딩된 명령어 또는 제어 신호 등)를 출력할 수 있다. 일부 실시예에서, 디코드 유닛은 비트 셔플 명령어를 수신하는 하나 이상의 입력 구조(예를 들면, 포트(들), 인터커넥트(들), 인터페이스)와, 디코드 유닛과 연결되어 비트 셔플 명령어를 인식하고 디코딩하는 명령어 인식 및 디코드 로직과, 디코드 유닛과 연결되어 하위 레벨 명령어(들) 또는 제어 신호(들)를 출력하는 하나 이상의 출력 구조(예를 들면, 포트(들), 인터커넥트(들), 인터페이스)를 포함할 수 있다. 디코드 유닛은, 이것으로 제한되는 것은 아니지만, 본 기술에서 공지된 디코드 유닛을 구현하는데 사용되는 마이크로코드 판독 전용 메모리(read-only memory, ROM), 룩업 테이블, 하드웨어 구현물, 프로그래머블 로직 어레이(programmable logic array, PLA), 및 다른 메커니즘을 비롯한 다양한 여러 메커니즘을 사용하여 구현될 수 있다. 일부 실시예에서, 디코드 유닛에 직접 제공되는 비트 셔플 명령어 대신에, 명령어 에뮬레이터(emulator), 번역기(translator), 모퍼(morpher), 해석기(interpreter), 또는 다른 명령어 변환 모듈이 선택적으로 사용될 수 있다.
다시 도 1을 참조하면, 프로세서(100)는 또한 한 세트의 패킹된 데이터 레지스터(packed data register)(108)를 포함한다. 일부 실시예에서, 프로세서는 또한 선택적으로 한 세트의 패킹된 데이터 연산 마스크 레지스터(packed data operation mask register)(116)를 포함한다. 일부 실시예에서, 프로세서는 또한 선택적으로 한 세트의 범용 레지스터(118)를 포함할 수 있다. 이들 레지스터 각각은 데이터를 저장하도록 작용 가능한 온-다이 저장 위치(on-die storage location)를 나타낼 수 있다. 패킹된 데이터 레지스터는 패킹된 데이터, 벡터 데이터, 또는 단일 명령어 다중 데이터(SIMD) 데이터를 저장하도록 작용할 수 있다. 일부 실시예에서, 패킹된 데이터 연산 마스크 레지스터는 비트 셔플 명령어(bit shuffle instruction)의 결과를 저장하도록 작용할 수 있으며, 또한 패킹된 데이터 연산 마스크(예를 들면, 예측 마스크(predictive mask))를 저장하도록 작용할 수도 있다. 패킹된 데이터 레지스터, 패킹된 데이터 연산 마스크 레지스터, 및 범용 레지스터는 각기 소프트웨어 및/또는 프로그래머에 가시적인, 그리고/또는 피연산자를 식별하기 위해 프로세서의 명령어 집합 중의 명령어에 의해 지시되는 레지스터인, 아키텍처적으로 가시적이거나 아키텍처적인 레지스터를 나타낼 수 있다. 이러한 아키텍처적 레지스터는 특정 마이크로아키텍처 내의 다른 비 아키텍처적인 레지스터(non-architectural register)(예를 들면, 임시 레지스터, 재정렬 버퍼, 리타이어먼트 레지스터(retirement register) 등)와 대조적이다. 이들 레지스터는 널리 공지된 기술을 사용하여 상이한 마이크로아키텍처로 상이한 방법으로 구현될 수 있으며 임의의 특정한 형태의 디자인으로 제한되지 않는다. 적합한 유형의 레지스터의 예는, 이것으로 제한되는 것은 아니지만, 전용의 물리 레지스터, 레지스터 리네이밍을 사용하는 동적으로 할당된 물리 레지스터, 및 이들의 조합을 포함한다.
일부 실시예에서, 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자(112)는 선택적으로 패킹된 데이터 레지스터(108) 중의 한 레지스터에 저장될 수 있다. 대안으로, 제 2 패킹된 소스 데이터 피연산자는 선택적으로 메모리 위치 또는 다른 저장 위치에 저장될 수 있다. 도시된 바와 같이, 일부 실시예에서, 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자(110)도 또한 (예를 들어, 제 1 소스 피연산자가 패킹된 데이터 피연산자이면) 선택적으로 패킹된 데이터 레지스터(108) 중의 한 레지스터에 저장될 수 있다. 대안으로, 제 1 소스 피연산자(110)는 (예를 들어, 제 1 소스 피연산자가 단일의 16-비트, 32-비트, 또는 64-비트의 비트 레인이면) 선택적으로 범용 레지스터(118) 중의 한 레지스터에 저장될 수 있다. 또 다른 실시예에서, 제 1 소스 피연산자(110)는 (제 1 소스 피연산자가 패킹된 데이터 피연산자이거나, 제 1 소스 피연산자가 단일의 스칼라 비트 레인(scalar lane of bits)을 가지면) 선택적으로 메모리에 저장될 수 있다.
다시 도 1을 참조하면, 실행 유닛(106)은 디코드 유닛(104), 패킹된 데이터 레지스터(108), 범용 레지스터(118), 및 선택적인 패킹된 데이터 연산 마스크 레지스터(116)와 연결된다. 실행 유닛은 하나 이상의 디코딩된 명령어나 제어 신호, 또는 다른 방법으로 비트 셔플 명령어를 나타내고 그리고/또는 그로부터 도출되는 변환된 명령어나 제어 신호를 수신할 수 있다. 실행 유닛은 또한 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자(110) 및, 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자(112)를 수신할 수 있다. 비트 셔플 명령어에 응답하여 그리고/또는 그의 결과로서(예를 들면, 비트 셔플 명령어로부터 디코딩된 하나 이상의 명령어 또는 하나 이상의 제어 신호에 응답하여), 실행 유닛은 결과 피연산자(114)를 비트 셔플 명령어에 의해 표시된 목적지 저장 위치에 저장하도록 동작할 수 있다.
일부 실시예에서, 결과 피연산자(result operand)(114)는 제 2 패킹된 소스 데이터 피연산자(112)의 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함할 수 있다. 일부 실시예에서, 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자(114)의 각 비트의 값은 제 1 소스 피연산자(110)의 적어도 하나의 비트 레인 중의, 대응하는 비트 레인 내에 있는, 선택되거나, 지정되거나, 또는 다른 방법으로 표시되는 값과 비트 값에서 동일할 수 있다. 선택되거나 표시되는 비트는 대응하는 서브레인 크기 비트 선택 요소에 의해 선택되거나 표시될 수 있다. 예를 들면, 제 2 패킹된 소스 데이터 피연산자(112)의 각 서브레인 크기 비트 선택 요소는 제 1 소스 피연산자(110)의 대응하는 레인 내의 비트의 위치를 선택하거나 표시할 수 있으며, 제 1 소스 피연산자의 값은 제 2 패킹된 소스 데이터 피연산자(112)의 비트 선택 요소에 대응하는 결과 피연산자(114)의 비트 내에 포함된다. 예를 들어, 서브레인 크기 비트 선택 요소는 대응하는 비트 레인 내의 비트 위치(예를 들면, 제23째 비트 위치)를 지정하거나 표시하는 값(예를 들면 23이라는 값)을 가질 수 있다. 일부 실시예에서, 서브레인 크기 비트 선택 요소는 모두 제 1 소스 피연산자의 같은 단일의 레인에 대응할 수 있다. 다른 실시예에서, 서브레인 크기 비트 선택 요소의 다른 레인은 각기 대응하는 상대 위치에 있는 레인에 대응할 수 있다. 일부 실시예에서, 결과 피연산자(114)는 도 3 내지 도 8에 도시되고 기술되는 것 중 어느 것일 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다.
도시된 바와 같이, 예시된 실시예에서, 결과 피연산자(114)는 선택적으로 패킹된 데이터 연산 마스크 레지스터(116) 중의 한 레지스터에 저장될 수 있지만, 이것은 필수 사항이 아니다. 다른 실시예에서, 그 대신에 결과 피연산자는 범용 레지스터(118) 중의 하나에 저장될 수 있다. 또 다른 실시예에서, 결과 피연산자는 패킹된 결과 데이터 피연산자일 수 있으며, 패킹된 데이터 레지스터(108) 중 어느 한 레지스터에 저장될 수 있다. 대안으로, 메모리 또는 다른 저장 위치가 결과 피연산자를 저장하는데 사용될 수 있다.
실행 유닛 및/또는 프로세서는 비트 셔플 명령어에 응답하여 및/또는 그의 결과로서 (예를 들면, 비트 셔플 명령어로부터 디코딩된 하나 이상의 명령어 또는 제어 신호에 응답하여) 비트 셔플 명령어를 수행하며 그리고/또는 결과를 저장하도록 동작 가능한 특정 또는 특별한 로직(예를 들면, 트랜지스터, 집적 회로, 또는 잠재적으로 펌웨어(예를 들면, 비휘발성 메모리에 저장된 명령어) 및/또는 소프트웨어와 조합된 다른 하드웨어)를 포함할 수 있다. 예로서, 실행 유닛은 논리 또는 비트 조작 연산을 수행하는 논리 유닛, 산술 로직 유닛, 또는 디지털 회로를 포함할 수 있다. 일부 실시예에서, 실행 유닛은 소스 피연산자를 수신하는 하나 이상의 입력 구조(예를 들면, 포트(들), 인터커넥트(들), 인터페이스)와, 그와 연결되어 소스 피연산자를 수신하고 처리하며 결과의 피연산자를 생성하는 회로 또는 로직과, 그와 연결되어 결과의 피연산자를 출력하는 하나 이상의 출력 구조(예를 들면, 포트(들), 인터커넥트(들), 인터페이스))를 포함할 수 있다. 하나의 가능한 구현예에서, 소스 피연산자를 처리하고 결과 피연산자를 생성하는 회로 또는 로직은 입력으로서 레인의 모든 비트를 연결하는 라인 또는 인터커넥트와 입력으로서 비트 선택 요소를 갖고, 그리고 비트 선택 요소에 의해 표시되는 레인의 단일 비트를 선택하도록 동작 가능하며, 그리고 선택된 단일 비트를 비트 선택 요소에 대응하는 결과 피연산자 내의 비트 위치에 연결시키는 출력을 가진, 각각의 레인마다 별개의 멀티플렉서 또는 다른 선택 로직을 포함할 수 있다.
유리하게, 비트 셔플 명령어는 프로세서에서 비트 조작 연산의 성능을 가속 및/또는 개선하는데 사용될 수 있다. 이러한 비트 조작 연산은 패킷 처리, 암호화, 및 행렬 전치(matrix transposition) 등과 같은 응용에서 광범위하게 사용된다. 제 2 패킹된 소스 데이터 피연산자(112)의 각 비트 선택 요소는 - 선택적으로 상당히 많은 수(예를 들어, 적어도 16개, 적어도 32개 등)가 있을 수 있음 - 단일의 개개 비트가 단일 명령어의 실행 제한 범위 내에서 비트 단위로 제 1 피연산자로부터 선택되고 결과 피연산자에 저장되게 할 수 있다. 이것은 개개의 비트가 크게 융통성 있게 이동되거나 재배열되게 할 수 있다(예를 들어, 모든 비트가 단일 명령어에 의해 잠재적으로 다른 위치로 이동되는 완전한 셔플을 가능하게 한다). 하나의 특정한 예에서, 제 1 소스 피연산자의 64-비트 각각은 단일 명령어의 제한 범위 내에서 제 2 패킹된 소스 데이터 피연산자의 64개의 다른 비트 선택 요소를 사용하여 결과 피연산자 내의 다른 비트 위치로 셔플될 수 있다. 더욱이, 명령어는 프로세서로 하여금, 구해진 각 비트 값에 대한 전체 데이터 요소 또는 레인을 조작하거나 연산을 하기보다는, 개개 비트를 조작하도록 작용할 수 있다(예를 들어, 구해진 개개의 각 비트 값에 대한 전체 데이터 요소 또는 레인을 회전 또는 시프트시킬 필요가 없다).
설명을 불명료하게 하지 않기 위해, 비교적 간단한 프로세서(100)가 도시되고 기술된다. 그러나 프로세서는 다른 널리 공지된 프로세서 컴포넌트를 선택적으로 포함할 수 있다. 그러한 컴포넌트의 가능한 예는 이것으로 제한되는 것은 아니지만, 범용 레지스터, 상태 레지스터(때로는 플래그 레지스터라고 호칭함), 시스템 제어 레지스터, 명령어 페치 유닛, 프리페치 버퍼(prefetch buffer), 한 레벨 이상의 캐시(예를 들면, 레벨 1(L1) 명령어 캐시, L1 데이터 캐시, 및 L2 데이터/명령어 캐시), 명령어 번역 룩어사이드 버퍼(instruction translation lookaside buffer, TLB), 데이터 TLB, 분기 예측 유닛(branch prediction unit), 비순차적 실행 유닛(예를 들면, 명령어 스케줄링 유닛, 레지스터 리네임 및/또는 할당 유닛, 명령어 디스패치 유닛, 재정렬 버퍼(reorder buffer, ROB), 예약 스테이션(reservation station), 메모리 정렬 버퍼, 리타이먼트 유닛(retirement unit) 등), 버스 인터페이스 유닛, 어드레스 생성 유닛, 디버그 유닛, 성능 모니터 유닛, 전력 관리 유닛, 프로세서에 포함된 다른 컴포넌트, 및 이들의 다양한 조합을 포함한다. 그러한 컴포넌트는 본 기술에서 공지된 각종의 여러 적합한 조합 및/또는 구성에서 함께 결합될 수 있다. 실시예는 그와 같은 임의의 조합 또는 구성으로 제한되지 않는다. 더욱이, 실시예는 복수의 코어를 갖는 프로세서에 포함될 수 있고, 그 중 적어도 하나의 코어는 비트 셔플 명령어를 수행하도록 동작한다.
도 2는 프로세서에서 비트 셔플 명령어의 실시예를 수행하는 방법(220)의 실시예의 블록 흐름도이다. 일부 실시예에서, 방법(220)은 도 1의 프로세서(100)에 의해 및/또는 프로세서 내에서 수행될 수 있다. 본 명세서에서 프로세서(100)에 대해 기술된 컴포넌트, 특징, 및 특정한 선택적인 세부내용은 선택적으로 방법(220)에도 적용된다. 대안으로, 방법(220)은 유사한 또는 상이한 프로세서 또는 장치에 의해 및/또는 그 내부에서 수행될 수 있다. 더욱이, 프로세서(100)는 방법(220)과 동일한, 유사한, 또는 상이한 방법을 수행할 수 있다.
블록(221)에서, 방법은 비트 셔플 명령어를 수신하는 단계를 포함한다. 다양한 양태에서, 명령어는 프로세서에서 또는 그의 일부분(예를 들면, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 수신될 수 있다. 다양한 양태에서, 명령어는 오프-프로세서 및/또는 오프-다이 소스로부터 (예를 들면, 메모리, 인터커넥트 등으로부터), 또는 온-프로세서 및/또는 온-다이 소스로부터 (예를 들면, 명령어 캐시, 명령어 큐 등으로부터)) 수신될 수 있다. 일부 실시예에서, 비트 셔플 명령어는 적어도 하나의 비트 레인, 또는 일부의 경우에는 복수의 비트 레인을 갖는 제 1 소스 피연산자를 지정하거나 또는 다른 방법으로 표시할 수 있다. 명령어는 또한 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 지정하거나 또는 다른 방법으로 표시할 수 있다.
블록(222)에서, 결과 피연산자는 비트 셔플 명령어에 응답하여 및/또는 그의 결과로서(예를 들어, 비트 셔플 명령어를 디코딩한 결과로서) 생성되어 비트 셔플 명령어에 의해 표시되는 목적지 저장 위치에 저장될 수 있다. 일부 실시예에서, 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함할 수 있다. 일부 실시예에서, 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의, 선택되거나, 지정되거나, 또는 다른 방법으로 표시되는 비트의 값과 동일할 수 있다. 선택되거나 표시되는 비트는 대응하는 서브레인 크기 비트 선택 요소에 의해 선택되거나 표시될 수 있다.
일부 실시예에서, 서브레인 크기 비트 선택 요소는 모두 제 1 소스 피연산자의 동일한 단일의 비트 레인에 대응할 수 있다. 다른 실시예에서, 서브레인 크기 비트 선택 요소의 여러 레인은 제 1 소스 피연산자의 한 세트의 레인 중의 다른 대응하는 레인에 각기 대응할 수 있다.
일부 실시예에서, 목적지 저장 위치는 명령어 집합 중의 다른 명령어에 의해 패킹된 데이터 연산 마스크(예를 들면, 예측 마스크)를 저장하기 위해 사용될 수 있는 패킹된 데이터 연산 마스크 레지스터일 수 있다. 다른 실시예에서, 목적지 저장 위치는 패킹된 데이터 레지스터일 수 있으며 결과 피연산자의 비트는 제 2 패킹된 소스 데이터 피연산자의 다른 레인에 대응하는 다른 레인에 포함될 수 있다.
예시된 방법은 아키텍처적 연산(예를 들면, 소프트웨어 관점에서 가시적인 연산)을 수반한다. 다른 실시예에서, 방법은 선택적으로 하나 이상의 마이크로아키텍처적 연산을 포함할 수 있다. 예로서, 명령어는 페치되고, 디코딩되고, 비순차적으로 스케줄될 수 있으며, 소스 피연산자는 액세스될 수 있으며, 실행 유닛은 마이크로아키텍처적 연산을 수행하여 명령어를 실시할 수 있다. 일부 실시예에서, 명령어를 구현하는 마이크로아키텍처적 연산은 선택적으로 도 3 내지 도 8과 관련하여 아래에서 기술되는 임의의 연산을 포함할 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다.
도 3은 비트 셔플 명령어의 실시예에 응답하여 수행될 수 있는 비트 셔플 연산(330)의 실시예를 예시하는 블록도이다. 명령어는 제 1 소스 피연산자(310)를 지정하거나 또는 다른 방법으로 표시할 수 있으며, 제 2 패킹된 소스 데이터 피연산자(312)를 지정하거나 또는 다른 방법으로 표시할 수 있다. 다양한 실시예에서, 제 1 패킹된 소스 데이터 피연산자의 폭 또는 크기는 16-비트, 32-비트, 128-비트, 256-비트 또는 1024-비트일 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다. 제 1 소스 피연산자는 적어도 하나의 비트 레인을 갖고 있다. 도면에서 도시된 바와 같이, 일부 실시예에서, 제 1 소스 피연산자는 제 1 비트 레인(332-1) 및 선택적인 제 2 비트 레인(332-2)을 가질 수 있다. 다양한 실시예에서, 이들 비트 레인 각각은 16-비트, 32-비트, 64-비트, 또는 128-비트를 가질 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다.
제 2 패킹된 소스 데이터 피연산자는 복수의 서브레인 크기 비트 선택 요소(S0 내지 S2N+1 (일괄하여 S라 함))를 갖는다. 이들 서브레인 크기 비트 선택 요소의 총 개수는 특정 구현예에 바람직한 임의의 개수일 수 있다. 일부 실시예에서, 각각의 서브레인 크기 비트 선택 요소는 4-비트, 5-비트, 6-비트, 7-비트, 또는 8-비트일 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다. 일부 실시예에서, 각 서브레인 크기 비트 선택 요소는 제 2 패킹된 소스 데이터 피연산자의 다른 대응하는 8-비트 바이트에 저장될 수 있다. 예를 들면, 각각의 서브레인 크기 비트 선택 요소는 4-비트, 5-비트, 6-비트 또는 7-비트를 가질 수 있으며 다른 대응하는 바이트에 포함될 수 있다. 대표적으로, 각 바이트의 4, 5, 6 또는 7 최하위 비트(또는 이와 달리 4, 5, 6, 또는 7 최상위 비트)만이 비트 선택에 사용될 수 있다. 예를 들어, 각기 대응하는 8-비트 바이트의 최하위 6-비트만이 비트 선택에 사용될 수 있지만, 각 바이트의 나머지 최상위 2비트는 선택적으로 무시될 수 있다(또는 적어도 비트 선택에 사용되지 않을 수 있다). 그런 경우에, 복수의 서브레인 크기 비트 선택 요소는 8-비트로 나눈 제 2 패킹된 소스 데이터 피연산자의 비트 크기와 동일할 수 있다. 대안으로, 2개의 4-비트 니블(nibble) 크기의 비트 선택 요소가 선택적으로 각 8-비트 바이트에 포함될 수 있다. 다양한 실시예에서, 제 2 패킹된 소스 데이터 피연산자의 폭 또는 크기는 64-비트, 128-비트, 256-비트, 512-비트 또는 1024-비트일 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다. 64-비트, 128-비트, 256-비트, 512-비트 또는 1024-비트의 제 2 패킹된 소스 데이터 피연산자는 각기 8, 16, 32, 64, 또는 128 바이트를 포함할 수 있다. 일부 실시예에서, 제 2 패킹된 소스 데이터 피연산자 내에는 적어도 16개의 서브레인 크기 비트 선택 요소가 있을 수 있다.
명령어/연산이 제 1 소스 피연산자(310)의 단일 비트 레인만을 사용하는 실시예에서, 복수의 서브레인 크기 비트 선택 요소(예를 들어, S0 내지 S2N + 1)는 모두 단일의 비트 레인(예를 들어, 제 1 레인(332-1))에 대응할 수 있다. 대안으로, 다른 실시예에서, 명령어/연산은 제 1 소스 피연산자(310)의 일부 또는 제 1 소스 피연산자로부터 도출된 것(예를 들어, 제 1 소스 피연산자로부터 방송 또는 다른 방법으로 복제된 것) 중의 어느 하나인 여러 비트 레인을 사용할 수 있다. 예를 들어, 명령어는 명령어/연산에 의해 사용되는 여러 비트 레인으로 방송되거나 복제되는 단일의 비트 레인을 갖는 제 1 소스 피연산자를 표시할 수 있다. 명령어/연산이 여러 비트 레인을 사용하는 그러한 실시예에서, 서브레인 크기 비트 선택 요소는 논리적으로 여러 서브세트로 그룹화되거나 할당될 수 있으며, 이 때 각 서브세트는 다른 비트 레인에 대응한다. 그런 경우에, 비트 선택 요소의 각 서브세트는 대응하는 비트 레인 내에서만 제 1 소스 피연산자의 비트를 선택하거나, 지정하거나, 또는 다른 방법으로 식별하는데 사용될 수 있다. 예를 들어, 서브레인 크기 비트 선택 요소(S0 내지 SN)는 제 1 비트 레인(332-1) 내만의 비트에 대응할 수 있으며, 이를 식별하는데 사용될 수 있지만, 서브레인 크기 비트 선택 요소(SN +1 내지 S2N + 1)는 제 2 비트 레인(332-2) 내만의 비트에 대응할 수 있으며, 이를 식별하는데 사용될 수 있다.
결과 피연산자(314)는 비트 셔플 명령어에 응답하여 (예를 들어, 실행 유닛(306)에 의해) 생성되어 목적지 저장 위치에 저장될 수 있다. 목적지 저장 위치는 명령어에 의해 지정되거나, 또는 다른 방법으로 표시될 수 있다. 일부 실시예에서, 결과 피연산자는 제 2 패킹된 소스 데이터 피연산자의 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함할 수 있다. 예를 들면, 결과 피연산자의 비트[0]는 비트 선택 요소(S0)에 대응할 수 있고, 결과 피연산자의 비트[1]은 비트 선택 요소(S1)에 대응하는 등등으로 대응할 수 있다. 일부 실시예에서, 결과 피연산자는 또한 아래에서 추가로 기술되는 바와 같은, 부가적인 비트(예를 들면, 복제된 비트 사본)를 포함할 수 있다. 일부 실시예에서, 결과 피연산자의 각 비트(서브레인 크기 비트 선택 요소에 대응하는 적어도 그러한 비트)의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 지정되거나, 선택되거나, 또는 다른 방법으로 표시되는, 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값과 동일할 수 있다. 예를 들어, 각 비트 선택 요소는 제 1 소스 피연산자의 대응하는 비트 레인 내의 비트 위치를 선택할 수 있으며, 그 위치에 있는 비트의 값은 결과 피연산자 내의 그 비트 선택 요소의 적절한 대응하는 비트 위치에 저장될 수 있다. 예를 들어, 예시된 예시적인 실시예에서, 비트 선택 요소(S0)는 이진수 일(1)의 값을 갖는 제 1 비트 레인(332-1)의 비트[3]를 식별하는 삼(3)이라는 값을 가질 수 있으며, 비트 선택 요소(S1)는 이진수 영(0)의 값을 갖는 제 1 비트 레인(332-1)의 비트[4]를 식별하는 사(4)라는 값을 가질 수 있다(비트[0]가 제 1 비트는 아님). 일부 실시예에서, 결과 피연산자를 저장하는데 사용되는 목적지 저장 위치는 패킹된 데이터 연산 마스크 레지스터일 수 있다. 다른 실시예에서, 목적지 저장 위치는 범용 레지스터일 수 있다. 대안으로, 원한다면, 목적지 저장 위치 또는 다른 저장 위치가 선택적으로 사용될 수 있다.
도 4는 제 1 패킹된 소스 데이터 피연산자(410)의 (예를 들어, 쿼드워드(QWORD) 정수를 갖는) 64-비트 레인의 비트를, 제 2 패킹된 소스 데이터 피연산자(412) 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자(414)를 생성하도록 수행될 수 있는 비트 셔플 연산(440)의 실시예를 예시하는 블록도이다. 연산은 비트 셔플 명령어의 실시예에 대응하여 수행될 수 있다. 명령어는 제 1 패킹된 소스 데이터 피연산자를 지정하거나 또는 다른 방법으로 표시할 수 있으며, 제 2 패킹된 소스 데이터 피연산자를 지정하거나 또는 다른 방법으로 표시할 수 있다.
이러한 실시예에서, 제 1 패킹된 소스 데이터 피연산자(410)는 최소한 128-비트, 선택적으로는 최대 512-비트를 가지며, 여러 비트 레인(432)을 가질 수 있다. 구체적으로, 예시된 실시예에서, 제 1 패킹된 소스 데이터 피연산자는 제 1 64-비트의 비트 레인(432-0), 제 2 64-비트의 비트 레인(432-1), 선택적으로 제 8까지의 64-비트의 비트 레인(432-7)을 갖는다. 일 양태에서, 이들의 적어도 2개 (또는 8개까지의) 64-비트 레인은 각기 적어도 2개 (또는 8개까지의) 64-비트 쿼드워드 정수(QWORD0 내지 QWORD7)의 대응하는 쿼드워드 정수를 보유하도록 동작할 수 있다.
이 실시예에서, 제 2 패킹된 소스 데이터 피연산자(412)는 최소 128-비트, 선택적으로 최대 512-비트를 가지며, 복수의 8-비트 바이트 크기 비트 선택 요소(B)를 갖는다. 구체적으로, 예시된 실시예에서, 제 2 패킹된 소스 데이터 피연산자는 최하위 128-비트에 있는 적어도 16개의 8-비트 바이트 크기 비트 선택 요소(B0 내지 B15)를 갖는다. 선택적으로, 제 2 패킹된 소스 데이터 피연산자는 512-비트까지의 피연산자 내에서 64개까지의 8-비트 바이트 크기 비트 선택 요소(B0 내지 B63)를 가질 수 있다. 앞에서 언급한 바와 같이, 일부 실시예에서, 8-비트의 바이트 크기 비트 선택 요소가 모두 비트 선택에 사용될 수 있는 것은 아니다. 예를 들어, 일부 실시예에서, 각 바이트의 최하위의 (또는 이와 달리 최상위의) 4, 5, 6, 또는 7-비트만이 비트 선택에 사용될 수 있다. 비트 선택에 6-비트를, 특히 64-비트 레인 및/또는 64-비트 쿼드워드(QWORD) 정수에 대해 사용하는 하나의 장점은 레인 및/또는 QWORD의 64-비트 중의 임의의 단일 비트를 고유하게 식별하는데 6-비트이면 충분하다는 것이다. 예를 들어, 바이트(B0)의 최하위 6-비트는 제 1 64-비트 레인(432-0) 및/또는 QWORD 내의 64-비트 중의 임의의 비트를 고유하게 식별할 수 있다.
예시된 실시예에서, 8-비트 바이트 크기 비트 선택 요소는 레인(432) 및/또는 QWORD의 다른 것에 각기 대응하는 복수의 그룹 또는 서브세트로 그룹화되거나 할당된다. 예를 들어, 8개 비트 선택 요소(B0 내지 B7)의 제 1 서브세트는 제 1 64-비트 레인(432-0)에 대응하고, 8개 비트 선택 요소(B8 내지 B15)의 제 2 서브세트는 제 2 64-비트 레인(432-1)에 대응하고, 8개 비트 선택 요소(B56 내지 B63)의 제 8 서브세트는 제 8 64-비트 레인(432-7)에 대응한다. 비트 선택 요소의 각 서브세트는 대응하는 비트 레인 및/또는 QWORD 내에서만 비트를 선택하거나 식별하는데 사용될 수 있다. 예를 들면, B0 내지 B7의 각각은 제 1 64-비트 비트 레인(432-0) 내에서만의 비트 위치를 식별하는데 사용될 수 있고, B0 내지 B7의 각각은 오직 제 1 64-비트 비트 레인(432-0) 내에서만의 비트 위치를 식별하는데 사용될 수 있고, B8 내지 B15의 각각은 오직 제 2 64-비트 비트 레인(432-1) 내에서만 비트 위치를 식별하는데 사용될 수 있다. 8개 비트 선택 요소의 각 서브세트 및/또는 제 2 패킹된 소스 데이터 피연산자(412)의 각 64-비트 레인은 제 1 패킹된 소스 데이터 피연산자의 대응하는 64-비트 레인 내의 8개의 잠재적으로/선택적으로 다른 비트 위치를 선택하도록 작용한다.
결과 피연산자(414)는 비트 셔플 명령어/연산(440)에 응답하여, (예를 들어, 실행 유닛(406)에 의해) 생성되고, 목적지 저장 위치에 저장될 수 있다. 일부 실시예에서, 결과 피연산자는 제 2 패킹된 소스 데이터 피연산자의 복수의 8-비트 바이트 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함할 수 있다. 예를 들어, 예시된 실시예에서, 결과 피연산자는 64개의 바이트 크기 비트 선택 요소(B0-B63) 각각마다 다른 비트를 포함하는 64-비트 피연산자이다. 전형적으로, 결과 비트 및 그의 대응하는 비트 선택 요소는 피연산자 내의 동일한 상대 위치 내에 있을 수 있다. 예를 들어, 결과 피연산자의 비트[7:0]는 각기 바이트(B7-B0)에 대응할 수 있고, 결과 피연산자의 비트[15:8]는 각기 바이트(B15-B8)에 대응할 수 있고, 결과 피연산자의 비트[63:58]는 각기 바이트(B63-B56)에 대응하는 등등으로 대응할 수 있다. 도시된 바와 같이, 일부 실시예에서, 모든 레인에 대한 모든 비트 선택 요소에 대응하는 결과 비트는 함께 연쇄될 수 있으며 결과 피연산자 내의 인접한 비트 세트에서 서로 인접하게 저장될 수 있다. 이러한 실시예에서, 결과 피연산자는 패킹된 데이터 피연산자가 아니고, 정확히 말하자면 스칼라 피연산자(예를 들어, 단일의 스칼라 64-비트 QWORD 정수)이다. 일부 실시예에서, 결과 피연산자의 각 비트의 값은 대응하는 8-비트 바이트 크기 비트 선택 요소에 의해 지정되거나, 선택되거나, 또는 다른 방법으로 표시되는, 제 1 패킹된 소스 데이터 피연산자의 대응하는 비트 레인의 값과 동일할 수 있다. 제 2 패킹된 소스 데이터 피연산자의 각 비트 선택 요소는 제 1 소스 피연산자의 대응하는 비트 레인 내의 비트 위치를 식별할 수 있으며, 그 식별된 비트 위치에 있는 비트의 값은 비트 선택 요소에 대응하는 (예를 들어, 동일한 상대 위치에 있는) 결과 피연산자의 비트 위치에 저장될 수 있다. 예를 들어, B0는 이진수 1의 값을 갖는 제 1 레인(432-0)의 비트[58]를 표시하는 값 58을 가질 수 있고, 이진수 1의 값은 비트[0]가 B0에 대응하므로 결과 피연산자의 비트[0]에 저장될 수 있으며, B1는 이진수 0의 값을 갖는 제 1 레인(432-0)의 비트[15]를 표시하는 값 15을 가질 수 있고, 이진수 0의 값은 결과 피연산자의 비트[1]에 저장될 수 있다.
도시된 바와 같이, 일부 실시예에서, 제 2 패킹된 소스 데이터 피연산자(412)는 제 1 소스 피연산자의 비트 레인(예를 들어, 64-비트 비트 레인) 내의 비트 수와 동일한 개수의 비트 선택 요소(예를 들면, 64개)를 가질 수 있다. 명령어/연산의 하나의 가능성 있는 사용에 있어서, 동일한 값(예를 들어, 같은 64-비트 값)의 똑 같은 사본 또는 복제는 선택적으로 제 1 패킹된 소스 데이터 피연산자의 각 레인(예를 들어, 8개의 64-비트 레인)에 저장될 수 있다. 예로서, 단일의 64-비트 값의 각 비트가 하나하나 모두 빠짐없이 64개 비트 선택 요소 중의 다른 대응하는 것에 의해 식별될 수 있도록 64개 비트 선택 요소가 있을 수 있다. 유리하게, 이것은 단일의 비트 셔플 명령어의 실행의 제한 범위 내에서 전체적 64-비트 비트 셔플(full 64-bit bit shuffle) 또는 치환이 단일의 64-비트 값에 대해 수행될 수 있게 할 수 있다. 종래에는, 배경 단원에서 논의된 바와 같이, 그러한 전체적 64-비트 비트 셔플을 수행하기 위해 일반적으로 더 많은 명령어(예를 들어, 시프트 또는 회전 명령어, 논리 AND 또는 논리 OR 명령어 등)가 필요했을 것이다. 더욱이, 그러한 가능성 있는 사용 사례를 더욱 용이하게 하기 위해, 단일의 스칼라 비트 레인(예를 들어, 단일의 스칼라 64-비트 값)을 갖는 제 1 소스 피연산자를 선택적으로 표시하는 비트 셔플 명령어의 대안의 실시예가 고려되는데, 이 명령어는 프로세서로 하여금 단일의 스칼라 비트 레인을 방송하거나 또는 다른 방법으로 복제하여 다른 대응하는 레인 내의 각 비트 레인의 여러 (예를 들어, 8개의) 사본을 생성하게 할 수 있다.
명령어/연산의 다른 사용이 또한 고려된다. 예를 들어, 다른 값(예를 들어, 다른 64-비트 쿼드워드 정수)이 선택적으로 제 1 패킹된 소스 데이터 피연산자의 다른 레인에 저장될 수 있다. 명령어/연산은 각각의 다른 값에 대해 부분적 비트 셔플(partial bit shuffle)을 병렬로 수행할 수 있다(예를 들어, 8개의 다른 64-비트 값의 각각의 8-비트만을 셔플할 수 있다). 여러(예를 들어, 8개) 명령어는 다른 값에 대해 전체적 비트 셔플(예를 들어, 전체적 64-비트 비트 셔플)을 일괄하여 수행하기 위해 사용될 수 있다. 부분적(예를 들어, 8-비트) 비트 셔플 결과는 전체적 64-비트 비트 셔플된 결과를 형성하기 위해서 병합되거나 조합될 수 있다.
결과 피연산자(414)는 명령어에 의해 지정되거나 또는 다른 방법으로 표시될 수 있는 목적지 저장 위치에 저장될 수 있다. 일부 실시예에서, 목적지 저장 위치는 선택적으로 패킹된 데이터 연산 마스크 레지스터일 수 있다. 패킹된 데이터 연산 마스크 레지스터는, (예를 들어, 어드레스 생성 등을 위해 사용되기도 하는) 범용 레지스터처럼 범용적으로 전용되기보다는, 패킹된 데이터 연산 마스크를 저장하는데 그리고/또는 예측에 사용하는데 주로 전용될 수 있다. 프로세서의 명령어 집합 중 복수의 다른 명령어는 대응하는 패킹된 데이터 연산을 예측하는 예측 피연산자와 동일한 패킹된 데이터 연산 마스크 레지스터를 지정할 수 있다. 이들 명령어는 범용 레지스터, 패킹된 데이터 레지스터, 및 다른 패킹되지 않은(non-packed) 데이터 연산 마스크 레지스터를 지정하는데 사용되는 것과 다른 명령어의 필드 또는 비트 세트에서 패킹된 데이터 연산 마스크 레지스터를 지정할 수 있다. 대안으로, 다른 실시예에서, 결과 피연산자(414)에 사용되는 목적지 저장 위치는 선택적으로 범용 레지스터일 수 있다. 범용 레지스터보다 패킹된 데이터 연산 마스크 레지스터를 사용하는 우세한 하나의 가능한 장점은 일부 프로세서 마이크로아키텍처에서, 마스크 레지스터가 범용 레지스터보다 다른 패킹된 데이터 자원(예를 들어, 패킹된 데이터 레지스터, 패킹된 데이터 실행 유닛 등)과 더욱 가깝게 배치되는 경향이 있다는 것이다. 또 다른 실시예에서, 원한다면, 메모리 위치 또는 다른 저장 위치가 선택적으로 사용될 수 있다.
이것은 적합한 비트 셔플 명령어/연산의 그저 하나의 예시적인 예라는 것을 알아야 한다. 다른 실시예는 다른 크기의 패킹된 데이터 피연산자를 사용할 수 있다. 적합한 패킹된 데이터 피연산자 크기의 예는 이것으로 제한되는 것은 아니지만, 128-비트, 256-비트, 512-비트, 및 1024-비트를 포함한다. 더욱이, 다른 실시예에서, 더 적은(예를 들어, 2개) 또는 더 많은 레인(예를 들어, 6개, 8개)이 선택적으로 사용될 수 있으며 그리고/또는 예를 들어, 16-비트 레인, 32-비트 레인, 및 다른 크기의 레인과 같은, 64-비트 레인 이외의 다른 크기의 레인이 선택적으로 사용될 수 있다. 또한, 다른 크기의 비트 선택 요소가 선택적으로 사용될 수 있다. 적합한 크기의 비트 선택 요소는 예를 들어, 8-비트, 7-비트, 6-비트, 5-비트 및 4-비트 니블 크기의 비트 선택 요소를 포함한다. 본 명세서 어딘가에서 언급되는 또 다른 변형 및 대안이 적합하며 그리고/또는 본 개시의 이득을 받는 본 기술에서 통상의 지식을 가진 자에게 자명할 것이다.
도 5는 제 1 패킹된 소스 데이터 피연산자(510)의 (예를 들어, 16-비트 워드 정수를 갖는) 16-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자(512) 내의 4-비트 니블 크기의 비트 선택 요소를 사용하여 셔플하여 스칼라 결과 피연산자(514)를 생성하도록 수행될 수 있는 비트 셔플 연산(550)의 실시예의 블록도이다. 연산은 비트 셔플 명령어의 실시예에 대응하여 수행될 수 있다. 도 5의 연산/명령어는 도 4의 연산/명령어와 어느 정도 유사성이 있다. 설명을 불명료하게 하는 것을 피하기 위해, 도 4의 연산/명령어의 특징과 동일하거나 유사할 수 있는 모든 특징을 되풀이하여 설명하지 않고, 도 5의 연산/명령어의 상이한 및/또는 부수적인 특징에 주로 집중하여 설명될 것이다. 그러나 달리 언급이 없거나 명명백백하다면, 도 4의 연산/명령어에 관해 앞서 기술된 특징 및 세부사항은 도 5의 연산/명령어에도 선택적으로 적용될 수 있다는 것을 인식하여야 한다.
명령어는 제 1 패킹된 소스 데이터 피연산자(510) 및 제 2 패킹된 소스 데이터 피연산자(512)를 지정하거나 또는 다른 방법으로 표시할 수 있다. 이 실시예에서, 제 1 패킹된 소스 데이터 피연산자는 64-비트 폭이며 4개의 16-비트 비트 레인을 갖는다. 이들 4개의 레인은 제 1 16-비트 워드(WORD0)를 저장하는데 사용될 수 있는 제 1 16-비트 레인(532-0), 제 2 16-비트 워드(WORD1)를 저장하는데 사용될 수 있는 제 2 16-비트 레인(532-1), 제 3 16-비트 워드(WORD2)를 저장하는데 사용될 수 있는 제 3 16-비트 레인(532-2), 및 제 4 16-비트 워드(WORD3)를 저장하는데 사용될 수 있는 제 4 16-비트 레인(532-3)을 포함한다.
이 실시예에서, 제 2 패킹된 소스 데이터 피연산자(512)도 또한 64-비트를 갖는다. 제 2 패킹된 소스 데이터 피연산자는 16개의 4-비트 니블 크기 비트 선택 요소(N0-N15)를 갖는다. 4개의 4-비트 니블 비트 선택 요소(N0 내지 N3)의 제 1 서브세트 또는 그룹은 제 1 레인(532-0)에 대응하고, 4개의 4-비트 니블 비트 선택 요소(N4 내지 N7)의 제 2 서브세트는 제 2 레인(532-1)에 대응하고, 4개의 4-비트 니블 비트 선택 요소(N8 내지 N11)의 제 3 서브세트는 제 3 레인(532-2)에 대응하고, 4개의 4-비트 니블 비트 선택 요소(N12 내지 N15)의 제 4 서브세트는 제 4 레인(532-3)에 대응한다. 4-비트 니블 비트 선택 요소의 각 서브세트는 대응하는 16-비트 워드 및/또는 16-비트 레인에서만 비트를 선택하거나 식별하는데 사용될 수 있다. 각 4-비트 니블 비트 선택 요소는 대응하는 16-비트 워드 및/또는 16-비트 레인 내의 임의의 단일 비트를 고유하게 식별할 수 있다.
결과 피연산자(514)는 비트 셔플 명령어/연산(550)에 응답하여 (예를 들어, 실행 유닛(506)에 의해) 생성되고 목적지 저장 위치에 저장될 수 있다. 예시된 결과 피연산자는 16-비트를 갖는다. 일부 실시예에서, 결과 피연산자는 16개의 4-비트 니블 비트 선택 요소 각각마다 다른 대응하는 비트를 포함할 수 있다. 도시된 바와 같이, 일부 실시예에서, 모든 레인에 대한 16개 4-비트 니블 비선 모두에 대응하는 비트는 함께 연쇄될 수 있으며 결과 피연산자 내의 인접한 16-비트 세트에서 서로 인접하게 저장될 수 있다. 일부 실시예에서, 결과 피연산자의 각 비트의 값은 대응하는 4-비트 니블 비트 선택 요소에 의해 지정되거나, 선택되거나, 또는 다른 방법으로 표시되는, 제 1 패킹된 소스 데이터 피연산자의 대응하는 비트 레인의 값과 동일할 수 있다. 예를 들어, N0는 이진수 1의 값을 갖는 제 1 레인(532-0)의 비트[4]를 표시하는 값 4를 가질 수 있으며, 1의 값은 비트[0]가 N0에 대응하므로 결과 피연산자의 비트[0]에 저장될 수 있다. 일부 실시예에서, 제 2 패킹된 소스 데이터 피연산자는 제 1 소스 피연산자의 각 레인(예를 들어, 16-비트 레인) 내의 비트 수와 동일한 개수의 비트 선택 요소(예를 들어, 16개)를 가질 수 있다. 일부 실시예에서, 결과 피연산자를 저장하는데 사용되는 목적지 저장 위치는 선택적으로 패킹된 데이터 연산 마스크 레지스터일 수 있다. 대안으로, 목적지 저장 위치는 선택적으로 범용 레지스터, 메모리 위치, 또는 다른 저장 위치일 수 있다.
도 6은 비트 셔플 명령어(640)와 선택적으로 조합될 수 있는 데이터 요소 방송 연산(data element broadcast operation)의 실시예의 블록도이다. 연산은 비트 셔플과 조합된 데이터 요소 방송 명령어(bit shuffle with data element broadcast instruction)의 실시예에 대응하여 수행될 수 있다. 일부 실시예에서, 명령어는 데이터 요소 방송이 수행되는 것을 표시하는 방송 표시 제어(broadcast indication control)(예를 들어, 한 세트의 하나 이상의 비트 또는 필드)를 선택적으로 가질 수 있다. 다른 실시예에서, 데이터 요소 방송 연산은 선택적으로 명령어에 암시적(예를 들어, 오피코드에 암시적)일 수 있다. 명령어는 방송되거나 복제되는 단일의 데이터 요소(632)(예를 들어, 64-비트 쿼드워드, 16-비트 워드 등)를 갖는 소스 피연산자(610)를 표시할 수 있다. 소스 피연산자는 복수의 데이터 요소를 갖는 패킹된 데이터 피연산자와 대조적으로, 단일의 데이터 요소만을 갖는 스칼라 피연산자일 수 있다. 일부 실시예에서, 단일의 데이터 요소(632)는 선택적으로 메모리 위치(662)(예를 들어, 메인 메모리)에 저장될 수 있지만, 이것은 필수 사항이 아니다. 이러한 실시예에서, 단일의 데이터 요소는 먼저 (비트 셔플과 조합된 데이터 요소 방송 명령어로부터 디코딩되거나 또는 다른 방법으로 도출되는 로드(load) 또는 다른 메모리 액세스 동작을 통해) 메모리 위치로부터 액세스될 수 있다.
단일의 데이터 요소는 단일의 데이터 요소의 여러 사본을 생성하기 위해 여러 번 방송되거나 복제(664)될 수 있다. 도면에서, 이것은 제 1 복제된 데이터 요소(668-1) 내지 N째 복제된 데이터 요소(668-N)를 생성하는 것을 포함한다. 이러한 복제의 개수는 앞에서 기술된 데이터 요소의 개수 중의 임의의 개수일 수 있다. 일부 실시예에서, 단일의 데이터 요소(632)의 다른 복제 또는 사본은 명령어에 의해 표시되는 다른 패킹된 소스 데이터 피연산자의 각 레인 및/또는 데이터 요소마다 생성될 수 있다(예를 들어, 제 2 패킹된 소스 데이터 피연산자는 각 레인 및/또는 데이터 요소마다 다른 서브세트의 비트 선택 요소를 갖는다).
도면에서, 데이터 요소의 여러 복제 또는 사본은 임시의 패킹된 소스 데이터 피연산자(temporal source packed data operand)(662) 내에서 함께 도시된다. 이러한 임시의 패킹된 소스 데이터 피연산자는, 일부 실시예에서, 단일의 데이터 요소의 복제 또는 사본이 함께 임시 레지스터 또는 다른 비 아키텍처적(non-architectural) 저장 위치에 저장될 수 있지만, 다른 실시예에서, 데이터 요소의 복제 또는 사본은 실제로 결코 레지스터 또는 저장 위치에 함께 저장되지 않고 그 대신에 단지 실행 유닛에 제공될 수 있다는 것을 표시하기 위해 점선으로 도시되어 있다. 방송 또는 복제된 데이터 요소(668-1 내지 668-N) 및/또는 임시의 패킹된 소스 데이터 피연산자(662)는 비트 셔플 연산(640)에 제공될 수 있다. 비트 셔플 연산(640)은 본 명세서의 어딘가에서 기술되는 비트 셔플 연산 중 임의의 연산(예를 들어, 비트 셔플 연산(330, 440, 550) 중 하나)를 나타낼 수 있다. 비트 셔플 연산은 앞에서 기술된 패킹된 소스 데이터 피연산자에 대해 설명한 것처럼 실질적으로 방송 또는 복제된 데이터 요소에 대해 수행될 수 있다.
유리하게, 데이터 요소 방송 연산을 비트 셔플 연산과 통합하는 것은 비트 선택 요소의 여러 벡터, 패킹된 데이터, 또는 SIMD 서브세트 각각에 대해 동일한 단일의 데이터 요소 또는 값을 사용하는 것이 바람직한 각종 응용의 효율성을 높이는데 도움이 될 수 있다. 앞에서 기술한 바와 같이, 일 양태에서, 이것은 데이터 요소 또는 레인의 모든 비트를 전체 비트단위 셔플을 수행하기 위해, 비트 선택 요소의 다른 서브세트를 사용함으로써 데이터 요소 또는 레인의 복제 사본으로부터 다른 비트 세트를 선택하게 할 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다(예를 들어, 대안의 사용은 결과 피연산자의 다른 레인 또는 데이터 요소 각각에 대해 동일한 비트 세트를 선택하는 것일 수도 있다).
특정 개념을 추가로 설명하기 위해, 함께 연쇄된 모든 비트 선택 요소에 의해 선택되는 모든 비트를 포함하는, 패킹된 데이터 연산 마스크 레지스터에 저장되는, 결과 피연산자를 저장하는 비트 셔플 명령어에 관한 다음과 같은 상세한 예시적인 실시예를 고려해본다. 이러한 명령어는 VPSHUFBITQMB라 명명되며 피연산자로서 DEST, SRC1, 및 SRC2를 갖는다. 일부 실시예에서, 명령어는 SRC1이 패킹된 데이터 레지스터일 수 있게 할 수 있고, SRC2가 패킹된 데이터 레지스터 또는 메모리 위치 중 어느 하나일 수 있게 할 수 있고, DEST가 마스크 레지스터일 수 있게 할 수 있다. 대안으로, DRST에 대해 범용 레지스터가 마스크 레지스터 대신 사용될 수도 있다. 표 1은 이러한 명령어의 여러 상이한 실시예에 대한 오피코드, 인코딩, 및 연산의 설명을 열거한다.
EVEX는 본 명세서 어딘가에서 기술된 바와 같은 EVEX 인코딩을 말한다. Xmm, ymm, 및 zmm는 각기 128-비트, 256-비트, 및 512-비트 패킹된 데이터 레지스터를 나타낸다. ml28/m256/m512는 각기 128-비트, 256-비트, 및 512-비트 메모리 위치를 말한다. m64bcst는 벡터의 여러 요소로 데이터 요소 방송이 수행되는 64-비트 메모리 위치를 말한다. k1 피연산자는 목적지 저장 위치로서 사용되는 마스크 레지스터(예를 들어, 마스크 레지스터(k0 내지 k7) 중 하나)를 지정한다.
VPSHUFBITQMB 명령어는 제 1 패킹된 소스 데이터 피연산자(SRC1) 내의 비트 선택 제어 데이터에 기초하여 제 2 패킹된 소스 데이터 피연산자(SRC2) 내의 패킹된 쿼드워드 정수의 비트를 재배열하거나 셔플하고, 셔플된 비트를 목적지(DEST)에 저장하는데 사용될 수 있다. 일 실시예에서, 명령어는 무부호 6-비트 인덱스 - 각 인덱스는 제 1 패킹된 소스 데이터 피연산자(SRC1)의 다른 대응하는 바이트 내에 있음 - 를 사용하여 제 2 소스 피연산자(SRC2)의 대응하는 쿼드워드 정수로부터 비트 값을 선택하고 수집할 수 있다. 각 6-비트 인덱스는 단일의 쿼드워드 내의 64개의 다른 비트 위치 중의 임의의 위치를 지정하도록 작용한다. 6-비트 인덱스의 값은 인덱싱된 비트 위치에 있는 비트 값을 선택한다. 각 출력 비트에 필요한 비트 선택 제어 데이터는 제 1 소스 피연산자(SRC1)의 8-비트 바이트 요소에 저장되지만, 각 바이트의 최하위 6-비트만이 비트 선택에 사용된다. 각 6-비트 인덱스는 대응하는 비트 위치를 점유하고 있는 대응하는 쿼드워드 내의 비트 선택으로 제한된다. 예를 들어, SRC1의 최하위 8개 바이트는 SRC2의 최하위 쿼드워드 내의 비트를 선택하고, SRC1의 최상위 8개 바이트는 SRC2의 최상위 쿼드워드 내의 비트를 선택하는 등등으로 선택한다.
VPSHUFBITQMB 명령어의 실시예에 관한 의사코드의 예는 아래에 도시된다. SRC2는 제 1 패킹된 소스 데이터 피연산자를 나타내고, SRC3은 제 2 패킹된 소스 데이터 피연산자를 나타내며, DEST는 목적지를 나타낸다. k1 피연산자는 목적지 저장 위치로서 사용되는 패킹된 데이터 연산 마스크 레지스터를 나타낸다. 의사코드에서, KL은 마스크 길이 및/또는 패킹된 데이터 피연산자 내의 복수의 데이터 요소 위치를 나타내고, VL은 벡터 또는 패킹된 데이터 피연산자의 길이를 나타내며, "i"는 반복 사용되는 쿼드워드 또는 레인을 선택하는 위치 카운터를 나타내며, "j"는 레인 내의 바이트를 선택하는 위치 카운터를 나타낸다. EVEX.b==l 은 SRC3 *is memory*일 때 삽입된 방송을 구성한다. 파라미터 "m"은 SRC2의 적절한 바이트에 의해 표시되는 SRC3의 적절한 쿼드워드 내의 비트 위치를 나타낸다. 다른 실시예는 마이크로아키텍처적 연산의 다른 세트를 사용하는 명령어를 구현할 수 있다.
이러한 것들은 적합한 명령어의 그저 몇 가지 예시적인 실시예라는 것을 인식하여야 한다. 다른 실시예는 더 좁거나(예를 들어, 64-비트) 더 넓거나(예를 들어, 1024-비트) 또는 그저 크기가 다른 패킹된 데이터 피연산자 중 어느 하나를 사용할 수 있다. 또 다른 실시예는 쿼드워드 크기의 레인(예를 들어, 16-비트 또는 32-비트 레인) 이외의 다른 크기의 레인 및/또는 다른 크기의 인덱스(예를 들어, 4-비트 니블 인덱스, 5-비트 인덱스 등)을 사용할 수 있다. 대안의 실시예에서, 다른 저장 위치(예를 들어, 메모리 위치)가 피연산자에 사용될 수 있다. 다른 실시예는 선택적으로 마스킹/예측을 제외할 수 있다. 다른 실시예는 선택적으로 데이터 요소 방송을 제외할 수 있다.
도 7은 제 1 패킹된 소스 데이터 피연산자(710)의 (예를 들어, 64-비트 쿼드워드(QWORD) 정수를 갖는) 64-비트 레인의 비트를 제 2 패킹된 소스 데이터 피연산자(712) 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자(714)를 생성하도록 수행될 수 있는 비트 셔플 연산(770)의 실시예의 블록도이다. 연산은 비트 셔플 명령어의 실시예에 대응하여 수행될 수 있다. 도 7의 연산/명령어는 패킹된 데이터 결과 피연산자(714)가 스칼라 결과 피연산자(414) 대신에 발생된다는 것을 제외하고는 도 4의 연산/명령어와 어느 정도 유사성이 있다. 설명을 불명료하게 하는 것을 피하기 위해, 도 4의 연산/명령어의 특징과 동일하거나 유사할 수 있는 모든 특징을 되풀이 하여 설명하지 않고, 도 7의 연산/명령어의 상이한 및/또는 부수적인 특징에 주로 집중하여 설명될 것이다. 그러나, 도 4의 연산/명령어에 관해 앞서 기술된 특징 및 세부사항은, 달리 언급이 없거나 명명백백하다면(예를 들어, 특징 및 세부사항은 스칼라 결과 피연산자(414)가 아니라 패킹된 결과 데이터 피연산자(714)에 속하지 않는다면), 도 5의 연산/명령어에도 선택적으로 적용될 수 있다는 것을 인식하여야 한다.
명령어는 제 1 패킹된 소스 데이터 피연산자(710)를 지정하거나 또는 다른 방법으로 표시할 수 있다. 제 1 패킹된 소스 데이터 피연산자는 복수의 64-비트 비트레인(732) 및/또는 64-비트 쿼드워드(QWORD) 정수를 가질 수 있다. 명령어는 또한 제 2 패킹된 소스 데이터 피연산자(712)를 지정하거나 또는 다른 방법으로 표시할 수 있다. 제 2 패킹된 소스 데이터 피연산자는 8-비트 바이트 크기 비트 선택 요소(B)의 복수의 대응하는 서브세트를 가질 수 있다. 제 1 및 제 2 패킹된 소스 데이터 피연산자는 도 4에서 앞서 기술된 바와 유사하거나 동일할 수 있으며, 유사한 변형예를 가질 수 있다.
패킹된 결과 데이터 피연산자(714)는 비트 셔플 명령어/연산(770)에 응답하여 (예를 들어, 실행 유닛(706)에 의해) 생성되어 목적지 저장 위치에 저장될 수 있다. 도 4의 패킹되지 않은 결과 피연산자와 대조적으로, 결과 피연산자(714)는 패킹된 데이터 피연산자이다. 패킹된 결과 데이터 피연산자는 메모리 위치 내의 패킹된 데이터 피연산자처럼, 패킹된 데이터 레지스터(예를 들어, 레지스터(108 또는 1008))에 저장되거나, 또는 패킹된 데이터를 저장할 수 있는 다른 저장 위치에 저장될 수 있다. 패킹된 결과 데이터 피연산자는 제 1 패킹된 소스 데이터 피연산자(710)의 다른 비트 레인에 각기 대응하는 및/또는 제 2 패킹된 소스 데이터 피연산자(712)의 8-비트 바이트 크기 비트 선택 요소의 다른 서브세트에 각기 대응하는 복수의 비트 레인을 가질 수 있다. 예를 들어, 패킹된 결과 데이터 피연산자의 비트[63:0]는 제 1 64-비트 레인(732-0)에 대응할 수 있고, 패킹된 결과 데이터 피연산자의 비트[127:64]는 제 2 64-비트 레인(732-1)에 대응하는 등등으로 대응할 수 있다. 도면에서, 패킹된 결과 데이터 피연산자의 비트 레인은 제 1 패킹된 소스 데이터 피연산자의 비트 레인과 동일한 크기를 가지만, 이것은 필수 사항이 아니다(예를 들어, 그 대신에 더 크거나(예를 들어, 128-비트) 또는 더 적거나(예를 들어, 32-비트) 중 어느 하나일 수 있다).
일부 실시예에서, 8-비트 바이트 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 비트는 패킹된 결과 데이터 피연산자의 대응하는 비트 레인에 저장될 수 있다. 일부 실시예에서, 결과 비트 및 그의 대응하는 비트 선택 요소는 이들의 레인 내의 동일한 상대 위치에 있을 수 있다. 예를 들어, 패킹된 결과 데이터 피연산자의 비트[7:0]는 각기 비트 선택 요소(B7-B0)에 대응할 수 있고, 패킹된 결과 데이터 피연산자의 비트[71:64]는 각기 비트 선택 요소(B15-B8)에 대응할 수 있는 등등으로 대응할 수 있다. 일부 실시예에서, 패킹된 결과 데이터 피연산자의 각 비트[7:0]의 값은 동일한 상대 위치에 있는 (B7-B0)이라는 대응하는 비트 선택 요소에 의해 지정되거나, 선택되거나, 또는 다른 방법으로 표시되는 대응하는 제 1 레인(732-0)의 비트와 동일할 수 있다. 예를 들어, 패킹된 결과 데이터 피연산자의 비트[7:0]는 비트 선택 요소(B7-B0)에 의해 선택되는 QWORD0의 8-비트를 가질 수 있고, 패킹된 결과 데이터 피연산자의 비트[71:64]는 비트 선택 요소(B15-B8)에 의해 선택되는 QWORD1의 8-비트를 가질 수 있으며, 패킹된 결과 데이터 피연산자의 비트[455:448]는 비트 선택 요소(B63-B56)에 의해 선택되는 QWORD7의 8-비트를 가질 수 있다. 패킹된 결과 데이터 피연산자의 각 레인 내 비트 중 일부만이 대응 레인에 대한 비트 선택 요소의 서브세트에 의해 선택되는 모든 비트를 저장하는데 필요하다는 것을 주목해야 한다. 예시된 예에서, 각 레인에 대해 8개의 비트 선택 요소가 있으며, 그래서 패킹된 결과 데이터 피연산자의 각 레인에다 대응 레인에 대해 선택된 모든 비트를 저장하는 데는 단지 8-비트만이 필요하다. 예를 들어, 결과 비트[7:0]는 제 1 레인(732-0)에 대해 사용되고, 결과 비트[71:64]는 제 2 레인(732-1)에 대해 사용되는 등등으로 사용된다. 예시된 실시예에서, 이들 결과 비트는 선택적으로 대응하는 레인의 최하위 또는 최저 자리의 비트에 저장된다. 대안으로, 최상위 비트 또는 비트의 일부 다른 서브세트가 선택적으로 사용될 수 있다.
도시된 바와 같이, 일부 실시예에서, 제 2 패킹된 소스 데이터 피연산자(712)는 제 1 소스 피연산자의 비트 레인(예를 들어, 64-비트 비트 레인) 내 비트 수와 동일한 개수의 비트 선택 요소를 가질 수 있다. 명령어/연산의 하나의 가능한 사용에서, 동일한 값(예를 들어, 동일한 64-비트 값)의 똑같은 사본 또는 복제는 선택적으로 제 1 패킹된 소스 데이터 피연산자의 각 레인(예를 들어, 8개의 64-비트 레인)에 저장될 수 있다. 예로서, 단일의 64-비트 값은 64-비트를 갖기 때문에, 그리고 64개의 비트 선택 요소가 있기 때문에, 단일의 64-비트의 비트는 하나하나 모두 빠짐없이 64개 비트 선택 요소 중의 다른 대응하는 비트 선택 요소에 의해 식별될 수 있다. 유리하게, 이것은 단일의 비트 셔플 명령어의 실행의 제한 범위 내에서 전체 64-비트 비트 셔플 또는 치환이 단일의 64-비트 값에 대해 수행될 수 있게 할 수 있다. 종래에는, 배경 단원에서 논의된 바와 같이, 그러한 전체적 64-비트 비트 셔플을 수행하기 위해 일반적으로 더 많은 명령어가 필요했을 것이다. 더욱이, 그러한 가능한 사용 사례를 더욱 용이하게 하기 위해, 단일의 스칼라 비트 레인(예를 들어, 단일의 스칼라 64-비트 값)을 갖는 제 1 소스 피연산자를 선택적으로 표시하는 비트 셔플 명령어의 대안의 실시예가 고려되는데, 이 명령어는 프로세서로 하여금 단일의 스칼라 비트 레인을 방송하거나 또는 다른 방법으로 복제하여 다른 대응하는 레인 내의 각 비트 레인의 여러 (예를 들어, 8개의) 사본을 생성하게 할 수 있다.
명령어/연산의 다른 사용이 또한 고려된다. 예를 들어, 다른 값(예를 들어, 다른 64-비트 쿼드워드 정수)이 선택적으로 제 1 패킹된 소스 데이터 피연산자의 다른 레인에 저장될 수 있다. 명령어/연산은 각각의 다른 값에 대해 부분적 비트 셔플을 병렬로 수행할 수 있다(예를 들어, 8개의 다른 64-비트 값의 각각의 8-비트만을 셔플할 수 있다). 여러(예를 들어, 8개) 명령어는 다른 값에 대해 전체적 비트 셔플(예를 들어, 전체적 64-비트 비트 셔플)을 일괄하여 수행하기 위해 사용될 수 있다. 부분적(예를 들어, 8-비트) 비트 셔플 결과는 전체적 64-비트 비트 셔플된 결과를 형성하기 위해서 병합되거나 조합될 수 있다.
도 7을 다시 참조하면, 일부 실시예에서, 패킹된 결과 데이터 피연산자의 각 레인 내의 나머지 다른 비트(즉, 비트 선택 요소에 의해 선택되는 비트를 저장하는데 필요하지 않은 비트)는 동일 레인에 대응하는 비트 선택 요소에 의해 선택되는 비트의 하나 이상의 사본 또는 복제를 선택적으로 저장할 수 있다. 예를 들어, 결과 비트[63:8]는 결과 비트[7:0]의 7개 복제된 사본을 저장할 수 있고, 결과 비트[127:72]는 결과 비트[71:63]의 7개 복제된 사본을 저장할 수 있고, 결과 비트[511:456]는 결과 비트[448:455]의 7개 복제된 사본을 저장할 수 있는 등등으로 저장할 수 있다. 추가로 설명하기 위해, 만일 결과 비트[7:0]가 11111100의 값을 가지면, 결과 비트[63:0]는 11111100 11111100 11111100 11111100 11111100 11111100 11111100 11111100의 값을 가질 수 있다. 각 레인에 대해 선택되는 8-비트는 7번 복제될 수 있으며 8개의 똑같은 8-비트의 사본은 대응하는 레인에 저장될 수 있다. 그와 같은 복제된 비트 세트를 저장하는 있음직한 장점은 아래에서(도 8과 관련하여) 추가로 논의될 것이다. 그러나 그와 같은 복제된 비트 세트를 저장하는 것은 선택적이며 필수 사항은 아니다. 다른 실시예에서, 미리 정해진 여러 가지 다른 값이 패킹된 결과 데이터 피연산자의 각 레인 내의 나머지 비트(즉, 선택된 비트를 저장하는데 필요하지 않은 것)에 선택적으로 저장될 수 있다. 그러한 미리 정해진 값의 예는 모두 0, 모두 1, 및 제 1 패킹된 소스 데이터 피연산자 내의 대응하는 비트 위치로부터 병합된 비트 값을 포함하지만, 이것으로 제한되는 것은 아니다.
이것은 적합한 비트 셔플 명령어/연산의 그저 하나의 예시적인 예라는 것을 알아야 한다. 다른 실시예는 다른 크기의 패킹된 데이터 피연산자를 사용할 수 있다. 적합한 패킹된 데이터 피연산자 크기의 예는 이것으로 제한되는 것은 아니지만, 128-비트, 256-비트, 512-비트, 및 1024-비트를 포함한다. 제 1, 제 2, 및 패킹된 결과 데이터 피연산자는 필수 사항은 아니지만, 동일한 크기의 패킹된 데이터 피연산자를 가질 수 있다. 더욱이, 다른 실시예에서, 더 적은(예를 들어, 2개) 또는 더 많은 레인(예를 들어, 6개, 8개 등)이 선택적으로 사용될 수 있다. 또한, 예를 들어, 16-비트 레인, 32-비트 레인, 및 특정 구현에 요구되는 다른 크기의 레인과 같은, 64-비트 레인 이외의 다른 크기의 레인이 선택적으로 사용될 수 있다. 또한, 다른 크기의 비트 선택 요소가 선택적으로 사용될 수 있다. 적합한 크기의 비트 선택 요소는 예를 들어, 8-비트, 7-비트, 6-비트, 5-비트 및 4-비트 니블 크기의 비트 선택 요소를 포함한다. 본 명세서 어딘가에서 언급되는 또 다른 변형 및 대안이 적합하며 그리고/또는 본 개시의 이득을 받는 본 기술에서 통상의 지식을 가진 자에게 자명할 것이다.
도 8은 제 1 패킹된 소스 데이터 피연산자(810)의 64-비트 레인의 비트를 패킹된 소스 데이터 연산 마스크 피연산자(882)가 적용되는 제 2 패킹된 소스 데이터 피연산자(812) 내의 8-비트 바이트 크기 비트 선택 요소를 사용하여 셔플하여 패킹된 결과 데이터 피연산자(814)를 생성하도록 수행될 수 있는 마스킹되는 비트 셔플 연산(masked bit shuffle operation)(870)의 실시예의 블록도이다. 마스킹되는 연산은 마스킹되는 비트 셔플 명령어의 실시예에 대응하여 수행될 수 있다. 도 8의 마스킹되는 연산은 도 4및 도 7의 마스킹되지 않는 연산(unmasked operation)과 어느 정도 유사성이 있다. 설명을 불명료하게 하는 것을 피하기 위해, 도 4 및 도 7의 마스킹되지 않는 연산과 관련 있는 선택적으로 유사하거나 동일한 모든 특징과 세부사항을 되풀이하여 설명하지 않고, 도 8의 마스킹되는 연산의 상이한 및/또는 부수적인 특징이 주로 설명될 것이다. 그러나 도 4 및 도 7의 마스킹되지 않는 연산에 관해 앞서 기술된 특징 및 세부사항은, 달리 언급이 없거나 명명백백하다면, 선택적으로 도 8의 마스킹되는 연산에도 적용될 수 있다는 것을 인식하여야 한다.
마스킹되는 명령어는 제 1 패킹된 소스 데이터 피연산자(810) 및 제 2 패킹된 소스 데이터 피연산자(812)를 지정하거나 또는 다른 방법으로 표시할 수 있다. 이들 피연산자 각각은 도 4 및/또는 도 7의 대응하는 피연산자와 유사하거나 동일할 수 있으며, 동일한 변형 및 대안을 가질 수 있다. 제 1 패킹된 소스 데이터 피연산자는 제 1 64-비트 비트 레인(832)을 갖는다. 제 2 패킹된 소스 데이터 피연산자는 제 1 비트 레인에 대응하는 8개의 8-비트 바이트 크기 비트 선택 요소(B0 내지 B7)의 그룹 또는 서브세트를 갖는다.
마스킹되는 비트 셔플 명령어는 또한 패킹된 소스 데이터 연산 마스크 피연산자(882)를 지정(예를 들어, 명시적으로 지정)하거나, 또는 다른 방법으로 표시(예를 들어, 암시적으로 표시)할 수 있다. 패킹된 데이터 연산 마스크 피연산자는 또한 본 명세서에서 간략히 연산 마스크 피연산자, 예측 마스크 피연산자, 예측 피연산자, 마스크 피연산자, 또는 단순히 마스크라고 지칭될 수도 있다. 마스크는 복수의 마스크 요소, 예측 요소, 또는 조건부 제어 요소를 포함할 수 있다. 도시된 바와 같이, 일부 실시예에서, 각 마스크 요소는 단일 마스크 비트일 수 있다. 대안으로, 선택적으로 둘 이상의 비트가 각 마스크 요소에 사용될 수 있다. 각 마스크 요소는 대응하는 결과가 대응하는 위치에 저장되는지를 예측하거나, 조건부로 제어하거나, 또는 마스킹하기 위해 사용될 수 있다. 일 양태에서, 각 마스크 요소는 피연산자 내에서 동일한 상대 위치에 있는 패킹된 결과 데이터 피연산자의 대응하는 레인의 복수의 서브레인 크기 부분 중의 다른 것에 대응할 수 있다. 일부 실시예에서, 패킹된 결과 데이터 피연산자의 대응하는 서브레인 크기 부분의 각각은 대응하는 레인에 대한 비트 선택 요소의 서브세트에 의해 선택되는 모든 비트를 보유하기에 충분한 비트 폭을 가질 수 있다(예를 들어, B0-B7에 의해 선택되는 모든 비트를 보유하기에 충분할 수 있다). 예시된 실시예에서, 마스크의 비트[0]는 패킹된 결과 데이터 피연산자의 비트[7:0]와 대응할 수 있고, 마스크의 비트[1]는 패킹된 결과 데이터 피연산자의 비트[15:8]와 대응할 수 있는 등등으로 대응할 수 있다.
각 마스크 비트의 값은 대응하는 결과가 패킹된 결과 데이터 피연산자의 대응하는 서브레인 크기 부분에 저장되는지의 여부를 제어할 수 있다. 각 마스크 비트는 결과가 저장되게 하는 제 1 값, 또는 결과가 저장되게 하지 않는 제 2의 다른 값 중 어느 하나의 값을 가질 수 있다. 도면에 도시된 하나의 가능한 관례에 따르면, 이진수 영(즉, 0)으로 클리어되는 마스크 비트는 결과가 저장되지 않는 마스킹하는 마스크 비트(masked-out mask bit)를 나타낼 수 있는 반면, 이진수 일(즉, 1)로 세트되는 마스크 비트는 결과가 저장되는 마스킹하지 않는 마스크 비트(unmasked mask bit)를 나타낼 수 있다. 반대적인 관례가 또한 가능하다. 더욱이, 특정 구현에 요구되는 임의의 마스크 값이 관례에 의거하여 결과를 저장하거나 저장하지 않는 것을 지정하는데 사용될 수 있다. 예시된 실시예에서, 마스크의 비트[4]는 이진수 일(즉, 1)로 세트되고, 그래서 마스킹하지 않는 비트이며, 반면에 비트[3:0] 및 [7:5]는 모두 영(즉, 0)으로 클리어되고, 그래서 마스킹하는 비트이다.
패킹된 결과 데이터 피연산자(814)는 마스킹되는 비트 셔플 명령어에 응답하여 (예를 들어, 실행 유닛에 의해) 생성되어 목적지 저장 위치에 저장될 수 있다. 다양한 실시예에서, 목적지 저장 위치는 패킹된 데이터 레지스터, 메모리 위치, 또는 다른 저장 위치일 수 있다. 예를 들면, 마스크의 마스킹하지 않는 비트[4]에 대응하는, 패킹된 결과 데이터 피연산자의 비트[39:32]에만 결과가 저장된다. 일부 실시예에서, 마스크 요소에 의해 저장이 예측되는 결과는 제 2 패킹된 소스 데이터 피연산자의 대응하는 비트 선택 요소(예를 들어, B0-B7)의 서브세트에 의해 선택되는 제 1 패킹된 소스 데이터 피연산자의 대응하는 레인(예를 들어, 64-비트 레인(832))의 비트 세트일 수 있다. 예를 들어, 패킹된 결과 데이터 피연산자의 비트[39:32]만이 B0-B7에 의해 선택되는 QWORD의 8-비트를 저장할 수 있다. 대조적으로, 마스크의 마스킹하는 비트[3:0] 및 [7:5]에 대응하는 패킹된 결과 데이터 피연산자의 비트[31:0] 및 비트[63:40]는 이 결과를 저장하지 않을 수 있다. 더 정확히 말하면, 이들 비트는 마스킹하지 않는 값을 저장할 수 있다. 고정되거나 미리 정해진 다양한 값이 마스킹하지 않는 값으로 사용될 수 있다. 일부 실시예에서, 제로화 마스킹(zeroing masking)이 선택적으로 사용될 수 있다. 제로화 마스킹에서, 패킹 된 결과 데이터 피연산자의 마스킹하는 비트는 제로로 될 수 있다(예를 들면, 강제로 제로의 값을 갖게 될 수 있다). 다른 실시예에서, 머징 마스킹(merging masking)이 사용될 수 있다. 머징 마스킹에서, 패킹된 결과 데이터 피연산자의 마스킹하는 비트는 패킹된 소스 데이터 피연산자(예를 들어, 제 1 패킹된 소스 데이터 피연산자)의 대응하는 비트의 값을 가질 수 있다. 예를 들어, 동일한 비트 위치에 있는 제 1 패킹된 소스 데이터 피연산자의 대응하는 비트는 패킹된 결과 데이터 피연산자 내의 동일한 비트 위치에 저장될 수 있다. 머징 마스킹의 하나의 가능한 장점은 이 마스킹이 새로운 결과를 명령어의 이전 사례의 결과와 조합하거나 동화시키는데 사용될 수 있다는 것이다. 일부 실시예에서, 메모리 피연산자가 요소 선택에 대응하는 경우, 선택적으로 마스크는 또한 메모리 내의 요소가 마스킹되는 것을 방지하여 연관된 메모리 결함이 신호되지 않도록 하는 메모리 결함 억제에도 사용될 수 있지만, 이것은 필수 사항이 아니다.
앞에서 기술된 마스킹은 도 7에 대해 기술된 복제는 물론이고 예측 또는 마스킹 모두 다를 포함할 수 있다. 이러한 예에서, 하나보다 많은 마스크 요소가 마스킹하지 않는 요소이었다면, 선택된 비트의 복제 사본이 패킹된 결과 데이터 피연산자의 대응하는 각각의 서브레인 크기 부분에 저장될 수 있기는 하지만, 단일의 마스크 요소만은 마스킹하지 않는 요소이다. 그러한 복제 및/또는 마스킹의 하나의 가능한 장점은 원하거나 유효한 위치에 있는 이들 비트 세트 중 하나가 추가 처리를 위해 선택될 수 있다는 것이다. 다시 말해서, 복제 및 마스킹은 패킹된 결과 데이터 피연산자의 대응하는 레인 내의 원하는 위치에다 선택된 비트 세트를 놓는데 사용될 수 있다. 이것은 다른 실시예에서 다른 방식으로 사용될 수 있다. 하나의 특정 예로서, 복수의 다른 마스킹하는 비트 셔플 명령어 각각은 어떤 값의 비트의 다른 서브세트 또는 부분을 셔플하는데 사용될 수 있다. 예를 들어, 8개의 마스킹하는 비트 셔플 명령어의 사례는 64-비트 값의 다른 8-비트 세트를 각자 셔플하는데 사용될 수 있다. 복제 및 마스킹의 하나의 가능한 사용은 명령어에 의해 선택된 비트 세트를 효과적으로 레인 내의 적절한 위치로 이동시켜서 이들 비트 세트가 다른 명령어에 의해 선택된 비트와 쉽게 또는 효율적으로 병합되거나 조합될 수 있도록 하는 것이다. 예를 들어, 복제 및 마스킹은 하나의 8-비트 세트를 패킹된 결과 데이터 피연산자의 레인의 비트[7:0]에 넣고, 다른 8-비트 세트를 패킹된 결과 데이터 피연산자의 레인의 비트[15:8]에 넣고, 또 다른 8-비트 세트를 패킹된 결과 데이터 피연산자의 레인의 비트[23:16]에 넣는 등등으로 넣는데 사용될 수 있다. 이것은 선택된 이들 여러 비트 세트를 병합하여 전체적 64-비트 비트 셔플 결과를 형성하는 속도 및/또는 효율성을 증가시키는데 도움이 될 수 있다. 본 기술에서 통상의 지식을 가진 자와 본 개시의 이득을 받는 자에게는 다른 사용이 자명할 것이다. 다른 실시예에서, 마스킹 대신에, 명령어의 이미디어트(예를 들어, 8-비트 이미디어트(imm8))는 복제된 비트 세트를 보유하는 위치를 지정하거나 또는 표시하는데 사용될 수 있는 반면, 레인 내의 다른 모든 위치는 미리 정해진 값(예를 들면, 0, 병합된 값 등)을 가질 수 있다. 예를 들어, 이미디어트는 복제된 비트 세트가 세 번째 최하위의 복제된 비트 세트에 저장되게 하는 세 개의 값을 지정할 수 있으며, 다른 모든 비트는 0이 되는 레인에 저장될 것이다.
특정 개념을 추가로 설명하기 위해, 패킹된 결과 데이터 피연산자를 저장하는 비트 셔플 명령어에 관한 다음과 같은 상세한 예시적인 실시예를 고려해본다. 이 명령어는 VPSHUFBITQB라 명명되고 피연산자로서 DEST, MSK, SRCl, 및 SRC2를 갖는다. 일부 실시예에서, 명령어는 SRC1이 패킹된 데이터 레지스터일 수 있게 할 수 있고, SRC2가 패킹된 데이터 레지스터 또는 메모리 위치 중 어느 하나일 수 있게 할 수 있고, DEST가 패킹된 데이터 레지스터일 수 있게 할 수 있으며, MSK가 패킹 된 소스 데이터 연산 마스크 레지스터일 수 있게 할 수 있다. 표 2는 이러한 명령어의 여러 가지 상이한 실시예에 대한 오피코드, 인코딩, 및 연산의 설명을 열거한다.
Xmm, ymm, 및 zmm 는 각기 128-비트, 256-비트, 및 512-비트 패킹된 데이터 레지스터를 나타낸다. ml28/m256/m512는 각기 128-비트, 256-비트, 및 512-비트 메모리 위치를 말한다. m64bcst는 벡터의 여러 요소로 선택적인 데이터 요소 방송이 수행되는 64-비트 메모리 위치를 말한다. {k1} 피연산자는 소스 예측 마스크로서 사용되는 소스 마스크 레지스터(예를 들어, 마스크 레지스터(k0 내지 k7) 중 하나)를 지정한다.
VPSHUFBITQB 명령어는 전술한 VPSHUFBITQMB 명령어와 유사하지만, 아래에서 언급되는 몇 가지 예외가 있다. 하나의 차이점은 DEST가 마스크 레지스터 대신에 패킹된 데이터 레지스터(예를 들어, xmm1, ymm1, 또는 zmm1)일 수 있다는 것이다. 다른 차이점은 명령어가 선택적인 소스 예측 마스크 피연산자(예를 들어, {MSK}, {k1})를 가질 수 있다는 것이지만, 이것은 필수 사항이 아니다. 앞에서처럼, SRC1은 패킹된 데이터 레지스터일 수 있으며, SRC2는 패킹된 데이터 레지스터 또는 메모리 위치 중 어느 하나일 수 있다.
VPSHUFBITQB 명령어의 실시예에 관한 의사코드의 예는 아래에 도시된다. SRC1은 제 1 패킹된 소스 데이터 피연산자를 나타내고, SRC2는 제 2 패킹된 소스 데이터 피연산자를 나타내며, DEST는 목적지를 나타낸다. k1 피연산자는 예측에 사용되는 패킹된 소스 데이터 연산 마스크 레지스터를 나타낸다. 의사코드에서, KL은 마스크 길이 및/또는 패킹된 데이터 피연산자 내의 복수의 데이터 요소 위치를 나타내고, VL은 벡터 또는 패킹된 데이터 피연산자의 길이를 나타내며, "i"는 반복 사용되는 쿼드워드 또는 레인을 선택하는 위치 카운터를 나타내며, "j"는 레인 내의 바이트를 선택하는 위치 카운터를 나타낸다. EVEX.b==l 은 SRC2 *is memory*일 때 삽입된 방송을 구성한다. 파라미터 "M"은 SRC1의 적절한 쿼드워드에 의해 표시되는 SRC2의 적절한 쿼드워드 내의 비트 위치를 나타낸다. 다른 실시예는 마이크로아키텍처적 연산의 다른 세트를 사용하는 명령어를 구현할 수 있다. 이 의사코드에서, 제로화 스타일 마스킹(zeroing style masking) "*zeroing*" 또는 머징 스타일 마스킹(merging style masking) "*remains unchanged*"이 사용될 수 있다. 결과의 모든 대응하는 64-비트에 걸쳐 선택된 8-비트의 복제는 선택적으로 사용될 수 있다.
이러한 것들은 적합한 명령어의 그저 몇 가지 예시적인 실시예라는 것을 인식하여야 한다. 다른 실시예는 더 좁거나(예를 들어, 64-비트) 더 넓거나(예를 들어, 1024-비트) 또는 그저 크기가 다른 패킹된 데이터 피연산자 중 어느 하나를 사용할 수 있다. 또 다른 실시예는 쿼드워드 크기의 레인(예를 들어, 16-비트 또는 32-비트 레인) 이외의 다른 크기의 레인 및/또는 다른 크기의 인덱스(예를 들어, 4-비트 니블 인덱스, 5-비트 인덱스 등)을 사용할 수 있다. 대안의 실시예에서, 다른 저장 위치(예를 들어, 메모리 위치)가 피연산자에 사용될 수 있다. 다른 실시예는 선택적으로 마스킹/예측을 제외할 수 있다. 다른 실시예는 선택적으로 데이터 요소 방송을 제외할 수 있다.
도 9는 비트 셔플 명령어(902)의 실시예의 블록도이다. 명령어는 연산 코드 또는 오피코드(984)를 포함한다. 오피코드는 수행될 명령어 및/또는 연산(예를 들어, 비트 셔플 연산)을 식별하도록 작용 가능한 복수의 비트 또는 하나 이상의 필드를 나타낼 수 있다.
명령어는 또한 제 1 소스 피연산자를 저장하는데 사용되는 레지스터, 메모리 위치, 또는 다른 저장 위치를 명시적으로 지정하는 제 1 소스 피연산자 지정자(985)와, 제 2 소스 피연산자를 저장하는데 사용되는 레지스터 또는 다른 저장 위치를 명시적으로 지정하는 제 2 소스 피연산자 지정자(986)와, 결과 피연산자가 저장되는 레지스터 또는 다른 저장 위치를 명시적으로 지정하는 목적지 피연산자 지정자(987)를 포함한다. 예로서, 이들 지정자는 각각 레지스터, 메모리 위치, 또는 다른 저장 위치의 어드레스를 명시적으로 지정하는 한 세트의 비트 또는 하나 이상의 필드를 포함할 수 있다. 대안으로, (예를 들어, 명령어의 오피코드에 암시적인) 하나 이상의 암시적 저장 위치는 선택적으로 하나 이상의 이들 피연산자에 사용될 수 있다. 예를 들면, 특정한 고정된 레지스터를 사용하는 것이 명령어의 오피코드에 암시적일 수 있다. 다른 예로서, 레지스터(예를 들어, 암시적 소스/목적지 레지스터)를 초기에는 소스 피연산자에 그런 다음에는 결과 피연산자에 재사용하는 것이 암시적일 수 있다.
일부 실시예에서, 명령어는 패킹된 데이터 연산 마스크 또는 저장 위치(예를 들어, 마스크 레지스터)를 명시적으로 지정하는 선택적인 패킹된 데이터 연산 마스크 지정자(988)를 포함할 수 있다. 대안으로, 패킹된 데이터 연산 마스크는 암시적으로 표시될 수 있다. 일부 실시예에서, 명령어 포맷은 또한 마스킹 연산의 종류를 명시하는 선택적인 마스킹 연산 지정자의 타입(989)을 포함할 수 있다. 예로서, 마스킹 연산 지정자의 타입은 머징 마스킹 또는 제로화 마스킹이 수행될지를 지정하는 단일 비트를 포함할 수 있다. 마스킹은 선택 사항이며 필수 사항은 아니다.
명령어가 데이터 요소 방송을 사용하는 일부 실시예에서, 명령어는 선택적으로 데이터 요소 방송 제어(data element broadcast control)(990)를 포함할 수 있다. 데이터 요소 방송 제어는 데이터 요소 방송이 저장소(예를 들어, 메모리 위치)로부터 액세스되는 단일의 소스 데이터 요소를 비트 셔플 연산에 의해 사용될 (예를 들어, 임시 레지스터 내의) 복수의 소스 데이터 요소로 방송하기 위해 수행되는 것을 표시하는 하나 이상의 비트 또는 필드를 포함할 수 있다. 대안으로, 데이터 요소 방송은 명시적으로 지정되는 대신에, 명령어에 암시적(예를 들면, 오피코드에 암시적)일 수 있다. 앞에서 언급한 바와 같이, 데이터 요소 방송은 선택 사항이며 필수 사항은 아니다.
이것은 적합한 비트 셔플 명령어의 그저 하나의 예이다. 대안의 실시예는 예시된 필드/지정자의 서브세트를 포함할 수 있고, 부수적인 필드/지정자를 추가할 수 있고, 특정 필드/지정자와 겹칠 수도 있다. 또한, 필드/지정자의 예시된 순서 및 배열은 필수 사항이 아니다. 필드/지정자는 다양하게 배열될 수 있다. 또한, 필드/지정자는 인접하는 비트 시퀀스를 포함할 필요가 없고, 오히려 인접하지 않거나 떨어진 비트를 포함할 수 있다. 일부 실시예에서, 명령어 포맷은 VEX 또는 EVEX 인코딩 또는 명령어 포맷을 가질 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다.
도 10은 적합한 한 세트의 패킹된 데이터 레지스터(1008)의 예시적인 실시예의 블록도이다. 패킹된 데이터 레지스터는 ZMM0 내지 ZMM31로 표시된 32개의 512-비트 패킹된 데이터 레지스터를 포함한다. 예시된 실시예에서, 필수 사항은 아니지만, 하위 16개 레지스터, 즉, ZMM0-ZMM15의 하위 256-비트는 YMM0-YMM15으로 표시된 각 256-비트 패킹된 데이터 레지스터상에서 엘리어싱(alias)되거나 또는 덮인다. 마찬가지로, 이 또한 필수 사항은 아니지만, 예시된 실시예에서, 레지스터(YMM0-YMM15)의 하위 128-비트는 XMM0-XMM15으로 표시된 각 128-비트 패킹된 데이터 레지스터상에서 엘리어싱되거나 덮인다. 512-비트 레지스터(ZMM0 내지 ZMM31)는 512-비트 패킹된 데이터, 256-비트 패킹된 데이터, 또는 128-비트 패킹된 데이터를 보유하도록 동작할 수 있다. 256-비트 레지스터(YMM0-YMM15)는 256-비트 패킹된 데이터 또는 128-비트 패킹된 데이터를 보유하도록 동작할 수 있다. 128-비트 레지스터(XMM0-XMM15)는 128-비트 패킹된 데이터를 보유하도록 동작할 수 있다. 일부 실시예에서, 레지스터 각각은 패킹된 부동 소수점 데이터 또는 패킹된 정수 데이터 중 어느 하나를 저장하는데 사용될 수 있다. 적어도 8-비트 바이트 데이터, 16-비트 워드 데이터, 32-비트 2배 워드(doubleword), 32-비트 단정도 부동 소수점 데이터(single-precision floating point data), 64-비트 쿼드워드, 및 64-비트 배정도 부동 소수점 데이터(double-precision floating point data)를 비롯한 여러 데이터 요소 크기가 지원된다. 대안의 실시예에서, 상이한 개수의 레지스터 및/또는 상이한 크기의 레지스터가 사용될 수 있다. 또 다른 실시예에서, 레지스터는 더 큰 레지스터를 더 작은 레지스터에 엘리어싱하는 것을 사용하거나 사용하지 않을 수도 있고 그리고/또는 부동 소수점 데이터를 저장하는데 사용하거나 사용하지 않을 수도 있다.
도 11은 적합한 한 세트의 패킹된 데이터 연산 마스크 레지스터(1116)의 예시적인 실시예의 블록도이다. 예시된 실시예에서, 세트는 k0 내지 k7로 표시된 여덟 개의 레지스터를 포함한다. 대안의 실시예는 여덟 개보다 적은 수(예를 들면, 2, 4, 6개 등)의 레지스터 또는 여덟 개보다 많은 수(예를 들면, 16, 32개 등) 중 어느 하나를 포함할 수 있다. 이들 레지스터 각각은 패킹된 데이터 연산 마스크를 저장하는데 사용될 수 있다. 예시된 실시예에서, 각 레지스터는 64-비트이다. 대안의 실시예에서, 레지스터의 폭은 64-비트보다 넓거나(예를 들면, 80-비트, 128-비트 등), 64-비트보다 좁거나(예를 들면, 8-비트, 16-비트, 32-비트 등) 어느 하나일 수 있다. 레지스터는 널리 공지된 기술을 사용하여 상이한 방식으로 구현될 수 있으며, 임의의 공지된 특정한 형태의 회로로 제한되지 않는다. 적합한 레지스터의 예는 이것으로 제한되는 것은 아니지만, 전용의 물리 레지스터, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리 레지스터, 및 이들의 조합을 포함한다.
일부 실시예에서, 패킹된 데이터 연산 마스크 레지스터(1016)는 별개의 한 세트의 전용 아키텍처적 레지스터일 수 있다. 일부 실시예에서, 명령어는 다른 유형의 레지스터 예를 들면, 패킹된 데이터 레지스터)를 인코딩하거나 지정하는데 사용되는 것과 상이한 명령어 포맷의 비트 또는 상이한 명령어 포맷의 하나 이상의 필드에서 패킹된 데이터 연산 마스크 레지스터를 인코딩하거나 지정할 수 있다. 예로서, 명령어는 여덟 개의 패킹된 데이터 연산 마스크 레지스터(k0 내지 k7) 중 어느 하나를 인코딩하거나 지정하기 위해 세 개의 비트(예를 들면, 3-비트 필드)를 사용할 수 있다. 하나의 특정 실시예에서, 패킹된 데이터 연산 마스크 레지스터(k1 내지 k7)(k0 는 아님)만이 마스킹되는 패킹된 데이터 연산을 예측하는 예측 피연산자로서 어드레싱될 수 있다. 레지스터(k0)는 정규의 소스 또는 목적지로서 사용될 수 있으나, (예를 들어, 만일 k0가 "마스크 없는(no mask)" 인코딩을 수행하는 것으로 지정된다면) 예측 피연산자로서 인코딩되지 않을 수 있지만, 이것이 필수 사항은 아니다.
도 12는 패킹된 데이터 연산 마스크 레지스터(1216)(예를 들어, 마스크 레지스터(1016) 중 하나) 및 다른 크기의 패킹된 데이터 피연산자에 사용되는 복수의 마스크 비트를 예시한다. 일 양태에서, 이들 비트는 예측에 사용될 수 있다. 다른 양태에서, 이들 비트는 결과 비트를 저장하는데 사용될 수 있다. 예시된 예는 8-비트 데이터 요소(예를 들어, 8-비트 바이트 크기 비트 선택 요소)를 고려한다. 도시된 바와 같이, 16개 최하위 비트는 8-비트 데이터 요소들이 패킹된 128-비트 패킹된 데이터에 사용될 수 있거나, 32개 최하위 비트는 8-비트 데이터 요소들이 패킹된 256-비트 패킹된 데이터에 사용될 수 있거나, 또는 모든 64개 비트는 8-비트 데이터 요소들이 패킹된 512-비트 패킹된 데이터에 사용될 수 있다. 4-비트 니블 비트 선택 요소가 사용되는 경우 마스크 비트 수의 두 배가 사용될 수 있으며 2개의 니블은 패킹된 데이터 피연산자의 특정 바이트에 포함된다.
명령어 집합은 하나 이상의 명령어 포맷을 포함한다. 특정 명령어 포맷은, 다른 것 중에서, 수행될 연산(오피코드) 및 그 연산이 수행되는 피연산자(들)를 지정하는 각종 필드(비트 수, 비트 위치)를 정의한다. 일부 명령어 포맷은 명령어 템플릿(또는 서브포맷)을 정의함으로써 더 세분화된다. 예를 들어, 특정 명령어 포맷의 명령어 템플릿은 명령어 포맷의 필드의 여러 서브세트를 갖도록 정의될 수 있으며(포함된 필드는 전형적으로 동일한 순서로 되어 있지만, 적어도 일부는 포함된 필드가 적기 때문에 비트 위치는 다르다) 그리고/또는 달리 해석되는 특정 필드를 갖도록 정의될 수 있다. 그러므로 ISA의 각 명령어는 특정의 명령어 포맷을 사용하여 (그리고 만일 정의된다면, 그 명령어 포맷의 명령어 템플릿 중 특정의 템플릿에서) 표현되며 연산 및 피연산자를 정의하기 위한 필드를 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정 오피코드 및 그 오피코드를 지정하는 오피코드 필드와 피연산자(소스1/목적지 및 소스2)를 선택하는 피연산자 필드를 포함하는 명령어 포맷을 가지며, 명령어 스트림에서 이러한 ADD 명령어의 발생은 피연산자 필드 내에서 특정 피연산자를 선택하는 특정 내용을 가질 것이다. 진보된 벡터 확장(Advanced Vector Extension, AVX)이라고 지칭되고 벡터 확장(Vector Extensions, VEX) 코딩 체계를 사용하는 한 세트의 SIMD 확장(AVX1 및 AVX2)이 출시 및/또는 공개되었다(예를 들면, 2011년 10월, Intel® 64 및 IA-32 아키텍처 소프트웨어 개발자 매뉴얼(Architectures Software Developers Manual) 및 2011년 6월, Intel® 진보된 벡터 확장 프로그래밍 레퍼런스(Advanced Vector Extensions Programming Reference)를 참조할 것).
예시적인 명령어 포맷
본 명세서에서 설명된 명령어(들)의 실시예는 여러 포맷으로 구현될 수 있다. 또한, 예시적인 시스템, 아키텍처, 및 파이프라인은 아래에서 상세히 기술된다. 명령어(들)의 실시예는 그와 같은 시스템, 아키텍처, 및 파이프라인에서 실행될 수 있지만, 그와 같이 세부 사항으로 제한되지 않는다.
VEX 명령어 포맷
VEX 인코딩은 명령어가 두 개 이상의 피연산자를 갖는 것을 가능하게 하며, SIMD 벡터 레지스터가 128-비트보다 긴 것을 가능하게 한다. VEX 프리픽스를 사용하면 세 개(또는 그 이상의) 피연산자 신택스를 제공할 수 있게 된다. 예를 들어, 이전의 2-피연산자 명령어는 소스 피연산자를 덮어쓰는(overwrite) A = A + B와 같은 연산을 수행했다. VEX 프리픽스를 사용하면 피연산자가 A = B + C와 같은 비파괴적인 연산을 수행할 수 있게 한다.
도 13a는 VEX 프리픽스(1302), 실수 오피코드 필드(real opcode field)(1330), Mod R/M 바이트(1340), SIB 바이트(1350), 변위 필드(1362), 및 IMM8(1372)을 예시한다. 도 13b는 도 13a의 어느 필드가 전체 오피코드 필드(full opcode field)(1374) 및 기본 연산 필드(1342)를 구성하는지를 예시한다. 도 13c는 도 13a의 어느 필드가 레지스터 인덱스 필드(1344)를 구성하는지를 예시한다.
VEX 프리픽스(바이트 0-2)(1302)는 3-바이트 형태로 인코딩된다. 제 1 바이트는 명시적 C4 바이트 값(C4 명령어 포맷을 구별하기 위해 사용되는 고유 값)을 담고 있는 포맷 필드(1340)(VEX 바이트 0, 비트[7:0])이다. 제 2, 제 3 바이트(VEX 바이트 1-2)는 특정 역량을 제공하는 복수의 비트 필드를 포함한다. 구체적으로, REX 필드(1305)(VEX 바이트 1, 비트[7-5])는 VEX.R 비트 필드(VEX 바이트 1, 비트[7]-R), VEX.X 비트 필드(VEX 바이트 1, 비트[6]-X), 및 VEX.B 비트 필드(VEX 바이트 1, 비트[5]-B)로 구성된다. 명령어의 다른 필드는 본 기술에서 공지된 것처럼 레지스터 인덱스의 하위 3비트를 인코딩하여, VEX.R, VEX.X, 및 VEX.B를 가산함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다. 오피코드 맵 필드(1315)(VEX 바이트 1, 비트[4:0]-mmmmm)에는 암시된 선두 오피코드 바이트를 인코딩하는 내용이 포함되어 있다. W 필드(1364) (VEX 바이트 2, 비트[7] - W)는 VEX.W라는 표시로 나타내며, 명령어에 따라서 상이한 기능을 제공한다. VEX.vvvv(1320) (VEX 바이트 2, 비트[6:3]-vvvv)의 역할은 다음과 같은 것을 포함될 수 있다. 즉, 1) VEX.vvvv는 반전된(1의 보수) 형태로 지정된 제 1 소스 레지스터 피연산자를 인코딩하며 2 또는 그 이상의 피연산자를 갖는 명령어에 유효하거나; 2) VEX.vvvv는 특정한 벡터 시프트를 위해 1의 보수 형태로 지정된 목적지 레지스터 피연산자를 인코딩하거나, 또는 3) VEX.vvvv는 필드가 예약되어 있고 내용(1313b)을 포함하여야 하는 임의의 피연산자를 인코딩하지 않는다. 만일 VEX.L(1368) 크기 필드(VEX 바이트 2, 비트 [2]-L) = 0이면, 이것은 128 비트 벡터를 표시하며, 만일 VEX.L = 1이면, 이것은 256 비트 벡터를 표시한다. 프리픽스 인코딩 필드(1325)(VEX 바이트 2, 비트[l:0] - pp)는 추가 비트를 기본 연산 필드에 제공한다.
실수 오피코드 필드(1330)(바이트 3)는 오피코드 바이트라고도 알려져 있다. 오피코드의 부분은 이 필드에서 지정된다.
MOD R/M 필드(1340)(바이트 4)는 MOD 필드(1342)(비트[7-6]), 레지스터 필드(Reg field)(1344)(비트[5-3]), 및 R/M 필드(1346)(비트[2-0])를 포함한다. 레지스터 필드(1344)의 역할은 다음과 같은 것, 즉, 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자(Rrrr의 rrr) 중의 어느 하나를 인코딩하는 것을 포함할 수 있거나, 또는 오피코드 확장으로서 취급되며 및 임의의 명령어 피연산자를 인코딩하는데 사용되지 않을 수 있다. R/M 필드(1346)의 역할은 다음과 같은 것, 즉, 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 것을 포함할 수 있다.
스케일, 인덱스, 베이스(Scale, Index, Base, SIB) - 스케일 필드(1350)(바이트 5)의 내용은 메모리 어드레스 생성에 사용되는 SS(1352)(비트[7-6])를 포함한다. SIB.xxx(1354)(비트[5-3]) 및 SIB.bbb(1356)(비트[2-0])의 내용에 대해서는 이전에 레지스터 인덱스 Xxxx 및 Bbbb와 관련하여 앞에서 언급하였다.
변위 필드(1362) 및 이미디어트 필드(IMM8)(1372)는 어드레스 데이터를 갖고 있다.
일반적인 벡터 친화적 명령어 포맷
벡터 친화적 명령어 포맷(vector friendly instruction format)은 벡터 명령어에 적합한 명령어 포맷이다(예를 들어, 벡터 연산에 고유한 특정 필드가 있다). 벡터 및 스칼라 연산 모두 다 벡터 친화적 명령어 포맷을 통해 지원되는 실시예가 기술되지만, 대안의 실시예는 단지 벡터 친화적 명령어 포맷의 벡터 연산만을 사용한다.
도 14a 및 도 14b는 본 발명의 실시예에 따른 일반적인 벡터 친화적 명령어 포맷 및 그 포맷의 명령어 템플릿을 예시하는 블록도이다. 도 14a는 본 발명의 실시예에 따른 일반적인 벡터 친화적 명령어 포맷 및 이 포맷의 클래스 A 명령어 템플릿을 예시하는 블록도이며, 도 14b는 본 발명의 실시예에 따른 일반적인 벡터 친화적 명령어 포맷 및 이 포맷의 클래스 B 명령어 템플릿을 예시하는 블록도이다. 구체적으로, 일반적인 벡터 친화적 명령어 포맷(1400)에 대해 클래스 A 및 B 명령어 템플릿이 정의되며, 이들 템플릿은 모두 노 메모리 액세스(no memory access)(1405) 명령어 템플릿 및 메모리 액세스(1420) 명령어 템플릿을 포함한다. 벡터 친화적 명령어 포맷의 맥락에서 일반적이라는 용어는 임의의 특정 명령어 집합과 관련되지 않은 명령어 포맷을 말한다.
본 발명의 실시예가 다음과 같은 포맷, 즉, 32-비트(4 바이트) 또는 64-비트(8 바이트) 데이터 요소 폭(또는 크기)를 갖는 64 바이트 벡터 피연산자 길이(또는 크기) (따라서 64 바이트 벡터는 16개의 2배 워드 크기의 요소 또는 이와 달리 8개의 쿼드워드 크기의 요소 중 어느 하나로 구성됨); 16-비트(2 바이트) 또는 8-비트(1 바이트) 데이터 요소 폭(또는 크기)를 갖는 64 바이트 벡터 피연산자 길이(또는 크기); 32-비트(4 바이트) 또는 64-비트(8 바이트), 16-비트(2바이트), 또는 8-비트(1 바이트) 데이터 요소 폭(또는 크기)를 갖는 32 바이트 벡터 피연산자 길이(또는 크기); 및 32-비트(4 바이트) 또는 64-비트(8 바이트), 16-비트(2 바이트) 또는 8-비트(1 바이트) 데이터 요소 폭(또는 크기)를 갖는 16 바이트 벡터 피연산자 길이(또는 크기)의 벡터 친화적 명령어 포맷을 지원하는 것으로 기술되지만, 대안의 실시예는 더 많거나, 더 적거나, 또는 상이한 데이터 요소 폭(예를 들면, 128-비트(16 바이트) 데이터 요소 폭)을 갖는 더 많거나, 더 적거나, 또는 상이한 벡터 피연산자 크기(예를 들면, 256 바이트 벡터 피연산자)를 지원할 수 있다.
도 14a에서 클래스 A 명령어 템플릿은, 1) 노 메모리 액세스(1405) 명령어 템플릿 내에서 도시되는 노 메모리 액세스, 전체 반올림 제어 타입 연산(full round control type operation)(1410) 명령어 템플릿 및 노 메모리 액세스, 데이터 변환 타입 연산(data transform type operation)(1415) 명령어 템플릿, 및 2) 메모리 액세스(1420) 명령어 템플릿 내에서 도시되는 메모리 액세스, 템포럴(temporal)(1425) 명령어 템플릿 및 메모리 액세스, 논-템포럴(non-temporal)(1430) 명령어 템플릿을 포함한다. 도 14b에서 클래스 B 명령어 템플릿은, 1) 노 메모리 액세스(1405) 명령어 템플릿 내에서 도시되는 노 메모리 액세스, 쓰기 마스크 제어, 부분 반올림 제어 타입 연산(partial round control type operation)(1412) 명령어 템플릿 및 노 메모리 액세스, 쓰기 마스크 제어, vsize 타입 연산(1417) 명령어 템플릿, 및 2) 메모리 액세스(1420) 명령어 템플릿 내에서 도시되는 메모리 액세스, 쓰기 마스크 제어(1427) 명령어 템플릿을 포함한다.
일반적인 벡터 친화적 명령어 포맷(1400)은 도 14a 및 도 14b에 예시된 순서대로 아래에 열거되는 다음과 같은 필드를 포함한다.
포맷 필드(1440) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷을 고유하게 식별하며, 따라서 명령어 스트림에서 벡터 친화적 명령어 포맷 내의 명령어의 발생을 식별한다. 이와 같이, 이 필드는 이 필드가 단지 일반적인 벡터 친화적 명령어 포맷만을 갖는 명령어 집합에는 필요하지 않다는 의미에서 선택 사항이다.
기본 연산 필드(1442) - 이 필드의 내용은 상이한 기본 연산을 구별한다.
레지스터 인덱스 필드(1444) - 이 필드의 내용은 직접적으로 또는 어드레스 생성을 통해서, 레지스터 내 또는 메모리 내에 있을 소스 및 목적지 피연산자의 위치를 지정한다. 이들 위치는 PxQ(예를 들어, 32x514, 16x148, 32x1024, 64x1024) 레지스터 파일로부터 N 레지스터를 선택하기에 충분한 수의 비트를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 하나의 목적지 레지스터일 수 있지만, 대안의 실시예는 더 많거나 더 적은 소스 및 목적지 레지스터를 지원할 수 있다(예를 들어, 이들 소스 중 하나가 목적지로서도 작용하는 경우에는 2개까지의 소스를 지원할 수 있고, 이들 소스 중 하나가 목적지로서도 작용하는 경우에는 3개까지의 소스를 지원할 수 있고, 2개의 소스 및 하나의 목적지까지를 지원할 수 있다).
수정자 필드(modifier field)(1446) - 이 필드의 내용은 메모리 액세스를 지정하는 일반적인 벡터 명령어 포맷의 명령어가 발생한 것을 그렇지 않은 것과 구별하며, 즉, 노 메모리 액세스(1405) 명령어 템플릿과 메모리 액세스(1420) 명령어 템플릿 사이를 구별한다. (몇몇의 경우에 레지스터 내의 값을 사용하여 소스 및/또는 목적지 어드레스를 지정하는) 메모리 액세스 연산은 메모리 아키텍처에 읽기 및/또는 쓰기인데 반해, 논-메모리(non-memory access) 액세스 연산은 그렇지 않다(예를 들어, 소스 및 목적지가 레지스터이다). 일 실시예에서, 이 필드는 또한 메모리 어드레스 계산을 수행하는 세 개의 상이한 방식 사이에서 선택하기도 하지만, 대안의 실시예는 더 많거나, 적거나, 또는 상이한 방식을 메모리 어드레스 계산을 수행하는데 지원할 수 있다.
증강 연산 필드(augmentation operation field)(1450) - 이 필드의 내용은 여러 상이한 연산 중의 하나가 기본 연산에 추가하여 수행될지를 구별한다. 이 필드는 상황에 특정하다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1468), 알파 필드(1452), 및 베타 필드(1454)로 나누어진다. 증강 연산 필드(1450)는 공통의 연산 그룹이 2, 3, 또는 4개의 명령어 대신에 단일 명령어에서 수행될 수 있게 한다.
스케일 필드(scale field)(1460) - 이 필드의 내용은 메모리 어드레스 생성을 위한 (예를 들어, 2scale * index + base를 사용하는 어드레스 생성을 위한) 인덱스 필드의 내용을 조정할 수 있게 한다.
변위 필드(displacement field)(1462A) - 이 필드의 내용은 (예를 들어, 2scale * index + base + displacement를 사용하는 어드레스 생성을 위한) 메모리 어드레스 생성의 일부로서 사용된다.
변위 계수 필드(displacement factor field)(1462B) (변위 계수 필드(1462B) 바로 위에 변위 필드(1462A)를 병렬로 배치한 것은 어떤 하나 또는 다른 것이 사용되는 것을 표시한다는 것임을 주목할 것) - 이 필드의 내용은 어드레스 생성의 일부로서 사용되며, 이 필드는 메모리 액세스의 크기(N)에 의해 조정된 변위 계수를 지정하며, 여기서 N은 (예를 들어, 2scale * index + base + scaled displacement를 사용하는 어드레스 생성을 위한) 메모리 액세스 내 바이트의 수이다. 여분의(redundant) 하위 비트는 무시되며, 그래서 유효 어드레스를 계산할 때 사용할 최종 변위를 만들어 내기 위해 변위 계수 필드의 내용에 메모리 피연산자 총 크기(N)가 곱해진다. N의 값은 전체 오피코드 필드(1474) (본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(1454C)에 기초하여 런타임 시 프로세서 하드웨어에 의해 결정된다. 변위 필드(1462A) 및 변위 계수 필드(1462B)는 이들 필드가 노 메모리 액세스(1405) 명령어 템플릿에 사용되지 않는 점에서 선택 사항이며 그리고/또는 다른 실시예는 둘 중 단 하나만 구현할 수 있거나 어느 것도 구현할 수 없다.
데이터 요소 폭 필드(1464) - 이 필드의 내용은 복수의 데이터 요소 폭 중 어느 것이 (일부 실시예에서는 모든 명령어에 대해, 다른 실시예에서는 명령어 중 일부에 대해서만) 사용될지를 구별한다. 이 필드는 이 필드가 하나의 데이터 요소 폭만이 지원되고 그리고/또는 데이터 요소 폭이 오피코드의 몇몇 국면을 사용하여 지원된다면 이 필드가 필요하지 않는 점에서 선택 사항이다.
쓰기 마스크 필드(1470) - 이 필드의 내용은 데이터 요소 위치를 기준으로, 목적지 벡터 피연산자 내의 데이터 요소 위치가 기본 연산 및 증강 연산의 결과를 반영하는지를 관리한다. 클래스 A 명령어 템플릿은 머징-쓰기마스킹(merging-writemasking)을 지원하는데 반해, 클래스 B 명령어 템플릿은 머징-쓰기마스킹과 제로화-쓰기마스킹(zeroing-writemasking)을 모두 다 자원한다. 머징할 때, 벡터 마스크는 (기본 연산 및 증강 연산에 의해 지정되는) 임의의 연산의 실행 중에 목적지 내의 임의의 요소 세트가 업데이트되지 않게 해주며; 다른 일 실시예에서는 대응하는 마스크 비트가 0인 경우 목적지의 각 요소의 예전 값을 보존하게 한다. 대조적으로, 제로화 벡터 마스크는 (기본 연산 및 증강 연산에 의해 지정되는) 임의의 연산의 실행 중에 목적지 내의 임의의 요소 세트가 제로가 되게 하며; 일 실시예에서, 대응하는 마스크 비트가 0 값일 때 목적지의 요소는 0으로 세트된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이(즉, 첫 요소로부터 마지막 요소까지 수정되는 요소의 범위)를 제어하는 기능이다. 그러나 수정되는 요소가 연속적인 것은 필수 사항이 아니다. 따라서, 쓰기 마스크 필드(1470)는 로드(load), 스토어(store), 산술, 논리 등을 비롯한 부분적인 벡터 연산을 가능하게 한다. 본 발명의 실시예는 마스크 필드(1470)의 내용이 사용될 쓰기 마스크를 포함하는 복수의 쓰기 마스크 레지스터 중 하나를 선택하는 (그래서 쓰기 마스크 필드(1470)의 내용이 수행될 마스킹을 간접적으로 식별하는) 것을 기술하지만, 대안의 실시예는 그 대신에 또는 그 외에 마스크 쓰기 필드(1470)의 내용이 수행될 마스킹을 직접 지정할 수 있게 한다.
이미디어트 필드(1472) - 이 필드의 내용은 이미디어트의 지정을 가능하게 한다. 이 필드는 이미디어트를 지원하지 않는 벡터 친화적 명령어 포맷의 구현 시에 존재하지 않으며 이미디어트를 사용하지 않는 명령어에 존재하지 않는다는 점에서 선택 사항이다.
클래스 필드(1468) - 이 필드의 내용은 상이한 명령어 클래스 사이를 구별한다. 도 14a 및 도 14b를 참조하면, 이 필드의 내용은 클래스 A와 클래스 B 명령어 사이에서 선택한다. 도 14a 및 도 14b에서, 둥근 모서리 사각형은 특정 값이 필드 내에 존재하는 것(예를 들어, 도 14a 및 도 14b의 클래스 필드(1468)에는 각기 클래스 A(1468A) 및 클래스 B(1468B))을 표시하기 위해 사용된다.
클래스 A의 명령어 템플릿
클래스 A의 논-메모리 액세스(1405) 명령어 템플릿의 경우에, 알파 필드(1452)는 RS 필드(1452A)로서 해석되며, RS 필드의 내용은 상이한 증강 연산 타입 중의 어느 타입이 수행되는지를 구별하며(예를 들면, 반올림(1452A.1) 및 데이터 변환(1452A.2)은 각기 노 메모리 액세스, 반올림 타입 연산(1410) 및 노 메모리 액세스, 데이터 변환 타입 연산(1415) 명령어 템플릿에 대해 지정됨), 베타 필드(1454)는 지정된 타입의 연산 중 어느 연산이 수행되는지를 구별한다. 노 메모리 액세스(1405) 명령어 템플릿에서, 스케일 필드(1460), 변위 필드(1462A), 및 변위 스케일 필드(1462B)는 존재하지 않는다.
노 메모리 액세스 명령어 템플릿 - 전체 반올림 제어 타입 연산
노 메모리 액세스 전체 반올림 제어 타입 연산(1410) 명령어 템플릿에서, 베타 필드(1454)는 반올림 제어 필드(1454A)로서 해석되며, 이 필드의 내용(들)은 정적인 반올림값 구하기(static rounding)를 제공한다. 본 발명의 기술된 실시예에서, 반올림 제어 필드(1454A)는 모든 부동 소수점 예외 억제(suppress all floating point exception, SAE) 필드(1456) 및 반올림 연산 제어 필드(1458)를 포함하지만, 대안의 실시예는 이들 개념을 모두 지원하고 이들 개념을 동일한 필드에 인코딩할 수 있거나, 이들 개념/필드 중의 어떤 하나 또는 다른 것을 가질 수 있을 뿐이다(예를 들어, 반올림 연산 제어 필드(1458)만을 가질 수 있다).
SAE 필드(1456) - 이 필드의 내용은 예외 이벤트 보고를 디스에이블할지의 여부를 구별하며, SAE 필드(1456)의 내용이 억제가 인에이블된다라고 표시할 때, 주어진 명령어는 어떤 종류의 부동 소수점 예외 플래그도 보고하지 않고 어느 부동 소수점 예외 처리기도 기동시키지 않는다.
반올림 연산 제어 필드(1458) - 이 필드의 내용은 일군의 반올림값 구하기 연산 중의 어느 연산(예를 들어, 올림(Round-up), 내림(Round-down), 0을 향한 반올림값 반환(Round-towards-zero) 및 가장 근사한 반올림값 반환(Round-to-nearest))을 수행할지를 구별한다. 그래서 반올림 연산 제어 필드(1458)는 명령어 기준으로 반올림값 구하기 모드를 변경할 수 있게 한다. 프로세서가 반올림값 구하기 모드를 지정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(1450)의 내용은 그 레지스터 값에 덮어 쓰여진다.
노 메모리 액세스 명령어 템플릿 - 데이터 변환 타입 연산
노 메모리 액세스 데이터 변환 타입 연산(no memory access data transform type operation)(1415) 명령어 템플릿에서, 베타 필드(1454)는 데이터 변환 필드(1454B)로서 해석되며, 이 필드의 내용은 복수의 데이터 변환 중의 어느 변환(예를 들어, 노 데이터 변환, 뒤섞기(swizzle), 방송)이 수행될지를 구별한다.
클래스 A의 메모리 액세스(1420) 명령어 템플릿의 경우에, 알파 필드(1452)는 축출 힌트 필드(eviction hint field)(1452B)로서 해석되며, 이 필드의 내용은 축출 힌트 중의 어느 것이 사용될지를 구별하며(도 14a에서, 템포럴(1452B.1) 및 논-템포럴(1452B.2)은 각기 메모리 액세스 템포럴(1425) 명령어 템플릿 및 메모리 액세스 논-템포럴(1430) 명령어 템플릿에 대해 지정됨), 베타 필드(1454)는 데이터 조작 필드(1454C)로서 해석되며, 이 필드의 내용은 (프리미티브(primitive)라고도 알려진) 복수의 데이터 조작 연산 중 어느 것(예를 들어, 조작 없음, 방송, 소스의 상향 변환(up conversion), 및 목적지의 하향 변환(down conversion))이 수행될지를 구별한다. 메모리 액세스(1420) 명령어 템플릿은 스케일 필드(1460), 및 선택적으로 변위 필드(1462A) 또는 변위 스케일 필드(1462B)를 포함한다.
벡터 메모리 명령어는 변환 지원을 받아, 메모리로부터 벡터 로드를 수행하고 메모리로의 벡터 스토어를 수행한다. 정규의 벡터 명령어와 마찬가지로, 벡터 메모리 명령어는 데이터 요소 방식으로 데이터를 메모리로부터/메모리로 전달하며, 이때 실제로 전달된 요소는 쓰기 마스크로서 선택되는 벡터 마스크의 내용에 의해 적시된다.
메모리 액세스 명령어 템플릿 -
템포럴
템포럴 데이터는 캐싱의 이점을 받을 만큼 충분히 빨리 재사용될 것 같은 데이터이다. 그러나 이것은 힌트(hint)이며, 다른 프로세서는 힌트 전체를 무시하는 것을 비롯한 다른 방식으로 구현할 수 있다.
메모리 액세스 명령어 템플릿 - 논-
템포럴
논-템포럴 데이터는 제1 레벨 캐시에서 캐싱의 이점을 받을 만큼 충분히 빨리 재사용될 것 같지 않은 데이터이다. 그러나 이것은 힌트이며, 다른 프로세서는 힌트 전체를 무시하는 것을 비롯한 다른 방식으로 구현할 수 있다.
클래스 B의 명령어 템플릿
클래스 B의 명령어 템플릿의 경우에, 알파 필드(1452)는 쓰기 마스크 제어(Z) 필드(1452C)로서 해석되며, 이 필드의 내용은 쓰기 마스크 필드(1470)에 의해 제어되는 쓰기 마스킹이 머징 또는 제로화 마스킹이어야 하는지를 구별한다.
클래스 B의 논-메모리 액세스(1405) 명령어 템플릿의 경우에, 베타 필드(1454)의 일부분은 RL 필드(1457A)로서 해석되며, 이 필드의 내용은 여러 증강 연산 타입 중 어느 타입이 수행될지를 구별하며(예를 들어, 반올림(1457A.1) 및 벡터 길이(vector length)(VSIZE)(1457A.2)는 각기 노 메모리 액세스 쓰기 마스크 제어, 부분 반올림 제어 타입 연산(1412) 명령어 템플릿 및 노 메모리 액세스 쓰기 마스크 제어, VSIZE 타입 연산(1417) 명령어 템플릿에 대해 지정됨), 반면에 베타 필드(1454)의 나머지 부분은 지정된 타입의 연산 중 어느 연산이 수행될지를 구별한다. 노 메모리 액세스(1405) 명령어 템플릿에서, 스케일 필드(1460), 변위 필드(1462A), 및 변위 스케일 필드(1462B)는 존재하지 않는다.
노 메모리, 쓰기 마스크 제어, 부분 반올림 제어 타입 연산(1410) 명령어 템플릿에서, 베타 필드(1454)의 나머지 부분은 반올림 연산 필드(1459A)로서 해석되며, 예외 이벤트 보고(exception event reporting)는 디스에이블된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플러그도 보고하지 않으며 어떠한 부동 소수점 예외 처리기도 기동시키지 않는다).
반올림 연산 제어 필드(1459A) - 반올림 연산 제어 필드(1458)와 유사함 - 이 필드의 내용은 일군의 반올림값 구하기 연산 중 어느 연산(올림, 내림, 0을 향한 반올림값 반환 및 가장 근사한 반올림값 반환)을 수행할지를 구별한다. 그래서 반올림 연산 제어 필드(1458)는 명령어 기준으로 반올림값 구하기 모드를 변경할 수 있게 한다. 프로세서가 반올림값 구하기 모드를 지정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(1450)의 내용은 그 레지스터 값에 덮어 쓰여진다.
노 메모리 액세스, 쓰기 마스크 제어, VSIZE 타입 연산(1417) 명령어 템플릿에서, 베타 필드(1454)의 나머지 부분은 벡터 길이 필드(1459B)로서 해석되며, 이 필드의 내용은 복수의 데이터 벡터 길이 중의 어느 것이 (예를 들어, 128, 256, 또는512 바이트)에 대해 수행될지를 구별한다.
클래스 B의 메모리 액세스(1420) 명령어 템플릿의 경우에, 베타 필드(1454)의 일부분은 방송 필드(1457B)로서 해석되며, 이 필드의 내용은 방송 타입 데이터 조작 연산이 수행되는지의 여부를 구별하는 반면, 베타 필드(1454)의 나머지 부분은 벡터 길이 필드(1459B)로서 해석된다. 메모리 액세스(1420) 명령어 템플릿은 스케일 필드(1460), 및 선택적으로 변위 필드(1462A) 또는 변위 스케일 필드(1462B)를 포함한다.
일반적인 벡터 친화적 명령어 포맷(1400)과 관련하여, 전체 오피코드 필드(1474)는 포맷 필드(1440), 기본 연산 필드(1442), 및 데이터 요소 폭 필드(1464)를 포함하는 것으로 도시되어 있다. 전체 오피코드 필드(1474)가 이들 필드를 모두 포함하는 일 실시예가 도시되지만, 이들 모두를 지원하지 않는 실시예에서 전체 오피코드 필드(1474)는 모든 이들 필드보다 적은 필드를 포함한다. 전체 오피코드 필드(1474)는 연산 코드(오피코드)를 제공한다.
증강 연산 필드(1450), 데이터 요소 폭 필드(1464), 및 쓰기 마스크 필드(1470)는 이들의 특성이 일반적인 벡터 친화적 명령어 포맷에서 명령어 단위로 지정되게 한다.
쓰기 마스크 필드 및 데이터 요소 폭 필드를 조합하면 이들 필드가 여러 데이터 요소 폭에 기초하여 마스크가 적용되게 하는 입력된 명령어(typed instructions)를 생성한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿은 여러 상황에서 유용하다. 본 발명의 일부 실시예에서, 상이한 프로세서 또는 프로세서 내의 상이한 코어는 오직 클래스 A만, 오직 클래스 B만, 또는 클래스 모두 다를 지원할 수 있다. 예를 들어, 범용 컴퓨팅 용도로 의도된 고성능의 범용 비순차 코어는 오직 클래스 B만을 지원할 수 있고, 주로 그래픽스 및/또는 과학 (처리량) 컴퓨팅 용도로 의도된 코어는 오직 클래스 A만을 지원할 수 있으며, 모두 다의 용도로 의도된 코어는 모두 다를 지원할 수 있다(물론, 클래스 모두 다의 템플릿 및 명령어가 일부 혼합되어 있으되 모두 다의 클래스의 모든 템플릿 및 명령어가 혼합된 것은 아닌 코어는 본 발명의 범위 내에 속한다). 또한, 단일 프로세서는 여러 코어를 포함할 수 있고, 이들 코어 모두는 동일한 클래스를 지원하거나, 이들 코어에서 상이한 코어는 상이한 클래스를 지원한다. 예를 들어, 별도의 그래픽스 및 범용 코어를 갖춘 프로세서에서, 주로 그래픽스 및/또는 과학 컴퓨팅 용도로 의도된 그래픽스 코어 중 하나는 오직 클래스 A만을 지원하는 반면, 범용 코어 중의 하나 이상의 코어는 오직 클래스 B만을 지원하는 범용 컴퓨팅 용도로 의도된 비순차 실행 및 레지스터 리네이밍하는 고성능의 범용 코어일 수 있다. 별도의 그래픽스 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 모두 다를 지원하는 하나 이상의 범용 순차 또는 비순차 코어를 포함할 수 있다. 물론, 한 클래스로부터의 특징은 또한 본 발명의 다른 실시예의 다른 클래스에서 구현될 수도 있다. 고급 언어로 작성된 프로그램은, 1) 실행을 위한 타겟 프로세서에 의해 지원되는 클래스(들)의 명령어만을 갖는 형태, 또는 2) 모든 클래스의 명령어의 상이한 조합을 사용하여 작성된 대체 루틴을 갖고 그리고 현재 코드를 실행 중인 프로세서에 의해 지원되는 명령어에 기초하여 실행할 루틴을 선택하는 제어 흐름 코드를 갖는 형태를 비롯한 다양한 여러 실행 가능한 형태로 투입될 것이다(예를 들어, 저스트 인 타임(just in time)으로 컴파일되거나 정적으로 컴파일될 것이다).
예시적인 특정의 벡터 친화적 명령어 포맷
도 15는 본 발명의 실시예에 따른 예시적인 특정의 벡터 친화적 명령어 포맷을 예시하는 블록도이다. 도 15는 필드의 위치, 크기, 해석, 및 순서뿐만 아니라 이들 필드 중 일부의 값을 지정한다는 의미에서 특유한 특정의 벡터 친화적 명령어 포맷(1500)을 도시한다. 특정의 벡터 친화적 명령어 포맷(1500)은 x86 명령어 집합을 확장하는데 사용될 수 있으며, 그래서 필드 중의 일부는 확장 x86 명령어 집합 및 그의 확장(예를 들어, AVX)에서 사용되는 것과 유사하거나 동일하다. 이러한 포맷은 확장을 가진 기존의 x86 명령어 집합의 프리픽스 인코딩 필드, 실수 오피코드 바이트 필드, MOD R/M 필드, SIB 필드, 변위 필드, 및 이미디어트 필드와의 일관성을 유지한다. 도 14의 필드에 도 15의 필드가 맵핑된 것이 예시된다.
본 발명의 실시예가 예시 목적을 위해 일반적인 벡터 친화적 명령어 포맷(1400)의 맥락에서 특정의 벡터 친화적 명령어 포맷(1500)을 참조하여 기술되지만, 본 발명은 청구된 것 이외에는 특정의 벡터 친화적 명령어 포맷(1500)으로 제한되지 않는다. 예를 들면, 일반적인 벡터 친화적 명령어 포맷(1400)은 다양한 필드의 각종의 가능한 크기를 고려하지만, 특정의 벡터 친화적 명령어 포맷(1500)은 특정 크기의 필드를 갖는 것으로 도시된다. 특정한 예로서, 데이터 요소 폭 필드(1464)가 특정의 벡터 친화적 명령어 포맷(1500)에서 한 비트의 필드로서 예시되지만, 본 발명은 그렇게 제한되지 않는다(즉, 일반적인 벡터 친화적 명령어 포맷(1400)은 다른 크기의 데이터 요소 폭 필드(1464)를 고려한다).
일반적인 벡터 친화적 명령어 포맷(1400)은 아래에서 도 15a에 예시된 순서로 열거된 다음과 같은 필드를 포함한다.
EVEX 프리픽스(바이트 0-3)(1502) - 이것은 4-바이트 형태로 인코딩된다.
포맷 필드(1440)(EVEX 바이트 0, 비트[7:0]) - 제 1 바이트(EVEX 바이트 0)는 포맷 필드(1440)이며 이 필드에는 0x62(본 발명의 일 실시예에서 벡터 친화적 명령어 포맷을 구별하기 위해 사용되는 고유 값)이 담겨 있다.
제2 내지 제 4 바이트(EVEX 바이트 1-3)는 특정 역량을 제공하는 복수의 비트 필드를 포함한다.
REX 필드(1505)(EVEX 바이트 1, 비트[7-5]) - 이것은 EVEX.R 비트 필드(EVEX 바이트 1, 비트[7]-R), EVEX.X 비트 필드(EVEX 바이트 1, 비트[6]-X), 및 1457BEX (바이트 1, 비트[5]-B)로 구성된다. EVEX.R, EVEX.X, 및 EVEX.B 비트 필드는 대응하는 VEX 비트 필드와 동일한 기능성을 제공하며, 1의 보수 형태를 사용하여 인코딩되는데, 즉, ZMM0은 1111B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다. 명령어의 다른 필드는 본 기술에서 공지된 바와 같이 레지스터 인덱스의 하위 3개 비트(rrr, xxx, 및 bbb)를 인코딩하여, EVEX.R, EVEX.X, 및 EVEX.B를 가산함으로써Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(1410) - 이 필드는 REX' 필드(1410)의 제 1 부분이며 확장된 32 레지스터 집합의 상위 16 또는 하위 16 중의 어느 하나를 인코딩하는데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트[4] - R')이다. 본 발명의 일 실시예에서, 이 비트와 더불어 아래에서 표시된 바와 같은 다른 비트는 (잘 알려진 x86 32-비트 모드에서) BOUND 명령어 - 이 명령어의 실수 오피코드 바이트는 62임 - 와 구별하기 위해 비트 반전된 포맷으로 저장되지만, (아래에서 설명되는) MOD R/M 필드에서는 MOD 필드 내에 11이라는 값을 받아들이지 않으며; 본 발명의 대안의 실시예는 이것과 아래에서 반전된 포맷으로 표시되는 다른 비트를 저장하지 않는다. 1이라는 값은 하위 16 레지스터를 인코딩하는데 사용된다. 다시 말해서, R'Rrrr은 다른 필드로부터의 EVEX.R', EVEX.R, 및 다른 RRR을 조합함으로써 형성된다.
오피코드 맵 필드(1515)(EVEX 바이트 1, 비트[3:0]-mmmm) - 이 필드의 내용은 암시된 선두 오피코드 바이트(0F, 0F 38, 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(1464)(EVEX 바이트 2, 비트[7]-W) - 이 필드는 EVEX.W라는 표시로 표현된다. EVEX.W는 데이터타입의 미세 단위(크기)(32-비트 데이터 요소 또는 64-비트 데이터 요소 중의 어느 하나)를 정의하는데 사용된다.
EVEX.vvvv(1520)(EVEX 바이트 2, 비트[6:3]-vvvv) - EVEX.vvvv의 역할은 다음과 같은 것을 포함할 수 있다. 즉, 1) EVEX.vvvv는 반전된 (1의 보수) 형태로 지정된 제 1 소스 레지스터 피연산자를 인코딩하며, 2이상의 소스 피연산자를 가진 명령어에 유효하거나, 2) EVEX.vvvv는 1의 보수 형태로 지정된, 특정 벡터 시프트를 위한, 목적지 레지스터 피연산자를 인코딩하거나, 또는 3) EVEX.vvvv는 필드가 예약되어 있고 1111b를 갖고 있어야 하는 임의의 피연산자를 인코딩하지 않는다. 그래서, EVEX.vvvv 필드(1520)는 반전된 (1의 보수) 형태로 저장된 제 1 소스 레지스터 지정자의 4개의 하위 비트를 인코딩한다. 명령어에 따라서, 지정자 크기를 32 레지스터로 확장하기 위해 여분의 다른 EVEX 비트 필드가 사용된다.
EVEX.U 클래스 필드(1468)(EVEX 바이트 2, 비트[2]-U) - EVEX.U = 0이면, 이 필드는 클래스 A 또는 EVEX.U0를 표시하며, EVEX.U = 1이면, 이 필드는 클래스 B 또는 EVEX.U1을 표시한다.
프리픽스 인코딩 필드(1525)(EVEX 바이트 2, 비트[l:0]-pp) - 이 필드는 기본 연산 필드에 부가 비트를 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어를 지원하는 것 이외에, 이 필드는 또한 SIMD 프리픽스를 압축하는 혜택을 받는다(SIMD 프리픽스를 표현하는데 한 바이트가 필요한 대신에, EVEX 프리픽스는 단지 2 비트만 필요하다). 일 실시예에서, 레거시 포맷과 EVEX 프리픽스 포맷 두 가지로 된 SIMD 프리픽스(66H, F2H, F3H)를 사용하는 레거시 SSE 명령어를 지원하기 위해, 이들 레거시 SIMD 프리픽스는 SIMD 프리픽스 인코딩 필드로 인코딩되며, 런타임 시에는 레거시 SIMD 프리픽스로 확장된 다음 디코더의 PLA로 제공된다(그래서 PLA는 수정 없이 이들 레거시 명령어의 레거시 및 EVEX 포맷 모두 다를 실행할 수 있다). 더 새로운 명령어는 EVEX 프리픽스 인코딩 필드의 내용을 직접 오피코드 확장으로서 사용할 수도 있지만, 특정 실시예는 일관성을 위해 유사한 방식으로 확장하되 상이한 의미가 이들 레거시 SIMD 프리픽스에 의해 지정될 수 있게 한다. 대안의 실시예는 2 비트 SIMD 프리픽스 인코딩을 지원하기 위해 PLA를 재 설계할 수 있고, 따라서 확장이 필요하지 않다.
알파 필드(1452)(EVEX 바이트 3, 비트[7]-EH; 이 필드는 EVEX.EH, EVEX.rs, EVEX.RL, EVEX.쓰기 마스크 제어, 및 EVEX.N라고도 알려져 있으며; α로 표시된다) - 앞에서 기술한 바와 같이, 이 필드는 상황에 특정하다.
베타 필드(1454)(EVEX 바이트 3, 비트[6:4]-SSS, 이 필드는 EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 알려져 있음; 또한 βββ로 표시된다) - 앞에서 기술한 바와 같이, 이 필드는 상황에 특정하다.
REX' 필드(1410) - 이 필드는 REX' 필드의 나머지 부분이며, 확장된 32 레지스터 집합의 상위 16 또는 하위 16 중의 어느 하나를 인코딩하는데 사용될 수 있는 EVEX.V 비트 필드(EVEX 바이트 3, 비트[3]-V)이다. 이 비트는 비트 반전된 포맷으로 저장된다. 값 1은 하위 16 레지스터를 인코딩하는데 사용된다. 바꾸어 말해서, V'VVVV는 EVEX.V, EVEX.vvvv를 조합하여 형성된다.
쓰기 마스크 필드(1470)(EVEX 바이트 3, 비트[2:0]-kkk) - 이 필드의 내용은 앞에서 기술한 것처럼 쓰기 마스크 레지스터 내 레지스터의 인덱스를 지정한다. 본 발명의 일 실시예에서, EVEX.kkk=000이라는 특정 값은 특정 명령어에 쓰기 마스크가 사용되지 않는다는 것(no write mask)을 의미하는 특별한 기능을 갖는다(이것은 모두 1로 고정배선된(hardwired) 쓰기 마스크 또는 마스킹 하드웨어를 우회하는 하드웨어의 사용을 포함하여 다양한 방식으로 구현될 수 있다).
실수 오피코드 필드(1530)(바이트 4)는 오피코드 바이트라고도 알려져 있다. 오피코드의 일부는 이 필드에서 지정된다.
MOD R/M 필드(1540)(바이트 5)는 MOD 필드(1542), 레지스터 필드(1544), 및 R/M 필드(1546)를 포함한다. 앞에서 기술한 바와 같이, MOD field(1542)의 내용은 메모리 액세스와 논-메모리 액세스 연산 사이를 구별한다. 레지스터 필드(1544)의 역할은 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 두 가지 상황으로 요약될 수 있거나, 오피코드 확장으로서 취급되며 임의의 명령어 피연산자를 인코딩하는데 사용되지 않을 수 있다. R/M 필드(1546)의 역할은 다음과 같은 것, 즉, 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 것을 포함할 수 있다.
스케일, 인덱스, 기본(Scale, Index, Base, SIB) 바이트(바이트 6) - 앞에서 기술한 바와 같이, 스케일 필드(1450)의 내용은 메모리 어드레스 생성에 사용된다. SIB.xxx(1554) 및 SIB.bbb(1556) - 이들 필드의 내용은 레지스터 인덱스(Xxxx 및 Bbbb)와 관련하여 이미 언급하였다.
변위 필드(1462A)(바이트 7-10) - MOD 필드(1542)가 10을 가질 때, 바이트 7-10은 변위 필드(1462A)이며, 이것은 레거시 32-비트 변위(disp32)와 동일하게 작용하며 및 바이트 최소단위로 작용한다.
변위 계수 필드(1462B)(바이트 7) - MOD 필드(1542)가 01을 가질 때, 바이트 7은 변위 계수 필드(1462B)이다. 이 필드의 위치는 바이트 최소단위로 작용하는 레거시 x86 명령어 집합 8-비트 변위(disp8)의 위치와 동일하다. disp8은 부호 확장된 것이므로, -148과 147 바이트 옵셋 사이에서만 어드레스싱할 수 있으며; 64 바이트 캐시 라인의 관점에서, disp8은 네 개의 실제로 유용한 값 -128, -64, 0, 및 64로만 설정될 수 있으며; 종종 더 큰 범위가 필요하기 때문에, disp32가 사용된다; 그러나 disp32는 4 바이트가 필요하다. disp8 및 disp32와 대조적으로, 변위 계수 필드(1462B)는 disp8의 재해석이며; 변위 계수 필드(1462B)를 사용할 때, 실제 변위는 메모리 피연산자 액세스의 크기(N)를 곱한 변위 계수 필드의 내용에 의해 결정된다. 이러한 유형의 변위는 disp8*N이라고 지칭된다. 이것은 평균 명령어 길이(변위에 사용되지만 훨씬 큰 범위의 단일 바이트)를 줄여준다. 그러한 압축된 변위는 유효 변위가 메모리 액세스의 최소단위의 배수라는 가정에 기초하며, 따라서, 어드레스 옵셋의 여분의 하위 비트는 인코딩될 필요가 없다. 바꾸어 말하면, 변위 계수 필드(1462B)는 레거시 x86 명령어 집합 8-비트 변위를 대체한다. 그러므로, 변위 계수 필드(1462B)는 x86 명령어 집합 8-비트 변위와 동일한 방식으로 인코딩되며(그래서 ModRM/SIB 인코딩 규칙에는 아무 변동도 없으며), 이때 disp8이 disp8*N에 오버로드(overload)된다는 유일한 예외가 있다. 다시 말해서, 인코딩 규칙 또는 인코딩 길이에는 어떠한 변동도 없지만, (바이트 단위 어드레스 옵셋을 얻기 위해 메모리 피연산자의 크기만큼 변위를 조정하는데 필요한) 하드웨어에 의한 변위 값의 해석에서만 변동이 있을 뿐이다.
이미디어트 필드(1472)는 앞에서 기술한 것처럼 동작한다.
전체
오피코드
필드
도 15b는 본 발명의 일 실시예에 따라 전체 오피코드 필드(1474)를 구성하는 특정의 벡터 친화적 명령어 포맷(1500)의 필드를 예시하는 블록도이다. 구체적으로, 전체 오피코드 필드는 포맷 필드(1440), 기본 연산 필드(1442), 및 데이터 요소 폭(W) 필드(1464)를 포함한다. 기본 연산 필드(1442)는 프리픽스 인코딩 필드(1525), 오피코드 맵 필드(1515), 및 실수 오피코드 필드(1530)를 포함한다.
레지스터 인덱스 필드
도 15c는 본 발명의 일 실시예에 따라 레지스터 인덱스 필드(1444)를 구성하는 특정의 벡터 친화적 명령어 포맷(1500)의 필드를 예시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1444)는 REX 필드(1505), REX' 필드(1510), MODR/M.reg 필드(1544), MODR/M.r/m 필드(1546), VVVV 필드(1520), xxx 필드(1554), 및 bbb 필드(1556)를 포함한다.
증강 연산 필드
도 15d는 본 발명의 일 실시예에 따라 증강 연산 필드(1450)를 구성하는 특정의 벡터 친화적 명령어 포맷(1500)의 필드를 예시하는 블록도이다. 클래스(U) 필드(1468)가 0을 가질 때, 이것은 EVEX.U0(클래스 A(1468A))를 지정하며; 1을 가질 때, 이것은 EVEX.U1(클래스 B(1468B))를 지정한다. U=0이고 MOD 필드(1542)가 (노 메모리 액세스 연산을 지정하는) 11을 가질 때, 알파 필드(1452) (EVEX 바이트 3, 비트[7]-EH)는 rs 필드(1452A)로서 해석된다. rs 필드(1452A)가 1(반올림(1452A.1))을 가질 때, 베타 필드(1454)(EVEX 바이트 3, 비트[6:4]-SSS)는 반올림 제어 필드(1454A)로서 해석된다. 반올림 제어 필드(1454A)는 1 비트 SAE 필드(1456) 및 2-비트 반올림 연산 필드(1458)를 포함한다. rs 필드(1452A)가 0 (데이터 변환(1452A.2)을 가질 때, 베타 필드(1454)(EVEX 바이트 3, 비트[6:4]-SSS)는 3 비트 데이터 변환 필드(1454B)로서 해석된다. U=0이고 MOD 필드(1542)가 00, 01 또는 10(메모리 액세스 연산을 지정함)을 가질 때, 알파 필드(1452)(EVEX 바이트 3, 비트[7]-EH)는 축출 힌트(eviction hint, EH) 필드(1452B)로서 해석되며 베타 필드(1454)(EVEX 바이트 3, 비트[6:4]-SSS)는 3 비트 데이터 조작 필드(1454C)로서 해석된다.
U=l일 때, 알파 필드(1452)(EVEX 바이트 3, 비트[7]-EH)는 쓰기 마스크 제어(Z) 필드(1452C)로서 해석된다. U=l이고 MOD 필드(1542)가 11(노 메모리 액세스 연산을 지정함)을 가질 때, 베타 필드(1454)의 일부분(EVEX 바이트 3, 비트[4]-S0)은 RL 필드(1457A)로서 해석되며; 1(반올림(1457A.1))을 가질 때, 베타 필드(1454)의 나머지 부분(EVEX 바이트 3, 비트[6-5]-S2- 1)은 반올림 연산 필드(1459A)로서 해석되지만, RL 필드(1457A)이 0(VSIZE 1457.A2)을 가질 때, 베타 필드(1454)의 나머지 부분(EVEX 바이트 3, 비트[6-5]-S2- 1)은 벡터 길이 필드(1459B) (EVEX 바이트 3, 비트[6-5]-L1-0)로서 해석된다. U=l이고 MOD 필드(1542)가 00, 01, 또는 10 (메모리 액세스 연산을 지정함)일 때, 베타 필드(1454) (EVEX 바이트 3, 비트[6:4] - SSS)는 벡터 길이 필드(1459B)(EVEX 바이트 3, 비트[6-5]-L1-0) 및 방송 필드(1457B) (EVEX byte 3, bit [4]-B)로서 해석된다.
예시적인 레지스터 아키텍처
도 16은 본 발명의 일 실시예에 따른 레지스터 아키텍처(1600)의 블록도이다. 예시된 실시예에서, 512-비트 폭의 32개 벡터 레지스터(1610)가 있으며, 이들 레지스터는 ZMM0 내지 ZMM31로 참조된다. 하위 16개 zmm 레지스터의 하위 256-비트는 레지스터(ymm0-16)위에 덮인다. 하위 16개 zmm 레지스터의 하위 128-비트(ymm 레지스터의 하위 128-비트)는 레지스터(xmm0-15)위에 덮인다. 특정의 벡터 친화적 명령어 포맷(1500)은 아래의 표에 예시된 바와 같이 이와 같이 덮인 레지스터 파일에 대해 연산한다.
다시 말해서, 벡터 길이 필드(1459B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 사이에서 선택하며, 여기서 각각의 그러한 더 짧은 길이는 선행 길이의 절반이며; 벡터 길이 필드(1459B)가 없는 명령어 템플릿은 최대 벡터 길이에 대해 연산한다. 또한, 일 실시예에서, 특정의 벡터 친화적 명령어 포맷(1500)의 명령어 템플릿은 패킹된 또는 스칼라 단정도/배정도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 연산한다. 스칼라 연산은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에서 수행되는 연산이며; 더 상위 데이터 요소 위치는 실시예에 따라서 이들 위치가 명령어 이전에 있었던 위치와 동일하게 남거나 제로가 된다.
쓰기 마스크 레지스터(1615) - 예시된 실시예에서는 8개의 쓰기 마스크 레지스터(k0 내지 k7)가 있으며, 각기 64-비트 크기이다. 대안의 실시예에서, 쓰기 마스크 레지스터(1615)는 16-비트 크기이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터(k0)는 쓰기 마스크로 사용될 수 없으며; 정상적으로 k0를 표시하는 인코딩이 쓰기 마스크에 사용될 때, 0xFFFF라는 고정배선된(hardwired) 쓰기 마스크를 선택하여, 그 명령어에 대한 쓰기 마스킹을 효과적으로 디스에이블시킨다.
범용 레지스터(1625) - 예시된 실시예에서는 메모리 피연산자를 어드레싱하기 위해 기존 x86 어드레싱 모드와 함께 사용되는 16개의 64-비트 범용 레지스터가 있다. 이들 레지스터는 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15라는 이름으로 참조된다.
MMX 패킹된 정수 플랫(flat) 레지스터 파일(1650)에 엘리어싱되는, 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1645) - 예시된 실시예에서, x87 스택은 x87 명령어 집합 확장을 사용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산을 수행하는데 사용되는 8-요소 스택이지만, MMX 레지스터는 64-비트 패킹된 정수 데이터에 대한 연산을 수행하는데 사용될 뿐만 아니라, MMX와 XMM 레지스터 사이에서 수행되는 일부 연산에 대한 피연산자를 보유하는데도 사용된다.
본 발명의 대안의 실시예는 더 넓거나 좁은 레지스터를 사용할 수 있다. 또한, 본 발명의 대안의 실시예는 더 많거나, 더 적거나, 또는 상이한 레지스터 파일 및 레지스터를 사용할 수 있다.
예시적인 코어 아키텍처, 프로세서, 및 컴퓨터 아키텍처
프로세서 코어는 상이한 방식으로, 상이한 목적을 위해, 그리고 상이한 프로세서에서 구현될 수 있다. 예를 들어, 그러한 코어의 구현은, 1) 범용 컴퓨팅 용도로 의도된 범용 순차 코어; 2) 범용 컴퓨팅 용도로 의도된 고성능의 범용 비순차 코어; 3) 그래픽스 및/또는 과학 (처리량) 컴퓨팅 용도로 주로 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서의 구현은, 1) 범용 컴퓨팅 용도로 의도된 하나 이상의 범용 순차 코어 및/또는 범용 컴퓨팅 용도로 의도된 하나 이상의 범용 비순차 코어를 포함하는 CPU; 및 2) 그래픽스 및/또는 과학 (처리량) 용도로 주로 의도된 하나 이상의 특수 목적 코어를 포함하는 코프로세서를 포함할 수 있다. 그와 같은 상이한 프로세서는 상이한 컴퓨터 시스템 아키텍처에 이르게 되고, 이런 아키텍처는, 1) CPU와 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우에, 그러한 코프로세서는 때때로 통합된 그래픽스 및/또는 과학 (처리량) 로직과 같은 특수 목적 로직, 또는 특수 목적 코어라고 지칭됨); 및 4) 기술된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)라고 지칭됨), 전술한 코프로세서, 및 부가 기능성을 동일한 다이 상에서 포함할 수 있는 칩 상의 시스템을 포함할 수 있다. 예시적인 코어 아키텍처는 아래에서 기술되며, 그런 다음 예시적인 프로세서 및 컴퓨터 아키텍처에 관한 설명이 이어진다.
예시적인 코어 아키텍처
순차 또는
비순차
코어의 블록도
도 17a는 본 발명의 실시예에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 파이프라인 모두를 예시하는 블록도이다. 도 17b는 본 발명의 실시예에 따라 프로세서에 포함될 순차 아키텍처 코어 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어의 실시예 모두를 예시하는 블록도이다. 도 17a 및 도 17b에서 실선 박스는 순차 파이프라인 및 순차 코어를 예시하는 반면, 점선 박스의 선택적으로 부가된 것은 레지스터 리네이밍, 비순차 발행/실행 파이프라인 및 코어를 예시한다. 순차의 양태가 비순차 양태의 서브세트라는 것을 감안하여, 비순차 양태가 기술될 것이다.
도 17a에서, 프로세서 파이프라인(1700)은 페치 스테이지(1702), 길이 디코드 스테이지(1704), 디코드 스테이지(1706), 할당 스테이지(1708), 리네이밍 스테이지(1710), 스케줄링(디스패치(dispatch) 또는 발행이라고도 알려져 있음) 스테이지(1712), 레지스터 읽기/메모리 읽기 스테이지(1714), 실행 스테이지(1716), 라이트 백(write back)/메모리 쓰기 스테이지(1718), 예외 처리 스테이지(1722), 및 커밋(commit) 스테이지(1724)를 포함한다.
도 17b는 실행 엔진 유닛(1750)에 연결된 프론트 엔드 유닛(front end unit)(1730) - 둘 다 메모리 유닛(1770)에 연결되어 있음 - 을 포함하는 프로세서 코어(1790)를 도시한다. 코어(1790)는 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 코어, 복합 명령어 집합 컴퓨팅(complex instruction set computing, CISC) 코어, 매우 긴 명령어 워드(very long instruction word, VLIW) 코어, 또는 복합체 또는 대안적 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(1790)는, 예를 들면, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽스 프로세싱 유닛(general purpose computing graphics processing unit, GPGPU) 코어, 또는 그래픽스 코어 등과 같은 특수 목적 코어일 수 있다.
프론트 엔드 유닛(1730)은 명령어 캐시 유닛(1734)에 연결된 분기 예측 유닛(1732)을 포함하며, 명령어 캐시 유닛은 명령어 변환 룩어사이드 버퍼(translation lookaside buffer, TLB)(1736)에 연결되고, 명령어 TLB는 명령어 페치 유닛(1738)에 연결되고, 명령어 페치 유닛은 디코드 유닛(1740)에 연결된다. 디코드 유닛(1740)(또는 디코더)은 명령어를 디코딩할 수 있으며, 원래의 명령어로부터 디코딩되거나, 또는 다른 방법으로 원래의 명령어를 반영하거나, 또는 원래의 명령어로부터 유도되는, 하나 이상의 마이크로 연산, 마이크로 코드 엔트리 포인트, 마이크로명령어, 다른 명령어 또는 다른 제어 신호를 출력으로서 생성할 수 있다. 디코드 유닛(1740)은 다양하고 상이한 메커니즘을 사용하여 구현될 수 있다. 적절한 메커니즘의 예는, 이것으로 제한되는 것은 아니지만, 룩업 테이블, 하드웨어 구현, 프로그래머블 로직 어레이(programmable logic array, PLA), 마이크로코드 판독 전용 메모리(read only memory, ROM) 등을 포함한다. 일 실시예에서, 코어(1790)는 (예를 들어, 디코드 유닛(1740) 내 또는 다른 방법으로 프론트 엔드 유닛(1730) 내의) 특정 매크로 명령어에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1740)은 실행 엔진 유닛(1750) 내의 리네임/할당기 유닛(1752)에 연결된다.
실행 엔진 유닛(1750)은 리타이어먼트 유닛(retirement unit)(1754) 및 한 세트의 하나 이상의 스케줄러 유닛(들)(1756)에 연결된 리네임/할당기 유닛(1752)을 포함한다. 스케줄러 유닛(들)(1756)은 예약 스테이션, 중앙 명령어 윈도우 등을 포함하는 임의의 여러 상이한 스케줄러를 나타낸다. 스케줄러 유닛(1756)은 물리 레지스터 파일(들) 유닛(들)(1758)에 연결된다. 각 물리 레지스터 파일(들) 유닛들(1758)은 하나 이상의 물리 레지스터 파일을 나타내고, 이들 중 상이한 물리 레지스터 파일은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입을 저장한다. 일 실시예에서, 물리 레지스터 파일(들) 유닛(1758)은 벡터 레지스터 유닛, 쓰기 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛은 아키텍처적 벡터 레지스터, 벡터 마스크 레지스터, 및 범용 레지스터를 제공할 수 있다. 레지스터 리네이밍 및 비순차 실행이 (예를 들면, 재정렬된 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하여; 미래 파일(future file)(들), 이력 버퍼(history buffer)(들), 및 리타이어먼트 레지스터 파일(들)을 사용하여; 레지스터 맵 및 레지스터의 풀(pool)을 사용하여, 등등) 구현될 수 있는 다양한 방식을 보여주기 위해, 물리 레지스터 파일(들) 유닛(들)(1758)이 리타이어먼트 유닛(1754)과 겹쳐져 있다. 리타이어먼트 유닛(1754) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 실행 클러스터(들)(1760)에 연결된다. 실행 클러스터(들)(1760)는 한 세트의 하나 이상의 실행 유닛(1762) 및 한 세트의 하나 이상의 메모리 액세스 유닛(1764)을 포함한다. 실행 유닛(1762)은 다양한 종류의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산(예를 들어, 시프트, 더하기, 빼기, 곱하기)을 수행할 수 있다. 일부 실시예는 특정 기능 또는 일련의 기능에 전용되는 복수의 실행 유닛을 포함할 수 있지만, 다른 실시예는 단 하나의 실행 유닛 또는 모두가 모든 기능을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1756), 물리 레지스터 파일(들) 유닛(들)(1758), 및 실행 클러스터(들)(1760)는 아마도 복수개인 것으로 도시되어 있는데, 그 이유는 특정의 실시예가 특정한 형태의 데이터/연산에 대해 별개의 파이프라인(예를 들어, 각자 자체의 스케줄러 유닛, 물리 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인 - 그리고 별개의 메모리 액세스 파이프라인의 경우에는 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1764)을 갖는 특정의 실시예가 구현됨)을 생성하기 때문이다. 별개의 파이프라인이 사용되는 경우에, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 것을 또한 이해하여야 한다.
메모리 액세스 유닛(1764)의 세트는 메모리 유닛(1770)에 연결되며, 메모리 유닛은 데이터 TLB 유닛(1772)와, 이에 연결된 데이터 캐시 유닛(1774)과, 이에 연결된 레벨 2(level 2, L2) 캐시 유닛(1776)을 포함한다. 예시적인 일 실시예에서, 메모리 액세스 유닛(1764)은 로드 유닛(load unit), 스토어 어드레스 유닛(store address unit), 및 스토어 데이터 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(1770) 내의 데이터 TLB 유닛(1772)에 연결된다. 명령어 캐시 유닛(1734)은 또한 메모리 유닛(1770) 내의 L2(level 2) 캐시 유닛(1776)에 연결된다. L2 캐시 유닛(1776)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리에 연결된다.
예로서, 예시적인 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1700)을 구현할 수 있다. 즉, 1) 명령어 페치(1738)는 페치 스테이지(1702) 및 길이 디코딩 스테이지(1704)를 수행한다; 2) 디코드 유닛(1740)은 디코드 스테이지(1706)를 수행한다; 3) 리네이밍/할당기 유닛(1752)은 할당 스테이지(1708) 및 리네이밍 스테이지(1710)를 수행한다; 4) 스케줄러 유닛(들)(1756)은 스케줄링 스테이지(1712)를 수행한다; 5) 물리 레지스터 파일(들) 유닛(들)(1758) 및 메모리 유닛(1770)은 레지스터 읽기/메모리 읽기 스테이지(1714)를 수행한다; 실행 클러스터(1760)는 실행 스테이지(1716)를 수행한다; 6) 메모리 유닛(1770) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 라이트 백/메모리 쓰기 스테이지(1718)를 수행한다; 7) 각종 유닛은 예외 처리 스테이지(1722)에 연루될 수 있다; 그리고 8) 리타이어먼트 유닛(1754) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 커밋 스테이지(1724)를 수행한다.
코어(1790)는 하나 이상의 명령어 집합(예를 들면, (최신의 버전에서 추가된 일부 확장을 갖는) x86 명령어 집합; 캘리포니아 서니베일 소재의 MIPS Technologies의 MIPS 명령어 집합; 본 명세서에 기술된 명령어(들)를 비롯한 (캘리포니아 서니베일 소재의 ARM Holdings의 (NEON과 같은 선택적인 부가적인 확장을 갖는)) ARM 명령어 집합을 지원할 수 있다. 일 실시예에서, 코어(1790)는 패킹된 데이터 명령어 집합 확장(예를 들면, AVX1, AVX2)을 지원하는 로직을 포함하며, 그럼으로써 많은 멀티미디어 애플리케이션에 의해 사용되는 연산이 패킹된 데이터를 사용하여 수행될 수 있게 한다.
코어는 (스레드 또는 연산의 두 개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있으며, 시간 분할된 멀티스레딩(time sliced multithreading), (단일의 물리 코어는, 물리 코어가 동시에 멀티스레딩하는 각 스레드에 논리적 코어를 제공하는) 동시적 멀티스레딩(simultaneously multithreading), 또는 이들의 조합(예를 들어, 인텔® 하이퍼스레딩(Hyperthreading) 기술에서와 같이 시간 분할된 페칭과 디코딩 및 그 이후의 동시적 멀티스레딩)을 비롯한 다양한 방식으로 그렇게 할 수 있다는 것을 이해하여야 한다.
레지스터 리네이밍이 비순차 실행의 맥락에서 기술되지만, 레지스터 리네이밍은 순차 아키텍처에서 사용될 수 있다는 것을 이해하여야 한다. 프로세서의 예시된 실시예가 또한 별개의 명령어 및 데이터 캐시 유닛(1734/1774) 및 공유된 L2 캐시 유닛(1776)을 포함하고 있지만, 대안의 실시예는, 예를 들어, 레벨 1(Level 1, L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같이, 명령어 및 데이터 둘 다를 위한 단일의 내부 캐시를 가질 수 있다. 일부 실시예에서, 시스템은 내부 캐시와 코어 및/또는 프로세서의 외부에 있는 외부 캐시와의 조합을 포함할 수 있다. 대안으로, 모든 캐시가 코어 및/또는 프로세서의 외부에 있을 수 있다.
특정의 예시적인 순차 코어 아키텍처
도 18a 및 도 18b는 더 구체적인 예시적인 순차 코어 아키텍처의 블록도를 예시한 것으로, 이 코어는 칩에 있는 (동일한 종류 및/또는 상이한 종류의 다른 코어를 포함하는) 몇 개의 로직 블록 중 하나일 것이다. 로직 블록은 애플리케이션에 따라서, 고 대역폭 인터커넥트 네트워크(예를 들어, 링 네트워크)를 통해 일부 고정된 기능 로직, 메모리 I/O 인터페이스, 및 다른 필요한 I/O 로직과 통신한다,
도 18a는 본 발명의 실시예에 따라, 단일 프로세서 코어와 함께, 이 코어의 온-다이 인터커넥트 네트워크(on-die interconnect network)(1802)와의 접속과, 이 코어의 레벨 2(L2) 캐시의 로컬 서브세트(1804)의 블록도이다. 일 실시예에서, 명령어 디코더(1800)는 패킹된 데이터 명령어 집합 확장을 갖는 x86 명령어 집합을 지원한다. L1 캐시(1806)는 스칼라 및 벡터 유닛으로 캐시 메모리로의 저 지연시간 액세스를 가능하게 한다. (설계를 단순화하기 위해) 일 실시예에서, 스칼라 유닛(1808) 및 벡터 유닛(1810)이 별개의 레지스터 집합(각기 스칼라 레지스터(1818) 및 벡터 레지스터(1814))를 사용하고 이들 사이에서 전달되는 데이터가 메모리에 기록된 다음, 레벨 1(L1) 캐시(1806)로부터 다시 판독되지만, 본 발명의 대안의 실시예는 (예를 들면, 단일의 레지스터 집합을 사용하거나, 기록되고 다시 판독되는 일 없이 2개의 레지스터 파일 간에 데이터가 전달될 수 있게 하는 통신 경로를 포함하는) 상이한 접근법을 사용할 수 있다.
L2 캐시의 로컬 서브세트(1804)는, 프로세서 코어당 하나씩, 별개의 로컬 서브세트로 나누어진 전역적 L2 캐시의 부분이다. 각 프로세서 코어는 자체의 L2 캐시의 로컬 서브세트(1804)에의 직접적인 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그들 자체의 L2 캐시 서브세트(1804)에 저장되고, 그들 자체의 로컬 L2 캐시 서브세트에 액세스하는 다른 프로세서 코어와 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기록된 데이터는 그들 자체의 L2 캐시 서브세트(1804)에 저장되고, 필요한 경우, 다른 서브세트부터 플러시(flush)된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)을 보장한다. 링 네트워크는 프로세서 코어, L2 캐시 및 다른 로직 블록과 같은 에이전트가 칩 내에서 서로 통신할 수 있게 하기 위해 양방향성이다. 각각의 링 데이터 경로는 방향당 1012-비트 폭이다.
도 18b는 본 발명의 실시예에 따른 도 18a의 프로세서 코어의 부분의 확대도이다. 도 18b는 L1 캐시(1804)의 L1 데이터 캐시(1806A) 부분은 물론, 벡터 유닛(1810) 및 벡터 레지스터(1814)에 관한 더 상세한 사항을 포함한다. 구체적으로, 벡터 유닛(1810)은 정수, 단정도 부동 소수점, 및 배정도 부동 소수점 명령어 중 하나 이상을 실행하는 16-폭의(16-wide) 벡터 프로세싱 유닛(vector processing unit, VPU)이다(16-폭의 ALU(1828)를 참조할 것). VPU는 뒤섞기 유닛(swizzle unit)(1820)을 사용하여 레지스터 입력을 뒤섞기, 수치 변환 유닛(1822A 및 1822B)을 사용한 수치 변환, 및 메모리 입력에 대해 복제 유닛(1824)을 이용한 복제를 지원한다. 쓰기 마스크 레지스터(1826)는 결과로 생긴 벡터 기록값을 예측하는 것을 가능하게 한다.
통합된 메모리 제어기 및 그래픽스를 갖는 프로세서
도 19는 본 발명의 실시예에 따라 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 통합된 그래픽스를 가질 수 있는 프로세서(1900)의 블록도이다. 도 19에서의 실선 박스는 단일의 코어(1902A), 시스템 에이전트(1910), 및 한 세트의 하나 이상의 버스 제어기 유닛(1916)을 갖는 프로세서(1900)를 예시하는 반면, 점선 박스의 선택적으로 추가된 것은 복수의 코어(1902A-N), 시스템 에이전트 유닛(1910) 내의 한 세트의 하나 이상의 통합된 메모리 제어기 유닛(들)(1914), 및 특수 목적 로직(1908)을 갖는 대안의 프로세서(1900)를 예시한다.
그러므로 프로세서(1900)의 상이한 구현은 1) (하나 이상의 코어를 포함할 수 있는) 통합된 그래픽스 및/또는 과학적(처리량) 로직인 특수 목적 로직(1908), 및 하나 이상의 범용 코어(예를 들어, 범용 순차 코어, 범용 비순차 코어, 이 둘의 조합)인 코어(1902A-N)를 갖는 CPU; 2) 주로 그래픽스 및/또는 과학(처리량) 용도로 의도된 많은 수의 특수 목적 코어인 코어(1902A-N)를 갖는 코프로세서; 및 3) 많은 수의 범용 순차 코어인 코어(1902A-N)를 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1900)는, 예를 들면, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU(general purpose graphics processing unit), 고 처리량의 다중 통합 코어(many integrated core, MIC) 코프로세서(30개 이상의 코어를 포함함), 또는 임베디드 프로세서 등과 같은 범용 프로세서, 코프로세서 또는 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1900)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 복수의 프로세스 기술 중 임의의 기술을 사용하여 하나 이상의 기판의 일부일 수 있고 그리고/또는 이들 기판상에 구현될 수 있다.
메모리 계층(memory hierarchy)은 코어 내의 하나 이상 레벨의 캐시, 한 세트 또는 하나 이상의 공유된 캐시 유닛(1906), 및 통합된 메모리 제어기 유닛 세트(1914)에 연결된 외부 메모리(도시되지 않음)를 포함한다. 공유된 캐시 유닛 세트(1906)는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨의 캐시 중 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(last level cache, LLC), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 링 기반 인터커넥트 유닛(ring based interconnect unit)(1912)은 통합된 그래픽스 로직(1908), 공유된 캐시 유닛 세트(1906), 및 시스템 에이전트 유닛(1910)/통합된 메모리 제어기 유닛(들)(1914)을 상호접속하지만, 대안의 실시예는 이러한 유닛을 상호접속시키기 위한 임의의 여러 공지된 기술을 사용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛(1906)과 코어(1902A-N) 사이에 일관성이 유지된다.
일부 실시예에서, 코어(1902A-N)의 하나 이상의 코어는 멀티스레딩을 수행할 수 있다. 시스템 에이전트(1910)는 코어(1902A-N)를 조정하고 동작시키는 그러한 컴포넌트를 포함한다. 시스템 에이전트 유닛(1910)은 예를 들면, 전력 제어 유닛(power control unit, PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어(1902A-N) 및 통합된 그래픽스 로직(1908)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부에 접속된 디스플레이를 구동하기 위한 유닛이다.
코어(1902A-N)는 아키텍처 명령어 집합의 관점에서 동종이거나 이종일 수 있는데, 즉, 코어(1902A-N) 중 둘 이상의 코어는 동일한 명령어 집합을 실행할 수 있는 반면, 다른 코어는 오로지 그 명령어 집합의 서브세트 또는 상이한 명령어 집합만을 실행할 수 있다.
예시적인 컴퓨터 아키텍처
도 20 내지 도 23은 예시적인 컴퓨터 아키텍처의 블록도이다. 랩톱, 데스크톱, 휴대형 PC, 개인 휴대정보 단말기, 엔지니어링 워크스테이션, 서버, 네트워크 디바이스, 네트워크 허브, 스위치, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 그래픽스 디바이스, 비디오 게임 디바이스, 셋톱 박스, 마이크로컨트롤러, 셀 폰, 휴대용 미디어 플레이어, 휴대형 디바이스 및 다양한 다른 전자 디바이스에 대한 기술에서 공지된 다른 시스템 설계 및 구성이 또한 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템 또는 전자 디바이스는 대체로 적합하다.
이제 도 20을 참조하면, 본 발명의 일 실시예에 따른 시스템(2000)의 블록도가 도시된다. 시스템(2000)은 하나 이상의 프로세서(2010, 2015)를 포함할 수 있으며, 이들 프로세서는 제어기 허브(2020)에 연결된다. 일 실시예에서, 제어기 허브(2020)는 그래픽스 메모리 제어기 허브(graphics memory controller hub, GMCH)(2090) 및 입력/출력 허브(Input/Output Hub, IOH)(2050)(별개의 칩 상에 있을 수 있음)를 포함하고, GMCH(2090)는 메모리(2040) 및 코프로세서(2045)에 연결된 메모리 및 그래픽스 제어기를 포함하며, IOH(2050)는 입력/출력(input/output, I/O) 디바이스(2060)를 GMCH(2090)에 연결한다. 대안으로, 메모리 및 그래픽스 제어기 중 하나 또는 둘 다는 (본 명세서에 기술된 바와 같이) 프로세서 내에 통합되어 있고, 메모리(2040) 및 코프로세서(2045)는 프로세서(2010), 및 IOH(2050)를 갖는 단일 칩 내의 제어기 허브(2020)에 직접 연결된다.
부가적인 프로세서(2015)의 선택적인 속성은 도 20에서 점선으로 표시되어 있다. 각 프로세서(2010, 2015)는 본 명세서에 설명된 하나 이상의 프로세싱 코어를 포함할 수 있으며 프로세서(1900)의 일부 버전일 수 있다.
메모리(2040)는, 예를 들면, 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM), 상변화 메모리(phase change memory, PCM), 또는 이 둘의 조합일 수 있다. 적어도 일 실시예에서, 제어기 허브(2020)는 전면 버스(front side bus, FSB)와 같은 멀티-드롭 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점(point-to-point) 인터페이스, 또는 유사한 커넥션(2095)을 통해 프로세서(들)(2010, 2015)와 통신한다.
일 실시예에서, 코프로세서(2045)는, 예를 들어, 고 처리량의 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(2020)는 통합된 그래픽스 가속기를 포함할 수 있다.
아키텍처적, 마이크로아키텍처적, 열적(thermal), 및 전력 소비 특성 등을 비롯한 다양한 장점 지표 측면에서 물리 자원(2010, 2015) 사이에는 여러 가지 차이가 있을 수 있다.
일 실시예에서, 프로세서(2010)는 일반적인 유형의 데이터 프로세싱 동작을 제어하는 명령어를 실행한다. 명령어 내에는 코프로세서 명령어가 내장될 수 있다. 프로세서(2010)는 이러한 코프로세서 명령어를 소속된 코프로세서(2045)에 의해 실행되어야만 하는 유형이라고 인식한다. 이에 따라, 프로세서(2010)는 이러한 코프로세서 명령어(또는 코프로세서 명령어를 나타내는 제어 신호)를 코프로세서 버스 또는 다른 인터커넥트를 통해 코프로세서(2045)로 발행한다. 코프로세서(들)(2045)는 수신된 코프로세서 명령어를 접수하고 실행한다.
이제 도 21를 참조하면, 본 발명의 일 실시예에 따른 보다 구체적이고 예시적인 제 1 시스템(2100)의 블록도가 도시된다. 도 21에 도시된 바와 같이, 멀티프로세서 시스템(2100)은 점대점 인터커넥트 시스템(point-to-point interconnect system)이고, 점대점 인터커넥트(2150)를 통해 연결되는 제 1 프로세서(2170) 및 제 2 프로세서(2180)를 포함한다. 각 프로세서(2170 및 2180)는 프로세서(1900)의 일부 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서(2170 및 2180)은 각기 프로세서(2010 및 2015)인 반면, 코프로세서(2138)는 코프로세서(2045)이다. 다른 실시예에서, 프로세서(2170 및 2180)는 각기 프로세서(2010) 및 코프로세서(2045)이다.
프로세서(2170 및 2180)는 각기 통합된 메모리 제어기(integrated memory controller, IMC) 유닛(2172 및 2182)을 포함하는 것으로 도시되어 있다. 프로세서(2170)는 또한 그의 버스 제어기 유닛의 일부로서, 점대점(point-to-point, P-P) 인터페이스(2176 및 2178)를 포함하며, 이와 유사하게, 제 2 프로세서(2180)는 P-P 인터페이스(2186 및 2188)를 포함한다. 프로세서(2170, 2180)는 P-P 인터페이스 회로(2178, 2188)를 사용하여 점대점(point-to-point, P-P) 인터페이스(2150)를 통해 정보를 교환할 수 있다. 도 21에 도시된 바와 같이, IMC(2172 및 2182)는 프로세서를 각자의 메모리(2132 및 2134), 즉, 각자의 프로세서에 국부적으로 소속된 메인 메모리의 일부분일 수 있는 메모리(2132) 및 메모리(2134)에 연결한다.
프로세서(2170, 2180)는 각기 점대점 인터페이스 회로(2176, 2194, 2186, 2198)를 사용하여 개개의 P-P 인터페이스(2152, 2154)를 통해 칩셋(2190)과 정보를 교환할 수 있다. 칩셋(2190)은 선택적으로 고성능 인터페이스(2139)를 통해 코프로세서(2138)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(2138)는, 예를 들면, 고 처리량의 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.
공유된 캐시(도시되지 않음)가 어느 하나의 프로세서에 또는 양자 모두의 프로세서의 외부에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서와 접속되어, 프로세서가 저 전력 모드에 놓이면, 어느 하나의 프로세서 또는 양자 모두의 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있도록 한다.
칩셋(2190)은 인터페이스(2196)를 통해 제 1 버스(2116)에 연결될 수 있다. 일 실시예에서, 제 1 버스(2116)는 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect, PCI) 버스일 수 있거나, 또는 PCI 익스프레스(Express) 버스 또는 다른 제 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이렇게 제한되지 않는다.
도 21에 도시된 바와 같이, 제 1 버스(2116)를 제2 버스(2120)에 연결하는 버스 브리지(2118)와 함께, 다양한 I/O 디바이스(2114)가 제 1 버스(2116)에 연결될 수 있다. 일 실시예에서, 코프로세서, 고 처리량의 MIC 프로세서, GPGPU, (예를 들면, 그래픽스 가속기 또는 디지털 신호 프로세싱(digital signal processing, DSP) 유닛 등과 같은) 가속기, 필드 프로그래머블 게이트 어레이, 또는 임의의 다른 프로세서와 같은 하나 이상의 부가적인 프로세서(들)(2115)가 제 1 버스(2116)에 연결된다. 일 실시예에서, 제 2 버스(2120)는 로우 핀 카운트(low pin count, LPC) 버스일 수 있다. 일 실시예에서, 예를 들면, 키보드 및/또는 마우스(2122), 통신 디바이스(2127), 및 명령어/코드 및 데이터(2130)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스와 같은 저장 유닛(2128)을 비롯한 각종 디바이스가 제 2 버스(2120)에 연결될 수 있다. 또한, 오디오 I/O(2124)가 제2 버스(2120)에 연결될 수 있다. 다른 아키텍처도 가능하다는 것에 주목한다. 예를 들면, 도 21의 점대점 아키텍처 대신에, 시스템은 멀티드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.
이제 도 22를 참조하면, 본 발명의 일 실시예에 따른 보다 구체적이고 예시적인 제 2 시스템(2200)의 블록도가 도시된다. 도 21 및 도 22에서 같은 요소는 같은 참조 번호를 가지며, 도 22의 다른 양태를 불명료하게 하는 것을 피하기 위해 도 21의 특정 양태가 도 22에서 생략되었다.
도 22는 프로세서(2170, 2180)가 각기 통합된 메모리 및 I/O 제어 로직("control logic, CL")(2172 및 2182)을 포함할 수 있다는 것을 예시한다. 그러므로 CL(2172, 2182)은 통합된 메모리 제어기 유닛을 포함하며 I/O 제어 로직을 포함한다. 도 22은 메모리(2132, 2134)가 CL(2172, 2182)에 연결되어 있을 뿐만 아니라 I/O 디바이스(2214)도 또한 제어 로직(2172, 2182)에 연결되어 있는 것을 예시한다. 레거시 I/O 디바이스(2215)는 칩셋(2190)에 연결된다.
이제 도 23을 참조하면, 본 발명의 일 실시예에 따른 SoC(2300)의 블록도가 도시된다. 도 19에 있는 유사한 요소는 같은 참조 부호를 갖는다. 또한, 점선 박스는 더 진보된 SoC에 대한 선택적인 특징이다. 도 23에서, 인터커넥트 유닛(들)(2302)은 한 세트의 하나 이상의 코어(202A-N) 및 공유된 캐시 유닛(들)(1906)을 포함하는 애플리케이션 프로세서(2310); 시스템 에이전트 유닛(1910); 버스 제어기 유닛(들)(1916); 통합된 메모리 제어기 유닛(들)(1914); 통합된 그래픽스 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 한 세트의 하나 이상의 코프로세서(2320); 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 유닛(2330); 직접 메모리 액세스(direct memory access, DMA) 유닛(2332); 및 하나 이상의 외부 디스플레이에 연결하기 위한 디스플레이 유닛(2340)에 연결된다. 일 실시예에서, 코프로세서(들)(2320)는, 예를 들면, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고처리량 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.
본 명세서에 개시된 메커니즘의 실시예는 하드웨어, 소프트웨어, 펌웨어, 또는 이와 같은 구현 접근법의 조합으로 구현될 수 있다. 본 발명의 실시예는 적어도 하나의 프로세서, (휘발성 및 비휘발성 메모리 및/또는 저장 요소를 포함하는) 저장 시스템, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래머블 시스템상에서 실행되는 컴퓨터 프로그램 또는 프로그램 코드로서 구현될 수 있다.
도 21에 예시된 코드(2130)와 같은 프로그램 코드는 본 명세서에서 기술된 기능을 수행하기 위해 명령어를 입력하며 출력 정보를 생성하기 위해 적용될 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 제공될 수 있다. 이러한 응용을 위해, 프로세싱 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(application specific integrated circuit, ASIC), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 프로세싱 시스템과 통신하기 위해 고급의 절차적 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 요구된다면, 프로그램 코드는 또한 어셈블리 또는 기계 언어로 구현될 수 있다. 실제로, 본 명세서에 설명된 메커니즘은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 어떤 경우든, 언어는 컴파일링되거나 해석된 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때 이 머신으로 하여금 본 명세서에 설명된 기술을 수행하는 로직을 제작하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능한 매체상에 저장된 대표적인 명령어에 의해 구현될 수 있다. "IP 코어"로 알려진 그러한 표현은 유형의 머신 판독 가능한 매체에 저장될 수 있으며 실제로 다양한 고객에게 공급되거나 로직 또는 프로세서를 만드는 제조 기계에다 적재시키는 제조 설비에 공급될 수 있다.
이러한 머신 판독가능한 저장 매체는 하드 디스크와, 플로피 디스크, 광디스크, 콤팩트 디스크 판독 전용 메모리(compact disk read-only memory, CD-ROM), 콤팩트 디스크 리라이터블(compact disk rewritable, CDRW) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크와, 판독 전용 메모리(read-only memory, ROM)와, 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM), 스태틱 랜덤 액세스 메모리(static random access memory, SRAM)와 같은 랜덤 액세스 메모리(Random Access Memory, RAM), 소거가능한 프로그래머블 판독 전용 메모리(erasable programmable read-only memory, EPROM), 플래시 메모리, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(electrically erasable programmable read-only memory, EEPROM), 상변화 메모리(phase change memory, PCM)와 같은 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어를 저장하는 데 적합한 임의의 다른 종류의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품의 비일시적 유형의(tangible) 구성을 포함할 수 있지만, 이들로 제한되지 않는다.
따라서, 본 발명의 실시예는 명령어를 포함하거나, 또는 본 명세서에 설명된 구조, 회로, 장치, 프로세서 및/또는 시스템 특징을 정의하는 하드웨어 서술 언어(Hardware Description Language, HDL)와 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능한 매체를 또한 포함한다. 이러한 실시예는 프로그램 제품이라고도 또한 지칭될 수 있다.
(이진 변환, 코드
모핑
(code morphing) 등을 비롯한) 에뮬레이션
일부 경우에, 명령어 변환기는 소스 명령어 집합으로부터 타겟 명령어 집합으로 명령어를 변환하는데 사용될 수 있다. 예를 들면, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 이진 변환, 동적 컴파일을 비롯한 동적 이진 변환을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 24는 본 발명의 실시예에 따라 소프트웨어 명령어 변환기를 사용하여 소스 명령어 집합 내의 이진 명령어를 변환하는 것과 타겟 명령어 집합 내의 이진 명령어로 변환하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 24는 고급 언어(2402)로 된 프로그램이 x86 컴파일러(2404)를 사용하여 컴파일되어, 적어도 하나의 x86 명령어 집합 코어(2416)를 갖춘 프로세서에 의해 기본적으로 실행될 수 있는 x86 이진 코드(2406)를 생성할 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 집합 코어(2416)를 갖춘 프로세서는, 적어도 하나의 x86 명령어 집합 코어를 갖춘 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 집합 코어의 명령어 집합의 상당 부분, 또는 (2) 적어도 하나의 x86 명령어 집합 코어를 갖춘 Intel 프로세서상에서 실행하도록 정해져 있는 애플리케이션 또는 다른 소프트웨어의 오브젝트 코드 버전을, 호환 가능하게 실행하거나 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 집합 코어를 갖춘 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(2404)는 부수적인 연결 프로세싱에 의해 또는 부수적인 연결 프로세싱 없이, 적어도 하나의 x86 명령어 집합 코어를 갖춘 프로세서(2416) 상에서 실행될 수 있는 x86 이진 코드(2406)(예컨대, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다. 이와 유사하게, 도 24는 고급 언어(2402)로 된 프로그램이 대안의 명령어 집합 컴파일러(2408)를 사용하여 컴파일되어, 적어도 하나의 x86 명령어 집합 코어가 없는 프로세서(2414)(예를 들면, 캘리포니아 서니베일 소재의 MIP Technologies의 MIPS 명령어 집합을 실행하는 및/또는 캘리포니아 서니베일 소재의 ARM Holdings의 ARM 명령어 집합을 실행하는 코어를 갖춘 프로세서)에 의해 기본적으로 실행될 수 있는 대안의 명령어 집합 이진 코드(2410)를 생성할 수 있다는 것을 나타낸 것이다. 명령어 변환기(2412)는 x86 이진수 코드(2406)를 x86 명령어 집합 코어가 없는 프로세서(2414)에 의해 기본적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이것을 할 수 있는 명령어 변환기를 만들기 어렵기 때문에 이와 같이 변환된 코드가 대안의 명령어 집합 이진 코드(2410)와 동일하지 않을 가능성이 있지만, 변환된 코드는 일반적인 연산을 달성할 것이고 대안의 명령어 집합으로부터의 명령어로 이루어져 있을 것이다. 그러므로 명령어 변환기(2412)는 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 집합 프로세서 또는 코어를 갖지 않은 프로세서 또는 다른 전자 디바이스가 x86 이진 코드(2406)를 실행할 수 있게 하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 3 내지 도 12 중 임의의 도면에 대해 기술되는 컴포넌트, 특징 및 세부 사항은 또한 도 1 내지 도 2 중 임의의 도면에 선택적으로 적용될 수 있다. 또한, 장치 중 임의의 장치에 대해 기술된 컴포넌트, 특징, 및 세부 사항은 실시예에서 그러한 장치에 의해 및/또는 그러한 장치를 가지고 수행될 수 있는 임의의 방법에도 선택적으로 적용될 수 있다. 본 명세서에 기술된 프로세서 중 임의의 프로세서는 본 명세서에 기술된 컴퓨터 시스템 중 임의의 컴퓨터 시스템에 포함될 수 있다. 일부 실시예에서, 필수 사항은 아니지만, 명령어는 본 명세서에서 개시된 명령어 포맷의 특징 또는 세부사항을 가질 수 있다.
설명 및 청구항에서, "연결된(coupled)" 및/또는 "접속된(connected)"이라는 용어는 이들의 파생어와 함께 사용될 수 있다. 이들 용어는 서로에 대한 동의어로서 의도되는 것은 아니다. 오히려, 실시예에서, "접속된"은 2개 이상의 요소가 서로 직접적인 물리적 및/또는 전기적 접촉을 이루고 있는 것을 표시하는데 사용될 수 있다. "연결된"은 2개 이상의 요소가 서로 직접적인 물리적 및/또는 전기적 접촉을 이루고 있는 것을 의미할 수 있다. 그러나 "연결된"은 또한 2개 이상의 요소가 서로 직접 접촉하지는 않지만, 아직도 여전히 서로 협력하거나 상호작용하는 것을 의미할 수 있다. 예를 들면, 실행 유닛은 하나 이상의 중개 컴포넌트를 통해 레지스터 또는 디코드 유닛과 연결될 수 있다. 도면에서, 화살표는 접속 및 연결을 보여주기 위해 사용된다.
"및/또는"이라는 용어가 사용된다. 본 명세서에서 사용되는 바와 같이, "및/또는"이라는 용어는 하나 또는 다른 것 또는 모두 다를 의미한다(예를 들면, A 및/또는 B는 A 또는 B 또는 A와 B 모두 다를 의미한다).
전술한 설명에서는 실시예의 충분한 이해를 제공하기 위해 특정의 세부 사항이 설명되었다. 그러나 다른 실시예는 이러한 특정 세부사항 중 일부가 없어도 구현될 수 있다. 본 발명의 범위는 위에서 제공된 특정 예에 의해서가 아니라 아래의 청구범위에 의해서만 결정되어야 한다. 다른 예로, 잘 알려진 회로, 구조, 디바이스, 및 동작은 설명의 이해를 불명료하게 하는 것을 피하기 위해 블록도의 형태로 및/또는 세부 사항 없이 도시되었다. 적절하다고 간주하는 경우, 달리 명시되지 않거나 명명백백하지 않다면, 유사하거나 동일한 특징을 선택적으로 가질 수 있는 대응하거나 유사한 요소를 표시하기 위해, 참조 부호 또는 참조 부호의 끝 부분이 도면에서 반복된다.
일부 실시예는 머신 판독가능한 매체를 포함하는 제조 물품(예를 들면, 컴퓨터 프로그램 제품)을 포함한다. 매체는 머신에 의해 판독가능한 형태의 정보를 제공하는, 예를 들어저장하는 메커니즘을 포함할 수 있다. 머신 판독가능한 매체는, 머신에 의해 실행되는 경우 및/또는 머신에 의해 실행될 때 머신으로 하여금 본 명세서에 개시된 하나 이상의 동작, 방법 또는 기술을 수행하게 하고 그리고/또는 머신이 결과적으로 하나 이상의 동작, 방법 또는 기술을 수행하게 하는 동작 가능한 명령어 또는 명령어의 시퀀스를 제공하거나 저장할 수 있다.
일부 실시예에서, 머신 판독가능한 매체는 비일시적인 머신 판독가능한 저장 매체를 포함할 수 있다. 예를 들면, 비일시적인 머신 판독가능한 저장 매체는 플로피 디스켓, 광 저장 매체, 광디스크, 광 데이터 저장 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, 판독 전용 메모리(read-only memory, ROM), 소거 가능한 프로그래머블 ROM(erasable-and-programmable ROM), 전기적으로 소거 가능한 프로그래머블 ROM EEPROM(electrically-erasable-and-programmable ROM), 랜덤 액세스 메모리(random access memory, RAM), 스태틱 RAM(SRAM), 다이나믹 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 저장 재료, 비휘발성 메모리, 비휘발성 데이터 저장 디바이스, 비일시적 메모리, 비일시적 데이터 저장 디바이스 등을 포함할 수 있다. 비일시적 머신 판독가능한 저장 매체는 일시 전파 신호(transitory propagated signal)로 구성되지 않는다.
적합한 머신의 예는 이것으로 제한되는 것은 아니지만, 범용 프로세서, 특수 목적 프로세서, 디지털 로직 회로, 또는 집적 회로 등을 포함한다. 적합한 머신의 다른 예는 프로세서, 디지털 로직 회로, 또는 집적 회로를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함한다. 이러한 컴퓨터 시스템 또는 전자 디바이스의 예는 이것으로 제한되는 것은 아니지만, 데스크톱 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 넷북, 스마트폰, 셀룰러 폰, 서버, 네트워크 디바이스(예를 들어, 라우터 및 스위치), 모바일 인터넷 디바이스(Mobile Internet device, MID), 미디어 플레이어, 스마트 텔레비전, 넷톱(nettop), 셋톱 박스, 및 비디오 게임 제어기를 포함한다.
본 명세서 전체에서 "일 실시예", "실시예", 또는 "하나 이상의 실시예", "일부 실시예"라고 언급하는 것은 예를 들면, 특별한 특징이 본 발명의 실시에 포함될 수 있지만, 반드시 그렇게 요구되는 것은 아니라는 것을 의미한다. 유사하게, 본 개시를 간소화하고 다양한 본 발명의 양태의 이해를 도울 목적으로, 설명에서는 각종 특징이 때때로 단일 실시예, 도면, 또는 그의 설명에서 함께 그룹화된다. 그러나 본 개시의 이러한 방법은 본 발명이 각 청구항에서 명백하게 인용되는 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 다음의 청구항이 반영하는 바와 같이, 본 발명의 양태는 개시된 단일 실시예의 모든 특징보다 적다. 따라서, 상세한 설명 다음에 이어지는 청구 범위는 이에 의해 명백히 상세한 설명에 포함되는 것이며, 각각의 청구항은 본 발명의 별개의 실시예로서 자체를 주장한다.
예시적인
실시예
다음의 예는 추가의 실시예에 관련된다. 예에서의 세부 내용은 하나 이상의 실시예의 어디에서도 사용될 수 있다.
예 1은 복수의 패킹된 데이터 레지스터 및 명령어를 디코딩하는 디코드 유닛을 포함하는 프로세서이다. 명령어는 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자를 표시한다. 명령어는 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시한다. 프로세서는 또한 패킹된 데이터 레지스터 및 디코드 유닛과 연결된 실행 유닛을 포함한다. 실행 유닛은, 명령어에 응답하여, 결과 피연산자를 명령어에 의해 표시되는 목적지 저장 위치에 저장한다. 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함한다. 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 표시되는, 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값이다.
예 2는 예 1의 프로세서를 포함하며, 이 예에서, 복수의 서브레인 크기 비트 선택 요소는 복수의 비트 레인 중의 다른 것에 각기 대응하는 복수의 서브세트를 포함한다. 또한, 실행 유닛은, 명령어에 응답하여, 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택한다.
예 3은 예 2의 프로세서를 포함하며, 이 예에서, 실행 유닛은, 명령어에 응답하여, 결과 피연산자를 복수의 비트 레인을 갖는 패킹된 데이터 레지스터에 저장한다.
예 4는 예 3의 프로세서를 포함하며, 이 예에서, 실행 유닛은, 명령어에 응답하여, 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 비트를 패킹된 데이터 레지스터의 대응하는 비트 레인에 저장한다.
예 5는 예 4의 프로세서를 포함하며, 이 예에서, 실행 유닛은, 명령어에 응답하여, 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 비트의 적어도 하나의 복제를 패킹된 데이터 레지스터의 대응하는 비트 레인에 저장한다.
예 6는 예 5의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 소스 예측 마스크 피연산자를 표시하는 명령어를 디코딩한다. 또한, 실행 유닛은, 명령어에 응답하여, 선택적으로 소스 예측 마스크 피연산자를 사용하여 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 비트 및 그의 복제가 패킹된 데이터 레지스터의 대응하는 비트 레인에 저장되는 것을 예측한다.
예 7은 예 1의 프로세서를 포함하며, 이 예에서, 각 서브레인 크기 비트 선택 요소는 동일한 상대 위치에 있는 결과 피연산자의 비트에 대응한다. 또한, 선택적으로 이 예에서, 제 2 패킹된 소스 데이터 피연산자는 적어도 16개의 서브레인 크기 비트 선택 요소를 갖는다.
예 8은 예 1의 프로세서를 포함하며, 이 예에서, 실행 유닛은, 명령어에 응답하여, 결과 피연산자를 패킹된 데이터 연산 마스크 레지스터인 목적지 저장 위치에 저장한다.
예 9는 예 1의 프로세서를 포함하며, 이 예에서, 실행 유닛은, 명령어에 응답하여, 결과 피연산자를 범용 레지스터인 목적지 저장 위치에 저장한다.
예 10은 예 1의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 단일의 비트 레인을 갖는 제 1 소스 피연산자를 표시하는 명령어를 디코딩하며, 이 예에서 복수의 서브레인 크기 비트 선택 요소는 모두 단일의 비트 레인에 대응한다. 또한, 선택적으로 이 예에서, 실행 유닛은, 명령어에 응답하여, 단일의 비트 레인의 비트를 복수의 서브레인 크기 비트 선택 요소 각각에 대한 결과 피연산자에 저장한다.
예 11은 예 1 내지 예 9 중 어느 한 예의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 복수의 비트 레인을 갖는 제 1 소스 피연산자를 표시하는 명령어를 디코딩한다.
예 12는 예 1 내지 예 9 중 어느 한 예의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 단일의 비트 레인을 갖는 제 1 소스 피연산자를 표시하는 명령어를 디코딩하며, 이 예에서 프로세서는, 명령어에 응답하여, 제 1 소스 피연산자의 단일의 비트 레인을 여러 번 복제하여 복수의 비트 레인을 생성한다.
예 13은 예 1 내지 예 9 중 어느 한 예의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 적어도 하나의 64-비트 비트 레인을 갖는 제 1 소스 피연산자를 표시하고, 그리고 복수의 적어도 6-비트 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 디코딩한다.
예 14는 예 13의 프로세서를 포함하며, 이 예에서, 각각의 적어도 6-비트 비트 선택 요소는 제 2 패킹된 소스 데이터 피연산자의 다른 대응하는 8-비트 바이트 내에 있다. 또한, 선택적으로 이 예에서, 제 2 패킹된 소스 데이터 피연산자는 적어도 16개의 비트 선택 요소를 갖는다.
예 15는 예 1 내지 예 9 중 어느 한 예의 프로세서를 포함하며, 이 예에서, 디코드 유닛은 제 1 소스 피연산자의 각각의 적어도 하나의 비트 레인 내의 비트 수와 동일한 개수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 디코딩한다.
예 16은 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자를 표시하는 명령어를 수신하는 단계를 포함하는 프로세서에서의 방법이다. 명령어는 또한 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시한다. 방법은 또한 명령어에 응답하여, 결과 피연산자를 명령어에 의해 표시되는 목적지 저장 위치에 저장하는 단계를 포함한다. 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함한다. 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 표시되는, 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값이다.
예 17은 예 16의 방법을 포함하며, 이 예에서, 저장하는 단계는 결과 피연산자를 예측 마스크 레지스터인 목적지 저장 위치에 저장하는 단계를 포함한다. 또한, 선택적으로 이 예에서, 결과 피연산자의 각 비트는 동일한 상대 위치에 있는 서브레인 크기 비트 선택 요소에 대응한다.
예 18은 예 16의 방법을 포함하며, 이 예에서, 수신하는 단계는 복수의 비트 레인의 다른 하나에 각기 대응하는 복수의 서브세트를 포함하는 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 수신하는 단계를 포함한다. 방법은 또한 선택적으로 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택하는 단계를 포함한다.
예 19는 예 18의 방법을 포함하며, 이 예에서, 저장하는 단계는 결과 피연산자를 복수의 비트 레인을 갖는 패킹된 데이터 레지스터에 저장하는 단계를 포함하며, 이 예에서 결과 피연산자의 비트 레인은 서브레인 크기 비트 선택 요소의 대응하는 서브세트에 의해 선택되는 비트 및 대응하는 서브세트에 의해 선택되는 비트의 복수의 복제를 포함한다.
예 20은 예 16의 방법을 포함하며, 이 예에서, 수신하는 단계는 복수의 64-비트 비트 레인을 갖는 제 1 소스 피연산자를 표시하는, 그리고 64-비트 비트 레인 중의 다른 것에 각기 대응하는 복수의 세트로서 배열되는 복수의 적어도 6-비트 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 수신하는 단계를 포함한다.
예 21은 예 16의 방법을 포함하며, 이 예에서, 수신하는 단계는 단일의 비트 레인을 갖는 제 1 소스 피연산자를 표시하는 명령어를 수신하는 단계를 포함한다. 또한, 방법은 선택적으로, 명령어에 응답하여, 제 1 소스 피연산자의 단일의 비트 레인을 여러 차례 복제하여 복수의 비트 레인을 생성하는 단계를 포함할 수 있다.
예 22는 인터커넥트 및 인터커넥트에 연결된 프로세서를 포함하는, 명령어를 처리하는 시스템이다. 프로세서는 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자를 표시하고, 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 수신한다. 명령어는 또한 목적지 저장 위치를 표시한다. 프로세서는, 명령어에 응답하여, 결과 피연산자를 목적지 저장 위치에 저장한다. 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함한다. 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 표시되는, 제 1 소스 피연산자의 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값이다. 시스템은 또한 인터커넥트와 연결된 다이나믹 랜덤 액세스 메모리(DRAM)를 포함한다.
예 23은 예 22의 시스템을 포함하며, 이 예에서 복수의 서브레인 크기 비트 선택 요소는 복수의 비트 레인 중의 다른 것에 각기 대응하는 복수의 서브세트를 포함한다. 또한, 선택적으로 이 예에서, 프로세서는, 명령어에 응답하여, 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택한다.
예 24는 비일시적 머신 판독 가능한 저장 매체를 포함하는 제조 물품이다. 비일시적 머신 판독 가능한 저장 매체는 명령어를 저장한다. 명령어는 적어도 하나의 비트 레인을 갖는 제 1 소스 피연산자를 표시하고, 복수의 서브레인 크기 비트 선택 요소를 갖는 제 2 패킹된 소스 데이터 피연산자를 표시한다. 명령어는 머신에 의해 실행되는 경우, 머신으로 하여금 결과 피연산자를 명령어에 의해 표시되는 목적지 저장 위치에 저장하는 것을 포함하는 동작을 수행하게 한다. 결과 피연산자는 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함한다. 서브레인 크기 비트 선택 요소에 대응하는 결과 피연산자의 각 비트의 값은 대응하는 서브레인 크기 비트 선택 요소에 의해 표시되는, 제 1 소스 피연산자의 상기 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값이다.
예 25는 예 24의 제조 물품을 포함하며, 이 예에서, 명령어는 머신에 의해 실행되는 경우, 머신으로 하여금 결과 피연산자를 예측 마스크 레지스터에 저장하게 한다.
예 26은 예 제 16 항 내지 제 21 중 어느 한 예의 방법을 수행하도록 작용하는 프로세서 또는 다른 장치이다.
예 27은 예 16 내지 예 21 중 어느 한 예의 방법을 수행하기 위한 수단을 포함하는 프로세서 또는 다른 장치이다.
예 28은 예 16 내지 예 21 중 어느 한 예의 방법을 수행하는 모듈을 포함하는 프로세서 또는 다른 장치이다.
예 29는 예 16 내지 예 21 중 어느 한 예의 방법을 수행하기 위한 모듈 및/또는 유닛 및/또는 로직 및/또는 회로 및/또는 수단의 임의의 조합을 포함하는 프로세서이다.
예 30은 선택적으로 명령어를 저장하거나 또는 다른 방법으로 제공하는 선택 사항의 비일시적인 머신 판독 가능한 매체를 포함하는 제조 물품이며, 명령어는 프로세서, 컴퓨터 시스템, 전자 디바이스, 또는 다른 머신에 의해 실행되면 및/또는 실행될 때, 머신으로 하여금 예 16 내지 예 21 중 어느 한 예의 방법을 수행하게 하도록 작용한다.
예 31은 버스 또는 다른 인터커넥트를 포함하는 컴퓨터 시스템, 다른 전자 디바이스, 또는 다른 장치이며, 예 1 내지 예 15 중 어느 한 예의 프로세서는 인터커넥트와 연결되고, 인터커넥트에는 다이나믹 랜덤 액세스 메모리(DRAM), 네트워크 인터페이스, 그래픽스 칩, 무선 통신 칩, 세계 이동통신 시스템(Global System for Mobile Communications, GSM) 안테나, 상변화 메모리, 및 비디오 카메라로부터 선택되는 적어도 하나의 컴포넌트가 연결된다.
예 32는 실질적으로 본 명세서에서 기술된 바와 같은 프로세서 또는 다른 장치이다.
예 33은 실질적으로 본 명세서에서 기술된 바와 같은 임의의 방법을 수행하도록 동작하는 프로세서 또는 다른 장치이다.
예 34는 실질적으로 본 명세서에서 기술된 바와 같은 임의의 비트 셔플 명령어를 수행하도록 동작하는 프로세서 또는 다른 장치이다.
예 35는 제 1 명령어 집합의 명령어를 디코딩하는 디코드 유닛을 포함하는 프로세서 또는 다른 장치이다. 디코드 유닛은 제 1 명령어를 에뮬레이트하는 제 1 명령어 집합 중의 하나 이상의 명령어를 수신한다. 제 1 명령어는 실질적으로 본 명세서에서 개시된 바와 같은 임의의 비트 셔플 명령어일 수 있으며, 상이한 제 2 명령어 집합을 갖는다. 프로세서 또는 다른 장치는 또한 디코드 유닛과 연결되어 제 1 명령어 집합 중의 하나 이상의 명령어를 실행하는 하나 이상의 실행 유닛을 포함한다. 하나 이상의 실행 유닛은, 제 1 명령어 집합 중의 하나 이상의 명령어에 응답하여, 결과를 목적지에 저장한다. 결과는 실질적으로 본 명세서에서 개시된 바와 같은 제 1 명령어에 대한 비트 셔플 명령어의 임의의 결과를 포함할 수 있다.
예 36은 제 1 명령어 집합의 명령어를 디코딩하는 디코드 유닛을 갖는 프로세서를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스이다. 프로세서는 또한 하나 이상의 실행 유닛을 갖는다. 전자 디바이스는 또한 프로세서와 연결된 저장 디바이스를 포함한다. 저장 디바이스는 실질적으로 본 명세서에서 개시된 바와 같은 임의의 비트 셔플 명령어일 수 있고, 상이한 제 2 명령어 집합을 갖는, 제 1 명령어를 저장한다. 저장 디바이스는 또한 제 1 명령어를 제 1 명령어 집합 중의 하나 이상의 명령어로 변환하는 명령어를 저장한다. 제 1 명령어 집합 중의 하나 이상의 명령어는, 프로세서에 의해 수행될 때, 프로세서로 하여금 결과를 목적지에 저장하게 한다. 결과는 실질적으로 본 명세서에서 개시된 바와 같은 제 1 명령어에 대한 비트 셔플 명령어의 임의의 결과를 포함할 수 있다.
Claims (25)
- 프로세서로서,
복수의 패킹된 데이터 레지스터(packed data register)와,
명령어를 디코딩하는 디코드 유닛 - 상기 명령어는 적어도 하나의 비트 레인(lane of bits)을 갖는 제 1 소스 피연산자(source operand)를 표시하고, 상기 명령어는 복수의 서브레인 크기 비트 선택 요소(sub-lane sized bit selection element)를 갖는 제 2 패킹된 소스 데이터 피연산자(source packed data operand)를 표시함 - 과,
상기 패킹된 데이터 레지스터 및 상기 디코드 유닛과 연결된 실행 유닛 - 상기 실행 유닛은, 상기 명령어에 응답하여, 결과 피연산자(result operand)를 상기 명령어에 의해 표시되는 목적지 저장 위치에 저장하며, 상기 결과 피연산자는 상기 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함하고, 서브레인 크기 비트 선택 요소에 대응하는 상기 결과 피연산자의 각 비트의 값은 대응하는 상기 서브레인 크기 비트 선택 요소에 의해 표시되는, 상기 제 1 소스 피연산자의 상기 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값임 - 을 포함하는
프로세서.
- 제 1 항에 있어서,
상기 복수의 서브레인 크기 비트 선택 요소는 복수의 비트 레인 중의 다른 것에 각기 대응하는 복수의 서브세트를 포함하며, 상기 실행 유닛은, 상기 명령어에 응답하여, 상기 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택하는
프로세서.
- 제 2 항에 있어서,
상기 실행 유닛은, 상기 명령어에 응답하여, 상기 결과 피연산자를 상기 복수의 비트 레인을 갖는 패킹된 데이터 레지스터에 저장하는
프로세서.
- 제 3 항에 있어서,
상기 실행 유닛은, 상기 명령어에 응답하여, 상기 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 상기 비트를 상기 패킹된 데이터 레지스터의 대응하는 비트 레인에 저장하는
프로세서. - 제 4 항에 있어서,
상기 실행 유닛은, 상기 명령어에 응답하여, 상기 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 상기 비트의 적어도 하나의 복제를 상기 패킹된 데이터 레지스터의 상기 대응하는 비트 레인에 저장하는
프로세서.
- 제 5 항에 있어서,
상기 디코드 유닛은 소스 예측 마스크 피연산자(source predict mask operand)를 표시하는 상기 명령어를 디코딩하며, 상기 실행 유닛은, 상기 명령어에 응답하여, 상기 소스 예측 마스크 피연산자를 사용하여 상기 서브레인 크기 비트 선택 요소의 각 서브세트에 의해 선택되는 상기 비트 및 그의 복제가 상기 패킹된 데이터 레지스터의 상기 대응하는 비트 레인에 저장되는 것을 예측하는
프로세서.
- 제 1 항에 있어서,
각 서브레인 크기 비트 선택 요소는 동일한 상대 위치에 있는 상기 결과 피연산자의 비트에 대응하며, 상기 제 2 패킹된 소스 데이터 피연산자는 적어도 16개의 서브레인 크기 비트 선택 요소를 갖는
프로세서.
- 제 1 항에 있어서,
상기 실행 유닛은, 상기 명령어에 응답하여, 상기 결과 피연산자를 패킹된 데이터 연산 마스크 레지스터인 상기 목적지 저장 위치에 저장하는
프로세서.
- 제 1 항에 있어서,
상기 실행 유닛은, 상기 명령어에 응답하여, 상기 결과 피연산자를 범용 레지스터인 상기 목적지 저장 위치에 저장하는
프로세서.
- 제 1 항에 있어서,
상기 디코드 유닛은 단일의 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하는 상기 명령어를 디코딩하며, 상기 복수의 서브레인 크기 비트 선택 요소는 모두 상기 단일의 비트 레인에 대응하며, 상기 실행 유닛은, 상기 명령어에 응답하여, 상기 단일의 비트 레인의 비트를 상기 복수의 서브레인 크기 비트 선택 요소 각각에 대한 상기 결과 피연산자에 저장하는
프로세서.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 디코드 유닛은 복수의 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하는 상기 명령어를 디코딩하는
프로세서.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 디코드 유닛은 단일의 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하는 상기 명령어를 디코딩하며, 상기 프로세서는, 상기 명령어에 응답하여, 상기 제 1 소스 피연산자의 상기 단일의 비트 레인을 여러 번 복제하여 복수의 비트 레인을 생성하는
프로세서.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 디코드 유닛은, 적어도 하나의 64-비트 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하고, 복수의 적어도 6-비트 크기 비트 선택 요소를 갖는 상기 제 2 패킹된 소스 데이터 피연산자를 표시하는 상기 명령어를 디코딩하는
프로세서.
- 제 13 항에 있어서,
각각의 적어도 6-비트 비트 선택 요소는 상기 제 2 패킹된 소스 데이터 피연산자의 다른 대응하는 8-비트 바이트 내에 있으며, 상기 제 2 패킹된 소스 데이터 피연산자는 적어도 16개의 비트 선택 요소를 갖는
프로세서.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 디코드 유닛은 상기 제 1 소스 피연산자의 각각의 상기 적어도 하나의 비트 레인 내의 비트 수와 동일한 개수의 서브레인 크기 비트 선택 요소를 갖는 상기 제 2 패킹된 소스 데이터 피연산자를 표시하는 상기 명령어를 디코딩하는
프로세서.
- 프로세서에서의 방법으로서,
명령어를 수신하는 단계 - 상기 명령어는 적어도 하나의 비트 레인(lane of bits)을 갖는 제 1 소스 피연산자(source operand)를 표시하고, 상기 명령어는 복수의 서브레인 크기 비트 선택 요소(sub-lane sized bit selection element)를 갖는 제 2 패킹된 소스 데이터 피연산자(source packed data operand)를 표시함 - 와,
상기 명령어에 응답하여, 결과 피연산자(result operand)를 상기 명령어에 의해 표시되는 목적지 저장 위치에 저장하는 단계 - 상기 결과 피연산자는 상기 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함하고, 서브레인 크기 비트 선택 요소에 대응하는 상기 결과 피연산자의 각 비트의 값은 대응하는 상기 서브레인 크기 비트 선택 요소에 의해 표시되는, 상기 제 1 소스 피연산자의 상기 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값임 - 를 포함하는
방법.
- 제 16 항에 있어서,
상기 저장하는 단계는 상기 결과 피연산자를 예측 마스크 레지스터(predict mask register)인 상기 목적지 저장 위치에 저장하는 단계를 포함하며, 상기 결과 피연산자의 각 비트는 동일한 상대 위치에 있는 서브레인 크기 비트 선택 요소에 대응하는
방법.
- 제 16 항에 있어서,
상기 수신하는 단계는 복수의 비트 레인의 다른 하나에 각기 대응하는 복수의 서브세트를 포함하는 상기 복수의 서브레인 크기 비트 선택 요소를 갖는 상기 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 수신하는 단계를 포함하며,
상기 방법은,
상기 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택하는 단계를 더 포함하는
방법.
- 제 18 항에 있어서,
상기 저장하는 단계는 상기 결과 피연산자를 복수의 비트 레인을 갖는 패킹된 데이터 레지스터에 저장하는 단계를 포함하며, 상기 결과 피연산자의 비트 레인은 상기 서브레인 크기 비트 선택 요소의 상기 대응하는 서브세트에 의해 선택되는 상기 비트 및 상기 대응하는 서브세트에 의해 선택되는 상기 비트의 복수의 복제를 포함하는
방법.
- 제 16 항에 있어서,
상기 수신하는 단계는 복수의 64-비트 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하는, 그리고 상기 64-비트 비트 레인 중의 다른 것에 각기 대응하는 복수의 세트로서 배열되는 복수의 적어도 6-비트 비트 선택 요소를 갖는 상기 제 2 패킹된 소스 데이터 피연산자를 표시하는 명령어를 수신하는 단계를 포함하는
방법.
- 제 16 항에 있어서,
상기 수신하는 단계는 단일의 비트 레인을 갖는 상기 제 1 소스 피연산자를 표시하는 상기 명령어를 수신하는 단계를 포함하며,
상기 방법은,
상기 명령어에 응답하여, 상기 제 1 소스 피연산자의 상기 단일의 비트 레인을 여러 차례 복제하여 복수의 비트 레인을 생성하는 단계를 더 포함하는
방법. - 명령어를 처리하는 시스템으로서,
인터커넥트와,
상기 인터커넥트에 연결된 프로세서 - 상기 프로세서는, 적어도 하나의 비트 레인(lane of bits)을 갖는 제 1 소스 피연산자(source operand)를 표시하고, 복수의 서브레인 크기 비트 선택 요소(sub-lane sized bit selection element)를 갖는 제 2 패킹된 소스 데이터 피연산자(source packed data operand)를 표시하고, 목적지 저장 위치를 표시하는 명령어를 수신하며, 상기 프로세서는, 상기 명령어에 응답하여, 결과 피연산자(result operand)를 상기 목적지 저장 위치에 저장하며, 상기 결과 피연산자는 상기 복수의 서브레인 크기 비트 선택 요소 각각마다 다른 대응하는 비트를 포함하고, 서브레인 크기 비트 선택 요소에 대응하는 상기 결과 피연산자의 각 비트의 값은 대응하는 상기 서브레인 크기 비트 선택 요소에 의해 표시되는, 상기 제 1 소스 피연산자의 상기 적어도 하나의 비트 레인인, 대응하는 비트 레인의 비트의 값임 - 와,
상기 인터커넥트와 연결된 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM)를 포함하는
시스템.
- 제 22 항에 있어서,
상기 복수의 서브레인 크기 비트 선택 요소는 복수의 비트 레인 중의 다른 것에 각기 대응하는 복수의 서브세트를 포함하며, 상기 프로세서는, 상기 명령어에 응답하여, 상기 서브레인 크기 비트 선택 요소의 각 서브세트를 사용하여 대응하는 비트 레인 내에서만 비트를 선택하는
시스템.
- 청구항 제 16 항 내지 제 21 항 중 어느 한 항의 방법을 수행하기 위한 수단을 포함하는
장치.
- 머신에 의해 실행되는 경우, 상기 머신으로 하여금 청구항 제 16 항 내지 제 21 항 중 어느 한 항의 방법을 수행하게 하도록 동작하는 명령어를 저장하는
비일시적 머신 판독가능한 저장 매체.
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