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TWI567645B - 位元群組交錯處理器、方法、系統及指令 - Google Patents

位元群組交錯處理器、方法、系統及指令 Download PDF

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TWI567645B
TWI567645B TW104127009A TW104127009A TWI567645B TW I567645 B TWI567645 B TW I567645B TW 104127009 A TW104127009 A TW 104127009A TW 104127009 A TW104127009 A TW 104127009A TW I567645 B TWI567645 B TW I567645B
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TW
Taiwan
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bit
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instruction
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Prior art date
Application number
TW104127009A
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English (en)
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TW201612743A (en
Inventor
羅傑 艾斯帕薩
大衛 吉倫
吉勒姆 索羅
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of TW201612743A publication Critical patent/TW201612743A/zh
Application granted granted Critical
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Description

位元群組交錯處理器、方法、系統及指令
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於處理器中之位元調處。
許多處理器具有單指令、多資料(SIMD)架構。多資料元件可被壓縮於一暫存器或記憶體位置內而成為緊縮資料或向量資料。於緊縮資料中，暫存器或其他儲存位置之位元可被邏輯地分割為資料元件之序列(例如，8位元、16位元、32位元、或64位元資料元件)。例如，128位元寬的緊縮資料暫存器可具有兩個64位元寬的資料元件、四個32位元的資料元件、或八個16位元的資料元件。每一資料元件可代表資料之一分離的獨立件(例如，像素顏色、複數之成分，等等)，其可被彼此分離地及/或獨立地操作。
於SIMD架構中，緊縮資料指令、向量指令、或SIMD指令可同時地或平行地操作於多資料元件或者多對資料元件上。處理器可具有平行執行硬體，其係回應於緊 縮資料指令以同時地或平行地履行多重操作於該些資料元件或者多對相應的資料元件上。
100‧‧‧處理器
102‧‧‧位元群組交錯指令
104‧‧‧解碼單元
106‧‧‧執行單元
108‧‧‧緊縮資料暫存器
110‧‧‧第一來源緊縮資料運算元
112‧‧‧第一複數資料元件
114‧‧‧第二來源緊縮資料運算元
116‧‧‧第二複數資料元件
118‧‧‧結果緊縮資料運算元
310‧‧‧第一來源緊縮資料運算元
314‧‧‧第二來源緊縮資料運算元
318‧‧‧結果緊縮資料運算元
334‧‧‧位元群組交錯操作
336‧‧‧選擇性暫時群組調換的第二來源緊縮資料運算元
338‧‧‧交叉箭號
340‧‧‧第一箭號
342‧‧‧第二箭號
344‧‧‧第三箭號
346‧‧‧第四箭號
410‧‧‧第一來源緊縮資料運算元
414‧‧‧第二來源緊縮資料運算元
418‧‧‧結果緊縮資料運算元
434‧‧‧位元群組交錯操作
550‧‧‧即刻
610‧‧‧第一來源緊縮資料運算元
614‧‧‧第二來源緊縮資料運算元
618‧‧‧結果緊縮資料運算元
634‧‧‧遮蔽位元群組交錯操作
660‧‧‧緊縮資料操作遮蔽
662‧‧‧第一遮蔽元件
664‧‧‧第N遮蔽元件
668‧‧‧已遮蔽值
734‧‧‧位元群組交錯操作
770‧‧‧資料元件廣播操作
772‧‧‧來源運算元
773‧‧‧記憶體位置
774‧‧‧暫時來源緊縮資料運算元
776‧‧‧廣播或複製
802‧‧‧位元群組交錯指令
880‧‧‧運算碼
881‧‧‧第一來源運算元指明器
882‧‧‧第二來源運算元指明器
883‧‧‧目的地指明器
884‧‧‧遮蔽指明器
885‧‧‧遮蔽操作指明器的選擇性類型
886‧‧‧資料元件廣播控制
908‧‧‧緊縮資料暫存器
1024‧‧‧緊縮資料操作遮蔽暫存器
1102‧‧‧VEX前綴
1105‧‧‧REX欄位
1115‧‧‧運算碼映圖欄位
1120‧‧‧VEX.vvvv欄位
1125‧‧‧前綴編碼欄位
1130‧‧‧真實運算碼欄位
1140‧‧‧Mod R/M位元組
1142‧‧‧MOD欄位
1144‧‧‧Reg欄位
1146‧‧‧R/M欄位
1150‧‧‧SIB位元組
1152‧‧‧SS
1154‧‧‧SIB.xxx
1156‧‧‧SIB.bbb
1162‧‧‧置換欄位
1164‧‧‧W欄位
1168‧‧‧VEX.L大小欄位
1172‧‧‧即刻欄位(IMM8)
1174‧‧‧全運算碼欄位
1200‧‧‧一般性向量友善指令格式
1205‧‧‧無記憶體存取
1210‧‧‧無記憶體存取、全捨入控制類型操作
1212‧‧‧無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作
1215‧‧‧無記憶體存取、資料變換類型操作
1217‧‧‧無記憶體存取、寫入遮蔽控制、v大小類型操作
1220‧‧‧記憶體存取
1227‧‧‧記憶體存取、寫入遮蔽控制
1240‧‧‧格式欄位
1242‧‧‧基礎操作欄位
1244‧‧‧暫存器指標欄位
1246‧‧‧修飾符欄位
1250‧‧‧擴增操作欄位
1252‧‧‧α欄位
1252A‧‧‧RS欄位
1252A.1‧‧‧捨入
1252A.2‧‧‧資料變換
1252B‧‧‧逐出暗示欄位
1252B.1‧‧‧暫時
1252B.2‧‧‧非暫時
1254‧‧‧β欄位
1254A‧‧‧捨入控制欄位
1254B‧‧‧資料變換欄位
1254C‧‧‧資料調處欄位
1256‧‧‧SAE欄位
1257A‧‧‧RL欄位
1257A.1‧‧‧捨入
1257A.2‧‧‧向量長度(VSIZE)
1257B‧‧‧廣播欄位
1258‧‧‧捨入操作控制欄位
1259A‧‧‧捨入操作欄位
1259B‧‧‧向量長度欄位
1260‧‧‧比例欄位
1262A‧‧‧置換欄位
1262B‧‧‧置換因數欄位
1264‧‧‧資料元件寬度欄位
1268‧‧‧類別欄位
1268A‧‧‧類別A
1268B‧‧‧類別B
1270‧‧‧寫入遮蔽欄位
1272‧‧‧即刻欄位
1274‧‧‧全運算碼欄位
1300‧‧‧特定向量友善指令格式
1302‧‧‧EVEX前綴
1305‧‧‧REX欄位
1310‧‧‧REX’欄位
1315‧‧‧運算碼映圖欄位
1320‧‧‧VVVV欄位
1325‧‧‧前綴編碼欄位
1330‧‧‧真實運算碼欄位
1340‧‧‧Mod R/M欄位
1342‧‧‧MOD欄位
1344‧‧‧Reg欄位
1346‧‧‧R/M欄位
1354‧‧‧SIB.xxx
1356‧‧‧SIB.bbb
1400‧‧‧暫存器架構
1410‧‧‧向量暫存器
1415‧‧‧寫入遮蔽暫存器
1425‧‧‧通用暫存器
1445‧‧‧純量浮點堆疊暫存器檔
1450‧‧‧MMX緊縮整數平坦暫存器檔
1500‧‧‧處理器管線
1502‧‧‧提取級
1504‧‧‧長度解碼級
1506‧‧‧解碼級
1508‧‧‧配置級
1510‧‧‧重新命名級
1512‧‧‧排程級
1514‧‧‧暫存器讀取/記憶體讀取級
1516‧‧‧執行級
1518‧‧‧寫入回/記憶體寫入級
1522‧‧‧例外處置級
1524‧‧‧確定級
1530‧‧‧前端單元
1532‧‧‧分支預測單元
1534‧‧‧指令快取單元
1536‧‧‧指令翻譯旁看緩衝器(TLB)
1538‧‧‧指令提取單元
1540‧‧‧解碼單元
1550‧‧‧執行引擎單元
1552‧‧‧重新命名/配置器單元
1554‧‧‧退役單元
1556‧‧‧排程器單元
1558‧‧‧實體暫存器檔單元
1560‧‧‧執行叢集
1562‧‧‧執行單元
1564‧‧‧記憶體存取單元
1570‧‧‧記憶體單元
1572‧‧‧資料TLB單元
1574‧‧‧資料快取單元
1576‧‧‧第二階(L2)快取單元
1590‧‧‧處理器核心
1600‧‧‧指令解碼器
1602‧‧‧晶粒上互連網路
1604‧‧‧第二階(L2)快取
1606‧‧‧L1快取
1606A‧‧‧L1資料快取
1608‧‧‧純量單元
1610‧‧‧向量單元
1612‧‧‧純量暫存器
1614‧‧‧向量暫存器
1620‧‧‧拌和單元
1622A-B‧‧‧數字轉換單元
1624‧‧‧複製單元
1626‧‧‧寫入遮蔽暫存器
1628‧‧‧16寬的ALU
1700‧‧‧處理器
1702A-N‧‧‧核心
1706‧‧‧共享快取單元
1708‧‧‧特殊用途邏輯
1710‧‧‧系統代理
1712‧‧‧環狀為基的互連單元
1714‧‧‧集成記憶體控制器單元
1716‧‧‧匯流排控制器單元
1800‧‧‧系統
1810,1815‧‧‧處理器
1820‧‧‧控制器集線器
1840‧‧‧記憶體
1845‧‧‧共處理器
1850‧‧‧輸入/輸出集線器(IOH)
1860‧‧‧輸入/輸出(I/O)裝置
1890‧‧‧圖形記憶體控制器集線器(GMCH)
1895‧‧‧連接
1900‧‧‧多處理器系統
1914‧‧‧I/O裝置
1915‧‧‧額外處理器
1916‧‧‧第一匯流排
1918‧‧‧匯流排橋
1920‧‧‧第二匯流排
1922‧‧‧鍵盤及/或滑鼠
1924‧‧‧音頻I/O
1927‧‧‧通訊裝置
1928‧‧‧儲存單元
1930‧‧‧指令/碼及資料
1932‧‧‧記憶體
1934‧‧‧記憶體
1938‧‧‧共處理器
1939‧‧‧高性能介面
1950‧‧‧點對點互連
1952,1954‧‧‧P-P介面
1970‧‧‧第一處理器
1972,1982‧‧‧集成記憶體控制器(IMC)單元
1976,1978‧‧‧點對點(P-P)介面
1980‧‧‧第二處理器
1986,1988‧‧‧P-P介面
1990‧‧‧晶片組
1994,1998‧‧‧點對點介面電路
1996‧‧‧介面
2000‧‧‧系統
2014‧‧‧I/O裝置
2015‧‧‧舊有I/O裝置
2100‧‧‧SoC
2102‧‧‧互連單元
2110‧‧‧應用程式處理器
2120‧‧‧共處理器
2130‧‧‧靜態隨機存取記憶體(SRAM)單元
2132‧‧‧直接記憶體存取(DMA)單元
2140‧‧‧顯示單元
2202‧‧‧高階語言
2204‧‧‧x86編譯器
2206‧‧‧x86二元碼
2208‧‧‧指令集編譯器
2210‧‧‧指令集二元碼
2212‧‧‧指令轉換器
2214‧‧‧沒有至少一x86指令集核心之處理器
2216‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及後附圖形而被最佳地瞭解。於圖形中：圖1為一種可操作以履行位元群組交錯指令之實施例的處理器之實施例的方塊圖。
圖2為一種履行位元群組交錯指令之實施例的處理器中之方法的實施例之方塊流程圖。
圖3為一種可被履行以交錯奇數位置位元群組之位元群組交錯操作的實施例之方塊圖。
圖4為一種可被履行以交錯偶數位置位元群組之位元群組交錯操作的實施例之方塊圖。
圖5為一種適於位元群組交錯指令之即刻之實施例的範例實施例之方塊圖。
圖6為一種可被履行以交錯其接受緊縮資料操作遮蔽的偶數位置位元群組之遮蔽位元群組交錯操作的實施例之方塊圖。
圖7為一種可選擇性地與位元群組交錯操作結合之資料元件廣播操作的實施例之方塊圖。
圖8為一種位元群組交錯指令之實施例的方塊圖。
圖9為緊縮資料暫存器之一適當組的範例實施例之方塊圖。
圖10為緊縮資料操作遮蔽暫存器之一適當組的範例實施例之方塊圖。
圖11A-11C為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。
圖12A-B為闡明範例特定向量友善指令格式及運算碼欄位的方塊圖，依據本發明之實施例。
圖13A-D為闡明範例特定向量友善指令格式及其欄位的方塊圖，依據本發明之實施例。
圖14為一種暫存器架構之實施例的方塊圖。
圖15A為闡明依序管線之一實施例及暫存器重新命名失序問題/執行管線之一實施例的方塊圖。
圖15B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單位之前端單元且兩者均耦合至記憶體單元。
圖16A為單處理器核心之實施例的方塊圖，連同與晶粒上互連網路之其連接、以及第二階(L2)快取之其本地子集。
圖16B為圖16A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖17為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形。
圖18為一種電腦架構之第一實施例的方塊圖。
圖19為一種電腦架構之第二實施例的方塊圖。
圖20為一種電腦架構之第三實施例的方塊圖。
圖21為一種電腦架構之第四實施例的方塊圖。
圖22為一種軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。
【發明內容及實施方式】
文中所揭露者為子資料元件大小的位元群組交錯指令，用以執行該些指令之處理器，當處理或執行該些指令時由該些處理器所履行的方法，及結合一或更多用以處理或執行該些指令之處理器的系統。於以下描述中，提出了多樣特定的細節(例如，特定指令操作、資料格式、處理器組態、微架構細節、操作之序列，等等)。然而，實施例可被實行而無這些特定的細節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為一種可操作以履行位元群組交錯指令102之實施例的處理器100之實施例的方塊圖。於某些實施例中，處理器可為通用處理器(例如，用於桌上型電腦、筆記型電腦、或其他電腦之類型的通用微處理器或中央處理單元(CPU))。另一方面，處理器可為特殊用途處理器。適當的特殊用途處理器之範例包括(但不限定於)網路處理器、通訊處理器、密碼處理器、圖形處理器、共處理器、嵌入處理器、數位信號處理器(DSP)、及控制器(例 如，微控制器)。處理器可具有多種複雜指令集計算(CISC)架構、減少指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架構、其他類型的架構之任一者，或者具有不同架構之組合(例如，不同核心可具有不同架構)。
於操作期間，處理器100可接收位元群組交錯指令102。例如，指令可被接收自互連上之記憶體。指令可代表巨集指令、組合語言指令、機器碼指令、或者處理器之指令集的其他指令或控制信號。於某些實施例中，位元群組交錯指令可明確地指明(例如，透過一或更多欄位或一組位元)、或者指示(例如，暗示地指示)第一來源緊縮資料運算元110；可指明或者指示第二來源緊縮資料運算元114；及可指明或者指示其中將儲存結果緊縮資料運算元118之目的地儲存位置。舉例而言，指令可具有來源及/或目的地運算元規格欄位，用以指明暫存器、記憶體位置、或運算元之其他儲存位置。替代地，一或更多這些運算元可選擇性地隱含該指令(例如，隱含該指令之運算碼)。第一來源緊縮資料運算元110可具有第一複數資料元件112，其各具有複數子資料元件大小的位元群組。第二來源緊縮資料運算元可具有第二複數資料元件116，其各具有複數子資料元件大小的位元群組。該些第一複數資料元件之各資料元件可相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組可相應於該些第二複數資料元件之 相應資料元件中的對應位置中的不同位元群組。於各個實施例中，該些位元群組之每一者可為1位元大小的位元群組、2位元大小的位元群組、4位元大小的位元群組、8位元大小的位元群組、16位元大小的位元群組、及32位元大小的位元群組。於某些實施例中，該些位元群組之每一者可具有少於8位元(例如，1位元、2位元、或4位元大小的位元群組)，雖然本發明之範圍不限於此。於某些實施例中，指令可具有至少一位元群組大小指示位元(例如，於一立即中)，其係用以指示第一來源緊縮資料運算元之位元群組的大小。
再次參考圖1，處理器包括解碼單元104。解碼單元可接收並解碼位元群組交錯指令。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號，等等)，其係反應、代表、及/或衍生自相對較高階的位元群組交錯指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收該位元群組交錯指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該位元群組交錯指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及本技術中所已知用以實施解碼單元之其他機制。
於某些實施例中，取代其位元群組交錯指令被直接地提供至解碼單元，可選擇性地使用指令仿真器、翻譯器、編輯器、解譯器、或其他指令轉換模組。各種類型的指令轉換模組係本技術中所已知的並可被實施以軟體、硬體、韌體、或其組合。於某些實施例中，指令轉換模組可位於處理器外部，諸如(例如)於分離的晶粒上及/或於記憶體中(例如，當作靜態、動態、或運行時間仿真模組)。舉例而言，指令轉換模組可接收位元群組交錯指令，其可屬於第一指令集；並且可仿真、翻譯、編輯、解譯、或者轉換位元群組交錯指令為一或更多相應的中間指令或控制信號，其可屬於第二不同指令集。第二指令集之一或更多相應的中間指令或控制信號可被提供至解碼單元(例如，解碼單元104)，其可將其解碼為可由處理器之本機硬體(例如，一或更多執行單元)所執行的一或更多較低階指令或控制信號。
再次參考圖1，處理器亦包括一組緊縮資料暫存器108。每一緊縮資料暫存器可代表晶粒上儲存位置，其係操作以儲存緊縮資料、向量資料、或單指令多資料(SIMD)資料。緊縮資料暫存器可代表架構上可見或者架構暫存器，其為軟體及/或編程器可見的、及/或為由處理器之指令集的指令所指示以識別運算元的暫存器。這些架構暫存器在既定的微架構上是相反於其他非架構暫存器(例如，暫時暫存器、記錄器緩衝器、退役暫存器，等等)。緊縮資料暫存器可使用眾所周知技術而被實施以不 同方式於不同的微架構中，且不限於任何特定類型的設計。適當類型暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
於某些實施例中，第一來源緊縮資料運算元110可選擇性地被儲存於第一緊縮資料暫存器中，第二來源緊縮資料運算元114可選擇性地被儲存於第二緊縮資料暫存器中，以及目的地儲存位置可選擇性地為緊縮資料暫存器108之第三緊縮資料暫存器。替代地，記憶體位置(或其他儲存位置)可選擇性地被用於一或更多這些運算元。此外，於某些實施例中，用於來源緊縮資料運算元之緊縮資料暫存器可選擇性地被再使用為結果緊縮資料運算元之目的地儲存位置。於一形態中，來源/目的地暫存器可被隱含地或暗示地理解為用於來源運算元及結果運算元兩者。
再次參考圖1，執行單元106與解碼單元104及緊縮資料暫存器108耦合。執行單元可接收一或更多已解碼或者已轉換指令或控制信號，其係代表及/或衍生自位元群組交錯指令。執行單元亦可接收第一來源緊縮資料運算元110及第二來源緊縮資料運算元114。執行單元可操作以回應於位元群組交錯指令及/或當作位元群組交錯指令之結果(例如，回應於從該指令所解碼之一或更多指令或控制信號)來將結果緊縮資料運算元118儲存於該指令所指示之目的地儲存位置中。於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之每間隔或交替相 鄰的位元群組，其係與第二來源緊縮資料運算元之每間隔或交替相鄰的相應位元群組交錯。相應位元群組可位於相應相對位置(例如，相應位元位置)在第一和第二來源緊縮資料運算元中。於某些實施例中，結果可為針對圖3-4或6所顯示或描述的那些之任一者，雖然本發明之範圍未如此限制。
於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。於其他實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之僅偶數位置的位元群組，其係與第二來源緊縮資料運算元之相應偶數位置的位元群組交錯。於某些實施例中，位元群組交錯指令可具有至少一偶數/奇數指示位元(例如，於位元群組交錯指令之一立即中)，其係用以指示第一和第二來源緊縮資料運算元之相應奇數位置的及相應偶數位置的位元群組之哪一者將被包括於結果緊縮資料運算元中。
於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之每間隔1位元、2位元、4位元、8位元、16位元、或32位元大小的位元群組，其係與第二來源緊縮資料運算元之每間隔相應1位元、2位元、4位元、8位元、16位元、或32位元大小的位元群組交錯。於某些實施例中，該些位元群組為1位元、2位元、或4位元大小的位元群組，雖然本發明之範圍不限於此。於某 些實施例中，位元群組被包括於其為32位元雙字元及64位元四字元之一的資料元件中，但係小於32位元雙字元及64位元四字元。
有利地，子資料元件大小的位元群組交錯指令可被用以交錯其小於資料元件之位元群組。於某些實施例中，位元群組可小於其處理器能夠處理為緊縮資料之最小尺寸緊縮資料元件。於某些實施例中，處理器可能得以對這些緊縮資料元件履行具有飽和之緊縮資料操作，但可能無法對子資料元件大小的位元群組之至少一或更多者履行具有飽和之此一緊縮資料操作。於某些實施例中，攜載鏈可能未斷裂於位元群組之邊界上，除了其與緊縮資料元件之邊界重合的那些以外。
執行單元及/或處理器可包括特定或特別邏輯(例如，電晶體、積體電路、或潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之其他硬體)，其可操作以履行位元群組交錯指令及/或回應於及/或由於位元群組交錯指令來儲存結果(例如，回應於從位元群組交錯指令所解碼之一或更多指令或控制信號)。於某些實施例中，執行單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收來源運算元、電路或邏輯，其係耦合以接收和處理來源運算元並產生結果運算元、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出結果運算元。於某些實施例中，執行單元可包括位元群組調換邏輯，用以針對第一和第二來源緊縮資 料運算元之一中的所有對相鄰位元群組調換相鄰位元群組之位置、及遮蔽和邏輯操作邏輯，用以選擇位元群組，雖然本發明之範圍未如此限制。
為了避免妨礙說明，已顯示及描述一相對簡單的處理器100。然而，處理器可選擇性地包括其他眾所周知處理器組件。此等組件之可能範例包括(但不限定於)通用暫存器、狀態暫存器(有時稱為旗標暫存器)、系統控制暫存器、指令提取單元、預提取緩衝器、一或更多階快取(例如，第一階(L1)指令快取、L1資料快取、及L2資料/指令快取)、指令翻譯旁看緩衝器(TLB)、資料TLB、分支預測單元、失序執行單元(例如，指令排程單元、暫存器重新命名及/或配置單元、指令分派單元、記錄器緩衝器(ROB)、保留站、記憶體順序緩衝器、退役單元，等等)、匯流排介面單元、位址產生單元、除錯單元、履行監視單元、電力管理單元、處理器中所包括之其他組件、及其各種組合。此等組件可以本技術中所已知的各種不同之適當組合及/或組態來耦合在一起。實施例不限於任何已知的此組合或組態。此外，實施例可被包括於具有多核心之處理器中，該些多核心之至少一者係操作以履行位元群組交錯指令。
圖2為一種履行位元群組交錯指令之實施例的方法230的實施例之方塊流程圖。於某些實施例中，圖2之方法可由圖1之處理器所履行及/或被履行於圖1之處理器內。針對圖1之處理器之文中所述的組件、特徵、及特定 選擇性細節亦選擇性地適用於圖2之方法。替代地，圖2之方法可由類似或不同的處理器或設備所履行及/或被履行於類似或不同的處理器或設備內。此外，圖1之處理器可履行相同於、類似於、或不同於圖2之那些的方法。
方法包括接收位元群組交錯指令，於區塊231。於各個形態中，指令可被接收於處理器或其一部分上(例如，指令提取單元、解碼單元、匯流排介面單元，等等)。於各個形態中，指令可被接收自處理器外及/或晶粒外來源(例如，自記憶體、互連，等等)，或者自處理器上及/或晶粒上來源(例如，自指令快取、指令佇列，等等)。位元群組交錯指令可指明或者指示具有第一複數資料元件之第一來源緊縮資料運算元，該些第一複數資料元件各具有複數位元群組。指令可指明或者指示具有第二複數資料元件之第二來源緊縮資料運算元，該些第二複數資料元件各具有複數位元群組。該些第一複數資料元件之各資料元件可相應於該些運算元內之對應相對位置(例如，對應位元位置)中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組可相應於該些第二複數資料元件之相應資料元件中的對應相對位置(例如，對應位元位置)中的不同位元群組。
結果緊縮資料運算元可回應於及/或由於位元群組交錯指令而被儲存在目的地儲存位置中，於區塊232。目的地儲存位置可被位元群組交錯指令所指明或者指示。於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資 料運算元之每間隔位元群組，其係與第二來源緊縮資料運算元之每間隔相應位元群組交錯。於某些實施例中，該方法可包括接收文中別處所揭露之任何位元群組交錯指令、履行文中別處所揭露之任何位元群組交錯操作、及/或儲存文中別處所揭露之位元群組交錯指令的任何結果緊縮資料運算元。
所闡明之方法涉及架構操作(例如，從軟體觀點之那些可見者)。於其他實施例中，該方法可選擇性地包括一或更多微架構操作。舉例而言，指令可被提取、解碼、失序地排程；來源運算元可被存取；執行單元可履行微架構操作以實施該指令，等等。
圖3為一闡明位元群組交錯操作334之實施例的方塊圖，其可被履行以回應於位元群組交錯指令之實施例而交錯奇數位置的位元群組。該指令可指明或者指示一第一來源緊縮資料運算元310，其具有第一複數緊縮資料元件A1至AN。該指令可指明或者指示一第二來源緊縮資料運算元314，其具有第二複數緊縮資料元件B1至BN。該第一來源緊縮資料運算元之各資料元件可相應於該些運算元內之對應相對位置(例如，對應位元位置)中的該第二來源緊縮資料運算元之不同資料元件。例如，該第一來源緊縮資料運算元之最低有效資料元件A1可相應於該第二來源緊縮資料運算元之最低有效資料元件B1，最高有效資料元件AN可相應於最高有效資料元件BN，依此類推。
共同地，各來源緊縮資料運算元中之資料元件的數目 可等於來源緊縮資料運算元之位元大小除以單資料元件之位元大小。於各個實施例中，來源緊縮資料運算元之每一者的寬度可為64位元、128位元、256位元、512位元、或1024位元，雖然本發明之範圍未如此限制。於各個實施例中，各資料元件之大小可為8位元、16位元、32位元、或64位元，雖然本發明之範圍未如此限制。其他的緊縮資料運算元大小及資料元件寬度亦為適當的。於各個實施例中，可能有至少兩個、至少四個、至少八個、至少十六個、至少三十二個、或多於三十二個資料元件(例如，至少六十四)，於該些來源緊縮資料運算元之每一者中。
第一來源緊縮資料運算元之各資料元件可具有複數位元群組。同樣地，第二來源緊縮資料運算元之各資料元件亦可具有複數位元群組。於所述之範例中，資料元件A1具有位元群組G1,G2,G3,及G4，而資料元件AN具有位元群組G5,G6,G7,及G8。類似地，資料元件B1具有位元群組H1,H2,H3,及H4，而資料元件BN具有位元群組H5,H6,H7,及H8。於其他實施例中，各資料元件可具有不同數目的位元群組。各位元群組具有較其中其被包括之資料元件更少的位元。於某些實施例中，各位元群組可具有二的次方之位元數。例如，於各個實施例，各位元群組可具有1位元、2位元、4位元、8位元、16位元、或32位元。有數個位元群組於各資料元件中。例如，於第一和第二來源緊縮資料運算元之64位元資料元件的情況下，各64位元 資料元件可具有六十四個1位元的位元群組、三十二個2位元的位元群組、十六個4位元的位元群組、八個8位元的位元群組、四個16位元的位元群組、或兩個32位元的位元群組。替代地，32位元或其他大小的資料元件可被選擇性地使用。該第一來源緊縮資料運算元310的該些第一複數資料元件之各資料元件中的各位元群組可相應於該第二來源緊縮資料運算元的該些第二複數資料元件之相應資料元件中的對應相對位置(例如，對應位元位置)中的不同位元群組。例如，於說明書中，G1可相應於H1，G2可相應於H2，G7可相應於H7，依此類推。
所述的位元群組交錯操作係顯示一選擇性暫時群組調換的第二來源緊縮資料運算元336。一組交叉箭號338被用以顯示(於某些實施例中)相鄰位元群組之位置如何可針對來源緊縮資料運算元中之所有對的相鄰位元群組而被調換。例如，H1可被交換入其先前由H2所佔據的相對位元位置，而H2可被調換入其先前由H1所佔據的相對位元位置，依此類推。於某些實施例中，此一位元群組調換操作可選擇性地被履行。於某些實施例中，此一位元群組調換操作可選擇性地被省略。此一位元群組調換操作是用以產生結果緊縮資料運算元318之一種可能方式，但並非唯一方式。於其他實施例中，相關的位元群組可僅從第二來源緊縮資料運算元中之其原始位置被發送直接至結果緊縮資料運算元中之適當位置，而無須履行此一位元群組調換操作。當作一說明性範例，資料元件B1及群組調換的資 料元件B’1可為如下，於4位元大小的位元群組之情況下：B1=0100 1110 0110 1100
B’1=1110 0100 1100 0110
選擇性位元群組調換操作(其為選擇性的)可提供某些優點。其中之一，針對兩來源之位元群組交錯，你只需向左偏移或向右偏移。然而，假如選擇性位元群組調換被履行，則可具有遞迴自動位元反轉操作(例如，向右偏移一位元群組及向左偏移一位元群組)，藉由再使用相同的運算元於第一及第二來源緊縮資料運算元。其中之另一，履行調換操作或不履行調換操作可容許來自任一來源運算元之最低有效位元群組呈現為結果緊縮資料運算元之最低有效位元群組。
結果緊縮資料運算元318可回應於位元群組交錯指令而被產生(例如，藉由執行單元106)並儲存於目的地儲存位置中。目的地儲存位置可被該指令所指明或者指示。於各個實施例中，目的地儲存位置可為緊縮資料暫存器、記憶體位置、或其他儲存位置。結果緊縮資料運算元包括複數緊縮資料元件C1至CN，其各相應於A1至AN及/或B1至BN之不同的對應一者。於其使用選擇性暫時群組調換的第二來源緊縮資料運算元336之實施例中，第一箭號340係顯示G1如何可從第一運算元被儲存至結果運算元，第二箭號342係顯示H1如何可從暫時群組調換運算 元被儲存至結果運算元，第三箭號344係顯示G3如何可從第一運算元被儲存至結果運算元，及第四箭號346係顯示H3如何可從第一運算元被儲存至結果運算元。於此一情況下，位元群組被交替地選自順序位元群組位置，其位元位置係相應於交替地來自第一和第二運算元之結果運算元中的各不同位元群組位置。
於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之每間隔位元群組，其係與第二來源緊縮資料運算元之每間隔相應位元群組交錯。例如，結果緊縮資料運算元可包括第一來源緊縮資料運算元之每間隔1位元、2位元、或4位元大小的位元群組，其係與第二來源緊縮資料運算元之每間隔相應相同大小的1位元、2位元、或4位元大小的位元群組交錯。如圖所示，於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與第二來源緊縮資料運算元之僅相應奇數位置的位元群組交錯。於第一來源緊縮資料運算元中，依從最低有效至最高有效位元位置之位元順序，G1為第一位置的(亦即，奇數位置的)位元群組，G2為第二位置的(亦即，偶數位置的)位元群組，G3為第三位置的(亦即，奇數位置的)位元群組，G4為第四位置的(亦即，偶數位置的)位元群組，依此類推。類似地，依從最低有效至最高有效位元位置之位元順序，於第二來源緊縮資料運算元中，H1為第一位置的(亦即，奇數位置的)位元群組，H2為第二位置的(亦即， 偶數位置的)位元群組，H3為第三位置的(亦即，奇數位置的)位元群組，H4為第四位置的(亦即，偶數位置的)位元群組，依此類推。各對最近奇數位元群組可表示非相連的位元群組，其係由一插入/中間偶數位置的位元群組所分離。注意：所示的結果緊縮資料運算元具有第一及第二來源緊縮資料運算元之僅所有奇數位置的位元群組(例如，G1、H1、G3、H3、G5、H5、G7、及H7)但非第一及第二來源緊縮資料運算元之任何偶數位置的位元群組(例如，G2、H2、G4、H4、G6、H6、G8、及H8)。所示的結果緊縮資料運算元包括來自第一及第二來源緊縮資料運算元之僅一半的位元群組。
於某些實施例中，交錯位元群組(例如，奇數位置的位元群組)可隱含該指令及/或針對該指令為固定的(例如，指令之運算碼)，以取代明確地指明該指令及/或針對該指令為彈性的。例如，指令可不代表高度彈性的指令，如完整的二來源運算元混洗或排列指令，其係使用廣泛的控制以混洗或排列資料。此一專屬或隱含特徵之使用可協助避免需產生及使用此廣泛的明確控制(例如，明確控制欄位)來配合彈性指令使用。
圖4為一闡明位元群組交錯操作334之實施例的方塊圖，其可被履行以回應於位元群組交錯指令之實施例而交錯偶數位置的位元群組。圖4之操作具有與圖3之操作的某些類似性。為了避免混淆說明，將主要地描述針對圖4之操作的不同及/或額外特性，而不重複相對於圖3之操 作的選擇性類似或共同特性及細節。然而，應理解：除了有關取代奇數位置的位元群組而交錯偶數位置的位元群組的那些特性及細節以外，圖3之操作的先前描述之特性及細節亦可選擇性地應用於圖4之操作，除非另外聲明或者另為清楚明白者。
如前所述，指令可指明或者指示具有第一複數緊縮資料元件A1至AN之第一來源緊縮資料運算元410，該些緊縮資料元件A1至AN各具有相應的複數位元群組(例如，G1-G4及G5-G8)；並可指明或者指示具有相應的第二複數緊縮資料元件B1至BN之第二來源緊縮資料運算元414，該些緊縮資料元件B1至BN各具有相應的複數位元群組(例如，H1-H4及H5-H8)。該第一來源緊縮資料運算元之各資料元件可相應於該些運算元內之對應相對位置(例如，對應位元位置)中的該第二來源緊縮資料運算元之不同資料元件。該些第一來源緊縮資料運算元410之各資料元件中的各位元群組可相應於該些第二來源緊縮資料運算元414之相應資料元件中的對應相對位置(例如，對應位元位置)中的不同位元群組。第一和第二來源緊縮資料運算元、其資料元件、及其位元群組可相同於或類似於圖3之那些，並可具有相同的變化及替代者。於某些實施例中，各位元群組可具有1位元、2位元、4位元、8位元、16位元、或32位元，而各資料元件可具有至少兩倍或更多的位元。
結果緊縮資料運算元418可回應於位元群組交錯指令 /操作而被產生(例如，藉由執行單元106)並儲存於目的地儲存位置中。目的地儲存位置可被該指令所指明或者指示。於各個實施例中，目的地儲存位置可為緊縮資料暫存器、記憶體位置、或其他儲存位置。結果緊縮資料運算元包括複數緊縮資料元件C1至CN，其各相應於A1至AN及/或B1至BN之不同的相應一者。結果緊縮資料運算元可包括第一來源緊縮資料運算元之每間隔位元群組，其係與第二來源緊縮資料運算元之每間隔相應位元群組交錯。如圖所示，於某些實施例中，結果緊縮資料運算元可包括第一來源緊縮資料運算元之僅偶數位置的位元群組，其係與第二來源緊縮資料運算元之僅相應偶數位置的位元群組交錯。各對最近偶數位元群組可表示非相連的位元群組，其係由一插入/中間奇數位置的位元群組所分離。所示的結果緊縮資料運算元具有第一及第二來源緊縮資料運算元之僅所有偶數位置的位元群組(例如，G2、H2、G4、H4、G6、H6、G8、及H8)但非第一及第二來源緊縮資料運算元之任何奇數位置的位元群組(例如，無任何G1、H1、G3、H3、G5、H5、G7、及H7)。所示的結果緊縮資料運算元包括來自第一及第二來源緊縮資料運算元之僅一半的位元群組。該結果運算元中所包括的偶數位置的位元群組係實質上跨越第一及第二來源緊縮資料運算元之整個長度(例如，未包括於這些運算元之最低順序或最高順序的一半中)。亦注意於圖4中：結果運算元之最低有效位元群組(H2)被取自第二來源緊縮資料運算元414；而於圖3 中，結果運算元之最低有效位元群組(G1)被取自第一來源緊縮資料運算元310。於某些實施例中，不僅可能切換於偶數與奇數之間，同時亦可能切換自其來源運算元之最低有效位元群組所取自的來源運算元。
圖5為一種適於位元群組交錯指令之即刻550之實施例的範例實施例之方塊圖。所述之即刻為8位元即刻(imm8)。於所述之即刻中，位元[5：0]代表一位元群組大小指示欄位及/或一組位元群組大小指示位元，其係用以指明或者指示來源緊縮資料運算元之位元群組的大小。於某些實施例中，欄位或位元可被用以明確地指明位元群組之位元的大小(例如，指明2位元大小位元群組之2的值、指明4位元大小位元群組之4的值，依此類推)。於其他實施例中，欄位或位元可被用以提供任意碼或數字以選自複數不同大小(例如，單一位元可具有二元0之值以選擇2位元大小的位元群組或者二元1之值以選擇4位元大小的位元群組)。於某些實施例中，欄位或位元可被用以指示1位元、2位元、4位元、8位元、16位元、或32位元大小的位元群組，雖然本發明之範圍不限於此。這些的每一者可代表針對位元群組之不同粒度。
於所述之即刻中，位元[6]被用以指明或者指示第一及第二來源緊縮資料運算元之一來提供結果運算元之最低有效位元群組。此可指示結果緊縮資料運算元是否將具有第一及第二來源緊縮資料運算元之一的最低有效位元群組或者第一及第二來源緊縮資料運算元之另一(亦即，不同 一者)的次低有效位元群組來當作最低有效位元群組。
於所述之即刻中，位元[7]代表偶數或奇數(偶/奇)指示欄位及/或一組一或更多偶數/奇數指示位元，其將用以指明或者指示第一及第二來源緊縮資料運算元之相應偶數位置的或相應奇數位置的位元群組將被包括於結果緊縮資料運算元中。於一實施例中，單一位元可具有第一值(例如，依據被設為二元一之一可能的約定)以指示其來自來源運算元之相應偶數位置的位元群組將被儲存於結果運算元中，或者單一位元可具有第二不同值(例如，被清除至二元零)以指示其來自來源運算元之相應奇數位置的位元群組將被儲存於結果運算元中。
應理解：此僅為適當即刻之一範例。於其他實施例中，較大的即刻(例如，16位元、32位元)或較小即刻(例如，4位元、6位元)可選擇性地被使用以取代8位元即刻。於其他實施例中，較大的或較小的欄位或位元組可被用以指明或者指示位元群組大小及/或偶數/奇數指示。再者，欄位或位元組可選擇性地被多樣地重新配置而無須包括相連位元。
圖6為一闡明遮蔽位元群組交錯操作634之實施例的方塊圖，其可被履行以回應於遮蔽位元群組交錯指令之實施例而交錯其接受緊縮資料操作遮蔽660之偶數位置的位元群組。圖6之遮蔽操作具有與圖3之未遮蔽操作的某些類似性。為了避免混淆說明，將主要地描述針對圖6之遮蔽操作的不同及/或額外特性，而不重複相對於圖3之未 遮蔽操作的選擇性類似或共同特性及細節。然而，應理解：圖3之未遮蔽操作的前述特性及細節亦可選擇性地應用於圖6之遮蔽操作，除非另有聲明或另為清楚明白者。
遮蔽位元群組交錯指令可指明或者指示第一來源緊縮資料運算元610、及第二來源緊縮資料運算元614。如圖4之前述操作，第一來源緊縮資料運算元可具有第一複數資料元件，其係各具有複數位元群組，而第二來源緊縮資料運算元可具有第二複數資料元件，其係各具有複數位元群組。該些第一複數資料元件之各資料元件可相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組可相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組。第一和第二來源緊縮資料運算元、其資料元件、及其位元群組可相同於或類似於圖3之那些，並可具有相同的變化及替代者。
遮蔽位元群組交錯指令亦可指明(例如，明確地指明)或者指示(例如，隱含地指示)來源緊縮資料操作遮蔽660。緊縮資料操作遮蔽亦可於文中被簡稱為操作遮蔽、述詞遮蔽、或遮蔽。遮蔽可代表述詞運算元或條件控制運算元，其係用以闡述、條件性地控制、或遮蔽其相應的操作是否將被履行及/或相應的結果是否將被儲存。於某些實施例中，遮蔽或闡述可為每資料元件粒度，以致對於不同對的相應資料元件之操作可分離地及/或彼此獨立地被闡述或條件性地控制。遮蔽可包括多數遮蔽元件、述 詞元件、或條件性控制元件。於一形態中，遮蔽元件可被包括於與第一及第二來源緊縮資料運算元中之相應的來源資料元件對(例如，相應於A1及B1之遮蔽元件)及/或與相應的結果資料元件之一對一對應中。遮蔽可具有針對第一來源緊縮資料運算元中之各資料元件的遮蔽元件(例如，針對資料元件A1之第一遮蔽元件至針對資料元件AN之第N遮蔽元件)及/或各結果資料元件。注意：於此一實施例中，多數位元群組可相應於相同的遮蔽元件及/或各來源運算元中之位元群組可為來源緊縮資料操作遮蔽中所擁有的遮蔽元件之多倍。
如圖所示，於某些實施例中，各遮蔽元件可為單一遮蔽位元。替代地，二或更多位元可選擇性地被用於各遮蔽元件(例如，各遮蔽元件可具有如各相應來源資料元件之相同數目的位元且這些位元可均具有相同值或者這些位元中之單一位元可被使用為遮蔽位元)。其他數目的位元亦為可能的。各遮蔽位元之值可控制一相應操作是否應被履行及/或一相應結果資料元件是否應被儲存。各遮蔽元件或位元可具有第一值以容許該操作被履行並容許該相應結果資料元件被儲存於目的地中；或者可具有第二不同值以不容許該操作被履行及/或不容許該相應結果資料元件被儲存於目的地中。依據一可能的約定，如圖所示，一被清除至二元零(亦即，0)之遮蔽位元可代表遮蔽掉操作，其中該操作無須被履行及/或該相應結果資料元件無須被儲存；而一被設定至二元一(亦即，1)之遮蔽位元可代 表未遮蔽操作，其中該相應結果資料元件將被儲存。相反的約定亦是可能的。
未遮蔽位元群組交錯操作634之實施例可被履行(例如，藉由執行單元106)，回應於及/或由於未遮蔽位元群組交錯指令之實施例。未遮蔽操作可被履行，接受來源緊縮資料操作遮蔽660之遮蔽、闡述、或條件性控制。如前所述，結果緊縮資料運算元618可回應於遮蔽位元群組交錯指令而被產生(例如，藉由執行單元106)並儲存於目的地儲存位置中。結果緊縮資料運算元可包括複數結果資料元件C1至CN，其各相應於相同相對位置中之不同對的來源資料元件(例如，C1可相應於A1及B1，等等)。於某些實施例中，其相應於未遮蔽的遮蔽元件之結果資料元件可具有其取決於在相應對的來源資料元件上所履行之位元群組交錯操作的值。相反地，其相應於遮蔽掉的遮蔽元件之結果資料元件可具有其不取決於在相應對的來源資料元件上所履行之操作的值。反之，這些結果資料元件可具有固定的或預定的值。例如，可以是相應操作無須被履行；或者是假如該相應操作被履行則相應結果無須被儲存於目的地中。反之，固定的或預定的值可被儲存於相應結果資料元件中。
於所述之範例中(其僅為說明性範例)，第一遮蔽元件662是未遮蔽的(例如，具有二元-1之值)，而第N遮蔽元件664是已遮蔽的(例如，具有二元-0之值)。因此，資料元件C1可被儲存於結果緊縮資料運算元中，該 結果緊縮資料運算元包括來自第一及第二來源緊縮資料運算元之交錯相應奇數位置的位元群組。反之，資料元件CN(其係相應於遮蔽掉的遮蔽元件)可儲存已遮蔽值668。已遮蔽值可代表固定的或預定的值。特定已遮蔽、固定的、或預定的值可取決於特定實施方式所使用的遮蔽之類型。於某些實施例中，歸零遮蔽可被使用。於歸零遮蔽時，遮蔽掉的結果資料元件(例如，CN)可被歸零掉(例如，被迫使具有零之值)。於其他實施例中，合併遮蔽可被使用。於合併遮蔽時，遮蔽掉的結果資料元件可具有相應來源資料元件之一的值(例如，相應來源資料元件可被傳遞通過至遮蔽掉的結果資料元件)。例如，CN可儲存AN或BN之值於合併遮蔽時。
所述之實施例係顯示一種可被履行以交錯其接受緊縮資料操作遮蔽660的偶數位置位元群組之遮蔽位元群組交錯操作634。另一實施例係有關遮蔽位元群組交錯操作，其可被履行以交錯其接受緊縮資料操作遮蔽的奇數位置位元群組(例如，遮蔽可被選擇性地與一類似於或相同於圖3中所示者之實施例相結合)。
圖7為一闡明資料元件廣播操作770之實施例的方塊圖，其可回應於利用資料元件廣播指令之位元群組交錯的實施例而被選擇性地與位元群組交錯操作734結合。於某些實施例中，指令可選擇性地具有一組一或更多位元或廣播指示欄位，以指示其資料元件廣播將被履行。於其他實施例中，資料元件廣播操作可選擇性地隱含該指令(亦 即，隱含運算碼)。該指令可指示一具有單一資料元件(例如，資料元件B1)之來源運算元772，該單一資料元件將被廣播或複製。來源運算元可為僅具有單一資料元件之純量運算元，不同於具有複數資料元件之緊縮資料運算元。於某些實施例中，單一資料元件(例如，B1)可被儲存於記憶體位置773(例如，於主記憶體)，雖然此並非必要。於此等實施例中，單一資料元件可首先被存取自該記憶體位置(例如，透過從該指令所解碼或者導出的載入或其他記憶體存取操作)。單一資料元件可接著被廣播或複製776多次以產生單一資料元件之多數副本(例如，B1-1至B1-N)。於某些實施例中，資料元件B1之不同複製品或副本可針對其由該指令所指示之另一來源緊縮資料運算元的各資料元件而被產生(例如，具有資料元件A1至AN之第一來源緊縮資料運算元310)。於圖示中，資料元件之多數複製品或副本被顯示在一起於暫時來源緊縮資料運算元774中。此暫時來源緊縮資料運算元係以虛線顯示以指示：於某些實施例中，單一資料元件之複製品或副本可被儲存在一起於暫時暫存器或其他非結構性儲存位置中；但是，於其他實施例中，資料元件之複製品或副本可能永不被實際地儲存在一起於暫存器或儲存位置中而可僅被提供給執行單元。廣播或複製的資料元件(例如，暫時來源緊縮資料運算元)可被提供至位元群組交錯操作734，其可代表文中別處所述之任何位元群組交錯操作。位元群組交錯操作可被履行於廣播或複製的資料元件上， 實質上如同已針對先前所述之來源緊縮資料運算元所描述者。有利地，結合資料元件廣播操作與位元群組交錯操作可協助增加其中想要使用相同單一資料元件或值於多數向量、緊縮資料操作、或SIMD操作交錯位元群組之每一者的各種應用之效率。
為了進一步闡明某些觀念，考量一稱為VPREVCROSSQ之位元群組交錯指令的下列詳細範例實施例。表1列出針對此指令之數個不同實施例的運算碼、編碼、及操作描述。
EVEX指的是EVEX編碼，如文中別處所述者。Xmm*、ymm*、及zmm*個別地代表128位元、256位元、及512位元緊縮資料暫存器。{k1}運算元係指明其被 使用為來源緊縮資料操作遮蔽或述詞遮蔽之遮蔽暫存器(例如，遮蔽暫存器k0-k7之一)。{z}係指示遮蔽之類型(例如，合併遮蔽或歸零遮蔽)。m64bcst係指示來自記憶體之64位元資料元件的廣播至來源向量之多數元件。
表2列出指令運算元編碼。ModRM容許暫存器(reg)或暫存器或記憶體(r/m)。(r)指示讀而(w)指示寫。
VPREVCROSSQ指令係履行來自第二來源之元件內的群組位元的調換和反轉並藉由以交替型態選擇位元之群組來將其與第一來源結合。即刻係控制操作：imm8[5：0]控制位元群組之長度，而imm8[7]控制兩運算元之交叉型態的順序，且imm8[6]目前未使用。位元群組被配對，形成介於1與32位元間之大小的位元區塊，以二位元群組大小之次方(例如，1位元、2位元、4位元、8位元、16位元、或32位元)，因此所有群組均具有一對。各群組與其鄰居配對並與其內運算元交換(調換)。第一來源運算元為向量暫存器。第二來源運算元為向量暫存器或記憶體位置。目的地運算元為向量暫存器。
VPREVCROSSQ指令之實施例的虛擬碼之範例被顯示 於下。SRC1代表第一來源緊縮資料運算元，SRC2代表第二來源緊縮資料運算元，DEST代表目的地。TSRC2代表暫時暫存器。Qword代表64位元四字元。k1運算元代表緊縮資料操作遮蔽或述詞遮蔽。於虛擬碼中，「j」代表運算元內之四字元位置計數器，KL代表緊縮資料運算元內之遮蔽長度及/或資料元件位置的數目，而VL代表向量或緊縮資料運算元之長度。EVEX.b==1係組態當SRC2 *為記憶體*時之嵌入式廣播。參數「h」為群組長度。各個參數被顯示以十六進位記法(例如，0x5555555555555555UL)並代表微架構遮蔽。符號「|」代表邏輯OR，符號「&」代表邏輯AND，「<<2」代表向左偏移2位元，而「>>4」代表向右偏移4位元。此虛擬碼不會反應選擇性位元群組調換操作，但替代實施例係考慮併入此一位元群組調換操作。
應理解：這些僅為適當指令之一些範例實施例。其他實施例可使用更少或更多的群組大小。一替代實施例可使用所示群組大小之子集或選自單一1位元、2位元、4位元、8位元、16位元、或32位元群組大小之僅單一群組大小。其他實施例可使用固定方式於交替型態(例如，而非使用imm8[7])。其他實施例可使用較窄的(例如，64位元)、較寬的(例如，1024位元)、或僅不同大小的緊縮資料運算元。於替代實施例中，其他儲存位置(例如，記憶體位置)可被用於運算元。其他實施例可選擇性地省略遮蔽/闡述。其他實施例可選擇性地省略資料元件廣播。
圖8為一種位元群組交錯指令802之實施例的方塊圖。該指令具有一包括操作碼或運算碼880之格式。運算 碼可代表複數位元或者一或更多欄位，其可操作以識別指令及/或待履行操作(例如，位元群組交錯操作)。
指令格式亦包括第一來源運算元指明器881，用以明確地指明暫存器、記憶體位置、或其他用來儲存第一來源運算元之儲存位置；第二來源運算元指明器882，用以明確地指明暫存器或其他用來儲存第二來源運算元之儲存位置；及目的地指明器883，用以明確地指明暫存器或其他將被使用為其中將儲存結果運算元之儲存位置。舉例而言，這些指明器之每一者可包括一組位元或者一或更多欄位，用以明確地指明暫存器、記憶體位置、或其他儲存位置之位址。另一方面，取代針對這些儲存位置之每一者具有明確指明器的指令，該指令可選擇性地針對來源運算元及結果運算元之一或更多者具有一或更多隱含儲存位置(例如，隱含指令之運算碼的暫存器)。例如，其可隱含針對來源運算元或結果運算元使用一既定固定暫存器之指令的運算碼，以致該既定固定暫存器無須被明確地指明。舉另一範例，其可隱含針對來源運算元及後續地針對結果運算元(例如，隱含來源/目的地暫存器)兩者再使用暫存器或其他儲存位置(例如，明確地指明一次)。
於某些實施例中，指令格式可包括選擇性緊縮資料操作遮蔽指明器884，用以明確地指明緊縮資料操作遮蔽(例如，緊縮資料操作遮蔽暫存器)。替代地，緊縮資料操作遮蔽可被隱含地指示。於某些實施例中，緊縮資料操作遮蔽暫存器可為用於來源及結果運算元以外的不同組暫 存器之一(例如，專屬組的遮蔽或述詞暫存器)。於某些實施例中，指令格式亦可包括遮蔽操作指明器的選擇性類型885，用以指明遮蔽操作之類型。舉例而言，遮蔽操作指明器之類型可包括單一位元，用以指明將履行合併遮蔽或者歸零遮蔽。替代地，遮蔽操作之類型可被隱含地指示(例如，於隱含控制暫存器中，隱含指令之運算碼，等等)。遮蔽為選擇性的而非必要的。
於某些實施例中，其中指令將使用資料元件廣播，指令可選擇性地包括資料元件廣播控制886。資料元件廣播控制可包括一或更多位元或欄位，用以指示將履行資料元件廣播來將其存取自儲存位置(例如，記憶體位置)之單一來源資料元件廣播至其將由指令/操作所使用的複數來源資料元件(例如，於暫時暫存器中)。替代地，資料元件廣播可隱含該指令(例如，隱含運算碼)而非明確地指明。如上所述，資料元件廣播為選擇性的而非必要的。
應理解：此僅為適當位元群組交錯指令之一說明性範例。替代實施例可包括所示欄位/指明器之子集；可加入額外欄位/指明器；可重疊某些欄位/指明器，等等。此外欄位/指明器之所示的順序和配置不是必要的。欄位/指明器可被多樣地重新配置。此外，欄位/指明器無須包括位元之相連續列，而可包括非相連或分離的位元。於某些實施例中，指令格式可具有VEX或EVEX編碼或指令格式，雖然本發明之範圍不限於此。對於VEX及EVEX編碼及格式之進一步細節被進一步討論於下。
文中所揭露之位元群組交錯指令為通用指令並可被用於多種及/或一般目的。於某些實施例中，位元群組交錯指令可選擇性地被用於矩陣轉置(例如，用以變換64位元X64位元矩陣)，例如，使用原處位元轉置。代表性地，轉置可使用區塊轉置來完成。多重區塊轉置步驟可被依序地履行且各以一不同大小的位元群組(例如，最初16位元群組、接著8位元群組、接著4位元群組，等等)。於某些實施例中，位元群組交錯指令可指示及/或用以操作於來源緊縮資料運算元，其包括來自二或更多不同64位元X64位元矩陣之二或更多列的位元群組(例如，均於相同來源緊縮資料運算元中之第一矩陣的第0列、第二矩陣的第0列、選擇性地第三矩陣的第0列、及選擇性地第四矩陣的第0列)。於其他實施例中，位元群組交錯指令可指示及/或用以操作於來源緊縮資料運算元，其包括來自單一64位元X64位元矩陣之二或更多列的位元群組(例如，均於相同來源緊縮資料運算元中之第一矩陣的第0列、第一矩陣的第1列、選擇性地第一矩陣的第2列、及選擇性地第一矩陣的第3列)。替代地，位元群組交錯指令可選擇性地用於其他目的，諸如(例如)一般性位元反轉操作及/或用以反轉群組的二次方型態中之位元。這些僅為少許範例。
圖9為緊縮資料暫存器908之一適當組的範例實施例之方塊圖。緊縮資料暫存器包括三十二個512位元的緊縮資料暫存器，標示為ZMM0至ZMM31。於所示之實施例 中，較低十六個暫存器(亦即ZMM0至ZMM15)之較低順序的256位元被混疊或重疊於個別的256位元緊縮資料暫存器(標示為YMM0至YMM15)上，雖然此非必要。類似地，於所示之實施例中，暫存器YMM0至YMM15之較低順序的128位元被混疊或重疊於個別的128位元緊縮資料暫存器(標示為XMM0至XMM15)上，雖然此非必要。512位元暫存器ZMM0至ZMM31可操作以保持512位元緊縮資料、256位元緊縮資料、或128位元緊縮資料。256位元暫存器YMM0至YMM15可操作以保持256位元緊縮資料或128位元緊縮資料。128位元暫存器XMM0至XMM15可操作以保持128位元緊縮資料。於某些實施例中，每一暫存器可被用以儲存緊縮浮點資料或緊縮整數資料。不同的資料元件大小被支援，包括至少8位元位元組資料、16位元字元資料、32位元雙字元、32位元單精確度浮點資料、64位元四字元、及64位元雙精確度浮點資料。於替代實施例中，可使用不同數目的暫存器及/或不同大小的暫存器。於又其他實施例中，暫存器可或可不使用較大暫存器於較小暫存器上之混疊及/或可或可不被用以儲存浮點資料。
圖10為緊縮資料操作遮蔽暫存器1024之一適當組的範例實施例之方塊圖。於所示之實施例中，該組包括八個暫存器，標示為k0至k7。替代實施例可包括少於八個暫存器(例如，二、四、六，等等)、或多於八個暫存器(例如，十六、三十二，等等)。這些暫存器之每一者可 被用以儲存緊縮資料操作遮蔽。於所示之實施例中，暫存器之每一者為64位元。於替代實施例中，暫存器之寬度可寬於64位元(例如，80位元、128位元，等等)、或窄於64位元(例如，8位元、16位元、32位元，等等)。暫存器可使用眾所周知技術而被實施以不同方式，且不限於任何已知特定類型的電路。適當暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
於某些實施例中，緊縮資料操作遮蔽暫存器1024可為分離、專屬組的架構暫存器。於某些實施例中，指令可編碼或指明緊縮資料操作遮蔽暫存器，以那些用來編碼或指明其他類型暫存器(例如，緊縮資料暫存器)之外的指令格式之不同位元或者一或更多不同欄位。舉例而言，指令可使用三位元(例如，3位元欄位)以編碼或指明八個緊縮資料操作遮蔽暫存器k0至k7之任一者。於替代實施例中，可個別地使用較少或較多的位元，當有較少或較多的緊縮資料操作遮蔽暫存器時。於一特定實施方式中，僅有緊縮資料操作遮蔽暫存器k1至k7(而非k0)可被定址為述詞運算元來闡述遮蔽的緊縮資料操作。暫存器k0可被使用為一般來源或目的地，但無法被編碼為述詞運算元(例如，假如k0被指明則其具有「無遮蔽」編碼)，雖然此並非必要。
指令集包括一或更多指令格式。既定指令格式係界定各種欄位(位元之數目、位元之位置)以指明(除了別的 以外)待履行操作(運算碼)以及將於其上履行操作之運算元。一些指令格式係透過指令模板(或子格式)之定義而被進一步分解。例如，既定指令格式之指令模板可被定義以具有指令格式之欄位的不同子集(所包括的欄位通常係以相同順序，但至少某些具有不同的位元位置，因為包括了較少的欄位)及/或被定義以具有不同地解讀之既定欄位。因此，ISA之各指令係使用既定指令格式(以及，假如被定義的話，以該指令格式之指令模板的既定一者)而被表達，並包括用以指明操作及運算元之欄位。例如，範例ADD指令具有特定運算碼及一指令格式，其包括用以指明該運算碼之運算碼欄位及用以選擇運算元(來源1/目的地及來源2)之運算元欄位；而於一指令串中之此ADD指令的發生將具有特定內容於其選擇特定運算元之運算元欄位中。被稱為先進向量延伸(AVX)(AVX1及AVX2)並使用向量延伸(VEX)編碼技術之一組SIMD延伸已被釋出及/或出版(例如，參見Intel® 64及IA-32架構軟體開發商手冊，2011年十月；及參見Intel®先見向量延伸編程參考，2011年六月)。
範例指令格式
文中所述之指令的實施例可被實施以不同的格式。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線上，但不限定於那些細節。
VEX指令格式
VEX編碼容許指令具有大於兩個運算元，並容許SIMD向量暫存器長於128位元。VEX前綴之使用提供三運算元(或更多)的語法。例如，前兩個運算元指令係履行諸如A=A+B等操作，其係覆寫來源運算元。VEX前綴之使用係致能運算元履行非破壞性操作，諸如A=B+C。
圖11A闡明範例AVX指令格式，包括VEX前綴1102、真實運算碼欄位1130、Mod R/M位元組1140、SIB位元組1150、置換欄位1162、及IMM8 1172。圖11B闡明其來自圖11A之哪些欄位組成全運算碼欄位1174及基礎操作欄位1142。圖11C闡明其來自圖11A之哪些欄位組成暫存器指標欄位1144。
VEX前綴(位元組0-2)1102被編碼以三位元組形式。第一位元組為格式欄位1140(VEX位元組0，位元[7：0])，其含有明確的C4位元組值(用於分辨C4指令格式之獨特值)。第二-第三位元組(VEX位元組1-2)包括數個提供特定能力之位元欄位，明確地，REX欄位1105(VEX位元組1，位元[7-5])係包括：VEX.R位元欄位(VEX位元組1，位元[7]-R)、VEX.X位元欄位(VEX位元組1，位元[6]-X)、及VEX.B位元欄位(VEX位元組1，位元[5]-B)。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、 xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入VEX.R、VEX.X、及VEX.B而被形成。運算碼映圖欄位1115(VEX位元組1，位元[4：0]-mmmmm)包括用以編碼一暗示的領先運算碼位元組之內容。W欄位1164(VEX位元組2，位元[7]-W)-由記號VEX.W所表示，並提供根據指令之不同功能。VEX.vvvv 1120(VEX位元組2，位元[6：3]-vvvv)之角色可包括以下：1)VEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元的指令為有效的；2)VEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)VEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。假如VEX.L 1168大小欄位(VEX位元組2，位元[2]-L)=0，則其指示128位元向量；假如VEX.L=1，則其指示256位元向量。前綴編碼欄位1125(VEX位元組2，位元[1：0]-pp)提供額外位元給基礎操作欄位。
真實運算碼欄位1130(位元組3)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1140(位元組4)包括MOD欄位1142(位元[7-6])、Reg欄位1144(位元[5-3])、及R/M欄位1146(位元[2-0])。Reg欄位1144之角色可包括以下：編碼目的地暫存器運算元或來源暫存器運算元(Rrrr之rrr)；或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1146之角色可包括以下： 編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)-比例欄位1150(位元組5)之內容包括SS1152(位元[7-6])，其係用於記憶體位址產生。SIB.xxx 1154(位元[5-3])及SIB.bbb 1156(位元[2-0])之內容先前已針對暫存器指標Xxxx及Bbbb而被參考。
置換欄位1162和即刻欄位(IMM8)1172含有位址資料。
一般性向量友善指令格式
向量友善指令格式是一種適於向量指令之指令格式(例如，有向量操作特定的某些欄位)。雖然實施例係描述其中向量和純量操作兩者均透過向量友善指令格式而被支援，但替代實施例僅使用具有向量友善指令格式之向量操作。
圖12A-12B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。圖12A為闡明一般性向量友善指令格式及其類別A指令模板的方塊圖，依據本發明之實施例；而圖12B為闡明一般性向量友善指令格式及其類別B指令模板的方塊圖，依據本發明之實施例。明確地，針對一般性向量友善指令格式1200係定義類別A及類別B指令模板，其兩者均包括無記憶體存取1205指令模板及記憶體存取1220指令模板。於向量友善指令 格式之背景下術語「一般性」指的是不與任何特定指令集連結的指令格式。
雖然本發明之實施例將描述其中向量友善指令格式支援以下：具有32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)(而因此，64位元組向量係由16雙字元大小的元件、或替代地8四字元大小的元件所組成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)；但是替代實施例可支援具有更大、更小、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更大、更小及/或不同的向量運算元大小(例如，256位元組向量運算元)。
圖12A中之類別A指令模板包括：1)於無記憶體存取1205指令模板內，顯示有無記憶體存取、全捨入控制類型操作1210指令模板及無記憶體存取、資料變換類型操作1215指令模板；以及2)於記憶體存取1220指令模板內，顯示有記憶體存取、暫時1225指令模板及記憶體 存取、非暫時1230指令模板。圖12B中之類別B指令模板包括：1)於無記憶體存取1205指令模板內，顯示有無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1212指令模板及無記憶體存取、寫入遮蔽控制、v大小類型操作1217指令模板；以及2)於記憶體存取1220指令模板內，顯示有記憶體存取、寫入遮蔽控制1227指令模板。
一般性向量友善指令格式1200包括以下欄位，依圖12A-12B中所示之順序列出如下。
格式欄位1240-此欄位中之一特定值(指令格式識別符值)係獨特地識別向量友善指令格式、以及因此在指令串中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為針對一僅具有一般性向量友善指令格式之指令集而言此欄位是不需要的。
基礎操作欄位1242-其內容係分辨不同的基礎操作。
暫存器指標欄位1244-其內容(直接地或透過位址產生)係指明來源及目的地運算元之位置，假設其係於暫存器中或記憶體中。這些包括足夠數目的位元以從PxQ(例如，32x512,16x128,32x1024,64x1024)暫存器檔選擇N暫存器。雖然於一實施例中N可高達三個來源及一個目的地暫存器，但是替代實施例可支援更多或更少的來源及目的地暫存器(例如，可支援高達兩個來源，其中這些來源之一亦作用為目的地；可支援高達三個來源，其中 這些來源之一亦作用為目的地；可支援高達兩個來源及一個目的地)。
修飾符欄位1246-其內容係從不指明記憶體存取之那些指令分辨出其指明記憶體存取之一般性向量指令格式的指令之發生，亦即，介於無記憶體存取1205指令模板與記憶體存取1220指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於使用暫存器中之值以指明來源及/或目的地位址之某些情況下)，而非記憶體存取操作則不會(例如，來源及目的地為暫存器)。雖然於一實施例中此欄位亦於三個不同方式之間選擇以履行記憶體位址計算，但是替代實施例可支援更多、更少、或不同方式以履行記憶體位址計算。
擴增操作欄位1250-其內容係分辨多種不同操作之哪一個將被履行，除了基礎操作之外。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位1268、α欄位1252、及β欄位1254。擴增操作欄位1250容許操作之共同群組將以單指令而非2、3、或4指令被履行。
比例欄位1260-其內容容許指標欄位之內容的定標，以供記憶體位址產生(例如，以供其使用2scale *指標+基礎之位址產生)。
置換欄位1262A-其內容被使用為記憶體位址產生之部分(例如，以供其使用2scale *指標+基礎+置換之位址產生)。
置換因數欄位1262B(注意：直接在置換因數欄位1262B上方之置換欄位1262A的並列指示一者或另一者被使用)-其內容被使用為位址產生之部分；其指明將被記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數目(例如，以供其使用2scale *指標+基礎+定標置換之位址產生)。冗餘低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)來產生最終置換以供使用於計算有效位址。N之值係在運作時間由處理器硬體所判定，根據全運算碼欄位1274(稍後描述於文中)及資料調處欄位1254C。置換欄位1262A及置換因數欄位1262B是選擇性的，因為其未被使用於無記憶體存取1205指令模板及/或不同的實施例可實施該兩欄位之僅一者或者無任何。
資料元件寬度欄位1264-其內容係分辨數個資料元件之哪一個將被使用(於針對所有指令之某些實施例中；於針對僅某些指令之其他實施例中)。此欄位是選擇性的，在於其假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援則此欄位是不需要的。
寫入遮蔽欄位1270-其內容係根據每資料元件位置以控制其目的地向量運算元中之資料元件位置是否反映基礎操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-及歸零-寫入遮蔽兩者。當合併時，向量遮蔽容許目的地中之任何組的元件受 保護避免在任何操作之執行期間(由基礎操作及擴增操作所指明)的更新；於另一實施例中，保留其中相應遮蔽位元具有0之目的地的各元件之舊值。反之，當歸零時，向量遮蔽容許目的地中之任何組的元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於一實施例中，當相應遮蔽位元具有0值時則目的地之一元件被設為0。此功能之子集是其控制被履行之操作的向量長度(亦即，被修飾之元件的範圍，從第一者至最後者)的能力；然而，其被修飾之元件不需要是連續的。因此，寫入遮蔽欄位1270容許部分向量操作，包括載入、儲存、運算、邏輯，等等。雖然本發明之實施例係描述其中寫入遮蔽欄位1270之內容選擇其含有待使用之寫入遮蔽的數個寫入遮蔽暫存器之一(而因此寫入遮蔽欄位1270之內容間接地識別其遮蔽將被履行)，但是替代實施例取代地或者額外地容許寫入遮蔽欄位1270之內容直接地指明其遮蔽將被履行。
即刻欄位1272-其內容容許即刻之指明。此欄位是選擇性的，由於此欄位存在於其不支援即刻之一般性向量友善格式的實施方式中且此欄位不存在於其不使用即刻之指令中。
類別欄位1268-其內容分辨於不同類別的指令之間。參考圖12A-B，此欄位之內容選擇於類別A與類別B指令之間。於圖12A-B中，圓化角落的方形被用以指示一特定值存在於此欄位中(例如，針對類別欄位1268之類 別A 1268A及類別B 1268B，個別地於圖12A-B中)。
類別A之指令模板
於類別A之非記憶體存取1205指令模板的情況下，α欄位1252被解讀為RS欄位1252A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1252A.1及資料變換1252A.2被個別地指明給無記憶體存取、捨入類型操作1210及無記憶體存取、資料變換類型操作1215指令模板)，而β欄位1254係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1205指令模板中，比例欄位1260、置換欄位1262A、及置換比例欄位1262B不存在。
無記憶體存取指令模板-全捨入控制類型操作
於無記憶體存取全捨控制入類型操作1210指令模板中，β欄位1254被解讀為捨入控制欄位1254A，其內容係提供靜態捨入。雖然於本發明之所述實施例中，捨入控制欄位1254A包括抑制所有浮點例外(SAE)欄位1256及捨入操作控制欄位1258，但替代實施例可支援可將這兩個觀念均編碼入相同欄位或僅具有這些觀念/欄位之一者或另一者(例如，可僅具有捨入操作控制欄位1258)。
SAE欄位1256-其內容係分辨是否除能例外事件報告；當SAE欄位1256之內容指示抑制被致能時，則一既定指令不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器。
捨入操作控制欄位1258-其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1258容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1250之內容係撤銷該暫存器值。
無記憶體存取指令模板-資料變換類型操作
於無記憶體存取資料變換類型操作1215指令模板中，β欄位1254被解讀為資料變換欄位1254B，其內容係分辨數個資料變換之哪一個將被履行(例如，無資料變換、拌合、廣播)。
於類別A之記憶體存取1220指令模板中，α欄位1252被解讀為逐出暗示欄位1252B，其內容係分辨逐出暗示之哪一個將被使用(於圖12A中，暫時1252B.1及非暫時1252B.2被個別地指明給記憶體存取、暫時1225指令模板及記憶體存取非暫時1230指令模板)，而β欄位1254被解讀為資料調處欄位1254C，其內容係分辨數個資料調處操作(亦已知為基元)之哪一個將被履行(例如，無調處；廣播；來源之向上轉換；及目的地之向下轉換)。記憶體存取1220指令模板包括比例欄位1260、及選擇性地置換欄位1262A或置換比例欄位1262B。
向量記憶體指令係履行向量載入自及向量儲存至記憶體，具有轉換支援。至於一般向量指令，向量記憶體指令係以資料元件式方式轉移資料自/至記憶體，以其被實際 地轉移之元件由其被選為寫入遮蔽的向量遮蔽之內容所主宰。
記憶體存取指令模板-暫時
暫時資料為可能會夠早地被再使用以受惠自快取的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
記憶體存取指令模板-非暫時
非暫時資料為不太可能會夠早地被再使用以受惠自第一階快取中之快取且應被給予逐出之既定優先權的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
類別B之指令模板
於類別B之指令模板的情況下，α欄位1252被解讀為寫入遮蔽控制(Z)欄位1252 C，其內容係分辨由寫入遮蔽欄位1270所控制的寫入遮蔽是否應為合併或歸零。
於類別B之非記憶體存取1205指令模板的情況下，β欄位1254之部分被解讀為RL欄位1257A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1257A.1及向量長度(VSIZE)1257A.2被個別地指明給無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1212指令模板及無記憶體存取、寫入遮蔽控制、VSIZE類型操作1217指令模板)，而剩餘的β欄位1254係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取 1205指令模板中，比例欄位1260、置換欄位1262A、及置換比例欄位1262B不存在。
於無記憶體存取中，寫入遮蔽控制、部分捨入控制類型操作1210指令模板、及剩餘的β欄位1254被解讀為捨入操作欄位1259A且例外事件報告被除能(既定指令則不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器)。
捨入操作控制欄位1259A-正如捨入操作控制欄位1258，其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1259A容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1250之內容係撤銷該暫存器值。
於無記憶體存取、寫入遮蔽控制、VSIZE類型操作1217指令模板中，剩餘的β欄位1254被解讀為向量長度欄位1259B，其內容係分辨數個資料向量長度之哪一個將被履行(例如，128、256、或512位元組)。
於類別B之記憶體存取1220指令模板的情況下，β欄位1254之部分被解讀為廣播欄位1257B，其內容係分辨廣播類型資料調處操作是否將被履行，而剩餘的β欄位1254被解讀為向量長度欄位1259B。記憶體存取1220指令模板包括比例欄位1260、及選擇性地置換欄位1262A或置換比例欄位1262B。
關於一般性向量友善指令格式1200，全運算碼欄位1274被顯示為包括格式欄位1240、基礎操作欄位1242、及資料元件寬度欄位1264。雖然一實施例被顯示為其中全運算碼欄位1274包括所有這些欄位，全運算碼欄位1274包括少於所有這些欄位在不支援其所有的實施例中。全運算碼欄位1274提供操作碼(運算碼)。
擴增操作欄位1250、資料元件寬度欄位1264、及寫入遮蔽欄位1270容許這些特徵以每指令為基被指明以一般性向量友善指令格式。
寫入遮蔽欄位與資料元件寬度欄位之組合產生類型化的指令，在於其容許遮蔽根據不同資料元件寬度而被施加。
類別A及類別B中所發現之各種指令模板在不同情況下是有利的。於本發明之某些實施例中，不同處理器或一處理器中之不同核心可支援僅類別A、僅類別B、或兩類別。例如，用於通用計算之高性能通用失序核心可支援僅類別B；主要用於圖形及/或科學(通量)計算之核心可支援僅類別A；及用於兩者之核心可支援兩者(當然，一種具有來自兩類別之模板和指令的某混合但非來自兩類別之所有模板和指令的核心是落入本發明之範圍內)。同時，單一處理器可包括多核心，其所有均支援相同的類別或者其中不同的核心支援不同的類別。例如，於一具有分離的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援僅類別A；而通用核心之一 或更多者可為高性能通用核心，其具有用於支援僅類別B之通用計算的失序執行和暫存器重新命名。不具有分離的圖形核心之另一處理器可包括支援類別A和類別B兩者之一或更多通用依序或失序核心。當然，來自一類別之特徵亦可被實施於另一類別中，在本發明之不同實施例中。以高階語言寫入之程式將被置入(例如，僅以時間編譯或靜態地編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之目標處理器所支援的類別之指令的形式；或2)具有其使用所有類別之指令的不同組合所寫入之替代常式並具有控制流碼的形式，該控制流碼係根據由目前正執行該碼之處理器所支援的指令以選擇用來執行之常式。
範例特定向量友善指令格式
圖13為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例。圖13顯示特定向量友善指令格式1300，其之特定在於其指明欄位之位置、大小、解讀及順序，以及那些欄位之部分的值。特定向量友善指令格式1300可被用以延伸x86指令集，而因此某些欄位係類似於或相同於現存x86指令集及其延伸(例如，AVX)中所使用的那些。此格式保持與下列各者一致：具有延伸之現存x86指令集的前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位來自圖13之欄位所投映入的來自圖12之欄位係加以闡明。
應理解：雖然本發明之實施例係參考為說明性目的之 一般性向量友善指令格式1200的背景下之特定向量友善指令格式1300而描述，但除非其中有聲明否則本發明不限於特定向量友善指令格式1300。例如，一般性向量友善指令格式1200係考量各個欄位之多種可能大小，而特定向量友善指令格式1300被顯示為具有特定大小之欄位。舉特定例而言，雖然資料元件寬度欄位1264被闡明為特定向量友善指令格式1300之一位元欄位，但本發明未如此限制(亦即，一般性向量友善指令格式1200係考量資料元件寬度欄位1264之其他大小)。
一般性向量友善指令格式1200包括以下欄位，依圖13A中所示之順序列出如下。
EVEX前綴(位元組0-3)1302被編碼以四位元組形式。
格式欄位1240(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位1240且其含有0x64(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括數個提供特定能力之位元欄位
REX欄位1305(EVEX位元組1，位元[7-5])-係包括：EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及1257BEX位元組1，位元[5]-B)。EVEX.R、EVEX.X、及EVEX.B位元欄位提供如相應VEX 位元欄位之相同功能，且係使用1互補形式而被編碼，亦即，ZMM0被編碼為1111B，ZMM15被編碼為0000B。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X、及EVEX.B而被形成。
REX'欄位1210-此為REX'欄位1210之第一部分且為EVER.R'位元欄位(EVEX位元組1，位元[4]-R’)，其被用以編碼延伸的32暫存器集之上16個或下16個。於本發明之一實施例中，此位元(連同如以下所指示之其他者)被儲存以位元反轉格式來分辨(於眾所周知的x86 32-位元模式)自BOUND指令，其真實運算碼位元組為62，但於MOD R/M欄位(描述於下)中不接受MOD欄位中之11的值；本發明之替代實施例不以反轉格式儲存此及如下其他指示的位元。1之值被用以編碼下16暫存器。換言之，R'Rrrr係藉由結合EVEX.R'、EVEX.R、及來自其他欄位之其他RRR而被形成。
運算碼映圖欄位1315(EVEX位元組1，位元[3：0]-mmmm)-其內容係編碼一暗示的領先運算碼位元組(0F、0F 38、或0F 3)。
資料元件寬度欄位1264(EVEX位元組2，位元[7]-W)係由記號EVEX.W所表示。EVEX.W被用以界定資料類型(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 1320(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvv之角色可包括以下：1)EVEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的指令；2)EVEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)EVEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。因此，EVEX.vvvv欄位1320係編碼其以反轉(1之補數)形式所儲存的第一來源暫存器指明器之4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以延伸指明器大小至32暫存器。
EVEX.U 1268類別欄位(EVEX位元組2，位元[2]-U)-假如EVEX.U=0，則其指示類別A或EVEX.U0；假如EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位1325(EVEX位元組2，位元[1：0]-pp)-提供額外位元給基礎操作欄位。除了提供針對EVEX前綴格式之舊有SSE指令的支援，此亦具有壓縮SIMD前綴之優點(不需要一位元組來表達SIMD前綴，EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用以舊有格式及以EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊有SSE指令，這些舊有SIMD前綴被編碼為SIMD前綴編碼欄位；且在運作時間被延伸入舊有SIMD前綴，在其被提供至解碼器的PLA以前(以致PLA可執行這些舊有指令之舊有和EVEX格式兩者而無須 修改)。雖然較新的指令可將EVEX前綴編碼欄位之內容直接地使用為運算碼延伸，但某些實施例係以類似方式延伸以符合一致性而容許不同的意義由這些舊有SIMD前綴來指明。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要延伸。
α欄位1252(EVEX位元組3，位元[7]-EH；亦已知為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮蔽控制、及EVEX.N；亦闡明以α)-如先前所描述，此欄位是背景特定的。
β欄位1254(EVEX位元組3，位元[6：4]-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦闡明以βββ)-如先前所描述，此欄位是背景特定的。
REX'欄位1210-此為REX'欄位之剩餘部分且為EVER.V'位元欄位(EVEX位元組3，位元[3]-V’)，其被用以編碼延伸的32暫存器集之上16個或下16個。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V'VVVV係藉由結合EVEX.V'、EVEX.vvvv所形成。
寫入遮蔽欄位1270(EVEX位元組3，位元[2：0]-kkk)-其內容係指明在如先前所述之寫入遮蔽暫存器中的暫存器之指數。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其係暗示無寫入遮蔽被用於特別指令(此可被實施以多種方式，包括使用其固線 至所有各者之寫入遮蔽或者其旁路遮蔽硬體之硬體)。
真實運算碼欄位1330(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1340(位元組5)包括MOD欄位1342、Reg欄位1344、及R/M欄位1346。如先前所述MOD欄位1342之內容係分辨於記憶體存取與非記憶體存取操作之間。Reg欄位1344之角色可被概述為兩情況：編碼目的地暫存器運算元或來源暫存器運算元、或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1346之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)位元組(位元組6)-如先前所述，比例欄位1250之內容被用於記憶體位址產生。SIB.xxx 1354及SIB.bbb 1356-這些欄位之內容先前已被參考針對暫存器指標Xxxx及Bbbb。
置換欄位1262A(位元組7-10)-當MOD欄位1342含有10時，位元組7-10為置換欄位1262A，且其工作如舊有32位元置換(disp32)之相同方式且工作以位元組粒度。
置換因數欄位1262B(位元組7)-當MOD欄位1342含有01時，位元組7為置換因數欄位1262B。此欄位之位置係相同於舊有x86指令集8位元置換(disp8)之位置，其工作以位元組粒度。因為disp8是符號延伸 的，所以其可僅定址於-128與127位元組偏移之間；關於64位元組快取線，disp8係使用其可被設為僅四個真實可用值-128、-64、0及64之8位元；因為較大範圍經常是需要的，所以disp32被使用；然而，disp32需要4位元組。相對於disp8及disp32，置換因數欄位1262B為disp8之再解讀；當使用置換因數欄位1262B時，實際置換係由置換因數欄位之內容乘以記憶體運算元存取之大小(N)所判定。置換欄位之類型被稱為disp8*N。此係減少平均指令長度(用於置換欄位之單一位元組但具有更大的範圍)。此壓縮置換是基於假設其有效置換為記憶體存取之粒度的數倍，而因此，位址偏移之冗餘低階位元無須被編碼。換言之，置換因數欄位1262B取代舊有x86指令集8位元置換。因此，置換因數欄位1262B被編碼以如x86指令集8位元置換之相同方式(以致ModRM/SIB編碼規則並無改變)，唯一例外是其disp8被超載至disp8*N。換言之，編碼規則或編碼長度沒有改變，但僅於藉由硬體之置換值的解讀(其需由記憶體運算元之大小來縮放置換以獲得位元組式的位址偏移)。
即刻欄位1272係操作如先前所述。
全運算碼欄位
圖13B為闡明其組成全運算碼欄位1274之特定向量友善指令格式1300的欄位之方塊圖，依據本發明之一實施例。明確地，全運算碼欄位1274包括格式欄位1240、 基礎操作欄位1242、及資料元件寬度(W)欄位1264。基礎操作欄位1242包括前綴編碼欄位1325、運算碼映圖欄位1315、及真實運算碼欄位1330。
暫存器指標欄位
圖13C為闡明其組成暫存器指標欄位1244之特定向量友善指令格式1300的欄位之方塊圖，依據本發明之一實施例。明確地，暫存器指標欄位1244包括REX欄位1305、REX'欄位1310、MODR/M.reg欄位1344、MODR/M.r/m欄位1346、VVVV欄位1320、xxx欄位1354、及bbb欄位1356。
擴增操作欄位
圖13D為闡明其組成擴增操作欄位1250之特定向量友善指令格式1300的欄位之方塊圖，依據本發明之一實施例。當類別(U)欄位1268含有0時，則其表示EVEX.U0(類別A 1268A)；當其含有1時，則其表示EVEX.U1(類別B 1268B)。當U=0且MOD欄位1342含有11(表示無記憶體存取操作)時，則α欄位1252(EVEX位元組3，位元[7]-EH)被解讀為rs欄位1252A。當rs欄位1252A含有1(捨入1252A.1)時，則β欄位1254(EVEX位元組3，位元[6：4]-SSS)被解讀為捨入控制欄位1254A。捨入控制欄位1254A包括一位元SAE欄位1256及二位元捨入操作欄位1258。當rs欄位 1252A含有0(資料變換1252A.2)時，則β欄位1254(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料變換欄位1254B。當U=0且MOD欄位1342含有00、01、或10(表示記憶體存取操作)時，則α欄位1252(EVEX位元組3，位元[7]-EH)被解讀為逐出暗示(EH)欄位1252B且β欄位1254(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料調處欄位1254C。
當U=1時，則α欄位1252(EVEX位元組3，位元[7]-EH)被解讀為寫入遮蔽控制(Z)欄位1252C。當U=1且MOD欄位1342含有11(表示無記憶體存取操作)時，則β欄位1254之部分(EVEX位元組3，位元[4]-S0)被解讀為RL欄位1257A；當其含有1(捨入1257.1)時，則β欄位1254之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為捨入操作欄位1259A；而當RL欄位1257A含有0(VSIZE1257.A2)時，則β欄位1254之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為向量長度欄位1259B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位1342含有00、01、或10(表示記憶體存取操作)時，則β欄位1254(EVEX位元組3，位元[6：4]-SSS)被解讀為向量長度欄位1259B(EVEX位元組3，位元[6-5]-L1-0)及廣播欄位1257B(EVEX位元組3，位元[4]-B)。
範例暫存器架構
圖14為一暫存器架構1400之方塊圖，依據本發明之一實施例。於所示之實施例中，有32個向量暫存器1410，其為512位元寬；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被重疊於暫存器ymm0-16上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被重疊於暫存器xmm0-15上。特定向量友善指令格式1300係操作於這些重疊的暫存器檔上，如以下表中所闡明。
換言之，向量長度欄位1259B於最大長度與一或更多其他較短長度之間選擇，其中每一此較短長度為前一長度之長度的一半；而無向量長度欄位1259B之指令模板係操作於最大向量長度上。此外，於一實施例中，特定向量友善指令格式1300之類別B指令模板係操作於緊縮或純量單/雙精確度浮點資料及緊縮或純量整數資料上。純量操作為履行於zmm/ymm/xmm暫存器中之最低階資料元件上的操作；較高階資料元件位置係根據實施例而被保留如其 在該指令前之相同者或者被歸零。
寫入遮蔽暫存器1415-於所示之實施例中，有8個寫入遮蔽暫存器(k0至k7)，大小各為64位元。於替代實施例中，寫入遮蔽暫存器1415之大小為16位元。如先前所述，於本發明之一實施例中，向量遮蔽暫存器k0無法被使用為寫入遮蔽；當其通常將指示k0之編碼被用於寫入遮蔽時，其係選擇0xFFFF之固線寫入遮蔽，有效地除能該指令之寫入遮蔽。
通用暫存器1425-於所示之實施例中，有十六個64位元通用暫存器，其係連同現存的x86定址模式來用以定址記憶體運算元。這些暫存器被參照以RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔(x87堆疊)1445，MMX緊縮整數平坦暫存器檔1450係別名於其上-於所示之實施例中，x87堆疊為用以使用x87指令集延伸而在32/64/80位元浮點資料上履行純量浮點操作之八元件堆疊；而MMX暫存器被用以履行操作在64位元緊縮整數資料上、及用以保持運算元以供介於MMX與XMM暫存器間所履行的某些操作。
本發明之替代實施例可使用較寬或較窄的暫存器。此外，本發明之替代實施例可使用更多、更少、或不同的暫存器檔及暫存器。
範例核心架構，處理器，及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)核心處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
範例核心架構 依序或失序核心方塊圖
圖15A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖15B為一方塊圖，其闡明將包括於依據本發明之實 施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖15A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖15A中，處理器管線1500包括提取級1502、長度解碼級1504、解碼級1506、配置級1508、重新命名級1510、排程(亦已知為分派或發送)級1512、暫存器讀取/記憶體讀取級1514、執行級1516、寫入回/記憶體/寫入級1518、例外處置級1522、及確定級1524。
圖15B顯示處理器核心1590，其包括一耦合至執行引擎單元1550之前端單元1530，且兩者均耦合至記憶體單元1570。核心1590可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心1590可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元1530包括一分支預測單元1532，其係耦合至指令快取單元1534，其係耦合至指令翻譯旁看緩衝器(TLB)1536，其係耦合至指令提取單元1538，其係耦合至解碼單元1540。解碼單元1540(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入 點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元1540可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心1590包括微碼ROM或者儲存用於某些微指令之微碼的其他媒體(例如，於解碼單元1540中或者於前端單元1530內)。解碼單元1540被耦合至執行引擎單元1550中之重新命名/配置器單元1552。
執行引擎單元1550包括重新命名/配置器單元1552，其係耦合至退役單元1554及一組一或更多排程器單元1556。排程器單元1556代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元1556被耦合至實體暫存器檔單元1558。實體暫存器檔單元1558代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元1558包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元1558係由退役單元1554所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和退役暫存器檔；使用未來檔、歷史緩衝器、 和退役暫存器檔；使用暫存器映圖和暫存器池，等等)。退役單元1554及實體暫存器檔單元1558被耦合至執行叢集1560。執行叢集1560包括一組一或更多執行單元1562及一組一或更多記憶體存取單元1564。執行單元1562可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元1556、實體暫存器檔單元1558、及執行叢集1560被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元1564)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元1564被耦合至記憶體單元1570，其包括資料TLB單元1572，其耦合至資料快取單元1574，其耦合至第二階(L2)快取單元1576。於一範例實施例中，記憶體存取單元1564可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單 元1570中之資料TLB單元1572。指令快取單元1534被進一步耦合至記憶體單元1570中之第二階(L2)快取單元1576。L2快取單元1576被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線1500如下：1)指令提取1538履行提取和長度解碼級1502和1504；2)解碼單元1540履行解碼級1506；3)重新命名/配置器單元1552履行配置級1508和重新命名級1510；4)排程器單元1556履行排程級1512；5)實體暫存器檔單元1558和記憶體單元1570履行暫存器讀取/記憶體讀取級1514；執行叢集1560履行執行級1516；6)記憶體單元1570和實體暫存器檔單元1558履行寫入回/記憶體寫入級1518；7)各個單元可參與例外處置級1522；及8)退役單元1554和實體暫存器檔單元1558履行確定級1524。
核心1590可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心1590包括支援緊縮資料指令集延伸(例如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的 操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元1534/1574以及共享L2快取單元1576，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖16A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖16A為單處理器核心之方塊圖，連同與晶粒上互連網路1602之其連接、以及第二階(L2)快取1604之其本 地子集，依據本發明之實施例。於一實施例中，指令解碼器1600支援具有緊縮資料指令集延伸之x86指令集。L1快取1606容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1608及向量單元1610使用分離的暫存器組(個別地，純量暫存器1612及向量暫存器1614)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1606被讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1604之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1604之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1604中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1604中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖16B為圖16A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖16B包括L1快取1604之L1資料快取1606A部分、以及有關向量單元1610和向量 暫存器1614之更多細節。明確地，向量單元1610為16寬的向量處理單元(VPU)(參見16寬的ALU 1628)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1620拌合暫存器輸入、以數字轉換單元1622A-B之數字轉換、及於記憶體輸入上以複製單元1624之複製。寫入遮蔽暫存器1626容許闡述結果向量寫入。
具有集成記憶體控制器及圖形之處理器
圖17為一種處理器1700之方塊圖，該處理器1700可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖17中之實線方塊闡明處理器1700，其具有單核心1702A、系統代理1710、一組一或更多匯流排控制器單元1716；而虛線方塊之選擇性加入闡明一替代處理器1700，其具有多核心1702A-N、系統代理單元1710中之一組一或更多集成記憶體控制器單元1714、及特殊用途邏輯1708。
因此，處理器1700之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1708、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)之核心1702A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1702A-N；及3)共處理器，具有其為大量通用依序核心 的核心1702A-N。因此，處理器1700可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器1700可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1706、及耦合至該組集成記憶體控制器單元1714之額外記憶體(未顯示)。該組共享快取單元1706可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1712將以下裝置互連：集成圖形邏輯1708、該組共享快取單元1706、及系統代理單元1710/集成記憶體單元1714，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元1706與核心1702-A-N之間。
於某些實施例中，一或更多核心1702A-N能夠進行多線程。系統代理1710包括協調並操作核心1702A-N之那些組件。系統代理單元1710可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核 心1702A-N及集成圖形邏輯1708之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1702A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1702A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖18-21為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖18，其顯示依據本發明之一實施例的系統1800之方塊圖。系統1800可包括一或更多處理器1810、1815，其被耦合至控制器集線器1820。於一實施例中，控制器集線器1820包括圖形記憶體控制器集線器(GMCH)1890及輸入/輸出集線器(IOH)1850(其可於分離的晶片上)；GMCH 1890包括記憶體及圖形控制器(耦合至記憶體1840及共處理器1845)；IOH 1850為通至GMCH 1890之耦合輸入/輸出(I/O)裝置1860。另一 方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1840及共處理器1845被直接地耦合至處理器1810、及具有IOH 1850之單一晶片中的控制器集線器1820。
額外處理器1815之選擇性本質於圖18中被標示以斷線。各處理器1810、1815可包括文中所述的處理核心之一或更多者並可為處理器1700之某版本。
記憶體1840可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1820經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接1895而與處理器1810、1815通訊。
於一實施例中，共處理器1845為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器1820可包括集成圖形加速器。
於實體資源1810、1815間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損、特性，等等。
於一實施例中，處理器1810執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器1810辨識這些共處理器指令為其應由裝附之 共處理器1845所執行的類型。因此，處理器1810將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器1845。共處理器1845接受並執行該些接收的共處理器指令。
現在參考圖19，其顯示依據本發明之實施例的第一更特定範例系統1900之方塊圖。如圖19中所示，多處理器系統1900為點對點互連系統，並包括經由點對點互連1950而耦合之第一處理器1970及第二處理器1980。處理器1970及1980之每一者可為處理器1700之某版本。於本發明之一實施例中，處理器1970及1980個別為處理器1810及1815，而共處理器1938為共處理器1845。於另一實施例中，處理器1970及1980個別為處理器1810及共處理器1845。
處理器1970及1980被顯示為個別地包括集成記憶體控制器(IMC)單元1972及1982。處理器1970亦包括其匯流排控制器單元點對點(P-P)介面1976及1978之部分；類似地，第二處理器1980包括P-P介面1986及1988。處理器1970、1980可使用P-P介面電路1978、1988而經由點對點(P-P)介面1950來交換資訊。如圖19中所示，IMC 1972及1982將處理器耦合至個別記憶體，亦即記憶體1932及記憶體1934，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器1970、1980可各經由個別的P-P介面1952、1954而與晶片組1990交換資訊，使用點對點介面電路 1976、1994、1986、1998。晶片組1990可經由高性能介面1939而選擇性地與共處理器1938交換資訊。於一實施例中，共處理器1938為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組1990可經由一介面1996而被耦合至第一匯流排1916。於一實施例中，第一匯流排1916可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖19中所示，各種I/O裝置1914可被耦合至第一匯流排1916，連同匯流排橋1918，其係將第一匯流排1916耦合至第二匯流排1920。於一實施例中，一或更多額外處理器1915(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排1916。於一實施例中，第二匯流排1920可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排1920，其包括(例如)鍵盤/滑鼠1922、通訊裝置1927、及資料儲存單元1928，諸如磁碟 機或其他大量儲存裝置(其可包括指令/碼及資料1930)，於一實施例中。此外，音頻I/O 1924可被耦合至第二匯流排1920。注意：其他架構是可能的。例如，取代圖19之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖20，其顯示依據本發明之實施例的第二更特定範例系統2000之方塊圖。圖19與20中之類似元件具有類似的參考數字，且圖19之某些形態已從圖20省略以免混淆圖20之其他形態。
圖20闡明其處理器1970、1980可包括集成記憶體及I/O控制邏輯(「CL」)1972和1982，個別地。因此，CL 1972、1982包括集成記憶體控制器單元並包括I/O控制邏輯。圖20闡明其不僅記憶體1932、1934被耦合至CL 1972、1982，同時其I/O裝置2014亦被耦合至控制邏輯1972、1982。舊有I/O裝置2015被耦合至晶片組1990。
現在參考圖21，其顯示依據本發明之一實施例的SoC 2100之方塊圖。圖17中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖21中，互連單元2102被耦合至：應用程式處理器2110，其包括一組一或更多核心202A-N及共享快取單元1706；系統代理單元1710；匯流排控制器單元1716；集成記憶體控制器單元1714；一組一或更多共處理器2120，其可包括集成圖形邏輯、影像處理器、音頻處理 器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元2130；直接記憶體存取(DMA)單元2132；及顯示單元2140，用以耦合至一或更多外部顯示。於一實施例中，共處理器2120包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖19中所示之碼1930)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀 取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼變形，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖22為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖22顯示一種高階語言2202之程式可使用x86編譯器2204而被編譯以產生x86二元碼2206，其可由具有至少一x86指令集核心之處理器2216來本機地執行。具有至少一x86指令集核心之處理器2216代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86編譯器2204代表一種編譯器，其可操作以產生x86二元碼2206(例如，物件碼)，其可(具有或沒有額外鏈結 處理)被執行於具有至少一x86指令集核心之處理器2216上。類似地，圖22顯示高階語言2202之程式可使用替代的指令集編譯器2208而被編譯以產生替代的指令集二元碼2210，其可由沒有至少一x86指令集核心之處理器2214來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器2212被用以將x86二元碼2206轉換為其可由沒有至少一x86指令集核心之處理器2214來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼2210，因為能夠執行此功能之指令轉換器很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器2212代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼2206。
針對圖3-10之任一者所述之組件、特徵、及細節亦可選擇性地應用於圖1-2之任一者。再者，針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者。於某些實施例中，指令可具有文中所揭露之指令格式(例如，VEX或EVEX格式)的特徵或細節，雖然此非必要。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接和耦合。
於說明書及/或申請專利範圍中，術語「邏輯」、「單元」、「模組」、或「組件」可已被使用。這些術語之各者可被用以指稱硬體、韌體、軟體、或其各種組合。於範例實施例中，這些術語之各者可指稱積體電路、特定應用積體電路、類比電路、數位電路、編程邏輯裝置、包括指令之記憶體裝置，等等，以及其各種組合。於某些實施例中，這些可包括至少某些硬體(例如，電晶體、閘極、其他電路組件，等等)。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所 周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的或相同的特性，除非另有指明或清楚明白的。
某些操作可由硬體組件來履行，或者可被實施以機器可執行或電路可執行指令，其可被用以致使及/或導致以指令編程之機器、電路、或硬體組件(例如，處理器、處理器之部分、電路，等等)履行該些操作。該些操作亦可選擇性地由硬體與軟體之組合來履行。處理器、機器、電路、或硬體可包括特定或特殊的電路或其他邏輯(例如，潛在地與韌體及/或軟體結合之硬體)，其可操作以執行及/或處理指令並回應於該指令而儲存結果。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電 可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置，等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。於某些實施例中，儲存媒體可包括有形媒體，其包括固態物質。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路，等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、行動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反映其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍 所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分離的實施例。
範例實施例
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種處理器，其包括複數緊縮資料暫存器、及一用以解碼指令之解碼單元。該指令係用以指示第一來源緊縮資料運算元，其係具有第一複數資料元件，其各具有複數位元群組。該指令亦用以指示第二來源緊縮資料運算元，其係具有第二複數資料元件，其各具有複數位元群組。該些第一複數資料元件之各資料元件係相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組係相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組。執行單元與複數緊縮資料暫存器及解碼單元耦合。執行單元(回應於該指令)係將結果緊縮資料運算元儲存於由該指令所指示之目的地儲存位置中。該結果緊縮資料運算元係包括該第一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
範例2包括範例1之處理器，其中該執行單元回應於 該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
範例3包括範例1之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之僅偶數位置的位元群組，其係與該第二來源緊縮資料運算元之相應偶數位置的位元群組交錯。
範例4包括範例1之處理器，其中該解碼單元係用以解碼其將具有至少一偶數/奇數指示位元之指令，該至少一偶數/奇數指示位元係用以指示該些第一及第二來源緊縮資料運算元之相應偶數位置的和相應奇數位置的位元群組之哪一者將被包括於該結果緊縮資料運算元中。同時，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其將僅具有該些第一及第二來源緊縮資料運算元之該些相應偶數位置的和該些相應奇數位置的位元群組之該指示者。
範例5包括範例4之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其將具有該些第一及第二來源緊縮資料運算元之一的最低有效位元群組、與該些第一及第二來源緊縮資料運算元之另一的次低有效位元群組之一來當作最低有效位元群組。將為該結果緊縮資料運算元之該最低有效位元群組的該一者係由該至少一偶數/奇數指示位元所指示。
範例6包括範例4之處理器，其中該解碼單元係用以 解碼其將具有即刻之指令，該即刻具有該至少一偶數/奇數指示位元。
範例7包括範例1之處理器，其中該解碼單元係用以解碼其將具有至少一位元群組大小指示位元之指令，該至少一位元群組大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的大小。
範例8包括範例7之處理器，其中該解碼單元係用以解碼其將具有至少一位元群組大小指示位元之指令，該至少一位元群組大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的該大小為至少2位元大小位元群組、4位元大小位元群組、及8位元大小位元群組之任一者。
範例9包括範例7之處理器，其中該解碼單元係用以解碼其將具有即刻之指令，該即刻具有該至少一位元群組大小指示位元。
範例10包括範例1至9之任一者的處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之每間隔1位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應1位元大小位元群組交錯。
範例11包括範例1至9之任一者的處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之每間隔2位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應 2位元大小位元群組交錯。
範例12包括範例1至9之任一者的處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之每間隔4位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應4位元大小位元群組交錯。
範例13包括範例1至9之任一者的處理器，其中該解碼單元係用以解碼指示該第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有其為64位元資料元件與32位元資料元件之一的該些第一複數資料元件。
範例14包括範例1至9之任一者的處理器，其中該解碼單元係用以解碼指示來源緊縮資料操作遮蔽之指令，該來源緊縮資料操作遮蔽將具有複數遮蔽元件。
範例15包括範例14之處理器，其中該解碼單元係用以解碼指示該第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有如該來源緊縮資料操作遮蔽中所擁有的遮蔽元件之至少兩倍的位元群組。
範例16包括範例1至9之任一者的處理器，其中該執行單元回應於該指令以調換該些第一及第二來源緊縮資料運算元之一中的所有對相鄰位元群組中之相鄰位元群組的位置。
範例17為一種於處理器中之方法，該方法包括接收指令。該指令指示具有第一複數資料元件之第一來源緊縮資料運算元，該些第一複數資料元件各具有複數位元群 組。該指令指示具有第二複數資料元件之第二來源緊縮資料運算元，該些第二複數資料元件各具有複數位元群組。該些第一複數資料元件之各資料元件相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組。該方法亦包括回應於該指令以將結果緊縮資料運算元儲存於目的地儲存位置中。目的地儲存位置係由該指令所指示。該結果緊縮資料運算元包括該第一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
範例18包括範例17之方法，其中儲存包括儲存該結果緊縮資料運算元，其包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其為1位元大小的位元群組、2位元大小的位元群組、與4位元大小的位元群組之一，該第一來源緊縮資料運算元之該些僅奇數位置的位元群組係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
範例19包括範例17之方法，其中儲存包括儲存該結果緊縮資料運算元，其包括該第一來源緊縮資料運算元之僅偶數位置的位元群組，其為1位元大小的位元群組、2位元大小的位元群組、與4位元大小的位元群組之一，該第一來源緊縮資料運算元之該些僅偶數位置的位元群組係與該第二來源緊縮資料運算元之相應偶數位置的位元群組 交錯。
範例20包括範例17之方法，其中接收包括接收具有至少一偶數/奇數指示位元之指令，該至少一偶數/奇數指示位元係指示該些第一及第二來源緊縮資料運算元之相應偶數位置的和相應奇數位置的位元群組之哪一者將被儲存於該結果緊縮資料運算元中。
範例21包括範例17之方法，其中接收包括接收具有至少一大小指示位元之指令，該至少一大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的大小為選自1位元大小的位元群組、2位元大小的位元群組、4位元大小的位元群組的至少兩大小之任一者。
範例22為一種用以處理指令之系統，其包括互連、及一與該互連耦合之處理器。該處理器係接收用以指示第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有第一複數資料元件，其各具有複數位元群組。該指令係用以指示第二來源緊縮資料運算元，其將具有第二複數資料元件，其各具有複數位元群組。該些第一複數資料元件之各資料元件相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組可相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組。該指令亦用以指示目的地儲存位置。該處理器回應於該指令以將結果緊縮資料運算元儲存於該目的地儲存位置中。該結果緊縮資料運算元係用以包括該第一來源緊縮資料運算元之每間 隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。該系統亦包括與該互連耦合之動態隨機存取記憶體(DRAM)。該DRAM係儲存用以履行矩陣轉置之一組指令。當由該處理器執行時，該組指令係用以致使該處理器履行包括儲存來自該第一來源緊縮資料運算元中之至少兩不同矩陣的至少兩列之位元群組的操作。
範例23包括範例22之系統，其中該處理器回應於該指令以儲存該結果緊縮資料運算元，其係用以包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
範例24為一種包括非暫態機器可讀取儲存媒體之製造物件。該非暫態機器可讀取儲存媒體係儲存一用以指示第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有第一複數資料元件，其各具有複數位元群組。該指令係亦用以指示第二來源緊縮資料運算元，其將具有第二複數資料元件，其各具有複數位元群組。該些第一複數資料元件之各資料元件相應於對應位置中的該些第二複數資料元件之不同資料元件。該些第一複數資料元件之各資料元件中的各位元群組可相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組。假如由機器所執行，則該指令係用以致使該機器履行包括將結果緊縮資料運算元儲存於其由該指令所指示之目的地儲存位置中。該結果緊縮資料運算元係用以包括該第一來源緊縮 資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
範例25包括範例24之製造物件，其中該指令係用以具有至少一位元群組大小指示位元，其係用以指示該些位元群組之大小。
範例26為一種可操作以履行範例17至21的任一者之方法的處理器或其他設備。
範例27為一種包括用以履行範例17至21的任一者之方法的機構之處理器或其他設備。
範例28為一種包括用以履行範例17至21的任一者之方法的模組之處理器或其他設備。
範例29為一種包括用以履行範例17至21的任一者之方法的模組及/或單元及/或邏輯及/或電路及/或機構之任何組合的處理器。
範例30為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例17至21的任一者之方法。
範例31為一種電腦系統、其他電子裝置、或其他設備，包括匯流排或其他互連、與該互連耦合之範例1至16的任一者之處理器、及與該互連耦合之至少一組件，其係選自動態隨機存取記憶體(DRAM)、網路介面、圖形晶片、無線通訊晶片、全球行動通訊系統(GSM)天 線、相位改變記憶體、及視頻相機。
範例32為一種實質上如文中所述的處理器或其他設備。
範例33為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
範例34為一種可操作以履行實質上如文中所述的位元群組交錯指令之處理器或其他設備。
範例35為一種處理器或其他設備，包括用以解碼第一指令集之指令的解碼單元。該解碼單元係用以接收其仿真第一指令之該第一指令集的一或更多指令。該第一指令可為實質上如文中所揭露之任何位元群組交錯指令，且係屬於第二不同的指令集。該處理器或其他設備亦包括一或更多執行單元，其係與該解碼單元耦合以執行該第一指令集之該些一或更多指令。該些一或更多執行單元回應於該第一指令集之該些一或更多指令以儲存結果於目的地中。該結果可包括針對該第一陣列之實質上如文中所揭露的任何結果。
範例36為一種電腦系統或其他電子裝置，其包括具有用以解碼第一指令集之指令的解碼單元之處理器。該處理器亦具有一或更多執行單元。該電子裝置亦包括與該處理器耦合之儲存裝置。該儲存裝置係用以儲存第一指令，該第一指令可為實質上如文中所揭露之任何位元群組交錯指令，且其係屬於第二不同的指令集。該儲存裝置亦用以儲存將該第一指令轉換為該第一指令集之一或更多指令的 指令。當由該處理器履行時，該第一指令集之該些一或更多指令係用以致使該處理器儲存結果於目的地中。該結果可包括針對該第一陣列之實質上如文中所揭露的任何結果。
100‧‧‧處理器
102‧‧‧位元群組交錯指令
104‧‧‧解碼單元
106‧‧‧執行單元
108‧‧‧緊縮資料暫存器
110‧‧‧第一來源緊縮資料運算元
112‧‧‧第一複數資料元件
114‧‧‧第二來源緊縮資料運算元
116‧‧‧第二複數資料元件
118‧‧‧結果緊縮資料運算元

Claims (25)

  1. 一種處理器，包含：複數緊縮資料暫存器；用以解碼指令之解碼單元，該指令係用以指示第一來源緊縮資料運算元，其係具有第一複數資料元件，其各具有複數位元群組；且該指令用以指示第二來源緊縮資料運算元，其係具有第二複數資料元件，其各具有複數位元群組，該些第一複數資料元件之各資料元件係相應於對應位置中的該些第二複數資料元件之不同資料元件，該些第一複數資料元件之各資料元件中的各位元群組係相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組；及與該些複數緊縮資料暫存器及該解碼單元耦合之執行單元，該執行單元係回應於該指令以將結果緊縮資料運算元儲存於由該指令所指示之目的地儲存位置中，該結果緊縮資料運算元係用以包括該第一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
  2. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
  3. 如申請專利範圍第1項之處理器，其中該執行單 元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之僅偶數位置的位元群組，其係與該第二來源緊縮資料運算元之相應偶數位置的位元群組交錯。
  4. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其將具有至少一偶數/奇數指示位元之指令，該至少一偶數/奇數指示位元係用以指示該些第一及第二來源緊縮資料運算元之相應偶數位置的和相應奇數位置的位元群組之哪一者將被包括於該結果緊縮資料運算元中，及其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其將僅具有該些第一及第二來源緊縮資料運算元之該些相應偶數位置的和該些相應奇數位置的位元群組之該指示者。
  5. 如申請專利範圍第4項之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其將具有該些第一及第二來源緊縮資料運算元之一的最低有效位元群組、與該些第一及第二來源緊縮資料運算元之另一的次低有效位元群組之一來當作最低有效位元群組，將為該結果緊縮資料運算元之該最低有效位元群組的該一者係由該至少一偶數/奇數指示位元所指示。
  6. 如申請專利範圍第4項之處理器，其中該解碼單元係用以解碼其將具有即刻之指令，該即刻具有該至少一偶數/奇數指示位元。
  7. 如申請專利範圍第1項之處理器，其中該解碼單 元係用以解碼其將具有至少一位元群組大小指示位元之指令，該至少一位元群組大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的大小。
  8. 如申請專利範圍第7項之處理器，其中該解碼單元係用以解碼其將具有至少一位元群組大小指示位元之指令，該至少一位元群組大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的該大小為至少2位元大小位元群組、4位元大小位元群組、及8位元大小位元群組之任一者。
  9. 如申請專利範圍第7項之處理器，其中該解碼單元係用以解碼其將具有即刻之指令，該即刻具有該至少一位元群組大小指示位元。
  10. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之每間隔1位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應1位元大小位元群組交錯。
  11. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之每間隔2位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應2位元大小位元群組交錯。
  12. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以儲存該結果緊縮資料運算元，其係包括 該第一來源緊縮資料運算元之每間隔4位元大小位元群組，其係與該第二來源緊縮資料運算元之每間隔相應4位元大小位元群組交錯。
  13. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼指示該第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有其為64位元資料元件與32位元資料元件之一的該些第一複數資料元件。
  14. 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼指示來源緊縮資料操作遮蔽之指令，該來源緊縮資料操作遮蔽將具有複數遮蔽元件。
  15. 如申請專利範圍第14項之處理器，其中該解碼單元係用以解碼指示該第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有如該來源緊縮資料操作遮蔽中所擁有的遮蔽元件之至少兩倍的位元群組。
  16. 如申請專利範圍第1項之處理器，其中該執行單元回應於該指令以調換該些第一及第二來源緊縮資料運算元之一中的所有對相鄰位元群組中之相鄰位元群組的位置。
  17. 一種於處理器中之方法，包含：接收一指令，該指令係指示第一來源緊縮資料運算元，其係具有第一複數資料元件，其各具有複數位元群組；且該指令指示第二來源緊縮資料運算元，其係具有第二複數資料元件，其各具有複數位元群組，該些第一複數資料元件之各資料元件係相應於對應位置中的該些第二複 數資料元件之不同資料元件，該些第一複數資料元件之各資料元件中的各位元群組係相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組；及回應於該指令以將結果緊縮資料運算元儲存於目的地儲存位置中，該目的地儲存位置係由該指令所指示，該結果緊縮資料運算元包括該第一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
  18. 如申請專利範圍第17項之方法，其中儲存包含儲存該結果緊縮資料運算元，其包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其為1位元大小位元群組、2位元大小位元群組、與4位元大小位元群組之一，該第一來源緊縮資料運算元之該些僅奇數位置的位元群組係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
  19. 如申請專利範圍第17項之方法，其中儲存包含儲存該結果緊縮資料運算元，其包括該第一來源緊縮資料運算元之僅偶數位置的位元群組，其為1位元大小位元群組、2位元大小位元群組、與4位元大小位元群組之一，該第一來源緊縮資料運算元之該些僅偶數位置的位元群組係與該第二來源緊縮資料運算元之相應偶數位置的位元群組交錯。
  20. 如申請專利範圍第17項之方法，其中接收包含接收具有至少一偶數/奇數指示位元之指令，該至少一偶 數/奇數指示位元係指示該些第一及第二來源緊縮資料運算元之相應偶數位置的和相應奇數位置的位元群組之哪一者將被儲存於該結果緊縮資料運算元中。
  21. 如申請專利範圍第17項之方法，其中接收包含接收具有至少一大小指示位元之指令，該至少一大小指示位元係用以指示該第一來源緊縮資料運算元之該些位元群組的大小為選自1位元大小位元群組、2位元大小位元群組、4位元大小位元群組的至少兩大小之任一者。
  22. 一種用以處理指令之系統，包含：互連；與該互連耦合之處理器，該處理器係接收用以指示第一來源緊縮資料運算元之指令，該第一來源緊縮資料運算元將具有第一複數資料元件，其各具有複數位元群組；及用以指示第二來源緊縮資料運算元，其將具有第二複數資料元件，其各具有複數位元群組，該些第一複數資料元件之各資料元件相應於對應位置中的該些第二複數資料元件之不同資料元件，該些第一複數資料元件之各資料元件中的各位元群組係相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組；及用以指示目的地儲存位置，該處理器回應於該指令以將結果緊縮資料運算元儲存於該目的地儲存位置中，該結果緊縮資料運算元係用以包括該第一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯；及 與該互連耦合之動態隨機存取記憶體(DRAM)，該DRAM係儲存用以履行矩陣轉置之一組指令，當由該處理器執行時，該組指令係用以致使該處理器履行包含以下之操作：儲存來自該第一來源緊縮資料運算元中之至少兩不同矩陣的至少兩列之位元群組。
  23. 如申請專利範圍第22項之系統，其中該處理器回應於該指令以儲存該結果緊縮資料運算元，其係包括該第一來源緊縮資料運算元之僅奇數位置的位元群組，其係與該第二來源緊縮資料運算元之相應奇數位置的位元群組交錯。
  24. 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存一指令，該指令係用以指示第一來源緊縮資料運算元之指令，其將具有第一複數資料元件，其各具有複數位元群組；及用以指示第二來源緊縮資料運算元，其將具有第二複數資料元件，其各具有複數位元群組，該些第一複數資料元件之各資料元件相應於對應位置中的該些第二複數資料元件之不同資料元件，該些第一複數資料元件之各資料元件中的各位元群組相應於該些第二複數資料元件之相應資料元件中的對應位置中的不同位元群組，及假如由機器所執行則該指令係用以致使該機器履行包含以下之操作：將結果緊縮資料運算元儲存於其由該指令所指示之目的地儲存位置中，該結果緊縮資料運算元係用以包括該第 一來源緊縮資料運算元之每間隔位元群組，其係與該第二來源緊縮資料運算元之每間隔相應位元群組交錯。
  25. 如申請專利範圍第24項之製造物件，其中該指令係用以具有至少一位元群組大小指示位元，其係用以指示該些位元群組之大小。
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