[go: up one dir, main page]

TWI552290B - 封裝基板及其製法 - Google Patents

封裝基板及其製法 Download PDF

Info

Publication number
TWI552290B
TWI552290B TW103114466A TW103114466A TWI552290B TW I552290 B TWI552290 B TW I552290B TW 103114466 A TW103114466 A TW 103114466A TW 103114466 A TW103114466 A TW 103114466A TW I552290 B TWI552290 B TW I552290B
Authority
TW
Taiwan
Prior art keywords
conductive
package
layer
conductive portion
package substrate
Prior art date
Application number
TW103114466A
Other languages
English (en)
Other versions
TW201541584A (zh
Inventor
唐紹祖
何祈慶
蔡瀛洲
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103114466A priority Critical patent/TWI552290B/zh
Priority to CN201410192736.3A priority patent/CN105023899B/zh
Priority to US14/461,828 priority patent/US9265154B2/en
Publication of TW201541584A publication Critical patent/TW201541584A/zh
Application granted granted Critical
Publication of TWI552290B publication Critical patent/TWI552290B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H10W72/00—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10W70/685—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

封裝基板及其製法
本發明係有關於一種封裝基板及其製法，尤指一種具有電子元件的封裝基板及其製法。
如第1圖所示，習知之模壓式內部連接型系統(molded interconnection system，簡稱MIS)的封裝基板係將複數第一導電部11連接複數金屬柱12，並將該複數金屬柱12連接複數第二導電部13，再以封裝體14包覆該第一導電部11與金屬柱12；然而，該金屬柱12的高寬比太大時，電鍍該金屬柱12的效果不佳，但現今的電容高度的規格通常都在110微米(μm)以上，因此，如果要在前述封裝基板中嵌埋電容，則必須增加該金屬柱12之高度。
為了增加該金屬柱12之高度，業界遂進行改良，如第2圖所示，將金屬柱12分成第一子金屬柱121與第二子金屬柱122兩段並分開電鍍製作。但是，製作步驟越多，累積的製造公差就越多，為了維持第二導電部13的原有面積，該第一子金屬柱121之範圍就必須大於該第二子金屬柱122之範圍，以利該第一子金屬柱121提供該第二子金 屬柱122足夠的對位裕度；同理，為了使該第一導電部11提供該第一子金屬柱121足夠的對位裕度，該第一導電部11之範圍也必須大於該第一子金屬柱121之範圍，這大幅增加該第一導電部11的面積，進而限縮了可用的佈線空間。
由於現今電子產品均有追求更加輕薄短小的趨勢，所以廠商不斷尋求能達到高密度設置電子元件與高佈線密度的方式。因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種封裝基板，係包括：封裝體，係具有相對之頂面及底面；複數導電結構，係嵌埋於該封裝體中，且各該導電結構包括：第一導電部，係嵌埋於該封裝體中，且外露出該底面；及依序形成於該第一導電部上之金屬柱、對位層及導電盲孔，該導電盲孔之一端外露出該頂面，令各該對位層的垂直投影面積大於各該金屬柱的垂直投影面積，且令各該對位層的垂直投影面積大於各該導電盲孔的垂直投影面積；第二導電部，係形成於該導電盲孔與頂面上；以及電子元件，係包埋於該封裝體中。
本發明復提供一種封裝基板之製法，係包括：於一承載板上形成複數第一導電部；於該複數第一導電部上設置電子元件，並於各該第一導電部上形成金屬柱；於各該金屬柱之端面上形成對位層，令各該對位層的垂直投影面積 大於各該金屬柱的垂直投影面積；於該承載板上形成封裝體，以包覆該第一導電部、金屬柱、電子元件與對位層，該封裝體具有連接該承載板的底面及與其相對的頂面；於各該對位層上的封裝體中形成導電盲孔，以由各該第一導電部、金屬柱、對位層及導電盲孔構成複數導電結構，其中，並於該封裝體之頂面與各該導電盲孔上形成第二導電部，且各該對位層之垂直投影面積大於各該導電盲孔之垂直投影面積；以及移除該承載板，以外露該第一導電部。
由上可知，本發明係於金屬柱與導電盲孔間設置對位層，該對位層對各該第一導電部的垂直投影面積大於該金屬柱對各該第一導電部的垂直投影面積，且該對位層對各該第一導電部的垂直投影面積大於該導電盲孔對各該第一導電部的垂直投影面積，所以該對位層能提供該導電盲孔足夠的對位所需裕度，而能縮小該金屬柱與第一導電部的範圍或維持該金屬柱與第一導電部原有的範圍大小，進而能提高佈線密度與電子元件的設置密度；此外，聚亞醯胺層的設置有助於盲孔的形成並增加與第二導電部間的黏著性，以提高整體良率。
11、32‧‧‧第一導電部
12、34‧‧‧金屬柱
121‧‧‧第一子金屬柱
122‧‧‧第二子金屬柱
13、40b、47‧‧‧第二導電部
14、37‧‧‧封裝體
30‧‧‧承載板
31‧‧‧第一阻層
310‧‧‧第一開孔
32a‧‧‧第一表面
32b‧‧‧第二表面
33‧‧‧第二阻層
330‧‧‧第二開孔
35‧‧‧對位層
36‧‧‧電子元件
37a‧‧‧第三表面
37b‧‧‧第四表面
370、450‧‧‧盲孔
38‧‧‧導電層
39‧‧‧第三阻層
390‧‧‧第三開孔
40a、46‧‧‧導電盲孔
41‧‧‧絕緣保護層
410‧‧‧絕緣保護層開孔
42‧‧‧第四阻層
43‧‧‧第五阻層
430‧‧‧開口
44‧‧‧表面處理層
45‧‧‧介電材
第1圖所示者係習知之模壓式內部連接型系統的封裝基板的剖視圖；第2圖所示者係另一種習知之模壓式內部連接型系統的封裝基板的剖視圖；第3A至3N圖所示者係本發明之封裝基板之製法的第 一實施例的剖視圖；以及第4A至4D圖所示者係本發明之封裝基板之製法的第二實施例的剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之用語亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第3A至3N圖所示者，係本發明之封裝基板之製法的第一實施例的剖視圖。
如第3A圖所示，於一承載板30之頂面上形成具有第一開孔310之第一阻層31，並於該第一開孔310中形成具有相對之第一表面32a與第二表面32b的第一導電部32，令該第一導電部32以其第一表面32a連接該承載板30， 該承載板30可為鋼板。
如第3B圖所示，於該第一阻層31與第一導電部32上形成具有第二開孔330之第二阻層33，並於該第二開孔330中之該第一導電部32之第二表面32b上形成金屬柱34。
如第3C圖所示，於該金屬柱34之端面與第二阻層33上形成可為任意圖案的對位層35，令該對位層35對各該第一導電部32的垂直投影面積大於該金屬柱34對各該第一導電部32的垂直投影面積。
如第3D圖所示，移除該第一阻層31與第二阻層33，並於該第一導電部32之第二表面32b上設置電子元件36，該電子元件36係為積層陶瓷電容器(Multi-layer Ceramic Capacitor，簡稱MLCC)。
如第3E圖所示，於該承載板30之頂面上形成封裝體37，以包覆該第一導電部32、金屬柱34、電子元件36與對位層35，該封裝體37具有連接該承載板30的第三表面37a(即該封裝體37的底面)及與其相對的第四表面37b(即該封裝體37的頂面)。
如第3F圖所示，移除部分該封裝體37，以形成外露該對位層35之盲孔370，形成該盲孔370之方式係為雷射燒灼或機械鑽孔。
如第3G圖所示，於該封裝體37與對位層35上形成導電層38。
如第3H圖所示，於該導電層38上形成具有第三開孔 390的第三阻層39。
如第3I圖所示，利用該導電層38為電流路徑進行例如銅電鍍的電鍍步驟，進而於該對位層35上的盲孔370中形成導電盲孔40a，以由各該第一導電部32、金屬柱34、對位層35及導電盲孔40a構成複數導電結構(未標示元件符號)，並於該第四表面37b與導電盲孔40a上形成第二導電部40b，以使該第二導電部40b電性連接該第一導電部32，令該對位層35對各該第一導電部32的垂直投影面積大於該導電盲孔40a對各該第一導電部32的垂直投影面積，且該對位層35位於該金屬柱34與導電盲孔40a之間，該導電盲孔40a與第二導電部40b係為一體成形者，但不以此為限。
如第3J圖所示，移除該第三阻層39及其所覆蓋的導電層38。
如第3K圖所示，於該第二導電部40b與第四表面37b上形成絕緣保護層41，且該絕緣保護層41具有複數外露部分該第二導電部40b的絕緣保護層開孔410。
如第3L圖所示，於該絕緣保護層41、第二導電部40b與第四表面37b上形成第四阻層42，並於該承載板30之底面上形成具有外露該底面之開口430的第五阻層43。
如第3M圖所示，移除該開口430中的承載板30，並視需要移除部分厚度的該第一導電部32，再移除該第四阻層42與第五阻層43。要特別說明的是，本發明亦可視需要完全移除該承載板30(未圖示此情況)。
如第3N圖所示，於該第一導電部32與第二導電部40b之外露表面上形成表面處理層44，形成該表面處理層44之材質係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)或有機保焊劑(OSP)。
本發明揭露一種封裝基板，係包括：封裝體37，係具有相對之頂面及底面；複數導電結構，係嵌埋於該封裝體37中，且各該導電結構包括：第一導電部32，係嵌埋於該封裝體37中，且外露出該底面；及依序形成於該第一導電部32上之金屬柱34、對位層35及導電盲孔40a，該導電盲孔40a之一端外露出該頂面，令各該對位層35對各該第一導電部32的垂直投影面積大於各該金屬柱34對各該第一導電部32的垂直投影面積，且令各該對位層35對各該第一導電部32的垂直投影面積大於各該導電盲孔40a對各該第一導電部32的垂直投影面積；及第二導電部40b，係形成於該導電盲孔40a與頂面上，且外露出該頂面；以及電子元件36，係包埋於該封裝體37中。
於前述之封裝基板中，復包括絕緣保護層41，係形成於該第二導電部40b與第四表面37b上，且具有複數外露部分該第二導電部40b的絕緣保護層開孔410。
於本實施例之封裝基板中，復包括表面處理層44，係形成於該第一導電部32與第二導電部40b之外露表面上，且該電子元件36係為積層陶瓷電容器(Multi-layer Ceramic Capacitor，簡稱MLCC)。
第二實施例
第4A至4D圖所示者，係本發明之封裝基板之製法的第二實施例的剖視圖。
本實施例大致上類似前一實施例，其主要不同之處係描述如下。
如第4A圖所示，其係延續自第3E圖，研磨該封裝體37，以令該對位層35嵌埋並齊平於該第四表面37b。
如第4B圖所示，於該第四表面37b與對位層35上形成介電材45，該介電材45之材質可為聚亞醯胺(polyimide)或封裝材料(molding compound)。
如第4C圖所示，移除部分該介電材45，以形成外露部分該對位層35的盲孔450。
如第4D圖所示，於該對位層35上的盲孔450中形成導電盲孔46，並於該介電材45與導電盲孔46上形成第二導電部47，以使該第二導電部47電性連接該第一導電部32，令該對位層35對各該第一導電部32的垂直投影面積大於該導電盲孔46對各該第一導電部32的垂直投影面積，且該對位層35位於該金屬柱34與導電盲孔46之間，再如前一實施例地移除該承載板30及形成該絕緣保護層41與表面處理層44。
本發明揭露另一種封裝基板，其相近於前一實施例之封裝基板，但其中，該封裝體包括封裝層(封裝體37)及形成於該封裝層及該對位層35上之介電材45，該介電材45之材質可為聚亞醯胺或封裝材料(molding compound)，其中，該封裝層(封裝體37)包覆該第一導電部32、金屬 柱34、電子元件36與對位層35，該介電材45係包覆該導電盲孔46。
綜上所述，相較於習知技術，由於本發明係於金屬柱與導電盲孔間設置對位層，該對位層對各該第一導電部的垂直投影面積大於該金屬柱對各該第一導電部的垂直投影面積，且該對位層對各該第一導電部的垂直投影面積大於該導電盲孔對各該第一導電部的垂直投影面積，所以該對位層能提供該導電盲孔足夠的對位所需裕度，而能縮小該金屬柱與第一導電部的範圍或維持該金屬柱與第一導電部原有的範圍大小，進而能提高佈線密度與電子元件的設置密度；此外，聚亞醯胺層的設置有助於盲孔的形成並增加與第二導電部間的黏著性，以提高整體良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
30‧‧‧承載板
32‧‧‧第一導電部
34‧‧‧金屬柱
35‧‧‧對位層
36‧‧‧電子元件
37‧‧‧封裝體
38‧‧‧導電層
40a‧‧‧導電盲孔
40b‧‧‧第二導電部
41‧‧‧絕緣保護層

Claims (14)

  1. 一種封裝基板，係包括：封裝體，係具有相對之頂面及底面；複數導電結構，係嵌埋於該封裝體中，且各該導電結構包括：第一導電部，係嵌埋於該封裝體中，且外露出該底面；及依序形成於該第一導電部上之金屬柱、對位層及導電盲孔，該導電盲孔之一端外露出該頂面，令各該對位層的垂直投影面積大於各該金屬柱的垂直投影面積，且令各該對位層的垂直投影面積大於各該導電盲孔的垂直投影面積；第二導電部，係形成於該導電盲孔與頂面上；以及電子元件，係包埋於該封裝體中。
  2. 如申請專利範圍第1項所述之封裝基板，復包括絕緣保護層，係形成於該第二導電部與該封裝體之頂面上，且具有複數外露部分該第二導電部的絕緣保護層開孔。
  3. 如申請專利範圍第1項所述之封裝基板，復包括表面處理層，係形成於該第一導電部與第二導電部之外露表面上。
  4. 如申請專利範圍第1項所述之封裝基板，其中，該電子元件係為積層陶瓷電容器。
  5. 如申請專利範圍第1項所述之封裝基板，其中，該封裝體包括封裝層及形成於該封裝層及該對位層上之介電材，其中，該封裝層包覆該第一導電部、金屬柱、電子元件與對位層，該介電材係包覆該導電盲孔。
  6. 如申請專利範圍第1項所述之封裝基板，其中，該導電盲孔與第二導電部係為一體成形者。
  7. 一種封裝基板之製法，係包括：於一承載板上形成複數第一導電部；於該複數第一導電部上設置電子元件，並於各該第一導電部上形成金屬柱；於各該金屬柱之端面上形成對位層，令各該對位層的垂直投影面積大於各該金屬柱的垂直投影面積；於該承載板上形成封裝體，以包覆該第一導電部、金屬柱、電子元件與對位層，該封裝體具有連接該承載板的底面及與其相對的頂面；於各該對位層上的封裝體中形成導電盲孔，以由各該第一導電部、金屬柱、對位層及導電盲孔構成複數導電結構，其中，並於該封裝體之頂面與各該導電盲孔上形成第二導電部，且各該對位層之垂直投影面積大於各該導電盲孔之垂直投影面積；以及移除該承載板，以外露該第一導電部。
  8. 如申請專利範圍第7項所述之封裝基板之製法，其中，該導電盲孔與第二導電部係為一體成形者。
  9. 如申請專利範圍第7項所述之封裝基板之製法，其中， 係於該封裝體中以雷射燒灼或機械鑽孔形成複數盲孔，以於各該盲孔中形成該導電盲孔。
  10. 如申請專利範圍第7項所述之封裝基板之製法，於形成該第二導電部之後，復包括於該第二導電部與頂面上形成絕緣保護層，且該絕緣保護層具有複數外露部分該第二導電部的絕緣保護層開孔。
  11. 如申請專利範圍第7項所述之封裝基板之製法，於形成該第二導電部之後，復包括於該第一導電部與第二導電部之外露表面上形成表面處理層。
  12. 如申請專利範圍第7項所述之封裝基板之製法，其中，該電子元件係為積層陶瓷電容器。
  13. 如申請專利範圍第7項所述之封裝基板之製法，其中，該封裝體包括形成於該承載板上之封裝層及形成於該封裝層及該對位層上之介電材，其中，該封裝層包覆該第一導電部、金屬柱、電子元件與對位層，該介電材係包覆該導電盲孔。
  14. 如申請專利範圍第13項所述之封裝基板之製法，其中，形成該封裝體之步驟包括形成該封裝層；研磨該封裝層，以令該對位層嵌埋並齊平於該封裝層；以及於該封裝層及該對位層上形成該介電材。
TW103114466A 2014-04-22 2014-04-22 封裝基板及其製法 TWI552290B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103114466A TWI552290B (zh) 2014-04-22 2014-04-22 封裝基板及其製法
CN201410192736.3A CN105023899B (zh) 2014-04-22 2014-05-08 封装基板及其制法
US14/461,828 US9265154B2 (en) 2014-04-22 2014-08-18 Packaging substrate and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103114466A TWI552290B (zh) 2014-04-22 2014-04-22 封裝基板及其製法

Publications (2)

Publication Number Publication Date
TW201541584A TW201541584A (zh) 2015-11-01
TWI552290B true TWI552290B (zh) 2016-10-01

Family

ID=54323231

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103114466A TWI552290B (zh) 2014-04-22 2014-04-22 封裝基板及其製法

Country Status (3)

Country Link
US (1) US9265154B2 (zh)
CN (1) CN105023899B (zh)
TW (1) TWI552290B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
TWI869854B (zh) * 2023-05-18 2025-01-11 矽品精密工業股份有限公司 電子封裝件及其封裝基板與製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate
TW201415603A (zh) * 2012-10-09 2014-04-16 臻鼎科技股份有限公司 連接基板及層疊封裝結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278962B (en) * 2002-04-12 2007-04-11 Hitachi Ltd Semiconductor device
WO2006137384A1 (ja) * 2005-06-20 2006-12-28 Tohoku University 層間絶縁膜および配線構造と、それらの製造方法
JP5168838B2 (ja) * 2006-07-28 2013-03-27 大日本印刷株式会社 多層プリント配線板及びその製造方法
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
KR100997199B1 (ko) * 2008-07-21 2010-11-29 삼성전기주식회사 전자소자 내장형 인쇄회로기판 제조방법
SG185340A1 (en) * 2009-06-26 2012-11-29 Stats Chippac Ltd Semiconductor device and method of formingvertical interconnect structure using stud bumps
JP5365647B2 (ja) * 2011-02-09 2013-12-11 株式会社村田製作所 高周波モジュールの製造方法および高周波モジュール
CN102891116B (zh) * 2011-07-20 2015-06-10 讯芯电子科技（中山）有限公司 内埋元件封装结构及制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate
TW201415603A (zh) * 2012-10-09 2014-04-16 臻鼎科技股份有限公司 連接基板及層疊封裝結構

Also Published As

Publication number Publication date
US9265154B2 (en) 2016-02-16
US20150305162A1 (en) 2015-10-22
CN105023899B (zh) 2018-01-23
CN105023899A (zh) 2015-11-04
TW201541584A (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
TWI451549B (zh) 嵌埋半導體元件之封裝結構及其製法
CN101315917B (zh) 配线基板及其制造方法
CN105552059B (zh) 半导体封装结构和半导体工艺
CN104576596B (zh) 半导体基板及其制造方法
JP6210777B2 (ja) バンプ構造、配線基板及び半導体装置並びにバンプ構造の製造方法
US10356901B2 (en) Manufacturing method of circuit board structure
JP2009064966A (ja) 多層配線基板及びその製造方法ならびに半導体装置
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US20080122079A1 (en) Package substrate and manufacturing method thereof
TW201351514A (zh) 具有內建加強層之凹穴基板之製造方法
JP2016066745A (ja) プリント配線基板およびこれを備えた半導体装置
JP2010192781A5 (zh)
CN102306645A (zh) 具有电磁干扰屏蔽膜的半导体封装件及其制造方法
JP2015149325A (ja) 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
CN101364586A (zh) 封装基板结构及其制作方法
JP7256240B2 (ja) 電子デバイス及び電子デバイスの製造方法
TWI498056B (zh) 具有內埋元件的電路板、其製作方法及封裝結構
JP2009135221A (ja) 多層配線基板及びその製造方法ならびに半導体装置
TWI552290B (zh) 封裝基板及其製法
JP7167933B2 (ja) 電子部品内蔵構造体
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
TWI433278B (zh) 無承載板之封裝件及其製法
TWI479968B (zh) 線路板製作方法、線路板及晶片封裝結構
JP2009135321A (ja) 多層配線基板及びその製造方法ならびに半導体装置
CN101360398A (zh) 内凹式导电柱的电路板结构及其制作方法