JP2015149325A - 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】スタックドビア構造を有する配線基板において、スタックドビア構造の信頼性を向上させること。
【解決手段】第１電極パッドＰ１を備えたスタックドビア構造の第１の多層配線層（２３，２４）と、第２電極パッドＰ２を備えた非スタックドビア構造の第２の多層配線層（２３，２４、２５）とを有し、第２電極パッドＰ２は最上の第１絶縁層３６の上に形成され、第１電極パッドＰ１は、第１絶縁層３６よりも１層下の第２絶縁層３５の上に形成されると共に、上面及び側面が露出するように第１絶縁層３６の開口部３６ａに配置されている。
【選択図】図１０

Description

本発明は、配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法に関する。

近年、半導体装置の高性能化に伴って実装技術の高密度化が進められている。半導体チップを配線基板に接続する技術としてフリップチップ接続が広く使用されている。フリップチップ接続では、配線基板の電極に半導体チップのバンプ電極がはんだを介して接続される。

特開２０００−２４４１２５号公報 特開２００８−１１２９８７号公報 特開２００９−２７７９１６号公報

後述する予備的事項の欄で説明するように、多段のスタックドビア構造を有する配線基板では、熱応力などが発生するとスタックドビア構造の最下の部分に応力が集中してビア破壊が発生しやすい課題がある。

スタックドビア構造を有する配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法において、スタックドビア構造の信頼性を向上させることを目的とする。

以下の開示の一観点によれば、第１電極パッドを備えたスタックドビア構造の第１の多層配線層と、第２電極パッドを備えた非スタックドビア構造の第２の多層配線層とを有し、前記第２電極パッドは最上の第１絶縁層の上に形成され、前記第１電極パッドは、前記第１絶縁層よりも１層下の第２絶縁層の上に形成されると共に、上面及び側面が露出するように前記第１絶縁層の開口部に配置されている配線基板が提供される。

また、その開示の他の観点によれば、第１絶縁層の上に、スタックドビア形成領域にビアパッドを配置し、スタックドビア非形成領域に第１配線層を配置する工程と、前記ビアパッドの上に第１ビアホールが配置され、前記第１配線層の上に第２ビアホールが配置された第２絶縁層を前記第１絶縁層の上に形成する工程と、前記第１ビアホール内に前記ビアパッドを露出させた状態で、前記第２ビアホールを介して前記第１配線層に接続される第２配線層を形成する工程と、前記第１ビアホールを含む領域に第１開口部が配置され、かつ前記第２配線層の上に第３ビアホールが配置された第３絶縁層を前記第２絶縁層の上に形成する工程と、前記第１ビアホールを介して前記ビアパッドに接続される第１電極パッドを、その上面及び側面が露出するように、前記第３絶縁層の第１開口部内の前記第２絶縁層の上に形成すると共に、前記第３ビアホールを介して前記第２配線層に接続される第２電極パッドを前記第３絶縁層の上に形成する工程とを有する配線基板の製造方法が提供される。

以下の開示によれば、配線基板では、非スタックドビア構造の第２の多層配線層では、最上の第１絶縁層の上に第２電極パッドが形成されている。

一方、スタックドビア構造の第１の多層配線層では、最上の第１絶縁層よりも１層下の第２絶縁層の上に第１電極パッドが形成されている。このようにして、スタックドビア構造の積層数を本来の積層数よりも減らしている。

また、第１の多層配線層の第１電極パッドは第１絶縁層の開口部内に上面及び側面が露出した状態で配置されている。これにより、第１電極パッドは第２電極パッドと異なる高さ位置に配置されるとしても、第２電極パッドと同じパッド形状で配置することができる。

よって、熱応力が発生するとしても、スタックドビアの積層数が本来よりも減少しているため、スタックドビア構造に集中する応力が緩和される。これにより、スタックドビア構造のビア破壊が防止されて製造歩留りを向上させることができる。

また、一つの好適な態様では、第１絶縁層をフィラーを含まない感光性樹脂から薄膜で形成できるため、第１電極パッドと第２電極パッドの間の段差を極力小さくすることができる。

これにより、半導体チップのバンプ電極をはんだ層で接合する際に、第１電極パッドと第２電極パッドの間の段差をはんだ層で吸収することができる共に、接合面積も十分に確保できる。これにより、半導体チップと配線基板との電気的な接続の信頼性を向上させることができる。

図１は予備的事項に係る配線基板に半導体チップがフリップチップ接続される様子を断面図（その１）である。 図２は予備的事項に係る配線基板に半導体チップがフリップチップ接続される様子を断面図（その２）である。 図３は実施形態の配線基板に使用されるベース配線基板を示す断面図である。 図４（ａ）〜（ｄ）は実施形態の配線基板の製造方法を示す断面図（その１）である。 図５（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その２）である。 図６（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その３）である。 図７（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その４）である。 図８（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その５）である。 図９（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その６）である。 図１０は実施形態の配線基板を示す断面図（その１）である。 図１１は実施形態の配線基板を示す断面図（その２）である。 図１２は図１０の配線基板に半導体チップがフリップチップ接続される様子を示す断面図である。 図１３は実施形態の半導体装置を示す断面図（その１）である。 図１４は実施形態の半導体装置を示す断面図（その２）である。

以下、実施の形態について、添付の図面を参照して説明する。

実施形態を説明する前に、基礎となる予備的事項について説明する。図１及び図２は予備的事項に係る配線基板に半導体チップがフリップチップ接続される様子を示す図である。

図１に示すように、予備的事項に係る配線基板１００では、多層配線として４層の配線層２００が各層間絶縁層３００の上にそれぞれ形成されて積層されている。４層の配線層２００は層間絶縁層３００に形成されたビア導体４００によって相互接続されている。配線基板１００の最上の配線層２００が電極パッドＰとして形成されている。

そして、半導体チップ５００のバンプ電極５２０がはんだ層５４０を介して配線基板１００の電極パッドＰにフリップチップ接続される。

近年、半導体チップ５００の高性能化によりバンプ電極５２０の狭ピッチ化が進められており、これによって配線基板１００の配線の高密度化が要求されている。そのような高密度な配線の設計を実現するために、ビア同士を垂直方向に積み重ねるスタックドビア構造が採用されている。

図１では、Ａで示されるスタックドビア形成領域の３つのビア導体４００が垂直方向に積み重ねられて電気的に接続されており、これによりスタックドビア構造が構築されている。

特に微細なスタックドビア構造では、加熱処理によって熱応力が発生すると、スタックドビア構造の最下の部分に応力が集中してビア破断が発生しやすく、電気的な接続の信頼が得られない課題がある。この不良は、スタックドビアの積層数が多いほど発生しやすい傾向がある。

このため、図２に示すように、スタックドビア形成領域Ａにおいて最上のビア導体４００及び電極パッドＰを省略して積層数を減らし、ビアホールＶＨ内に露出する３層目の配線層２００をスタックドビア形成領域Ａの電極パッドＳＰとして使用する対策が考えられる。

しかし、最上の電極パッドＰは上面と側面が層間絶縁層３００から露出した構造であり、一方、スタックドビア形成領域Ａの電極パッドＳＰは側面及び上面の周縁が層間絶縁層３００で被覆されて上面の中央部のみが露出した構造となる。

このように、この方法では、最上の電極パッドＰとスタックドビア形成領域Ａの電極パッドＳＰとの間で接続周りの構造が異なってしまう。

このため、最上の電極パッドＰの接続に適合するように、半導体チップ５００側のはんだ層５４の量を調整してフリップチップ接続すると、スタックドビア形成領域Ａの電極パッドＳＰとの接続の信頼性が得られなくなる。特に、ビアホールＶＨの深さが深い場合は、スタックドビア形成領域Ａの電極パッドＳＰとの接続が困難になる。

また逆に、スタックドビア形成領域Ａの電極パッドＳＰの接続に適合するように、半導体チップ５００側のはんだ層５４の量を多くしすぎると、各電極間で電気ショートが発生しやすくなり、狭ピッチ化に対応できなくなる。

しかも、はんだ層は電解めっき又は印刷により形成されるため、最上の電極パッドＰとスタックドビア形成領域Ａの電極パッドＳＰとに適合するように、半導体チップ５００の各バンプ電極５２０の先端のはんだ層の量を別々に調整することは困難である。

以下に説明する実施形態の配線基板及びその製造方法では、前述したスタックドビア構造の部分で積層数を減らしても、半導体チップとの電気的な接続の信頼性を確保することができる。

（実施形態）
図３は実施形態の配線基板に使用されるベース配線基板を示す断面図、図４〜図９は実施形態の配線基板の製造方法を示す断面図、図１０及び図１１は実施形態の配線基板を示す断面図である。

実施形態の配線基板の製造方法では、図３に示すように、まず、実施形態の配線基板の構造を形成する下地部材となるベース配線基板５を用意する。ベース配線基板５は、厚み方向の中央部にコア基板１０を備えている。

コア基板１０の両面側には配線層２０がそれぞれ形成されている。コア基板１０には厚み方向に貫通する貫通電極ＴＥが形成されており、両面側の配線層２０は貫通電極ＴＥを介して相互接続されている。

コア基板１０の両面側には、多層配線として配線層２０に接続される３層の配線層２１，２２，２３が各絶縁層３１，３２、３３の上にそれぞれ形成されて積層されている。３層の配線層２１，２２，２３は各絶縁層３１，３２，３３に形成されたビア導体ＶＣによって相互接続されている。下面側の最下の絶縁層３３の上には配線層２３の接続部上に開口部３９ａが設けられたソルダレジスト層３９が形成されている。

図３のベース配線基板５のコア基板１０の上面側では、Ａで示される領域にスタックドビア構造の多層配線層が形成され、Ｂで示される領域に非スタックドビア構造の多層配線が形成されている。

以下、図３のベース配線基板５の上面側の配線層２３の上に再配線層として微細な多層配線を形成して、実施形態の配線基板の製造方法及び配線基板の構造について説明する。

以下の配線基板の製造方法では、図３のベース配線基板５の上面側の配線層２３を部分的に示して説明する。図４（ａ）は、図３のベース配線基板５の上面側の配線層２３を部分的にイメージして示した断面図である。

図３のベース配線基板５に対応して、図４（ａ）のＡで示される領域がスタックドビア形成領域となり、Ｂで示される領域がスタックドビア非形成領域となる。

そして、図４（ｂ）に示すように、図４（ａ）の絶縁層３３の上に感光性樹脂（不図示）を形成し、フォトリソグラフィに基づいて露光・現像を行った後に、加熱処理して硬化させる。

これにより、配線層２３の上にビアホールＶＨ１が配置された絶縁層３４を形成する。シリカなどの無機フィラーを含まない感光性樹脂を使用することにより、薄膜の絶縁層３４をパターン化して形成することができる。絶縁層３４の厚みは、１μｍ〜５μｍの範囲、好適には２μｍ〜３μｍに設定される。

絶縁層３４の好適な一例としては、感光性を有するフェノール系樹脂から形成される永久レジスト層が使用される。樹脂の形成は、未硬化の樹脂シートを貼付してもよいし、液状樹脂を塗布してもよい。以下の他の絶縁層を形成する際にも同様な樹脂材料及び形成方法が採用される。

次いで、図４（ｃ）に示すように、絶縁層３４の上及びビアホールＶＨ１の内面にスパッタ法又は無電解めっきによりシード層２４ａを形成する。シード層２４ａの一例としては、下から順に、厚みが０．０５μｍのチタン（Ｔｉ）層／厚みが０．５μｍの銅（Ｃｕ）層を形成する。

続いて、図４（ｄ）に示すように、シード層２４ａの上に、配線層が配置される領域に開口部１２ａが設けられためっきレジスト層１２をフォトリソグラフィに基づいて形成する。

次いで、図５（ａ）に示すように、シード層２４ａをめっき給電経路として使用する電解めっきにより、めっきレジスト層１２の開口部１２ａに銅（Ｃｕ）めっき層２４ｂを形成する。

その後に、図５（ｂ）に示すように、めっきレジスト層１２を除去して、シード層２４ａを露出させる。

さらに、図５（ｃ）に示すように、銅めっき層２４ｂマスクにして、シード層２４ａをウェットエッチングにより除去する。これにより、シード層２４ａ及び銅めっき層２４ｂから配線層２４が形成される。配線層２４はビアホールＶＨ１内のビア導体ＶＣを介して下側の配線層２３に接続される。

このように、配線層２４は微細配線を形成できるセミアディティブ法により形成されるため、下側の配線層２３のよりも微細化して形成することができる。以下の工程で配線層２４の上に形成される配線層においてもセミアディティブ法によって形成される。

図５（ｃ）の中央部のスタックドビア形成領域Ａでは、配線層２４がスタックドビア構造を形成するためのビアパッドＶＰとして形成され、上下の２つのビア導体ＶＣが垂直方向に積層される。

また、図５（ｃ）の両端部のスタックドビア非形成領域Ｂでは、上下の２つのビア導体ＶＣがずれて配置され、スタックドビア構造を採用しない多層配線となる。

このようにして、スタックドビア形成領域ＡにビアパッドＶＰを配置し、スタックドビア非形成領域Ｂに配線層２４を配置する。

次いで、図６（ａ）に示すように、前述した図４（ａ）の絶縁層３４の形成方法と同様な方法により、配線層２４及びビアパッドＶＰの上にビアホールＶＨ２が配置された絶縁層３５を絶縁層３４の上に形成する。

さらに、図６（ｂ）に示すように、前述した図４（ｂ）の工程と同様な方法により、絶縁層３５の上及びビアホールＶＨ２の内面にシード層２５ａを形成する。続いて、図６（ｃ）に示すように、スタックドビア非形成領域Ｂの配線層が配置される部分に開口部１４ａが設けられためっきレジスト層１４をシード層２５ａの上に形成する。

次いで、図７（ａ）に示すように、シード層２５ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１４の開口部１４ａに銅めっき層２５ｂを形成する。

続いて、図７（ｂ）に示すように、めっきレジスト層１４を除去してシード層２５ａを露出させる。

その後に、図７（ｃ）に示すように、銅めっき層２５ｂをマスクにしてシード層２５ａをウェットエッチングにより除去する。これにより、スタックドビア非形成領域Ｂに、シード層２５ａ及び銅めっき層２５ｂから配線層２５が形成される。配線層２５は、ビアホールＶＨ２内のビア導体ＶＣを介して下側の配線層２４に接続される。

このとき、スタックドビア形成領域Ａでは、下側のビアパッドＶＰに接続される配線層（ビアパッド）は形成されず、ビアホールＶＨ２内のシード層２５ａが除去されてビアホールＶＨ２の底にビアパッドＶＰが露出した状態となる。これにより、スタックドビア構造のビアの積層数が１つ減少したことになる。

配線層２５は、スタックドビア形成領域Ａとスタックドビア非形成領域Ｂとの間の段差を小さくするために、厚みが１μｍ〜５μｍの範囲、好適には２μｍ〜３μｍの薄膜で形成される。

次いで、図８（ａ）に示すように、前述した図４（ａ）の絶縁層３４の形成方法と同様な方法により、絶縁層３５の上に絶縁層３６をパターン化して形成する。絶縁層３６は、ビアパッドＶＰ上のビアホールＶＨ２を含む領域に開口部３６ａを備えると共に、配線層２５の上にビアホールＶＨ３を備えて形成される。

以下の工程で説明するように、絶縁層３６の開口部３６ａ内に、ビアパッドＶＰに接続される電極パッドがその上面及び側面が露出するように形成される。このため、絶縁層３６の開口部３６ａの大きさは電極パッドの大きさよりも一回り大きく設定される。

絶縁層３６においても、スタックドビア形成領域Ａとスタックドビア非形成領域Ｂとの間の段差を小さくするために、厚みが１μｍ〜５μｍの範囲、好適には２μｍ〜３μｍの薄膜で形成される。

前述したように、無機フィラーを含まない感光性樹脂を使用することにより、薄膜の絶縁層３６を形成することができる。

続いて、図８（ｂ）に示すように、前述した図４（ｃ）の工程と同様な方法により、絶縁層３６の上、ビアホールＶＨ２，ＶＨ３及び開口部３６ａの内面にシード層２６ａを形成する。

次いで、図８（ｃ）に示すように、図８（ｂ）の構造体のシード層２６ａの上面全体にレジスト材１６ｘを形成し、フォトリソグラフィに基づいて露光・現像を行う。

これにより、図９（ａ）に示すように、パターン化されためっきレジスト層１６がシード層２６ａの上に形成される。

めっきレジスト層１６には、スタックドビア形成領域Ａで、絶縁層３６の開口部３６ａ内にビアホールＶＨ２に連通してその開口部３６ａよりも小さい開口部１６ａが配置される。また、めっきレジスト層１６には、スタックドビア非形成領域Ｂで、ビアホールＶＨ３を含む領域に開口部１６ｂが配置される。

次いで、図９（ｂ）に示すように、シード層２６ａをめっき給電経路に利用する電解めっきにより、めっきレジスト１６の開口部１６ａ，１６ｂに銅めっき層２６ｂを形成する。

その後に、図９（ｃ）に示すように、めっきレジスト層１６を除去してシード層２６ａを露出させる。

さらに、図１０に示すように、銅めっき層２６ｂをマスクにしてシード層２６ａをウェットエッチングにより除去する。これにより、スタックドビア形成領域Ａに、ビアホールＶＨ２内のビア導体ＶＣを介してビアパッドＶＰに接続される第１電極パッドＰ１が形成される。

また同時に、スタックドビア非形成領域Ｂに、ビアホールＶＨ３内のビア導体ＶＣを介して配線層２６に接続される第２電極パッドＰ２が形成される。第１電極パッドＰ１及び第２電極パッドＰ２は、それぞれシード層２６ａ及び銅めっき層２６ｂから形成される。第１電極パッドＰ１及び第２電極パッドＰ２は、例えば、平面視して円形に形成され、その直径は２０μｍ〜４０μｍ程度である。

以上により、実施形態の配線基板１が得られる。

図１０に示すように、本実施形態の配線基板１では、前述した図３のベース配線基板５の最上の絶縁層３３及び配線層２３の上に絶縁層３４が形成されている。絶縁層３４には、配線層２３に到達するビアホールＶＨ１が形成されている。

実施形態の配線基板１は、スタックドビア形成領域Ａに、最上に第１電極パッドＰ１を備えたスタックドビア構造の第１の多層配線層（配線層２３，２４）を有する。さらに、配線基板１は、スタックドビア非形成領域Ｂに、最上に第２電極パッドＰ２を備えた非スタックドビア構造の第２の多層配線層（配線層２３，２４，２５）を有する。

最初に、ベース配線基板５の配線層２３上の１層目の配線層について説明する。スタックドビア形成領域Ａでは、ビアホールＶＨ１内のビア導体ＶＣを介して配線層２３に接続されるビアパッドＶＰが絶縁層３４の上に形成されている。ビアパッドＶＰはスタックドビア構造を形成するためのパッドである。

一方、スタックドビア非形成領域Ｂでは、ビアホールＶＨ１内のビア導体ＶＣを介して配線層２３に接続される配線層２４が絶縁層３４の上に形成されている。

さらに、スタックドビア形成領域Ａとスタックドビア非形成領域Ｂとの全体において、絶縁層３４の上に、ビアパッドＶＰ及び配線層２４の接続部上にビアホールＶＨ２が配置された絶縁層３５が形成されている。

次に、ベース配線基板５の配線層２３上の２層目の配線層について説明する。スタックドビア形成領域Ａでは、絶縁層３５の上に、ビアホールＶＨ２内のビア導体ＶＣを介してビアパッドＶＰに接続される第１の電極パッドＰ１が形成されている。

一方、スタックドビア非形成領域Ｂでは、絶縁層３５の上に、ビアホールＶＨ２内のビア導体ＶＣを介して配線層２４に接続される配線層２５が形成されている。

さらに、スタックドビア形成領域Ａとスタックドビア非形成領域Ｂとの全体において、絶縁層３５の上に絶縁層３６が形成されている。絶縁層３６は、スタックドビア形成領域Ａにおいて第１電極パッドＰ１を含む領域に開口部３６ａを備えている。

絶縁層３６の開口部３６ａの大きさは第１電極パッドＰ１の大きさより大きく設定されており、第１電極パッドＰ１の側面と絶縁層３６の開口部３６ａの側壁と間に空間が設けられている。これにより、スタックドビア形成領域Ａの第１電極パッドＰ１の上面及び側面が絶縁層３６から露出した状態となっている。

図１０の例では、スタックドビア形成領域Ａの第１電極パッドＰ１の厚みは絶縁層３６の厚みより薄く設定されている。

また、絶縁層３６は、スタックドビア非形成領域Ｂにおいて、配線層２５の接続部上に配置されたビアホールＶＨ３を備えている。そして、絶縁層３６の上には、ビアホールＶＨ３内のビア導体ＶＣを介して配線層２５に接続される第２電極パッドＰ２が形成されている。

このように、スタックドビア形成領域Ａでは、ベース配線基板５の配線層２３の上にビアパッドＶＰ及び第１電極パッドＰ１が積層された微細なスタックドビア構造が形成されている。

一方、スタックドビア非形成領域Ｂでは、ベース配線基板５の配線層２３の上に配線層２４、配線層２５及び第２電極パッドＰ２が積層された非スタックドビア構造の多層配線が形成されている。

前述した予備的事項で説明したように、一般的な配線形成方法を使用すると、スタックドビア形成領域Ａとスタックドビア非形成領域Ｂとでは配線の積層数が同じになる。このため、微細なスタックドビア構造の積層数が多くなり、熱応力などが発生するとスタックドビア構造の最下の部分にビア破壊が発生しやすい。

本実施形態では、ベース配線基板５の配線層２３の上に３層の多層配線を形成する際に、スタックドビア形成領域Ａでは、２層目のビアパッドを省略し、２層目に半導体チップが接続される第１電極パッドＰ１を配置して２段のスタックドビア構造としている。

これにより、スタックドビア非形成領域Ｂの第２電極パッドＰ２が最上の絶縁層３６の上に配置され、スタックドビア形成領域Ａの第１ビアパッドＰ１は最上の絶縁層３６よりも一層下の絶縁層３５の上に配置される。

このようにして、スタックドビア構造の積層数を本来の積層数より減らしている。これにより、熱応力などが発生しても、スタックドビア構造に集中する応力を緩和させることができる。

また、スタックドビア形成領域Ａの第１電極パッドＰ１は上面及び側面が露出するように３層目の絶縁層３６の開口部３６ａに配置されている。これにより、スタックドビア形成領域Ａの第１電極パッドＰとスタックドビア非形成領域Ｂの第２電極パッドＰ２とは、異なる高さ位置に配置されるとしても、上面及び側面が絶縁層３６から露出する同じパッド形状として配置される。

また、スタックドビア非形成領域Ｂの配線層２５及びその上に形成される絶縁層３６は、それぞれ好適には２μｍ〜３μｍの薄膜で形成される。これにより、スタックドビア形成領域Ａの第１電極パッドＰ１とスタックドビア非形成領域Ｂの第２電極パッドＰ２との間の段差を極力小さくしている。

従って、半導体チップのバンプ電極を第１電極パッドＰ１及び第２電極パッドＰ２にはんだ層を介して接続する際に、同一のはんだ量で段差を吸収して信頼性よく接続することができる。

図１１には、実施形態の変形例の配線基板１ａが示されている。図１１の変形例の配線基板１ａでは、スタックドビア形成領域Ａの第１電極パッドＰ１の厚みが絶縁層３６の厚みよりも厚く設定されており、第１電極パッドＰ１が絶縁層３６の上面から上側に突出して形成されている。

また、スタックドビア非形成領域Ｂの第２電極パッドＰ２の厚みが第１電極パッドＰ１の厚みに対応して厚くなっている。図１１において、その他の要素は図１０と同じである。

配線基板１ａの第１電極パッドＰ１及び第２電極パッドＰ２の各厚みは、１０μｍ以上に設定することが好ましく、上限は例えば２０μｍである。

第１、第２電極パッド（銅）Ｐ１，Ｐ２に半導体チップのバンプ電極をはんだ層を介してフリップチップ接続する際に、はんだと銅との合金層が形成される。第１、第２電極パッドＰ１，Ｐ２の厚みが２μｍ〜３μｍの場合は、そのほぼ全体がはんだと銅との合金層になってしまう。

はんだと銅との合金層は硬く割れやすく、コンタクト抵抗も高くなる傾向があるため、第１、第２電極パッドＰ１，Ｐ２を十分に厚くすることにより、合金層が形成されるとしても主要部が銅から形成されるようにする。

次に、図１０の配線基板１に半導体チップをフリップチップ接続する方法について説明する。まず、図１２に示すように、半導体チップ４０を用意する。半導体チップ４０は、素子形成面に形成された接続パッド４２とその上に立設されたバンプ電極４４とを備えている。

半導体チップ４０のバンプ電極４４の先端には、電解めっきや印刷で形成されたはんだ層４６が形成されている。はんだ層４６の厚みは、例えば２５μｍ〜３０μｍ程度である。

半導体チップ４０のバンプ電極４４は、図１０の配線基板１の第１電極パッドＰ１及び第２電極パッドＰ２に対応するように配列されている。

そして、図１２に図１３を加えて参照すると、半導体チップ４０のバンプ電極４４を配線基板１の第１電極パッドＰ１及び第２電極パッドＰ２に圧接させ、リフロー加熱することによりはんだ層２４を溶融させる。

これにより、半導体チップ４０のバンプ電極４４がはんだ層４６を介して配線基板１の第１電極パッドＰ１及び第２電極パッドＰ２にフリップチップ接続される。

このとき、前述したように、加熱処理によって熱応力が発生するとしても、微細なスタックドビアの積層数が本来の積層数よりも減少しているため、スタックドビア構造の最下の部分に集中する応力が緩和される。

これにより、スタックドビア構造のビア破壊が防止されて製造歩留りを向上させることができると共に、半導体チップ４０と配線基板１との電気的な接続の信頼性を向上させることができる。

また、本実施形態では、スタックドビアの積層数を減らしているため、スタックドビア形成領域Ａの第１電極パッドＰ１は、スタックドビア非形成領域Ｂの第２電極パッドＰ２よりも一段低い位置に配置される。しかし、スタックドビア形成領域Ａの第１電極パッドＰ１の横方向に形成される配線層２５及びその上の絶縁層３６を薄膜で形成できるため、段差が極力小さい構造とすることができる。

従って、半導体チップ４０の各バンプ電極４４に形成した同じ量のはんだ層４６でその段差を十分に吸収できるため、半導体チップ４０のバンプ電極４４を配線基板１の電極パッドＰ１及び第２電極パッドＰ２に信頼性よく接続することができる。

また、配線基板１の電極パッドＰ１及び第２電極パッドＰ２は、上面及側面が露出する同じパッド形状となっているため、はんだ層４６との接合面積を十分に確保することができ、接続の高い信頼性が得られる。

以上により、図１０の配線基板１の第１電極パッドＰ１及び第２電極パッドＰ２に半導体チップ４０のバンプ電極４４がはんだ層４６を介してフリップチップ接続された半導体装置２が製造される。配線基板１と半導体チップ４０の間にアンダーフィル樹脂を充填してもよい。

図１４には、図１１の配線基板１ａの第１電極パッドＰ１及び第２電極パッドＰ２に半導体チップ４０のバンプ電極４４がはんだ層４６を介してフリップチップ接続された半導体装置２ａが示されている。

図１４の半導体装置１ａでは、前述したように、配線基板１の第１電極パッドＰ１及び第２電極パッドＰ２の厚みが１０μｍ以上に厚く設定されている。このため、第１、第２電極パッド（銅）Ｐ１，Ｐ２とはんだ層４６との間に銅とはんだの合金層が形成されるとしても、第１、第２電極パッド（銅）Ｐ１，Ｐ２の主要部が銅から形成されるため、電気的な接続の信頼性を向上させることができる。

１，１ａ…配線基板、２，２ａ…半導体装置、５…ベース配線基板、１０…コア基板、１２，１４，１６…めっきレジスト層、１２ａ，１４ａ，３９ａ…開口部、１６ａ…第１開口部，１６ｂ…第２開口部、１６ｘ…レジスト材、２０，２１、２２，２３，２４、２５…配線層、２４ａ，２５ａ，２６ａ…シード層、２４ｂ，２５ｂ，２６ｂ…銅めっき層、３１，３２，３３，３４，３６…絶縁層、３９…ソルダレジスト層、４０…半導体チップ、４２…接続パッド、４４…バンプ電極、Ａ…スタックドビア形成領域、Ｂ…スタックドビア非形成領域、Ｐ１…第１電極パッド、Ｐ２…第２電極パッド、ＴＥ…貫通電極、ＶＨ１，ＶＨ２，ＶＨ３…ビアホール、ＶＣ…ビア導体、ＶＰ…ビアパッド。

Claims (9)

1. 第１電極パッドを備えたスタックドビア構造の第１の多層配線層と、
   第２電極パッドを備えた非スタックドビア構造の第２の多層配線層とを有し、
   前記第２電極パッドは最上の第１絶縁層の上に形成され、
   前記第１電極パッドは、前記第１絶縁層よりも１層下の第２絶縁層の上に形成されると共に、上面及び側面が露出するように前記第１絶縁層の開口部に配置されていることを特徴とする配線基板。
2. 前記第２電極パッドの上面及び側面が前記第１絶縁層から露出しており、前記第１電極パッドと前記第２電極パッドとは、同じパッド形状を有することを特徴とする請求項１に記載の配線基板。
3. 前記第１絶縁層は、フィラーを含まない感光性樹脂から形成されることを特徴とする請求項１又は２に記載の配線基板。
4. 最上に第１電極パッドを備えたスタックドビア構造の第１の多層配線層と、
   最上に第２電極パッドを備えた非スタックドビア構造の第２の多層配線層とを有し、
   前記第２電極パッドは最上の第１絶縁層の上に形成され、
   前記第１電極パッドは、前記第１絶縁層よりも１層下の第２絶縁層の上に形成されると共に、上面及び側面が露出するように前記第１絶縁層の開口部に配置された配線基板と、
   前記配線基板の第１電極パッド及び前記第２電極パッドに、バンプ電極がはんだ層を介して接続された半導体チップと
   を有することを特徴とする半導体装置。
5. 第１絶縁層の上に、スタックドビア形成領域にビアパッドを配置し、スタックドビア非形成領域に第１配線層を配置する工程と、
   前記ビアパッドの上に第１ビアホールが配置され、前記第１配線層の上に第２ビアホールが配置された第２絶縁層を前記第１絶縁層の上に形成する工程と、
   前記第１ビアホール内に前記ビアパッドを露出させた状態で、前記第２ビアホールを介して前記第１配線層に接続される第２配線層を形成する工程と、
   前記第１ビアホールを含む領域に第１開口部が配置され、かつ前記第２配線層の上に第３ビアホールが配置された第３絶縁層を前記第２絶縁層の上に形成する工程と、
   前記第１ビアホールを介して前記ビアパッドに接続される第１電極パッドを、その上面及び側面が露出するように、前記第３絶縁層の第１開口部内の前記第２絶縁層の上に形成すると共に、前記第３ビアホールを介して前記第２配線層に接続される第２電極パッドを前記第３絶縁層の上に形成する工程と
   を有することを特徴とする配線基板の製造方法
6. 前記第１電極パッド及び前記第２電極パッドを形成する工程は、
   前記第３絶縁層の上、前記第１ビアホール、前記第１開口部及び前記第３ビアホールの各内面にシード層を形成する工程と、
   前記第３絶縁層の第１開口部内に、前記第１ビアホールに連通して前記第１開口部よりも小さい第２開口部が配置され、かつ前記第３ビアホールを含む領域に第３開口部が配置されためっきレジスト層を形成する工程と、
   電解めっきにより、前記めっきレジスト層の第２開口部及び第３開口部内に金属めっき層を形成する工程と、
   前記めっきレジスト層を除去する工程と、
   前記金属めっき層をマスクにして前記シード層をエッチングする工程とを含むことを特徴とする請求項５に記載の配線基板の製造方法。
7. 前記第２電極パッドの上面及び側面が前記第３絶縁層から露出しており、前記第１電極パッドと前記第２電極パッドとは、同じパッド形状を有することを特徴とする請求項５又は６に記載の配線基板の製造方法。
8. 前記第３絶縁層を形成する工程において、前記第３絶縁層はフィラーを含まない感光性樹脂から形成されることを特徴とする請求項５乃至７のいずれか一項に記載の配線基板の製造方法。
9. 第１絶縁層の上に、スタックドビア形成領域にビアパッドを配置し、スタックドビア非形成領域に第１配線層を配置する工程と、
   前記ビアパッドの上に第１ビアホールが配置され、前記第１配線層の上に第２ビアホールが配置された第２絶縁層を前記第１絶縁層の上に形成する工程と、
   前記第１ビアホール内に前記ビアパッドを露出させた状態で、前記第２ビアホールを介して前記第１配線層に接続される第２配線層を形成する工程と、
   前記第１ビアホールを含む領域に第１開口部が配置され、かつ前記第２配線層の上に第３ビアホールが配置された第３絶縁層を前記第２絶縁層の上に形成する工程と、
   前記第１ビアホールを介して前記ビアパッドに接続される第１電極パッドを、その上面及び側面が露出するように、前記第３絶縁層の第１開口部内の前記第２絶縁層の上に形成すると共に、前記第３ビアホールを介して前記第２配線層に接続される第２電極パッドを前記第３絶縁層の上に形成する工程と
   を含む方法により、配線基板を得る工程と、
   前記配線基板の第１電極パッド及び第２電極パッドに半導体チップのバンプ電極をはんだ層を介して接続する工程と
   有することを特徴とする半導体装置の製造方法。

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