[go: up one dir, main page]

TWI548003B - 積體電路元件及其製造方法 - Google Patents

積體電路元件及其製造方法 Download PDF

Info

Publication number
TWI548003B
TWI548003B TW103145949A TW103145949A TWI548003B TW I548003 B TWI548003 B TW I548003B TW 103145949 A TW103145949 A TW 103145949A TW 103145949 A TW103145949 A TW 103145949A TW I548003 B TWI548003 B TW I548003B
Authority
TW
Taiwan
Prior art keywords
layer
metal
forming
recess
gate
Prior art date
Application number
TW103145949A
Other languages
English (en)
Other versions
TW201535534A (zh
Inventor
洪奇成
劉冠廷
粘耀仁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201535534A publication Critical patent/TW201535534A/zh
Application granted granted Critical
Publication of TWI548003B publication Critical patent/TWI548003B/zh

Links

Classifications

    • H10D64/013—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H10D64/01304—
    • H10D64/01318—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10P14/61—
    • H10P95/06—
    • H10W20/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Materials Engineering (AREA)

Description

積體電路元件及其製造方法
本揭露係有關於一種積體電路元件及其製造方法。
金氧半(Metal-Oxide-Semiconductor,MOS)元件為積體電路的基本構成元件。現有的MOS元件基本上具有包含摻雜p型或n型佈置物之多晶矽的閘極電極，此閘極電極使用例如離子注入或熱擴散的摻雜操作形成。閘極電極的功函數調整至矽的能帶邊緣。針對n型金氧半(n-type Metal-Oxide-Semiconductor,NMOS)元件，所述功函數可調整至接近矽的傳導帶。針對p型金氧半(p-type Metal-Oxide-Semiconductor,PMOS)元件，所述功函數可調整至接近矽的價帶。上述多晶矽閘極電極之功函數的調整可藉由選擇適當的佈植物而實現。
具有多晶矽閘極電極的MOS元件會呈現出載子耗盡效應(carrier depletion effect)，此效應也可稱為是多晶耗盡效應(poly depletion effect)。所述多晶耗盡效應是在使用電場清除靠近閘極介電層之閘極區域的載子，形成耗盡層 (depletion layers)時所產生的。在n型多晶矽層中，耗盡層包含離子化之不可移動的施體部位(donor site)，而在p型多晶矽層中，耗盡層包含離子化之不可移動的受體部位(acceptor sites)。耗盡效應導致有效的閘極介電層之厚度增加，使得要在半導體之表面上形成反轉層(inversion layer)更為困難。
多晶耗盡效應的問題可藉由形成金屬閘極電極或金屬矽化閘極電極解決，其中在NMOS元件中以及在PMOS元件中使用的金屬閘極亦具有能帶邊緣功函數。因為NMOS元件和PMOS元件對於功函數有不同的需求，所以使用雙閘極互補式金氧半(Complementary Metal-Oxide-Semiconductor,CMOS)元件。
根據本揭露之一些實施方式，一種積體電路元件之製造方法包含形成偽閘極堆疊於半導體基板上方，其中半導體基板包含於晶圓中。所述方法更包含移除偽閘極堆疊以形成凹陷，形成閘極介電層於凹陷中，以及形成金屬層於凹陷中且位於閘極介電層上方。金屬層具有n型功函數。部分之金屬層具有晶體結構。所述方法還包含藉由複數個金屬材料填充凹陷之剩餘部分，其中金屬材料覆蓋金屬層。
根據本揭露之選擇性的實施方式，一種積體電路元件之製造方法包含形成偽閘極堆疊於半導體基板上方，其中半導體基板包含於晶圓中。所述方法更包含移除偽閘極堆疊以形成凹陷於層間介電層中，形成閘極介電層於凹陷中，利用物 理氣相沉積(Physical Vapor Deposition,PVD)形成鋁化鈦層於凹陷中。鋁化鈦層位於閘極介電層上方。鋁化鈦層之形成在高於約攝氏200度之溫度完成。藉由複數個金屬材料填充凹陷之複數個剩餘部分，其中金屬材料覆蓋鋁化鈦層。
根據本揭露之又一選擇性實施方式，一種積體電路元件包含半導體基板、位於半導體基板上方的層間介電層、於層間介電層中的複數個閘極間隔物，以及位於層間介電層中且介於閘極間隔物之相對部分之間的置換閘極。置換閘極包含閘極介電層、位於閘極介電層上方的擴散阻隔層、位於擴散阻隔層上方的鋁化鈦層。鋁化鈦層包含複數部分具有晶體結構。
10‧‧‧晶圓
20‧‧‧基板
21‧‧‧淺溝槽區域
22‧‧‧偽閘極堆疊
24‧‧‧偽閘極介電層
26‧‧‧偽閘極電極
28‧‧‧硬式遮罩
30‧‧‧LDD區域
34‧‧‧閘極間隔物
34A‧‧‧氮氧化矽層
34B‧‧‧氧化矽層
38‧‧‧源極和汲極區域
40‧‧‧接觸蝕刻停止層
42‧‧‧層間介電層
44‧‧‧凹陷
46‧‧‧閘極介電層
48‧‧‧擴散阻隔層
50‧‧‧金屬層
102、104、106、108‧‧‧線條
52‧‧‧阻擋層
54‧‧‧潤濕層
56‧‧‧填充金屬
58‧‧‧置換閘極堆疊
60‧‧‧源極/汲極矽化區域
62‧‧‧接觸插塞
100‧‧‧MOS元件
W1‧‧‧寬度
D1‧‧‧深度
細讀以下詳細敘述並搭配對應之圖式，可瞭解到本揭露之多個態樣。須注意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，為了討論的清楚，所述之特徵的尺寸可以任意的增加或減少。
第1圖至第10圖係根據一些例示性實施方式繪示形成金氧半(Metal-Oxide-Semiconductor,MOS)元件的中間步驟的剖面圖。
第11圖繪示金屬層之X射線繞射圖案的實驗結果。
以下本揭露將提供許多個不同的實施方式或實施例以實現本揭露之多個特徵。許多元件與設置將以特定實施例 在以下說明，以簡化本揭露。當然這些實施例僅用以示例而不應用以限制本揭露。舉例而言，敘述「第一特徵形成於第二特徵上」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特徵與第二特徵之間而使兩者不直接接觸。此外，於各式各樣的實施例中，本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明，而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
此外，空間的相關用語，諸如「下面(underlying)」、「下方(below)」、「低於(lower)」、「覆蓋(overlying)」、「高於(upper)」及類似用語，在此處可被用以方便描述圖中繪示之一個元件或特徵與其他的元件或特徵之間的關係。除了描繪於圖中的方向外，這些相對用語包含使用或操作這些元件的不同方向。裝置也可能具有其他方向(轉90度或位於其他方向)，且內文中關於空間的相對敘述可依據上述原則做類似的解釋。
根據各種例示性實施方式，提供金氧半(Metal-Oxide-Semiconductor,MOS)元件及其形成方法。形成MOS元件的中間步驟將被繪示。實施方式的變化將被討論。通篇的各種視角以及繪示之實施方式中，相似的標號用以標示相似的元件。
第1圖至第10圖為根據一些例示性實施方式形成MOS元件的中間步驟的剖面圖。請參考第1圖，提供晶圓10，其包含基板20。基板20可藉由半導體材料形成，例如矽、碳 化矽(SiC)、矽鍺(silicon germanium,SiGe)、三-五族半導體化合物或類似物。淺溝槽(Shallow Trench Isolation,STI)區域21形成於基板20中，且用以定義MOS元件的主動區域。
偽閘極堆疊22形成於基板20上方。偽閘極堆疊22包含偽閘極介電層24以及偽閘極電極26。在一些例示性實施方式中，偽閘極介電層24包含氧化矽。在選擇性實施方式中，也可使用其他材料如氮化矽、碳化矽或類似物。偽閘極電極26可包含多晶矽。在一些實施方式中，偽閘極堆疊22更包含硬式遮罩28於偽閘極電極26上方。硬式遮罩28可包含氮化矽，也可使用其他材料例如碳化矽、氮氧化矽及類似物。在選擇性實施方式中，沒有形成硬式遮罩28。
形成汲極/源極輕摻雜(Light-Doped Drain/source,LDD)區域30，例如，根據所得到的MOS元件100(第10圖)之導電型態，佈植p型佈植物(如硼及/或銦)或n型佈植物(如磷及/或砷)於基板20中。例如，當MOS元件100為pMOS元件，LDD區域30為p型區域。當MOS元件100為nMOS元件，LDD區域30為n型區域。偽閘極堆疊22作為佈植遮罩，使得LDD區域30之邊緣實質上對齊偽閘極堆疊22之邊緣。
參考第2圖，閘極間隔物34形成於偽閘極堆疊22之側牆上。在一些實施方式中，各個閘極間隔物34包含氮氧化矽層34A以及氧化矽層34B。在選擇性的實施方式中，閘極間隔物34包含一或多個層，各個層包含氧化矽、氮化矽、氮氧化矽、或其他介電材料。有用的形成方法包含電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)、低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition,LPCVD)、次大氣壓之化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)及其他沉積方法。
源極和汲極區域(下文為源極/汲極區域)38形成於半導體基板20中。在實施方式中，當MOS元件100(第10圖)為pMOS元件，源極/汲極區域38為p型。在實施方式中，當MOS元件100為nMOS元件，源極/汲極區域38為n型。在一些實施方式中，源極/汲極應力源(亦標示為38)形成於半導體基板20中。源極/汲極應力源形成至少部分的源極和汲極區域38。第2圖繪示源極/汲極區域38分別完全覆蓋源極/汲極應力源的實施方式。在選擇性實施方式中，源極/汲極區域38以及源極/汲極應力源部分重疊。
此外，實施方式中的MOS元件100(第10圖)為nMOS元件，源極/汲極應力源38可包含磷化矽(SiP)、碳化矽(SiC)或類似物。實施方式中的MOS元件100為pMOS元件，源極/汲極應力源38可包含矽鍺(SiGe)。源極/汲極應力源38的形成可藉由蝕刻半導體基板20達成，以形成凹陷於其中，且接著進行磊晶以成長源極/汲極應力源38於凹陷中。
參考第3圖，接觸蝕刻停止層(Contact Etch Stop Layer,CESL)40形成於偽閘極堆疊22以及源極/汲極區域38上方。在一些實施方式中，接觸蝕刻停止層40包含氮化矽、碳化矽或其他介電材料。層間介電層(Inter-Layer Dielectric,ILD)42形成於接觸蝕刻停止層40上方。層間介電層42覆蓋至 比偽閘極堆疊22之頂表面還高的高度。層間介電層42可包含可流動的氧化物，其利用例如可流動化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)形成。層間介電層42亦可為利用旋轉塗佈形成的旋佈玻璃。例如，層間介電層42可包含磷矽玻璃(Phosphosilicate Glassm,PSG)、硼矽玻璃(Boro-Silicate Glass,BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、正矽酸乙酯(Tetraethyl Orthosilicate,TEOS)氧化物、氮化鈦(TiN)、碳氧化矽(SiOC)、或其他低介電常數之非多孔介電材料。
第4圖繪示平坦化步驟，其係藉由例如，化學機械研磨(Chemical Mechanical Polish,CMP)完成。進行所述CMP以移除層間介電層42以及接觸蝕刻停止層40之過剩部分，其中所述過剩部分位於硬式遮罩28之頂表面上方。因此，偽閘極堆疊22被暴露。在選擇性實施方式中，硬式遮罩28經由CMP製程移除，其中CMP製程停止於偽閘極電極26之頂表面。
接著，移除偽閘極堆疊22。凹陷44因為偽閘極堆疊22之移除而形成，其中所得結構繪示於第5圖中。在一些實施方式中，凹陷44之寬度W1小於約25奈米，且可介於約18奈米以及約22奈米之範圍之間。然而，應當理解的是，在整個說明書中所列舉的數值僅僅是示例，並且可以改變為不同的數值。此外，凹陷44之深度D1可大於約40奈米。凹陷44之縱橫比D1/W1可高於約1.3、高於約7.0或高於約10.0。如此之高縱橫比、小的寬度W1以及大深度D1要求隨後形成的金屬層是共 形的，以達到所要求的性能。
第6圖至第9圖繪示置換閘極堆疊之形成。參考第6圖，形成閘極介電層46。在一些實施方式中，閘極介電層46包含界面層(閘極介電層46的下部分)，其為介電層。在一些實施方式中，界面層包含氧化層，如矽氧化層，其可經由基板20的熱氧化、化學氧化或沉積步驟形成。閘極介電層46亦可包含高介電常數層(閘極介電層46的上部分)，其包含高介電常數材料，如氧化鉿、氧化鑭、氧化鋁或類似物。高介電材料的介電常數(k值)高於3.9，且可高於約7.0，且有時候高於21.0或一樣高。高介電常數介電層上覆於，且可接觸所交接的介電層。
如第6圖所示，擴散阻隔層48形成於閘極介電層46上方。在一些實施方式中，擴散阻隔層48包含氮化鈦(TiN)、氮化鉭(TaN)或其複合材料。例如，擴散阻隔層48可包含氮化鈦層(擴散阻隔層48之下部分)，且氮化鉭層(擴散阻隔層48之上部分)位於氮化鈦層上方。氮化鈦層可具有低於約65埃的厚度，且氮化鉭層可具有低於約20埃的厚度。
參考第7圖，形成金屬層50。根據一些實施方式，金屬層50可包含鋁化鈦(titanium aluminum,TiAl)。在一些實施方式中，所得到的MOS元件100(第10圖)為N型MOS(NMOS)元件。金屬層50與擴散阻隔層48接觸。例如，實施方式中的擴散阻隔層48包含氮化鈦層以及氮化鉭層，金屬層50可與氮化鉭層物理接觸。在選擇性實施方式中，所得到的MOS元件100(第10圖)為P型MOS(PMOS)元件，多餘的氮化鈦層(未繪示)接觸且形成於氮化鉭層(在擴散阻隔層48中)以 及覆蓋的金屬層50之間。多餘的氮化鈦層提供適合PMOS元件的功函數，PMOS元件的功函數高於矽的價帶與傳導帶中間的中間能隙功函數(約4.5電子伏特)。所述高於中間能隙功函數的功函數視為p型功函數，且具有p型功函數的個別金屬稱為p型金屬。
金屬層50提供適合NMOS元件的功函數，NMOS元件的功函數低於中間能隙功函數。所述低於中間能隙功函數的功函數稱為n型功函數，且具有n型功函數的個別金屬可稱為n型金屬。在一些實施方式中，金屬層50為具有低於約4.3電子伏特之功函數的n型金屬。金屬層50之功函數亦可介於約3.8電子伏特至約4.6電子伏特的範圍之間。
金屬層50之形成可藉由物理氣相沉積(Physical Vapor Deposition,PVD)達成。根據本揭露之一些實施方式，金屬層50以高於室溫(如約攝氏20度至約攝氏25度)之溫度形成。選擇溫度使得金屬層50具有相當大的體積百分比(或原子百分比)，例如多約百分之5的晶體結構，而不是非晶結構。體積百分比以金屬層50中的晶體結構的總體積除以金屬層50的總體積。金屬層50中的晶體結構可為六方最密堆積(Hexagonal Close Packing,HCP)結構。金屬層50亦可富含伽碼(gamma-rich)，此意謂著γ-TiAl(111)。金屬層50中的晶體結構之體積百分比亦可多於百分之80，且可介於約百分之80至約百分之100之間。
為了增加金屬層50中的晶體結構的體積百分比，在金屬層50之形成過程中，增加晶圓10的溫度，例如， 增加至約攝氏200度。所述溫度也可介於約攝氏150度以及約攝氏450度的範圍之間。然而，如果金屬層50(其可包含鋁化鈦)形成於室溫或稍微高於室溫，所形成的整個金屬層50將會有非晶結構。晶體結構增加的百分比使得鋁原子更為活潑，因而導致所形成的MOS元件100(第10圖)之飽和電流變的相較於整個金屬層50具有非晶結構時高。
第11圖繪示金屬層50之X射線繞射圖案的實驗結果，其中X軸為繞射角，而Y軸為強度，線條102、104、106以及108為分別獲取自鋁化鈦層形成於室溫、攝氏200度、攝氏250度以及攝氏300度的對應圖案。在角度2θ大約等於35.5度、38.5度、40.5度的垂直峰值分別對應到結晶方向(200)、(111)以及(201)，其中結晶方向為鋁化鈦層成長的方向。
如第11圖之線條102所示，形成於室溫(利用PVD)的鋁化鈦層在任何結晶方向上並不具有明顯的峰值，代表個別的鋁化鈦層為非晶。當沉積溫度增加至攝氏200度時，具有兩個峰值(200)以及(201)開始出現，代表存在的晶體結構具有(200)以及(201)之方向。所述個別的鋁化鈦層具有HCP結構。當溫度再增加至約攝氏250度時，(111)結晶方向出現顯著的峰值，代表更多具有(111)結晶方向的晶體結構存在。所述個別的鋁化鈦富含伽碼(gamma-rich)。再增加鋁化鈦層50的沉積溫度至約攝氏300度，結晶方向(111)之峰值的強度再度增加，代表具有(111)結晶方向的晶體結構之體積百分比更為增加。因此，第11圖繪示金屬層50隨著沉積溫度的增加，更高百分比之晶體結構能自金屬層50中獲取。晶體結構的確切方向 與製程情況相關。
接著，形成更多的層以填充凹陷44，且所得到的結構繪示於第8圖中。在一些例示性實施方式中，後續形成的金屬層包含阻擋層52、潤濕層54、填充金屬56。在一些實施方式中，阻擋層52可包含氮化鈦(TiN)，其可利用PVD形成。潤濕層54可包含鈷層，其可利用化學氣相沉積(Chemical Vapor Deposition,CVD)形成。填充金屬56可包含鋁或鋁合金，其可利用PVD、CVD或類似製程形成。填充金屬56可回流以完全地填充第7圖所剩餘的凹陷44。
第9圖繪示平坦化步驟(例如CMP)，以移除閘極介電層46、擴散阻隔層48、金屬層50、阻擋層52、潤濕層54、填充金屬56之過剩部分，其中所述過剩部分位於層間介電層42上方。閘極介電層46、擴散阻隔層48、金屬層50、阻擋層52、潤濕層54、填充金屬56之過剩部分形成置換閘極堆疊58。各個閘極介電層46、擴散阻隔層48、金屬層50、阻擋層52、潤濕層54、填充金屬56之過剩部分包含底部部分以及接觸且位於底部部分上方之側牆部分。
參考第10圖，形成源極/汲極矽化區域60以及接觸插塞62。所述形成製程可包含形成接觸插塞開口於層間介電層42中以暴露源極/汲極區域38、形成金屬層(未繪示)以延伸入接觸插塞開口、進行退火製程以形成源極/汲極矽化區域60、移除金屬層之未反應部分以及填充接觸插塞開口以形成接觸插塞62。MOS元件100因此形成。
本揭露之實施方式具有一些有利的特徵。藉由同 時提供射頻(RF)與直流(DC)電源，MOS元件之置換閘極中的金屬層(如鋁化鈦)的平順度得以改善。因此，提供給NMOS元件之功函數的鋁化鈦層可具有所需求的厚度，即使是在鋁化鈦層最薄的位置。故，MOS元件的性能得以改善。此外，平順度的改善亦表示形成置換閘極之間隙填充製程並沒有受到不利的影響。例如，沒有空隙因為金屬層之最小厚度增加而不利地形成於置換閘極中。
根據本揭露之一些實施方式，一種積體電路元件之製造方法包含形成偽閘極堆疊於半導體基板上方，其中半導體基板包含於晶圓中。所述方法更包含移除偽閘極堆疊以形成凹陷，形成閘極介電層於凹陷中，以及形成金屬層於凹陷中且位於閘極介電層上方。金屬層具有n型功函數。部分之金屬層具有晶體結構。所述方法還包含藉由複數個金屬材料填充凹陷之剩餘部分，其中金屬材料覆蓋金屬層。
根據本揭露之選擇性的實施方式，一種積體電路元件之製造方法包含形成偽閘極堆疊於半導體基板上方，其中半導體基板包含於晶圓中。所述方法更包含移除偽閘極堆疊以形成凹陷於層間介電層中，形成閘極介電層於凹陷中，利用物理氣相沉積(Physical Vapor Deposition,PVD)形成鋁化鈦層於凹陷中。鋁化鈦層位於閘極介電層上方。鋁化鈦層之形成在高於約攝氏200度之溫度完成。藉由複數個金屬材料填充凹陷之複數個剩餘部分，其中金屬材料覆蓋鋁化鈦層。
根據本揭露之又一選擇性實施方式，一種積體電路元件包含半導體基板、位於半導體基板上方的層間介電層、 於層間介電層中的複數個閘極間隔物，以及位於層間介電層中且介於閘極間隔物之相對部分之間的置換閘極。置換閘極包含閘極介電層、位於閘極介電層上方的擴散阻隔層、位於擴散阻隔層上方的鋁化鈦層。鋁化鈦層包含複數部分具有晶體結構。
上述論述多個實施方式的特徵，使得本領域通常知識者可以更佳地理解本揭露之多個態樣。本領域通常知識者應可理解，他們可以容易地使用本揭露作為基礎來設計或更改其他用於達到與這裡所介紹實施方式相同之目的及/或實現相同優點的製程和結構。本領域通常知識者也應了解到，均等構造在不背離本揭露之精神和範圍內，可以進行多種變化、替換以及改變。
10‧‧‧晶圓
20‧‧‧基板
21‧‧‧淺溝槽區域
30‧‧‧LDD區域
34‧‧‧閘極間隔物
38‧‧‧源極和汲極區域
40‧‧‧接觸蝕刻停止層
42‧‧‧層間介電層
46‧‧‧閘極介電層
48‧‧‧擴散阻隔層
50‧‧‧金屬層
52‧‧‧阻擋層
54‧‧‧潤濕層
56‧‧‧填充金屬
58‧‧‧置換閘極堆疊
60‧‧‧源極/汲極矽化區域
62‧‧‧接觸插塞
100‧‧‧MOS元件

Claims (10)

  1. 一種積體電路元件之製造方法，包含：形成一偽閘極堆疊(dummy gate stack)於一半導體基板上方，其中該半導體基板包含於一晶圓中；移除該偽閘極堆疊以形成一凹陷；形成一閘極介電層於該凹陷中；形成一金屬層於該凹陷中且位於該閘極介電層上方，其中該金屬層具有一n型功函數(n-work function)，且其中部分之該金屬層具有一晶體結構；以及藉由複數個金屬材料填充該凹陷之一剩餘部分，其中該些金屬材料覆蓋該金屬層。
  2. 如請求項1所述之製造方法，其中形成該金屬層更包含沉積一鋁化鈦(titanium aluminum,TiAl)層。
  3. 如請求項1所述之製造方法，其中形成該金屬層包含沉積該金屬層於高於約攝氏200度之溫度。
  4. 如請求項1所述之製造方法，其中以該些金屬材料填充該凹陷之該剩餘部分包含：沉積一氮化鈦層於該金屬層上方；沉積一鈷層於該氮化鈦層上方；以及沉積一鋁層於該鈷層上方。
  5. 一種積體電路元件之製造方法，包含： 形成一偽閘極堆疊(dummy gate stack)於一半導體基板上方，其中該半導體基板包含於一晶圓中；移除該偽閘極堆疊以形成一凹陷於一層間介電層中；形成一閘極介電層於該凹陷中；利用物理氣相沉積(Physical Vapor Deposition,PVD)形成一鋁化鈦層於該凹陷中，其中該鋁化鈦層位於該閘極介電層上方，且其中形成該鋁化鈦層於高於攝氏200度之溫度完成；以及藉由複數個金屬材料填充該凹陷之複數個剩餘部分，其中該些金屬材料覆蓋該鋁化鈦層。
  6. 如請求項5所述之製造方法，其中形成該鋁化鈦層包含以介於約攝氏150度至約攝氏450度之範圍的溫度沉積該鋁化鈦層。
  7. 如請求項5所述之製造方法，其中該鋁化鈦層包含具有一晶體結構之至少部分。
  8. 如請求項5所述之製造方法，其中藉由該些金屬材料填充該凹陷之該些剩餘部分包含：形成一氮化鈦層於該鋁化鈦層上方；形成一鈷層於該氮化鈦層上方；以及形成一鋁層於該鈷層上方。
  9. 一種積體電路元件，包含： 一半導體基板；一層間介電層(Inter-Layer Dielectric,ILD)，位於該半導體基板上方；複數個閘極間隔物；以及一置換閘極，位於該層間介電層中且介於該些閘極間隔物之相對部分之間，其中該置換閘極包含：一閘極介電層；一擴散阻隔層，位於該閘極介電層上方；以及一鋁化鈦層，位於該擴散阻隔層上方，其中該鋁化鈦層包含複數部分具有一晶體結構。
  10. 如請求項9所述之積體電路元件，更包含：一源極以及汲極區域，位於該半導體基板中，其中該源極以及汲極區域位於該置換閘極之相對面；一接觸蝕刻停止層，覆蓋該源極以及汲極區域，其中該層間介電層覆蓋該接觸蝕刻停止層；以及複數個接觸插塞，位於該層間介電層與該接觸蝕刻停止層中，其中該些接觸插塞與該源極以及汲極電性耦接。
TW103145949A 2014-03-14 2014-12-27 積體電路元件及其製造方法 TWI548003B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/213,194 US9698019B2 (en) 2014-03-14 2014-03-14 N-work function metal with crystal structure

Publications (2)

Publication Number Publication Date
TW201535534A TW201535534A (zh) 2015-09-16
TWI548003B true TWI548003B (zh) 2016-09-01

Family

ID=54069632

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103145949A TWI548003B (zh) 2014-03-14 2014-12-27 積體電路元件及其製造方法

Country Status (3)

Country Link
US (3) US9698019B2 (zh)
CN (1) CN104916543B (zh)
TW (1) TWI548003B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698019B2 (en) * 2014-03-14 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. N-work function metal with crystal structure
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US20160086805A1 (en) * 2014-09-24 2016-03-24 Qualcomm Incorporated Metal-gate with an amorphous metal layer
US9722038B2 (en) * 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
CN107492494A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9780209B1 (en) * 2016-07-13 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9847398B1 (en) * 2016-07-13 2017-12-19 United Microelectronics Corp. Semiconductor device with gate structure having dielectric layer on one side and contact plug on the other side
CN113410177A (zh) * 2017-06-16 2021-09-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN111095564B (zh) 2017-09-12 2025-12-16 英特尔公司 具有包括晶态合金的金属接触部的半导体器件
DE102018116726A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive High-k-Bildung in einem Gate-Last-Prozess
US10515809B2 (en) 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-K formation in gate-last process
US10840376B2 (en) * 2017-11-29 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method with enhanced gate contact and threshold voltage
CN108831919B (zh) * 2018-05-04 2021-10-15 上海华力集成电路制造有限公司 平面栅mosfet
DE102019116911B4 (de) 2018-09-27 2024-05-29 Taiwan Semiconductor Manufacturing Co. Ltd. Metall-gate-strukturen für feldeffekttransistoren
US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors
US10566201B1 (en) * 2018-10-30 2020-02-18 Globalfoundries Inc. Gate cut method after source/drain metallization
US20210118874A1 (en) * 2019-10-21 2021-04-22 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN114823878A (zh) * 2022-04-14 2022-07-29 上海华力集成电路制造有限公司 具有hkmg的mos晶体管及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869901A (en) * 1995-10-17 1999-02-09 Nissan Motor Co., Ltd. Semiconductor device having aluminum interconnection and method of manufacturing the same
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
TW201332107A (zh) * 2012-01-20 2013-08-01 United Microelectronics Corp 半導體結構及其製程
TW201403829A (zh) * 2012-07-10 2014-01-16 台灣積體電路製造股份有限公司 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5067988A (en) * 1990-02-02 1991-11-26 The United States Of America As Represented By The Secretary Of The Air Force Low temperature hydrogenation of gamma titanium aluminide
JP2001344740A (ja) * 2000-05-26 2001-12-14 Hitachi Ltd 磁気記録媒体及び磁気記憶装置
JP2003031806A (ja) * 2001-05-09 2003-01-31 Hitachi Ltd Ｍｏｓトランジスタ及びその製造方法
JP3634320B2 (ja) * 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
US7138323B2 (en) * 2004-07-28 2006-11-21 Intel Corporation Planarizing a semiconductor structure to form replacement metal gates
US7659197B1 (en) * 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US8048810B2 (en) * 2010-01-29 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal gate N/P patterning
KR20120100296A (ko) * 2011-03-03 2012-09-12 삼성전자주식회사 수직 성장된 반도체를 포함하는 적층 구조물과 이를 포함하는 ｐｎ 접합 소자 및 이들의 제조 방법
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20130127257A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8975666B2 (en) * 2012-08-22 2015-03-10 United Microelectronics Corp. MOS transistor and process thereof
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9590065B2 (en) * 2013-12-04 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with metal gate structure comprising work-function metal layer and work-fuction adjustment layer
US9583362B2 (en) * 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9396953B2 (en) * 2014-03-14 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Conformity control for metal gate stack
US9698019B2 (en) * 2014-03-14 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. N-work function metal with crystal structure
US9735231B2 (en) * 2014-03-31 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Block layer in the metal gate of MOS devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869901A (en) * 1995-10-17 1999-02-09 Nissan Motor Co., Ltd. Semiconductor device having aluminum interconnection and method of manufacturing the same
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
TW201332107A (zh) * 2012-01-20 2013-08-01 United Microelectronics Corp 半導體結構及其製程
TW201403829A (zh) * 2012-07-10 2014-01-16 台灣積體電路製造股份有限公司 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法

Also Published As

Publication number Publication date
US20170301768A1 (en) 2017-10-19
US20190252512A1 (en) 2019-08-15
TW201535534A (zh) 2015-09-16
US10269918B2 (en) 2019-04-23
US20150262822A1 (en) 2015-09-17
US11133395B2 (en) 2021-09-28
CN104916543A (zh) 2015-09-16
CN104916543B (zh) 2018-12-28
US9698019B2 (en) 2017-07-04

Similar Documents

Publication Publication Date Title
TWI548003B (zh) 積體電路元件及其製造方法
TWI668744B (zh) 半導體裝置及其形成方法
TWI541942B (zh) 積體電路元件及其製造方法
US9214558B2 (en) Method of forming semiconductor device including silicide layers
TWI604516B (zh) 半導體裝置及其製造方法
US9396953B2 (en) Conformity control for metal gate stack
KR20130135709A (ko) 딥 트렌치에 에어 갭을 구비한 반도체 분리 구조
CN106711221A (zh) 多重栅极装置
US20180145131A1 (en) Semiconductor Device and Method
CN106469654A (zh) 半导体装置及其制造方法
US10158014B2 (en) MOS devices with ultra-high dielectric constants and methods of forming the same
TW201714309A (zh) 鰭式場效應電晶體結構及其製造方法
CN107346782A (zh) 鳍型场效应晶体管及其制造方法
US9287139B2 (en) Re-crystallization for boosting stress in MOS device
KR20160092894A (ko) 핀 구조물을 포함하는 반도체 디바이스 및 이의 제조 방법
TW201727908A (zh) 鰭式場效電晶體元件及其形成方法
JP2013012686A (ja) 半導体装置及びその製造方法