TWI543365B - 半導體裝置及其形成方法 - Google Patents
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Description
本發明係關於積體電路及其製作,且特別是關於一種半導體裝置及其形成方法。
基於不同電子構件(例如電晶體、二極體、電阻、電容等)之積體密度的持續改善,半導體工業已經歷快速成長。在大多數的情形下,積體密度的改善係來自於最小元件尺寸的持續縮減,如此可於一給定區域內整合更多的構件。然而,較小的元件尺寸可能導致更多的漏電流。隨著近來更小的電子裝置的需求增加,便需要降低半導體裝置內的漏電流。
所謂的鰭式場效電晶體裝置變得逐漸受到歡迎。此鰭式場效地晶體裝置配製有延伸自基板之且稱之為”鰭”之薄的鰭樣結構,以及提供包覆於此鰭上之一閘極。此鰭結構係由半導體材料所形成,通常為矽,且當作為一電晶體時,具有形成於內部之電流通道。由於閘極係包覆環繞通道區的三個側邊之上,可於具有小特徵尺寸之鰭式場效地晶體裝置中提供了極佳通道控制。
依據一實施例,本發明提供了一種半導體裝置,
包括:一第一鰭,為一第一隔離結構所部分環繞且凸出穿過其頂面;以及一第二鰭,為一第二隔離結構所部分環繞且凸出穿過其頂面,其中該第一隔離結構之該頂面係高於該第二隔離結構之該頂面,使得該第二鰭具有高於該第一鰭之高度之一高度,且其中該第二隔離結構具有高於該第一鰭結構之摻質濃度之一摻質濃度。
依據另一實施例,本發明提供了一種半導體裝置之形成方法,包括:形成複數個隔離結構位於一基板內,其中:一第一鰭,為一第一隔離結構所部分環繞;以及一第二鰭,為一第二隔離結構所部分環繞;對該第二隔離結構施行一第一佈植製程;對該第一隔離結構與該第二隔離結構施行一第二佈植製程;以及對該第一隔離結構與該第二隔離結構施行一凹口形成製程。
依據又一實施例,本發明提供了一種半導體裝置之形成方法,包括:取得具有形成於其上之複數個第一鰭結構與複數個第二鰭結構之一基板;形成環繞該複數個第一鰭結構之一第一複數個隔離結構與環繞該複數個第二鰭結構之第二複數個隔離結構;形成一圖案化罩幕層於該基板上,其中該圖案化罩幕層覆蓋了該第一複數個隔離結構且露出了該第二複數個隔離結構;施行一第一佈植製程通過該圖案化罩幕層,以採用一第一摻質佈植該第二複數個隔離結構;移除該圖案化罩幕層;施行一第二佈植製程,以採用一第二摻質佈植該第一複數個隔離結構與該第二複數個隔離結構;對該第一與第二複數個隔離結構施行一凹口形成製程,以露出該第一與第二複數個
鰭結構之一部。
100‧‧‧方法
102、104、106、108、110‧‧‧步驟
200‧‧‧鰭式場效地晶體裝置
202‧‧‧圖案化感光層
204‧‧‧基板
204a‧‧‧第一區
204b‧‧‧第二區
204s‧‧‧主表面
206‧‧‧硬罩幕
208‧‧‧墊氧化物
210a‧‧‧鰭結構
210b‧‧‧鰭結構
212a‧‧‧第一隔離結構
212b‧‧‧第二隔離結構
214‧‧‧圖案化罩幕層
216‧‧‧第一佈植製程
218‧‧‧第二佈植製程
220‧‧‧閘極結構
222‧‧‧閘介電層
224‧‧‧閘電極層
226‧‧‧輕度摻雜汲極/源極區
228‧‧‧口袋區
230‧‧‧閘間隔物
232‧‧‧源極/汲極區
234‧‧‧密封層
T‧‧‧厚度
H1‧‧‧鰭高度
H2‧‧‧鰭高度
第1圖為一流程圖,繪示了依據一些實施例之一種鰭式場效電晶體裝置之形成方法。
第2A-11A圖與第2B-11B圖分別為依據一些實施例之於一鰭式場效地晶體裝的製作之中間階段的立體圖與剖面圖。
第12圖與第13圖為依據一些實施例之位於一鰭式場效電晶體裝置的製作之中間階段的剖面圖。
以下詳細討論本揭露之製做與使用的數個實施例。但是應該理解的是,實施例可以在多種特定範圍中來體現。所討論的具體實施例僅僅是說明性的,並且不限制本揭露的範圍。
可以理解的是,下述揭露提供了用於實現本揭露之不同特徵之許多不同的實施例或範例。於下文中描述了特定構件與設置的數個範例以簡化本揭露。當然其僅為範例之用而非用以限制本發明。再者,於描述中之早於第二製程前的第一製程的實施可包括於第一製程後馬上施行第二製程之數個範例,且亦可包括於第一與第二製程之間施行額外製程。基於簡化與清楚的目的,各種元件可以以不同的尺度來任意繪製。再者,於本描述中於一第二元件之上或上形成一第一元件可包括此第一與第二元件直接接觸或非直接接觸之數個實施例。
所述實施例的一些變化被描述了。在各個視圖和
示例性實施例中,相同的參考數字用於表示相同的元件。可以理解的是,於此方法之前,期間,和之後可以提供另外的步驟,且在此描述之一些步驟於此方法之其他實施例中可被取代或取消。
具有不同鰭高度之鰭式場效電晶體與其製法的數個實施例被提供了。值得注意的是,本揭露提供了在此稱為鰭式場效電晶體裝置之多重閘電晶體或鰭類多重閘電晶體之形態的多個實施例。
第1圖為一流程圖,繪示了依據一些實施例之一種形成半導體裝置之方法100。此方法起始於步驟102,其中提供具有數個第一鰭結構與數個第二鰭結構之一基板。方法100接著繼續操作104,其中於此基板上形成數個第一隔離結構與數個第二隔離結構。此些第一鰭結構係為此些第一隔離結構所部分地環繞,而此些第二鰭結構係為此些第二隔離結構所部分地環繞。方法100繼續操作106,其中對此些第二隔離結構施行一第一佈植製程。方法100繼續操作108,其中對此些第一隔離結構與此些第二隔離結構施行一第二佈植製程。方法100繼續操作110,對此些第一隔離結構與此些第二隔離結構施行一凹口形成製程,使得第一鰭結構與第二鰭結構分別凸出穿過此些第一隔離結構與此些第二隔離結構之頂面。
值得注意的是,第1圖的方法並未產生一完整的鰭式場效電晶體裝置。可採用互補型金氧半導體技術製程以製造出完整之一鰭式場效電晶體裝置。如此,可於第1圖之方法100之前、之中或之後提供額外製程,且可僅於下文中簡單描述部
分之其他製程。此外,基於較佳了解本發明之概念的目的,第1-11B圖係經過簡化。
第2A-10A圖與第2B-10B圖分別為依據一些實施例之一鰭式場效地晶體裝置200的製作之中間階段的立體圖與剖面圖。於第2A-10B圖中,圖尾標註為”B”的圖式係為沿著圖尾標註為”A”的圖式內a-a剖線所得到。此外,第11B圖為沿第11A圖內之剖線b-b所得到。
於第2A與2B圖內繪示之製作的中間階段中,於一基板204上形成如光阻或相似物之一圖案化感光層202。此圖案化感光層202係形成於一硬罩幕206之上,其位於墊氧化物208上,其位於基板204之上。硬罩幕206可為氮化矽、氮氧化矽或相似物。墊氧化物208可為氧化矽或相似物。
基板204可為一塊狀基板,例如塊狀矽晶圓。或者,基板204可僅為一化合物晶圓之一頂半導體層,例如絕緣層上矽基板。於其他實施例中,基板204亦可為一塊狀基板或為一化合物晶圓之一頂層。此化合物晶圓可包括鍺、矽鍺、碳化矽、如砷化鎵、砷化銦、磷化鎵、磷化銦或銻化銦之III-V族材料、如硒化鋅或硫化鋅或相似物之II-VI材料。可以理解的是III-V或II-VI材料於形成繪示裝置時可特別優勢,由於來自其採用III-V或II-VI材料時的有益應變特性。基板204可具有一第一區204a與一第二區204b,而具有一標準臨界電壓之鰭式場效電晶體可形成於第一區204a內,以及具有一低臨界電壓之鰭式場效電晶體可於後續製程中形成於第二區204b內。
如第3A與3B圖所示(其中第3A圖以及第3B圖分別
延續第2A-2B圖之立體圖與剖面圖),採用任一適當蝕刻製程將圖案化感光層202之圖案轉移至硬罩幕層206、墊氧化物208與基板204內。於此圖案轉移製程中,圖案化感光層可如第3A與3B圖所示般完全地消耗。於一些實施例中,並未完全地消耗此圖案化感光層202,但藉由如氧電漿或所謂的灰化製程以移圖案化感光層202之殘留部。
所形成結構包括了形成於基板204內之數個鰭結構。舉例來說,於第一區204a內形成了數個第一鰭結構210a,以及於第二區204b內形成了數個第二鰭結構210b。於一些實施例中,此些鰭結構210a與210b分別具有一側壁,側壁的一部大體正交於基板204的主表面204s。於一些實施例中,側壁的下部並未正交於基板204的主表面204s。於一些實施例中,蝕刻基板204至一深度D,其代表自此些第一與第二鰭結構210a與210b的頂面至基板204的主表面204s的距離,約40奈米至80奈米。值得注意的是,於此些圖式與說明書內顯示了鰭式場效電晶體200僅包括四個鰭,但其僅為範例之用。可存在有多種修改情形、替代方案、或變化情形。舉例來說,鰭式場效電晶體200可視不同應用與需求而容納任何數量之鰭。
第4A與4B圖顯示了依據一些實施例之製程中的下一階段,沉積隔離結構於基板204之上與之內。舉例來說,此些隔離結構可包括位於第一區204a內之數個第一隔離結構212a以及位於第二區204b內之數個第二隔離結構212b。於一些實施例中,此些第一與第二隔離結構212a與212b分別具有低於硬罩幕206之頂端之一頂面。於一些實施例中,第一與第二隔
離結構212a與212b係稱為淺溝槽隔離物。第一與第二隔離結構212a與212b可由介電材料所製成,例如氧化矽、高密度電漿氧化物、氮化矽、氮氧化矽、氟摻雜矽玻璃、低介電常數介電材料、及/或其他適當絕緣材料。第一與第二隔離結構212a與212b可透過適當沉積技術而沉積,例如化學氣相沉積、次氣壓化學氣相沉積、高密度電漿化學氣相沉積、旋塗玻璃及/或相似技術。於形成第一與第二隔離結構212a與212b之前,可選擇性施行第一與第二鰭結構210a與210b的熱氧化,以修復於蝕刻步驟(繪示於第3A與3B圖內)時所產生的側壁上的損壞。於一些實施例中,可施行一化學機械研磨製程以薄化第一與第二隔離結構212a與212b回至水平於硬罩幕206的頂端,以及施行一選擇性蝕刻製程,以更薄化第一與第二隔離結構212a與212回至低於硬罩幕206的頂端之一點處。
接著,如第5A與5B圖所繪示,依據一些實施例,形成如光阻之一圖案化罩幕層214於基板204之第一區204a之上。於一些實施例中,此罩幕層214至少覆蓋第一鰭結構210a。於一些實施例中,罩幕層214覆蓋了第一隔離結構212a與第一鰭結構210a。第二隔離結構212b仍為露出的。圖案化罩幕層214可由適當光阻材料形成,例如聚苯噁唑、SU8感光環氧樹脂、薄膜型聚合材料及/或相似物。
接著,如第6A與6B圖所示,依據一些實施例,對第二隔離結構212b施行一第一佈植製程216。第一佈植製程216可包括施行以摻雜一第一摻質進入第二隔離結構212b內之一或多個製程。於數個實施例中,第一佈植製程216包括僅施行
一次的佈植。於數個實施例中,第一佈植製程216包括僅施行兩次具有不同摻質之佈植。或者,第一佈植製程216包括了施行三次或更多次具有不同摻質之佈植。第一摻質可包括一或多個摻質,例如為砷、磷、硼、二氟化硼、氬、銻、鍺、硒、氮、碳、氫、與其組合物。於第一摻雜製程216中,第一隔離結構212a係為圖案化罩幕層214所保護,而第一與第二鰭結構210a與210b則為硬罩幕206所保護。第一佈植製程216的劑量可位於一範圍自2E13/平方公分至1E14/平方公分。第一離子佈植216可於介於約3kV至約10kV一能量程度下施行。於一些實施例中,於第一佈植製程216後,藉由適當技術以移除圖案化罩幕層214,例如灰化製程。
接著,請參照第7A與7B圖,依據一些實施例,移除硬罩幕206與墊氧化物208。硬罩幕206與墊氧化物208可藉由一適當蝕刻技術與一化學機械研磨製程而移除。可施行此化學機械研磨製程直到露出第一與第二鰭結構210與210b為止。
接著,請參照第8A與8B圖,依據一些實施例,對第一區204a與第二區204b兩者施行一第二佈植製程218。此第二佈植製程218可包括摻雜一第二摻質進入第一與第二隔離結構212a與212b兩者以及第一與第二鰭結構210a與210b兩者之內。當此鰭式場效電晶體裝置200需要位於鰭結構210a與210b內之P井區(未顯示)時,此第二摻質可包括p型摻質,例如硼、二氟化硼、鍺、及/或其他相似物。或者,當此鰭式場效電晶體裝置200需要位於第一與第二鰭結構210a與210b內之N井區(未顯示),此第二摻質可包括n型雜質,例如磷、砷、氮、及/
或其他相似物。此第二摻質可依照不同設計需求與應用而改變。於一些實施例中,此第二摻質可與第一摻質相同或相異。第二佈植製程218的劑量可介於自2E13/平方公分至1E14/平方公分之一範圍。於一些實施例中,可於介於約3kV至10kV之一能量程度下施行第二佈植製程218。第二佈植製程218可包括施行用於摻雜第二摻質進入第一與第二隔離結構212a與212b內之一或多個佈植。於一些實施例中,第二佈植製程包括施行僅一次的佈植。於一些實施例中,第二佈植製程218包括施行具有不同摻質之僅兩次佈植。於數個實施例中,此第二佈植製程218包括施行具有不同摻質的之三次或更多次的佈植。
於所形成結構中,第一隔離結構212a僅為第二佈植製程218所佈植,而第二隔離結構212b則為第一與第二佈植製程216與218兩者所佈植。第二隔離結構212b具有相比於第一隔離結構的摻質濃度之一較高摻質濃度。於一些實施例中,第二隔離結構212b包括並未包括於第一隔離結構212a內之第一摻質。因此第一與第二隔離結構212a與212b的蝕刻率不相同。於一些實施例中,第二隔離結構212b的蝕刻率係高於第一隔離結構212a的蝕刻率,基於第一摻質的出現。如此之蝕刻率的差異可於一單一凹口形成製程中有助於達成不同之鰭高度。
雖然蝕刻率差異可藉由佈植具有前述之第一摻質至第二隔離結構212b而達成,蝕刻率的差異亦可藉由其他方式而達成。舉例來說,依據一些實施例,蝕刻率差異亦可藉由於第一佈植製程216中採用可減低蝕刻率之其他摻質佈植第一隔離結構212a而達成。
於如第8A與8B圖所示之佈植製程後,可施行一回火製程以增加第二摻質的佈植深度。此回火製程可為一快速熱回火製程、一毫秒回火製程、一雷射回火製程及/或相似製程。於一些實施例中,回火溫度係介於自約600℃至約1300℃之一範圍。
接著,請參照第9A與9B圖,依據一些實施例,於第一與第二隔離結構212a與212b上施行一凹口形成製程,以更將之向後薄化。如此,位於第一區204a內之第一鰭結構210a凸出穿過第一隔離結構212a的頂面,而位於第二區204b內之第二鰭結構210b凸出穿過第二隔離結構212b的頂面。第一與第二隔離結構212a與212b可採用多種方法而向後薄化。於一些實施例中,第一與第二隔離結構212a與212b可藉由採用CERTAS(Tokyo electron)、SICONI機台(Applied Material)及/或相似物之化學氧化移除而向後薄化。或者,第一與第二隔離結構212a與212b可藉由一適當時間之稀釋氫氟酸處理或一氣相氫氟酸處理向後薄化用。於一些實施例中,稀釋氫氟酸為氫氟酸與水的一混合物(1:100)。
值得注意的是,基於蝕刻率差異,第一與第二隔離結構212a與212b的凹口深度為不相同的,如此導致了第一鰭結構210a與第二鰭結構210b的不同高度。如第9A與9B圖所示,第一鰭結構210分別具有一鰭高度H1,其自第一鰭結構210的頂面自第一隔離結構212a的頂面而量測得到,其介於約30奈米至約50奈米,或約36奈米。第二鰭結構分別具有一鰭高度H2,其自第二鰭結構210的頂面至第二隔離結構212b的頂面而量測得
道,其介於約35奈米至約100奈米。於一些實施例中,介於鰭高度H1與鰭高度H2之間的差異係介於約5奈米至約50奈米。
通道長度,即兩倍鰭高度加上鰭結構的頂面的厚度T,影響了所形成之鰭式場效電晶體之裝置表現,例如臨界電壓與驅動電流。換句話說,可藉由調整鰭高度而調整臨界電壓與驅動電流。相較於包括第一鰭結構210a之鰭式場效電晶體,所形成之鰭式場效電晶體包括了可具有較低臨界電壓與較高驅動電流之第二鰭結構210b。
此外,如前所述,此鰭高度差可透過一單一蝕刻步驟達成,例如如第9A與9B圖所示之凹口形成製程。如此之單一蝕刻步驟而達成不同鰭高度有助於更降低鰭式場效電晶體的製作成本。
接著,請參照第10A與10B圖,依據一些實施例,形成一閘極結構220於第一與第二鰭結構210a與210b上。閘極結構220可包括一閘介電層222、一閘電極層224及/或一或多個額外膜層。於數個實施例中,閘極結構220係為一犧牲閘極結構,如於一替換閘極製程中形成以用於形成一金屬閘極結構。於一些實施例中,閘極結構222包括一多晶矽層(例如閘極電極層224)。
閘極介電層222可包括二氧化矽。二氧化矽可藉由適當氧化及/或沉積方法所形成。或者,閘介電層222可包括一高介電常數介電層,例如二氧化鉿。或者,高介電常數介電層可選擇地包括其他高介電常數介電材料,例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、
HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO3、Al2O3、或其他適當高介電常數介電材料、其組合物,或其他適當材料。高介電常數介電材料可藉由原子層沉積、化學氣相沉積、金屬有機化學氣相沉積、物理氣相沉積、電漿加強型化學氣相沉積、電漿加強型原子層沉積、其組合或其他適當技術而形成。
接著,請參照第11A與11B圖,形成輕度摻雜汲極/源極區226、口袋區228、閘間隔物230、與源極/汲極區232,依據一些實施例。於數個實施例中,亦形成一密封層234。分別藉由輕度摻雜汲極/源極佈植與口袋佈植以形成輕度摻雜汲極/源極區226、口袋區228。輕度摻雜汲極/源極區226形成於接近鰭結構210a與210b的頂面附近且接近閘電極層224,而口袋區228則較輕度摻雜汲極/源極區226為深。輕度摻雜汲極/源極佈植與口袋佈植可為傾斜的且可朝向鰭結構210a與210b的側壁施行。於一些實施例中,輕度摻雜汲極/源極佈植與口袋佈植係藉由不同類型摻質所摻雜。口袋區亦可幫助調整臨界電壓與驅動電流。
口袋佈植需要較輕度摻雜汲極/源極佈植為大的傾斜角度,但有時其為鰭高度或鰭結構與光阻層(當需要光阻層時)之總高度而遮蔽。於數個實施例中,由於臨界電壓與驅動電流已可藉由輕度摻雜汲極/源極鰭高度的差異所調整,因而未形成口袋區。
於一些實施例中,於形成輕度摻雜汲極/源極區226之後,形成密封層234、閘間隔物230與重度摻雜區232。於數
個實施例中,密封層234覆蓋了閘電極層224與輕度摻雜汲極/源極區226的側壁。於數個實施例中,閘間隔物230覆蓋了密封層234。接著,可於使用閘間隔物230作為罩幕時對鰭結構210a與210b施行相較於輕度摻雜汲極/源極區佈植為更重與更深佈植而形成重度摻雜區232。
於第11A與11B圖中,介於第一區204a與第二區204b之間的分隔區域係介於鰭結構210a與鰭結構210b之間,然而其僅作為一範例之用。舉例來說,第12與13圖分別繪示了依據一些實施例之鰭式場效電晶體裝置200之中間階段的剖面圖。於第12圖中,介於第一區204a與第二區204b之間的分隔區係對準於鰭結構210a,而第一隔離結構212a與第二隔離結構212b係為第一鰭結構210a所分隔。於第13圖中,介於第一區204a與第二區204b之間的分隔區係對準於鰭結構210b,而第一隔離結構212a與第二隔離結構212b係為鰭結構210b所分隔。於一些實施例中,介於第一區204a與第二區204b之間的分隔區係對準於鰭結構210a或210b之一側壁或一側表面。
具有不同鰭高度之鰭式場效電晶體與其製法被提供。隔離結構可藉由調整摻質濃度及或摻質種類而具有不同蝕刻率。可因此藉由單一凹口形成製程達成不同鰭高度。於各個特定區內,鰭式場效電晶體可藉由調整鰭高度而具有一期望臨界電壓與驅動電流。裝置表現被改善了。
於一些實施例中,提供了一種半導體裝置。此半導體裝置包括一第一鰭,為一第一隔離結構所部分環繞且凸出穿過其頂面。此半導體裝置亦包括一第二鰭,為一第二隔離結
構所部分環繞且凸出穿過其頂面。此第一隔離結構之頂面係高於第二隔離結構之頂面,使得第二鰭具有高於該第一鰭之高度之一高度。此第二隔離結構具有高於第一鰭結構之摻質濃度之一摻質濃度。
於一些實施例中,提供了一種半導體裝置之半導體裝置之形成方法。此方法包括形成複數個隔離結構位於一基板內。一第一鰭,為一第一隔離結構所部分環繞,以及一第二鰭,為一第二隔離結構所部分環繞。此方法亦包括對第二隔離結構施行一第一佈植製程。此方法更包括對第一隔離結構與第二隔離結構施行一第二佈植製程。再者,此方法包括對第一隔離結構與第二隔離結構施行一凹口形成製程。
於一些實施例中,提供了一種半導體裝置之半導體裝置之形成方法。此方法包括取得具有形成於其上之複數個第一鰭結構與複數個第二鰭結構之一基板。此方法亦包括形成環繞此複數個第一鰭結構之一第一複數個隔離結構與環繞此複數個第二鰭結構之第二複數個隔離結構。此方法更包括形成一圖案化罩幕層於此基板上。此圖案化罩幕層覆蓋了此第一複數個隔離結構且露出了此第二複數個隔離結構。此外,此方法包括施行一第一佈植製程通過此圖案化罩幕層,以採用一第一摻質佈植此第二複數個隔離結構。再者,此方法包括移除此圖案化罩幕層。此方法更包括施行一第二佈植製程,以採用一第二摻質佈植此第一複數個隔離結構與此第二複數個隔離結構。此方法亦包括對第一與第二複數個隔離結構施行一凹口形成製程,以露出第一與第二複數個鰭結構之一部。
儘管本揭露的實施例及其優點已詳細描述,但應該理解的是,各種改變,替換和變更,這裡可以在不脫離本揭露的精神和範圍由所附申請專利範圍所限定的。舉例來說,本領域的通常知識者可以輕易理解本揭露的範疇內,可改變本文所描述的許多的特徵,功能,過程和材料。此外,本申請案的範圍並非旨在被限定於該過程,機器,製造,和物質,手段,方法或在說明書中描述的步驟的組合物的具體實施方案。如本領域的通常知識者將易於從本發明的公開內容過程,機器,製造,物質組成,手段,方法或步驟理解的,當前存在或以後待開發,執行基本上相同的功能或實現基本相同的結果作為本文中所描述的對應實施例可以根據本發明加以利用。因此,所附申請專利範圍旨在在其範圍內包括此類過程,機器,製造,物質組成,手段,方法或步驟。
雖然本發明已以數個較佳實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作任意之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧方法
102、104、106、108、110‧‧‧步驟
Claims (10)
- 一種半導體裝置,包括:一第一鰭,為一第一隔離結構所部分環繞且凸出穿過其頂面;以及一第二鰭,為一第二隔離結構所部分環繞且凸出穿過其頂面,其中該第一隔離結構之該頂面係高於該第二隔離結構之該頂面,使得該第二鰭具有高於該第一鰭之高度之一高度,且其中該第二隔離結構具有高於該第一隔離結構之摻質濃度之一摻質濃度。
- 如申請專利範圍第1項所述之半導體裝置,其中該第二隔離結構包括該第一隔離結構內未包括之至少一摻質。
- 如申請專利範圍第1項所述之半導體裝置,其中分別凸出穿過該第一隔離結構與該第二隔離結構頂面之該第一鰭與該第二鰭具有介於約5奈米至約50奈米之一範圍之一高度差。
- 如申請專利範圍第1項所述之半導體裝置,其中該第一隔離結構包括該第二隔離結構之相同摻質。
- 一種半導體裝置之形成方法,包括:形成複數個隔離結構位於一基板內,其中:一第一鰭,為一第一隔離結構所部分環繞;一第二鰭,為一第二隔離結構所部分環繞;對該第二隔離結構施行一第一佈植製程;對該第一隔離結構與該第二隔離結構施行一第二佈植製程;以及對該第一隔離結構與該第二隔離結構施行一凹口形成製 程。
- 如申請專利範圍第5項所述之方法,其中該第一佈植製程包括了摻雜選自由砷、磷、硼、二氟化硼、氬、銻、鍺、硒、氮、碳、氫、與其組合物之一之一第一摻質,該第二佈植製程包括了摻雜選自由硼、二氟化硼、鍺、磷、砷、氮與其組合物之一之一第二摻質,而該第一摻質與該第二摻質為不同。
- 如申請專利範圍第5項所述之方法,其中該第一佈植製程包括於介於2E13/平方公分至約1E14/平方公分之範圍之一劑量下佈植該第一摻質。
- 一種半導體裝置之形成方法,包括:取得具有形成於其上之複數個第一鰭結構與複數個第二鰭結構之一基板;形成環繞該複數個第一鰭結構之一第一複數個隔離結構與環繞該複數個第二鰭結構之第二複數個隔離結構;形成一圖案化罩幕層於該基板上,其中該圖案化罩幕層覆蓋了該第一複數個隔離結構且露出了該第二複數個隔離結構;施行一第一佈植製程通過該圖案化罩幕層,以採用一第一摻質佈植該第二複數個隔離結構;移除該圖案化罩幕層;施行一第二佈植製程,以採用一第二摻質佈植該第一複數個隔離結構與該第二複數個隔離結構;以及對該第一與第二複數個隔離結構施行一凹口形成製程,以 露出該第一與第二複數個鰭結構之一部。
- 如申請專利範圍第8項所述之方法,其中該凹口形成製程包括化學氧化物的移除。
- 如申請專利範圍第8項所述之方法,其中於該凹口形成製程中,該第二複數個隔離結構具有高於該第一複數個隔離結構之蝕刻率之蝕刻率。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/142,527 US9184087B2 (en) | 2013-12-27 | 2013-12-27 | Mechanisms for forming FinFETs with different fin heights |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201539746A TW201539746A (zh) | 2015-10-16 |
| TWI543365B true TWI543365B (zh) | 2016-07-21 |
Family
ID=53372189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103144711A TWI543365B (zh) | 2013-12-27 | 2014-12-22 | 半導體裝置及其形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US9184087B2 (zh) |
| KR (2) | KR101729241B1 (zh) |
| CN (1) | CN104752503B (zh) |
| DE (1) | DE102014118863B4 (zh) |
| TW (1) | TWI543365B (zh) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9337269B2 (en) * | 2014-02-11 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buried-channel FinFET device and method |
| KR102307467B1 (ko) * | 2015-03-20 | 2021-09-29 | 삼성전자주식회사 | 액티브 핀을 포함하는 반도체 장치 |
| KR102310076B1 (ko) | 2015-04-23 | 2021-10-08 | 삼성전자주식회사 | 비대칭 소스/드레인 포함하는 반도체 소자 |
| US10192985B2 (en) | 2015-07-21 | 2019-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET with doped isolation insulating layer |
| JP6557095B2 (ja) * | 2015-08-26 | 2019-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9905467B2 (en) * | 2015-09-04 | 2018-02-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and manufacturing method thereof |
| CN106558549A (zh) * | 2015-09-25 | 2017-04-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US9960273B2 (en) * | 2015-11-16 | 2018-05-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure with substrate isolation and un-doped channel |
| US10020304B2 (en) * | 2015-11-16 | 2018-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor, semiconductor device and fabricating method thereof |
| KR102413371B1 (ko) | 2015-11-25 | 2022-06-28 | 삼성전자주식회사 | 반도체 소자 |
| CN106816464B (zh) * | 2015-12-01 | 2020-03-20 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置的制造方法 |
| CN106910705B (zh) * | 2015-12-22 | 2019-12-06 | 中芯国际集成电路制造(北京)有限公司 | 具有浅沟槽隔离结构的器件及其制造方法 |
| US9786505B2 (en) | 2015-12-30 | 2017-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device using dummy fins for smooth profiling |
| CN106952922B (zh) | 2016-01-06 | 2020-04-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| JP6591291B2 (ja) * | 2016-01-07 | 2019-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN107958871B (zh) * | 2016-10-17 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10204905B2 (en) * | 2017-04-25 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and manufacturing method thereof |
| TWI720241B (zh) * | 2017-08-17 | 2021-03-01 | 聯華電子股份有限公司 | 半導體結構的製造方法 |
| CN109427676B (zh) * | 2017-08-23 | 2021-08-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10276720B2 (en) * | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming fin field effect transistor (FINFET) device structure |
| US10332985B2 (en) * | 2017-08-31 | 2019-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10679988B2 (en) * | 2017-09-18 | 2020-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including FinFETS having different channel heights and manufacturing method thereof |
| US10068902B1 (en) | 2017-09-26 | 2018-09-04 | Globalfoundries Inc. | Integrated circuit structure incorporating non-planar field effect transistors with different channel region heights and method |
| US10355105B2 (en) * | 2017-10-31 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field-effect transistors and methods of forming the same |
| US10510619B2 (en) * | 2017-11-17 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
| CN108054100B (zh) * | 2017-12-12 | 2021-06-11 | 深圳市物芯智能科技有限公司 | 鳍式场效应晶体管的制作方法 |
| KR102550651B1 (ko) | 2018-06-22 | 2023-07-05 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR102515393B1 (ko) | 2018-06-29 | 2023-03-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN110875186B (zh) * | 2018-08-31 | 2023-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| JP7042726B2 (ja) * | 2018-10-04 | 2022-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US10629741B1 (en) * | 2018-10-30 | 2020-04-21 | Applied Materials, Inc. | Method and device for shallow trench isolation in a fin type field effect transistors |
| US10804136B2 (en) | 2019-01-14 | 2020-10-13 | International Business Machines Corporation | Fin structures with bottom dielectric isolation |
| US10755964B1 (en) | 2019-05-31 | 2020-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain isolation structure and methods thereof |
| KR102803400B1 (ko) * | 2019-06-11 | 2025-05-02 | 삼성전자주식회사 | 반도체 장치 |
| US11164867B2 (en) * | 2019-08-07 | 2021-11-02 | Globalfoundries U.S. Inc. | Fin-type field-effect transistors over one or more buried polycrystalline layers |
| US11158633B1 (en) * | 2020-04-07 | 2021-10-26 | Globalfoundries U.S. Inc. | Multi-level isolation structure |
| CN113555434A (zh) * | 2020-04-24 | 2021-10-26 | 格科微电子(上海)有限公司 | 具有多晶硅栅极的鳍式场效应晶体管开启电压的调整方法 |
| CN114792732B (zh) * | 2021-01-26 | 2025-06-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN115997290A (zh) * | 2021-03-16 | 2023-04-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、以及掩膜版版图 |
| US12426347B2 (en) * | 2021-07-09 | 2025-09-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Multi-gate transistor channel height adjustment |
| US20230223297A1 (en) * | 2022-01-12 | 2023-07-13 | Nanya Technology Corporation | Semiconductor structure having fins |
| US12308280B2 (en) | 2022-01-12 | 2025-05-20 | Nanya Technology Corporation | Method of manufacturing semiconductor structure having fins |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0150674B1 (ko) | 1994-06-07 | 1998-10-01 | 김주용 | 캐패시터 제조방법 |
| US20030017710A1 (en) * | 2001-07-19 | 2003-01-23 | Chartered Semiconductor Manufacturing Ltd. | Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area |
| US7224029B2 (en) * | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| US7262110B2 (en) * | 2004-08-23 | 2007-08-28 | Micron Technology, Inc. | Trench isolation structure and method of formation |
| JP4490927B2 (ja) | 2006-01-24 | 2010-06-30 | 株式会社東芝 | 半導体装置 |
| US7612405B2 (en) | 2007-03-06 | 2009-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of FinFETs with multiple fin heights |
| US7560785B2 (en) | 2007-04-27 | 2009-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having multiple fin heights |
| US8211786B2 (en) * | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
| US8106459B2 (en) * | 2008-05-06 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs having dielectric punch-through stoppers |
| US20110254119A1 (en) * | 2008-09-22 | 2011-10-20 | Hynix Semiconductor Inc. | Semiconductor Device and Method of Manufacturing the Same |
| US8941153B2 (en) | 2009-11-20 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin heights |
| CN102074582B (zh) * | 2009-11-20 | 2013-06-12 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| US20120032267A1 (en) * | 2010-08-06 | 2012-02-09 | International Business Machines Corporation | Device and method for uniform sti recess |
| JP2012164768A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 固体撮像装置 |
| US8829640B2 (en) * | 2011-03-29 | 2014-09-09 | Alpha And Omega Semiconductor Incorporated | Configuration and method to generate saddle junction electric field in edge termination |
| US8691673B2 (en) * | 2011-05-25 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure with suppressed STI dishing effect at resistor region |
| US9287385B2 (en) * | 2011-09-01 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-fin device and method of making same |
| US8674449B2 (en) * | 2011-09-08 | 2014-03-18 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device and method for manufacturing the same |
| US8604548B2 (en) | 2011-11-23 | 2013-12-10 | United Microelectronics Corp. | Semiconductor device having ESD device |
| US8361894B1 (en) | 2012-04-04 | 2013-01-29 | Globalfoundries Inc. | Methods of forming FinFET semiconductor devices with different fin heights |
| CN103367230B (zh) * | 2012-04-09 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 超薄绝缘体上硅结构的制作方法、半导体器件的制作方法 |
| US9564367B2 (en) * | 2012-09-13 | 2017-02-07 | Globalfoundries Inc. | Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices |
| US9184233B2 (en) | 2013-02-27 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for defect passivation to reduce junction leakage for finFET device |
| US9530654B2 (en) * | 2013-04-15 | 2016-12-27 | Globalfoundaries Inc. | FINFET fin height control |
| US20150118832A1 (en) * | 2013-10-24 | 2015-04-30 | Applied Materials, Inc. | Methods for patterning a hardmask layer for an ion implantation process |
| US9620642B2 (en) * | 2013-12-11 | 2017-04-11 | Globalfoundries Singapore Pte. Ltd. | FinFET with isolation |
-
2013
- 2013-12-27 US US14/142,527 patent/US9184087B2/en active Active
-
2014
- 2014-03-18 CN CN201410099929.4A patent/CN104752503B/zh active Active
- 2014-12-17 DE DE102014118863.2A patent/DE102014118863B4/de active Active
- 2014-12-22 TW TW103144711A patent/TWI543365B/zh active
- 2014-12-26 KR KR1020140190963A patent/KR101729241B1/ko active Active
-
2015
- 2015-10-21 US US14/919,007 patent/US9559011B2/en active Active
-
2017
- 2017-01-27 US US15/418,269 patent/US9842761B2/en active Active
- 2017-04-17 KR KR1020170049150A patent/KR101901059B1/ko active Active
- 2017-12-11 US US15/837,433 patent/US10134626B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US9184087B2 (en) | 2015-11-10 |
| US20170140980A1 (en) | 2017-05-18 |
| TW201539746A (zh) | 2015-10-16 |
| DE102014118863A1 (de) | 2015-07-02 |
| DE102014118863B4 (de) | 2018-05-09 |
| KR101729241B1 (ko) | 2017-04-21 |
| KR20170078558A (ko) | 2017-07-07 |
| US10134626B2 (en) | 2018-11-20 |
| KR20150077366A (ko) | 2015-07-07 |
| CN104752503B (zh) | 2018-01-26 |
| US20160043003A1 (en) | 2016-02-11 |
| CN104752503A (zh) | 2015-07-01 |
| KR101901059B1 (ko) | 2018-09-20 |
| US9559011B2 (en) | 2017-01-31 |
| US20150187634A1 (en) | 2015-07-02 |
| US9842761B2 (en) | 2017-12-12 |
| US20180102278A1 (en) | 2018-04-12 |
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