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CN107958871B - 半导体装置及其制造方法 - Google Patents

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CN107958871B CN201610899633.XA CN201610899633A CN107958871B CN 107958871 B CN107958871 B CN 107958871B CN 201610899633 A CN201610899633 A CN 201610899633A CN 107958871 B CN107958871 B CN 107958871B
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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，包括：衬底；位于衬底上沿着第一方向延伸的一个或多个鳍片；和位于鳍片周围的隔离区；隔离区包括位于鳍片在第一方向上的侧面的第一隔离区和位于鳍片在第二方向上的侧面的第二隔离区；在衬底结构上依次形成第一、第二和第三绝缘层；形成覆盖第一隔离区上方的第三绝缘层的阻挡层；以阻挡层为掩模执行第一刻蚀工艺，以去除暴露的第三绝缘层；去除阻挡层；以剩余的第三绝缘层为掩模执行第二刻蚀工艺，以去除暴露的第二绝缘层；执行第三刻蚀工艺，以去除剩余的第三绝缘层和暴露的第一绝缘层，并去除第二隔离区的一部分；去除剩余的第二绝缘层。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
背景技术
在鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)中，为了控制关键尺寸的一致性(CD uniformity)，可能会在浅沟槽隔离区(STI)上形成伪栅结构。另外，为了改善FinFET器件的性能，通常需要对与伪栅结构邻近的鳍片的端部进行刻蚀以形成凹陷，进而通过在凹陷中外延生长半导体材料来向沟道引入应力。
但是，通常情况下，由于STI区要比鳍片低，因此STI区上的伪栅结构的底部相对于鳍片也更靠下。如果套刻精度或工艺有偏差，在STI区上形成的伪栅结构可能会偏移，从而使得伪栅结构与鳍片搭起来，也即形成桥(bridge)，这可能会造成漏电现象，从而降低器件的可靠性。另外，伪栅结构的偏移还会对外延生长的半导体材料的轮廓造成影响，这会降低向沟道引入的应力大小，从而降低器件的载流子的迁移率，从而降低了器件性能。
发明内容
本发明的一个目的在于提高器件的可靠性。
本发明的另一个目的在于提高器件载流子的迁移率。
根据本发明的一个实施例，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；位于衬底上沿着第一方向延伸的一个或多个鳍片；和位于所述鳍片周围的隔离区；其中，所述隔离区的上表面与所述鳍片的上表面基本齐平，所述隔离区包括第一隔离区和第二隔离区，所述第一隔离区位于所述鳍片在所述第一方向上的侧面，所述第二隔离区位于所述鳍片在不同于所述第一方向的第二方向上的侧面；在所述衬底结构上依次形成第一绝缘层、第二绝缘层和第三绝缘层；形成覆盖所述第一隔离区上方的第三绝缘层的阻挡层；以所述阻挡层为掩模执行第一刻蚀工艺，以去除暴露的第三绝缘层；去除所述阻挡层；以剩余的第三绝缘层为掩模执行第二刻蚀工艺，以去除暴露的第二绝缘层；执行第三刻蚀工艺，以去除剩余的第三绝缘层和暴露的第一绝缘层，并去除所述第二隔离区的一部分；以及去除剩余的第二绝缘层。
在一个实施例中，所述阻挡层还覆盖与所述第一隔离区邻接的鳍片的端部的上方的第三绝缘层。
在一个实施例中，所述第一绝缘层和所述第二绝缘层具有不同的蚀刻选择比；所述第二绝缘层和所述第三绝缘层具有不同的蚀刻选择比。
在一个实施例中，所述第一绝缘层是氧化物层；所述第二绝缘层是氮化物层；所述第三绝缘层是氧化物层。
在一个实施例中，所述提供衬底结构的步骤包括：提供初始衬底；在所述初始衬底上形成图案化的硬掩模；以所述硬掩模为掩模对所述初始衬底进行刻蚀，从而形成衬底和位于衬底上的一个或多个鳍片；沉积隔离材料以填充鳍片周围的空间，所述隔离材料的上表面与所述硬掩模的上表面基本齐平；对所述隔离材料进行回刻，以露出所述硬掩模；去除所述硬掩模，从而形成所述衬底结构。
在一个实施例中，所述初始衬底包括初始半导体层和位于所述初始半导体层上的初始氧化物层；所述鳍片包括半导体层和位于所述半导体层上的氧化物层。
在一个实施例中，所述方法还包括：在所述鳍片上形成第一栅极结构，并且在剩余的第一绝缘层上形成第二栅极结构。
在一个实施例中，所述方法还包括：以所述第一栅极结构和所述第二栅极结构为掩模，刻蚀所述第一栅极结构两侧的鳍片以形成凹陷；在所述凹陷中外延生长半导体材料以形成源区和漏区。
在一个实施例中，所述半导体材料包括SiGe或SiC。
在一个实施例中，所述第一栅极结构包括在所述鳍片的表面上的第一栅极电介质层、在所述第一栅极电介质层上的第一栅极、在所述第一栅极上的第一硬掩模层、以及在所述第一栅极电介质层、所述第一栅极和所述第一硬掩模层的侧壁上的第一间隔物；所述第二栅极结构包括在所述剩余的第一绝缘层上的第二栅极电介质层、在所述第二栅极电介质层上的第二栅极、在所述第二栅极上的第二硬掩模层、以及在所述第二栅极电介质层、所述第二栅极和所述第二硬掩模层的侧壁上的第二间隔物，所述第二间隔物覆盖与所述第二栅极结构下方的第一隔离区邻接的鳍片的端部。
在一个实施例中，所述第一栅极电介质层和所述第二栅极电介质层的材料包括氧化硅；所述第一栅极和所述第二栅极的材料包括多晶硅；所述第一硬掩模层和所述第二硬掩模层的材料包括氮化硅。
根据本发明的另一个实施例，提供了一种半导体装置，包括：衬底；位于衬底上沿着第一方向延伸的一个或多个鳍片；位于所述鳍片周围的隔离区，所述隔离区包括第一隔离区和第二隔离区，所述第一隔离区位于所述鳍片在所述第一方向上的侧面，所述第二隔离区位于所述鳍片在不同于所述第一方向的第二方向上的侧面，所述第一隔离区的上表面与所述鳍片的上表面基本齐平，所述第二隔离区的上表面低于所述鳍片的上表面；和第一绝缘层，位于所述第一隔离区上。
在一个实施例中，所述第一绝缘层还覆盖与所述第一隔离区邻接的鳍片的端部。
在一个实施例中，所述装置还包括：在所述鳍片上的第一栅极结构，以及在所述第一绝缘层上的第二栅极结构。
在一个实施例中，所述装置还包括：在所述第一栅极结构两侧通过外延生长半导体材料形成的源区和漏区。
在一个实施例中，所述半导体材料包括SiGe或SiC。
在一个实施例中，所述第一栅极结构包括在所述鳍片的表面上的第一栅极电介质层、在所述第一栅极电介质层上的第一栅极、在所述第一栅极上的第一硬掩模层、以及在所述第一栅极电介质层、所述第一栅极和所述第一硬掩模层的侧壁上的第一间隔物；所述第二栅极结构包括在所述剩余的第一绝缘层上的第二栅极电介质层、在所述第二栅极电介质层上的第二栅极、在所述第二栅极上的第二硬掩模层、以及在所述第二栅极电介质层、所述第二栅极和所述第二硬掩模层的侧壁上的第二间隔物，所述第二间隔物覆盖与所述第二栅极结构下方的第一隔离区邻接的鳍片的端部。
在一个实施例中，所述第一栅极电介质层和所述第二栅极电介质层的材料包括氧化硅；所述第一栅极和所述第二栅极的材料包括多晶硅；所述第一硬掩模层和所述第二硬掩模层的材料包括氮化硅。
根据本发明的实施例，得到了高度不同的第一隔离区与第二隔离区，由于第一隔离区的上表面与鳍片的上表面基本齐平，并且在第一隔离区上形成了第一绝缘层，因此后续在第一绝缘层上形成的伪栅结构(对应后续的第二栅极结构)即使偏离也不会与鳍片搭成桥，减轻了伪栅结构与鳍片搭成桥造成的漏电现象，提高了器件的可靠性；此外，伪栅结构即使偏离也不会对外延生长的半导体材料的形貌造成影响，也就不会影响向沟道引入的应力，提高了器件载流子的迁移率。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是根据本发明一个实施例的半导体装置的制造方法的简化流程图；
图2A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图2B示出了图2A所示阶段的沿着第二方向的截面图；
图3A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图3B示出了图3A所示阶段的沿着第二方向的截面图；
图4示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图5A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图5B示出了图5A所示阶段的沿着第二方向的截面图；
图6示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图7A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图7B示出了图7A所示阶段的沿着第二方向的截面图；
图8A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图8B示出了图8A所示阶段的沿着第二方向的截面图；
图9A示出了根据本发明一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图9B示出了图9A所示阶段的沿着第二方向的截面图；
图10示出了根据本发明另一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图11示出了根据本发明另一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图；
图12示出了根据本发明另一个实施例的半导体装置的制造方法的一个阶段的沿着第一方向的截面图。
图13A示出了根据本发明一个实施例的形成衬底结构的一个阶段的沿着第一方向的截面图；
图13B示出了图13A所示阶段的沿着第二方向的截面图；
图14A示出了根据本发明一个实施例的形成衬底结构的一个阶段的沿着第一方向的截面图；
图14B示出了图14A所示阶段的沿着第二方向的截面图；
图15A示出了根据本发明一个实施例的形成衬底结构的一个阶段的沿着第一方向的截面图；
图15B示出了图15A所示阶段的沿着第二方向的截面图；
图16A示出了根据本发明一个实施例的形成衬底结构的一个阶段的沿着第一方向的截面图；
图16B示出了图16A所示阶段的沿着第二方向的截面图；
图17A示出了根据本发明一个实施例的形成衬底结构的一个阶段的沿着第一方向的截面图；
图17B示出了图17A所示阶段的沿着第二方向的截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1为根据本发明一个实施例的半导体装置的制造方法的简化流程图。图2A-图9B示出了根据本发明一个实施例的半导体装置的制造方法的不同阶段的截面图。下面结合图1、以及图2A-图9B对根据本发明一个实施例的半导体装置的制造方法进行说明。
如图1所示，首先，在步骤102，提供衬底结构。图2A示出了根据本发明一个实施例的衬底结构沿着第一方向的截面图。图2B是沿着图2A中的B-B’截取的截面图，也可以称为沿着第二方向的截面图。
如图2A和图2B所示，衬底结构包括衬底201，衬底201例如可以是硅衬底、绝缘体上硅(SOI)衬底、III-V族半导体材料的衬底等。
衬底结构还包括位于衬底201上沿着第一方向延伸的一个或多个鳍片202。这里的第一方向是鳍片202延伸的方向，也可以称为沿着沟道的方向。注意，鳍片202的材料可以与衬底相同，也可以与衬底不同。
衬底结构还包括位于鳍片202周围的隔离区。这里，隔离区的上表面与鳍片202的上表面基本齐平，也即，在工艺偏差范围内的齐平。隔离区包括第一隔离区213和第二隔离区223，其中，第一隔离区213位于鳍片202在第一方向上的侧面，第二隔离区223位于鳍片202在不同于第一方向的第二方向上的侧面。这里，第二方向例如可以是与第一方向基本垂直的方向，也可以称为垂直于沟道的方向。第一隔离区213可以位于鳍片202在第一方向上的两侧中的任意一侧，也可以位于鳍片202在第一方向上的两侧。类似地，第二隔离区223可以位于鳍片202在第二方向上的两侧中的任意一侧，也可以位于鳍片202在第二方向上的两侧。在一个实施例中，隔离区的材料可以是诸如氧化物、氮化物、氮氧化物等的电介质材料。
然后，在步骤104，在衬底结构上依次形成第一绝缘层301、第二绝缘层302和第三绝缘层303，如图3A和图3B所示。优选地，第一绝缘层301和第二绝缘层302可以具有不同的蚀刻选择比。优选地，第二绝缘层302和第三绝缘层303可以具有不同的蚀刻选择比。在一个具体实现方式中，第一绝缘层301可以是氧化物层，例如氧化硅层；第二绝缘层302可以是氮化物层，例如氮化硅层；第三绝缘层可以是氧化物层，例如氧化硅层。应理解，第一绝缘层301、第二绝缘层302和第三绝缘层303并不限于上面给出的具体例子。
接下来，在步骤106，形成覆盖第一隔离区213上方的第三绝缘层303的阻挡层401，如图4所示。在一个实施例中，阻挡层401还可以覆盖与第一隔离区213邻接的鳍片202的端部的上方的第三绝缘层303。换而言之，阻挡层401在第一方向上的宽度大于或等于第一隔离区213在第一方向上的宽度。在一个实现方式中，可以在第三绝缘层303上涂覆光刻胶，然后对光刻胶进行图案化以形成阻挡层401，例如可以通过单扩散区切断隔离(SingleDiffusion Break，SDB)技术对光刻胶进行图案化。
需要指出的是，图4仅示出了阻挡层401位于两个鳍片之间的第一隔离区213上的情况。在其他的实施例中，鳍片在第一方向上的另一侧的隔离区上也可以类似地形成阻挡层401。
接下来，在步骤108，以阻挡层401为掩模执行第一刻蚀工艺，以去除暴露的第三绝缘层303，第三绝缘层被阻挡层401覆盖的部分303A保留下来(也即，剩余的第三绝缘层303A)，如图5A和5B所示。在一个实施例中，第一刻蚀工艺可以采用干法刻蚀或湿法刻蚀来执行。在一个实施例中，第一刻蚀工艺可以停止在第二绝缘层302。
然后，在步骤110，去除阻挡层401，从而露出剩余的第三绝缘层303A，如图6所示。
之后，在步骤112，以剩余的第三绝缘层303A为掩模执行第二刻蚀工艺，以去除暴露的第二绝缘层，第二绝缘层被剩余的第三绝缘层303A覆盖的部分302A保留下来(也即，剩余的第二绝缘层302A)，如图7A和7B所示。在一个实施例中，第二刻蚀工艺可以停止在第一绝缘层301。
之后，在步骤114，执行第三刻蚀工艺，以去除剩余的第三绝缘层303A和暴露的第一绝缘层，并去除第二隔离区223的一部分，使得剩余的第二隔离区223的上表面低于鳍片202的上表面，如图8A和8B所示。在第三刻蚀工艺中，第一绝缘层被剩余的第二绝缘层302A覆盖的部分301A保留下来(也即，剩余的第一绝缘层301A)。在一个实施例中，第三刻蚀工艺可以包括多次刻蚀，例如，首先，可以去除剩余的第三绝缘层303A；然后，以剩余的第二绝缘层302A为掩模刻蚀去除暴露的第一绝缘层；之后，通过回刻工艺去除第二隔离区223的一部分。在另一个实施例中，第三刻蚀工艺可以仅包括一次刻蚀，例如，第一绝缘层301、第三绝缘层302以及第二隔离区223的材料可以相同，从而通过一次刻蚀工艺即可去除剩余的第三绝缘层303A和暴露的第一绝缘层，并可以去除第二隔离区223的一部分。第三刻蚀工艺去除了除第一隔离区之外的其他隔离区(例如第二隔离区、以及位于鳍片在第一方向上与第一隔离区相对的另一侧的隔离区)的一部分，使得其他隔离区剩余的部分的上表面低于鳍片的上表面。
之后，在步骤116，去除剩余的第二绝缘层302A，保留在第一隔离区213上剩余的第一绝缘层301A，如图9A和图9B所示。
如上描述了根据本发明一个实施例的半导体装置的制造方法。根据该方法得到了高度不同的第一隔离区与第二隔离区，由于第一隔离区的上表面与鳍片的上表面基本齐平，并且在第一隔离区上形成了第一绝缘层，因此后续在第一绝缘层上形成的伪栅结构(对应后续的第二栅极结构)即使偏离也不会与鳍片搭成桥，减轻了伪栅结构与鳍片搭成桥造成的漏电现象，提高了器件的可靠性；此外，伪栅结构即使偏离也不会对外延生长的半导体材料的形貌造成影响，也就不会影响向沟道引入的应力，提高了器件载流子的迁移率。
根据上述方法得到了一种半导体装置，下面结合图9A和图9B进行说明。
如图9A和图9B所示，半导体装置包括：衬底201；位于衬底上沿着第一方向延伸的一个或多个鳍片202；以及位于鳍片周围的隔离区。隔离区包括第一隔离区213和第二隔离区223，其中，第一隔离区213位于鳍片202在第一方向上的侧面，第二隔离区223位于鳍片223在不同于第一方向的第二方向上的侧面，并且，第一隔离区213的上表面与鳍片202的上表面基本齐平，第二隔离区223的上表面低于鳍片202的上表面。半导体装置还包括位于第一隔离区213上的第一绝缘层301A。在一个实施例中，第一绝缘层301A还可以覆盖与第一隔离区213邻接的鳍片202的端部。
在形成图9A和图9B所示的半导体装置后，在一个实施例中，上述方法还可以包括：在鳍片202上形成第一栅极结构1001，并且在剩余的第一绝缘层301A上形成第二栅极结构1002，如图10所示。这里，第二栅极结构通常为伪栅结构。
在一个实施例中，第一栅极结构1001可以包括在鳍片202的表面上的第一栅极电介质层1011，例如氧化硅等；在第一栅极电介质层1011上的第一栅极1021，例如多晶硅等；在第一栅极1021上的第一硬掩模层1031，例如氮化硅等；以及在第一栅极电介质层1011、第一栅极1021和第一硬掩模层1031的侧壁上的第一间隔物1041，例如氧化硅或氮化硅等。在一个实施例中，第二栅极结构1002可以包括在剩余的第一绝缘层301A上的第二栅极电介质层1012，例如氧化硅等；在第二栅极电介质层1012上的第二栅极1022，例如多晶硅等；在第二栅极1022上的第二硬掩模层1032，例如氮化硅等；以及在第二栅极电介质层1012、第二栅极1022和第二硬掩模层1032的侧壁上的第二间隔物1042，例如氧化硅或氮化硅等。这里，第二间隔物1042覆盖与第二栅极结构1002下方的第一隔离区213邻接的鳍片202的端部。
在形成第一栅极结构1001和第二栅极结构1002后，在一个实施例中，上述方法还可以包括如下步骤：
以第一栅极结构1001和第二栅极结构1002为掩模，刻蚀第一栅极结构1001两侧的鳍片202以形成凹陷，例如第一凹陷1101和第二凹陷1102，如图11所示。然后，在凹陷中外延生长半导体材料以形成源区和漏区，例如在第一凹陷1101和第二凹陷1102中分别外延生长半导体材料以形成源区1201和漏区1202，如图12所示。在一个实施例中，外延生长的半导体材料可以包括SiGe、SiC或Si。此外，在外延生长Si时可以原位掺杂P。
因此，本发明还提供了另一种半导体装置，如图12所示。与图9A所示装置相比，图12所示的半导体装置还包括在鳍片202上的第一栅极结构1001，以及在第一绝缘层301A上的第二栅极结构1002。此外，该半导体装置还包括在第一栅极结构1001两侧通过外延生长半导体材料形成的源区1201和漏区1202。在一个实施例中，第一栅极结构1001和第二栅极结构1002的具体结构可以是如上面所描述的结构，在此不再赘述。
本发明提供的半导体装置中，由于第一隔离区的上表面与鳍片的上表面基本齐平，并且在第一隔离区上形成了第一绝缘层，因此后续在第一绝缘层上形成的伪栅结构(对应后续的第二栅极结构)即使偏离也不会与鳍片搭成桥，减轻了伪栅结构与鳍片搭成桥造成的漏电现象，提高了器件的可靠性；此外，伪栅结构即使偏离也不会对外延生长的半导体材料的形貌造成影响，也就不会影响向沟道引入的应力，提高了器件载流子的迁移率。
本发明还提供了一种形成上述衬底结构的示例性的方法。下面结合图13A-图17B图进行详细说明。
首先，如图13A和图13B所示，提供初始衬底1301，并在初始衬底1301上形成图案化的硬掩模1302，例如氮化硅。例如，可以通过自对准双重曝光工艺(self-aligned doublepatterning，SADP)形成图案化的硬掩模1302。在一个实施例中，初始衬底1301可以包括初始半导体层1311和位于初始半导体层上的初始氧化物层1321，初始氧化物层1321可以作为硬掩模1302与初始衬底1301之间的缓冲层，从而可以降低硬掩模1302与初始衬底1301之间的应力。
然后，如图14A和图14B所示，以硬掩模1302为掩模对初始衬底1301进行刻蚀，从而形成衬底201和位于衬底201上的一个或多个鳍片202。在一个实施例中，初始衬底1301可以包括初始半导体层1311和位于初始半导体层上的初始氧化物层1321，从而刻蚀后所形成的鳍片202可以包括半导体层212和位于半导体层212上的氧化物层222。
接下来，如图15A和图15B所示，沉积隔离材料1501以填充鳍片202周围的空间，隔离材料1501的上表面与硬掩模1302的上表面基本齐平。例如，可以通过诸如流式化学气相沉积(FCVD)的方式沉积隔离材料1501(例如氧化硅)，然后对隔离材料1501进行平坦化，例如化学机械抛光(CMP)，从而使得隔离材料1501的上表面与硬掩模1302的上表面基本齐平。另外，在一个实施例中，在沉积隔离材料1501之前还可以在图14A所示的结构的表面形成衬垫层(liner)，例如可以通过现场水汽生成(ISSG)的方式形成氧化硅作为衬底层。衬垫层可以修复刻蚀工艺对鳍片表面造成的损伤。
之后，如图16A和图16B所示，对隔离材料1501进行回刻，以露出硬掩模1302。
之后，如图17A和图17B所示，去除硬掩模1302，从而形成衬底结构。
应理解，图17A和图17B示出的衬底结构与图2A和图2B相比还额外地包括了氧化物层222，然而，该氧化物层222并非是必须的。
按照图13A-图17B的步骤形成衬底结构后，可以按照图1所示步骤以及上文的描述执行后续步骤104-步骤116。
至此，已经详细描述了根据本发明实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (17)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
衬底；
位于衬底上沿着第一方向延伸的一个或多个鳍片；和
位于所述鳍片周围的隔离区；
其中，所述隔离区的上表面与所述鳍片的上表面基本齐平，所述隔离区包括第一隔离区和第二隔离区，所述第一隔离区位于所述鳍片在所述第一方向上的侧面，所述第二隔离区位于所述鳍片在不同于所述第一方向的第二方向上的侧面；
在所述衬底结构上依次形成第一绝缘层、第二绝缘层和第三绝缘层；
形成覆盖所述第一隔离区上方的第三绝缘层的阻挡层；
以所述阻挡层为掩模执行第一刻蚀工艺，以去除暴露的第三绝缘层；
去除所述阻挡层；
以剩余的第三绝缘层为掩模执行第二刻蚀工艺，以去除暴露的第二绝缘层；
执行第三刻蚀工艺，以去除剩余的第三绝缘层和暴露的第一绝缘层，并去除所述第二隔离区的一部分；
去除剩余的第二绝缘层。
2.根据权利要求1所述的方法，其特征在于，所述阻挡层还覆盖与所述第一隔离区邻接的鳍片的端部的上方的第三绝缘层。
3.根据权利要求1所述的方法，其特征在于，
所述第一绝缘层和所述第二绝缘层具有不同的蚀刻选择比；
所述第二绝缘层和所述第三绝缘层具有不同的蚀刻选择比。
4.根据权利要求1所述的方法，其特征在于，
所述第一绝缘层是氧化物层；
所述第二绝缘层是氮化物层；
所述第三绝缘层是氧化物层。
5.根据权利要求1所述的方法，其特征在于，所述提供衬底结构的步骤包括：
提供初始衬底；
在所述初始衬底上形成图案化的硬掩模；
以所述硬掩模为掩模对所述初始衬底进行刻蚀，从而形成衬底和位于衬底上的一个或多个鳍片；
沉积隔离材料以填充鳍片周围的空间，所述隔离材料的上表面与所述硬掩模的上表面基本齐平；
对所述隔离材料进行回刻，以露出所述硬掩模；
去除所述硬掩模，从而形成所述衬底结构。
6.根据权利要求5所述的方法，其特征在于，
所述初始衬底包括初始半导体层和位于所述初始半导体层上的初始氧化物层；
所述鳍片包括半导体层和位于所述半导体层上的氧化物层。
7.根据权利要求1所述的方法，其特征在于，还包括：
在所述鳍片上形成第一栅极结构，并且在剩余的第一绝缘层上形成第二栅极结构。
8.根据权利要求7所述的方法，其特征在于，还包括：
以所述第一栅极结构和所述第二栅极结构为掩模，刻蚀所述第一栅极结构两侧的鳍片以形成凹陷；
在所述凹陷中外延生长半导体材料以形成源区和漏区。
9.根据权利要求8所述的方法，其特征在于，所述半导体材料包括SiGe或SiC。
10.根据权利要求7所述的方法，其特征在于，
所述第一栅极结构包括在所述鳍片的表面上的第一栅极电介质层、在所述第一栅极电介质层上的第一栅极、在所述第一栅极上的第一硬掩模层、以及在所述第一栅极电介质层、所述第一栅极和所述第一硬掩模层的侧壁上的第一间隔物；
所述第二栅极结构包括在所述剩余的第一绝缘层上的第二栅极电介质层、在所述第二栅极电介质层上的第二栅极、在所述第二栅极上的第二硬掩模层、以及在所述第二栅极电介质层、所述第二栅极和所述第二硬掩模层的侧壁上的第二间隔物，所述第二间隔物覆盖与所述第二栅极结构下方的第一隔离区邻接的鳍片的端部。
11.根据权利要求10所述的方法，其特征在于，
所述第一栅极电介质层和所述第二栅极电介质层的材料包括氧化硅；
所述第一栅极和所述第二栅极的材料包括多晶硅；
所述第一硬掩模层和所述第二硬掩模层的材料包括氮化硅。
12.一种半导体装置，其特征在于，包括：
衬底；
位于衬底上沿着第一方向延伸的一个或多个鳍片；
位于所述鳍片周围的隔离区，所述隔离区包括第一隔离区和第二隔离区，所述第一隔离区位于所述鳍片在所述第一方向上的侧面，所述第二隔离区位于所述鳍片在不同于所述第一方向的第二方向上的侧面，所述第一隔离区的上表面与所述鳍片的上表面基本齐平，所述第二隔离区的上表面低于所述鳍片的上表面；
第一绝缘层，位于所述第一隔离区上，并覆盖与所述第一隔离区邻接的鳍片的端部；和
第二栅极结构，包括在所述第一绝缘层上的第二栅极电介质层、在所述第二栅极电介质层上的第二栅极和在所述第二栅极上的第二硬掩模层，在所述第二栅极电介质层、所述第二栅极和所述第二硬掩模层的侧壁上第二间隔物，所述第二间隔物连续地覆盖所述第一绝缘层的端部的侧面和所述鳍片的一部分。
13.根据权利要求12所述的装置，其特征在于，还包括：
在所述鳍片上的第一栅极结构。
14.根据权利要求13所述的装置，其特征在于，还包括：
在所述第一栅极结构两侧通过外延生长半导体材料形成的源区和漏区。
15.根据权利要求14所述的装置，其特征在于，所述半导体材料包括SiGe或SiC。
16.根据权利要求13所述的装置，其特征在于，
所述第一栅极结构包括在所述鳍片的表面上的第一栅极电介质层、在所述第一栅极电介质层上的第一栅极、在所述第一栅极上的第一硬掩模层、以及在所述第一栅极电介质层、所述第一栅极和所述第一硬掩模层的侧壁上的第一间隔物。
17.根据权利要求16所述的装置，其特征在于，
所述第一栅极电介质层和所述第二栅极电介质层的材料包括氧化硅；
所述第一栅极和所述第二栅极的材料包括多晶硅；
所述第一硬掩模层和所述第二硬掩模层的材料包括氮化硅。
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