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TWI540710B - A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device - Google Patents

A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device Download PDF

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TWI540710B
TWI540710B TW102120415A TW102120415A TWI540710B TW I540710 B TWI540710 B TW I540710B TW 102120415 A TW102120415 A TW 102120415A TW 102120415 A TW102120415 A TW 102120415A TW I540710 B TWI540710 B TW I540710B
Authority
TW
Taiwan
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semiconductor layer
insulating film
interlayer insulating
substrate
connection electrode
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Application number
TW102120415A
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TW201401494A (zh
Inventor
藤井宣年
青柳健一
Original Assignee
新力股份有限公司
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Publication date
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Publication of TW201401494A publication Critical patent/TW201401494A/zh
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Description

半導體裝置、半導體裝置之製造方法及電子機器
本揭示係關於一種使基板彼此貼合而製作之3維構造之半導體裝置及其製造方法。又，本揭示係關於一種具備該半導體裝置之電子機器。
於使元件(基板)彼此貼合而製作3維構造之LSI(Large Scale Integration：大型積體電路)之方法中，存在將於元件表面露出之金屬電極彼此直接接合之方式。於該直接接合金屬電極彼此之方式中，有人提出以使元件表面之金屬電極與層間絕緣膜(ILD)成為同一平面之方式平坦化，而於元件間分別接合金屬電極彼此及層間絕緣膜彼此之方法。
一般而言，於以如上述之方法進行接合之情形時，採用使元件表面之Cu電極與層間絕緣膜平坦化，而使元件彼此貼合之方法。然而，實際上，根據元件表面之Cu電極與層間絕緣膜之面積比，會於CMP(Chemical Mechanical Polishing：化學機械拋光)時產生凹陷。因此，非常難以獲得用以使Cu電極彼此直接接觸，而確保電性接合之接合面之平坦性。雖亦存在於CMP時選擇適當之條件，以使Cu電極表面與層間絕緣膜表面成為同一平面之方式使接合面平坦化之方法，但難以穩定且持續地實施該CMP條件。
因此，近年來，有人提出將Cu電極設置為較層間絕緣膜更突出之狀態，而連接突出之Cu電極彼此之方法(專利文獻1、2)。然而，根 據該方法，於元件間之連接中，Cu電極彼此接觸但層間絕緣膜彼此不接觸。因此，由於Cu電極成為於元件之外側空間露出之狀態，故存在Cu擴散至層間絕緣膜表面，而使可靠性劣化之可能性。
進而，當Cu等金屬為未被覆之狀態時，較多情形時，有Cu於連接後所實施之基板之薄化處理、或藥液處理、電漿乾蝕刻處理等步驟中腐蝕，或引起金屬污染之虞。自以上狀況而言，於將金屬電極彼此與層間絕緣膜彼此接合之接合中，不期望未接觸金屬以外之接合面之狀態。
另一方面，有人提出於元件間之連接面形成接著劑層，而接觸元件表面之金屬電極以外之面之方法(專利文獻3)。然而，該情形時，接著劑之耐熱性或Cu之防止擴散性成為問題，而存在對元件之可靠性造成影響之虞。
[先行技術文獻] [專利文獻]
[專利文獻1]日本專利特開平01-205465號公報
[專利文獻2]日本專利特開2006-191081號公報
[專利文獻3]日本專利特表2006-522461號公報
鑑於上述點，本揭示之目的在於：在具有積層有複數個基板之3維構造之固體攝像裝置等半導體裝置中，謀求耐熱性、耐擴散性之提高，而謀求可靠性之提高。又，在本揭示中，提供該半導體裝置之製造方法、以及具備該半導體裝置之電子機器。
本揭示之半導體裝置包含第1基板與第2基板。第1基板包含具有自第1層間絕緣膜突出特定量之第1連接電極之第1配線層。又，第2基 板包含具有自第2層間絕緣膜突出特定量之第2連接電極之第2配線層。而且，第2基板係以第2連接電極與第1連接電極接合之方式貼合於第1基板上而設置。此時，於第1基板與第2基板之貼合面上，第1連接電極與第2連接電極接合，且於積層方向上相對之第1層間絕緣膜與第2層間絕緣膜以至少一部分接合。
於本揭示之半導體裝置中，於第1基板與第2基板之貼合面，第1連接電極及第2連接電極係藉由相互接合之第1層間絕緣膜與第2層間絕緣膜而密封。
本揭示之半導體裝置之製造方法具有準備包含具有自第1層間絕緣膜突出特定量之第1連接電極之第1配線層之第1基板之步驟。又，具有準備包含具有自第2層間絕緣膜突出特定量之第2連接電極之第2配線層之第2基板之步驟。接著，具有將第1基板之第1連接電極、及第2基板之第2連接電極相對並貼合之步驟。而且，於第1基板與第2基板之貼合面上，以第1連接電極與第2連接電極接合，且於積層方向相對之第1層間絕緣膜與第2層間絕緣膜以至少一部分接合之方式貼合第1基板與第2基板。
於本揭示之半導體裝置之製造方法中，於經貼合之第1基板及第2基板之貼合面，第1連接電極及第2連接電極係藉由相互接合之第1層間絕緣膜與第2層間絕緣膜而密封。
本揭示之電子機器包含固體攝像裝置、及信號處理電路。固體攝像裝置包含感測器基板、及電路基板。感測器基板具備包含設置有光電轉換部之像素區域之感測器側半導體層、及感測器側配線層。感測器側配線層設置於與感測器側半導體層之受光面為相反側之表面側，具有介隔感測器側層間絕緣膜而設置之配線及自感測器側層間絕緣膜之表面突出特定量之感測器側連接電極。又，電路基板具有電路側半導體層及電路側配線層，包含設置於感測器基板之感測器側配線 層側、且具有介隔電路側層間絕緣膜而設置之配線及自電路側層間絕緣膜之表面突出特定量之電路側連接電極之電路側配線層。而且，電路基板係貼合於感測器基板上而設置。又，於感測器基板與電路基板之貼合面上，感測器側連接電極與電路側連接電極接合，且於積層方向相對之感測器側層間絕緣膜與電路側層間絕緣膜以至少一部分接合。信號處理電路處理自固體攝像裝置輸出之輸出信號。
根據本揭示，可獲得耐熱性及耐擴散性較優良，而可靠性較高之半導體裝置及電子機器。
1‧‧‧固體攝像裝置
2‧‧‧感測器基板
3‧‧‧電路基板
4‧‧‧電路側半導體層
5‧‧‧電路側配線層
6‧‧‧電路側層間絕緣膜
7‧‧‧配線
8‧‧‧通道
9‧‧‧電路側連接電極
10‧‧‧彩色濾光片
11‧‧‧晶載透鏡
12‧‧‧感測器側半導體層
13‧‧‧感測器側配線層
14‧‧‧感測器側層間絕緣膜
14‧‧‧感測器側層間絕緣膜
15‧‧‧配線
16‧‧‧感測器側連接電極
17‧‧‧光電轉換部
18‧‧‧通道
20‧‧‧半導體裝置
21‧‧‧第1基板
22‧‧‧第2基板
23‧‧‧第3基板
24‧‧‧第1半導體層
25‧‧‧第1配線層
26‧‧‧配線
27‧‧‧第1層間絕緣膜
28‧‧‧第1連接電極
29‧‧‧通道
30‧‧‧第2半導體層
31‧‧‧第2層間絕緣膜
32‧‧‧配線
33‧‧‧第2配線層
34‧‧‧通道
35‧‧‧下側連接電極
36‧‧‧上側連接電極
37‧‧‧第3半導體層
38‧‧‧第3配線層
39‧‧‧配線
40‧‧‧第3層間絕緣膜
41‧‧‧通道
42‧‧‧第3連接電極
200‧‧‧電子機器
210‧‧‧光學透鏡
211‧‧‧快門裝置
212‧‧‧驅動電路
213‧‧‧信號處理電路
B‧‧‧藍色
G‧‧‧綠色
h‧‧‧突出量
h1‧‧‧突出量
h2‧‧‧突出量
R‧‧‧紅色
R‧‧‧距離
R1‧‧‧距離
R2‧‧‧距離
圖1係本揭示之第1實施形態之固體攝像裝置之要部之剖面構成圖。
圖2A-C係顯示本揭示之第1實施形態之固體攝像裝置之製造方法之步驟圖。
圖3係顯示感測器側連接電極與電路側連接電極之位置於平面方向偏離x之情形之模式圖。
圖4係本揭示之第2實施形態之半導體裝置之要部之剖面構成圖。
圖5A-C係顯示本揭示之第2實施形態之半導體裝置之製造方法之步驟圖(其1)。
圖6D、E係顯示本揭示之第2實施形態之半導體裝置之製造方法之步驟圖(其2)。
圖7F、G係顯示本揭示之第2實施形態之半導體裝置之製造方法之步驟圖(其3)。
圖8係本揭示之第3實施形態之電子機器之概略構成圖。
又，於文獻「Semiconductor Wafer Bonding」(Q.Y.Tong,U.Gosele；JOHN WILEY & SONS,Inc.,1999)中，揭示有一種關於Si基板接合之技術。本揭示技術之提案者等經過深入研究之結果，發現將關於基板上粒子對貼合帶來之影響之研究結果應用於本揭示之電極彼此之貼合技術中。
以下，對本揭示之實施形態之半導體裝置及其製造方法、以及電子機器之一例，一面參照圖式，一面進行說明。本揭示之實施形態係按以下順序進行說明。再者，本揭示之技術並非限定於以下之例。
1.第1實施形態：2層構造之固體攝像裝置
1-1.剖面構成
1-2.製造方法
2.第2實施形態：3層構造之半導體裝置
2-1.剖面構成
2-2.製造方法
3.第3實施形態：電子機器
《1.第1實施形態：2層構造之固體攝像裝置》 <1-1 剖面構成>
首先，作為本揭示之第1實施形態之半導體裝置，以固體攝像裝置為例進行說明。圖1係本揭示之第1實施形態之固體攝像裝置1之要部之剖面構成圖。如圖1所示，本實施形態之固體攝像裝置1係具有3維構造之背面照射型固體攝像裝置。
如圖1所示，本實施形態之固體攝像裝置1包含：感測器基板2；及電路基板3，其係貼合於與感測器基板2之受光面為相反側。又，本實施形態之固體攝像裝置1包含設置於感測器基板2之受光面之彩色濾光片10及晶載透鏡11。
感測器基板2包含感測器側半導體層12及感測器側配線層13。
感測器側半導體層12係包含例如單晶矽之半導體基板。於該感測器側半導體層12之像素區域，沿著受光面(本實施形態中為背面)以2維陣列狀排列形成有複數個光電轉換部17。各光電轉換部17係以例如n型擴散層與p型擴散層之積層構造構成。再者，光電轉換部17係設置於每個像素上，且圖1中圖示有3個像素之剖面。
又，於感測器側半導體層12中，雖省略圖示，但形成有構成用以讀取光電轉換部17所累積之信號電荷之讀取部之雜質區域，或構成元件分離部之雜質區域。
感測器側配線層13設置於與感測器側半導體層12之受光面為相反側之表面上，且包含介隔感測器側層間絕緣膜14而積層之複數層(圖1中為2層)配線15。配線15係以例如銅(Cu)形成，感測器側層間絕緣膜14係以例如SiO2形成。又，雖省略圖示，但於感測器側配線層13之感測器側半導體層12側，設置有構成用以讀取光電轉換部17中生成之信號電荷之讀取部之讀取電極。於感測器側配線層13中，根據需要，將於積層方向相鄰之2個配線15間、及配線15與讀取部之間，介隔設置於感測器側層間絕緣膜14之通道18而相互連接。藉由設置於感測器側配線層13之複數個配線15或省略圖示之讀取電極，構成有用以讀取各像素之信號電荷之像素電路。
又，於感測器側配線層13中，最上層之配線15(位於最靠近電路基板3側之配線15)係用以確保與電路基板3之電性連接之感測器側連接電極16，且係以自感測器側層間絕緣膜14之表面突出而露出之方式設置。於本實施形態中，該感測器側連接電極16之表面、及感測器側層間絕緣膜14之表面成為感測器基板2與電路基板3之貼合面。
電路基板3包含電路側半導體層4及電路側配線層5。
電路側半導體層4係包含例如單晶矽之半導體基板。於該電路側半導體層4之面向感測器基板2側之表面層中，雖省略圖示，但設置有 構成像素電路之一部分之電晶體之源極/汲極區域、或元件分離部等之雜質層。
電路側配線層5設置於電路側半導體層4之表面側，包含介隔電路側層間絕緣膜6而積層之複數層(圖1中為3層)配線7。又，雖省略圖示，但於電路側配線層5之電路側半導體層4側，設置有構成像素電路之一部分之電晶體之閘極電極。配線7係以例如銅(Cu)形成，電路側層間絕緣膜6係以例如SiO2形成。又，根據需要，於積層方向相鄰之2個配線7間、及配線7與各電晶體之間係介隔設置於電路側層間絕緣膜6之通道8而相互連接。藉由設置於電路側配線層5之電晶體及複數個配線7，構成有像素電路之一部分、或驅動該像素電路之驅動電路。
又，於電路側配線層5中，最上層之配線7(位於最靠近感測器基板2側之配線7)係用以確保與感測器基板2之電性連接之電路側連接電極9，且係以自電路側層間絕緣膜6之表面突出而露出之方式設置。該電路側連接電極9之表面、及電路側層間絕緣膜6之表面成為感測器基板2與電路基板3之貼合面。
彩色濾光片10係介隔省略圖示之平坦化膜而設置於感測器基板2之受光面上，且對應於各光電轉換部17而設置。於彩色濾光片10中，於每個像素上配置有選擇性透射例如R(紅色)、G(綠色)、B(藍色)之光之濾光層。又，該等濾光層係以例如拜爾排列配置於每個像素中。
於彩色濾光片10中，透射所期望之波長之光，且透射之光入射至感測器側半導體層12內之光電轉換部17。再者，於本實施形態中，雖設定為各像素透射R、G、B之任一者之光之構成，但並非限於此。作為形成彩色濾光片10之材料，此外亦可使用如透射藍綠色、黃色、品紅等光之有機材料，可根據樣式進行各種選擇。
晶載透鏡11形成於彩色濾光片10上部，且形成於每個像素上。於晶載透鏡11中，入射之光經聚光，且經聚光之光介隔彩色濾光片10高 效地入射至對應之光電轉換部17。再者，於本實施形態中，晶載透鏡11係設定為使入射之光聚光於光電轉換部17之中心位置之構成。
於本實施形態中，感測器基板2、電路基板3係相互貼合而積層，設置於感測器側配線層13之感測器側連接電極16與設置於電路側配線層5之電路側連接電極9於貼合面電性連接。藉此，由於可將例如驅動像素之驅動電路、或處理像素中所獲得之信號之信號處理電路設置於電路基板3上，故可確保感測器基板2具有更大之像素面積。
又，如下文將敘述，於感測器基板2與電路基板3之貼合面，連接感測器側連接電極16及電路側連接電極9，且感測器基板2之最表面之感測器側層間絕緣膜14與電路基板3之最表面之電路側層間絕緣膜6相互接合。藉此，由於感測器側連接電極16及電路側連接電極9之周邊藉由層間絕緣膜而密封，故感測器側連接電極16及電路側連接電極9不會暴露於固體攝像裝置1之外部空間。
<1-2 製造方法>
圖2A~圖2C係顯示本實施形態之固體攝像裝置1之製造方法之步驟圖。利用圖2A~圖2C，對本實施形態之固體攝像裝置1之製造方法進行說明。
首先，如圖2A所示，藉由於感測器側半導體層12之像素區域形成複數個光電轉換部17，且形成未圖示之所期望之雜質區域後，於感測器側半導體層12之表面形成感測器側配線層13，而製作出感測器基板2。光電轉換部17、或省略圖示之所期望之雜質區域可於感測器側半導體層12之表面藉由離子注入所期望之雜質而形成。
又，感測器側配線層13係藉由交替地反復進行感測器側層間絕緣膜14之形成與配線之形成而形成。此時，根據需要，於感測器側層間絕緣膜14形成縱孔，並於該縱孔中嵌入導電性材料，藉此形成連接配線15與讀取部之通道、或連接於積層方向上相鄰之2個配線15之通 道18。又，在於感測器側層間絕緣膜14形成配線槽之後，以被覆配線槽及感測器側層間絕緣膜14之方式嵌入導電材料，並利用CMP法研磨導電材料層直到露出感測器側層間絕緣膜14為止，即使用所謂金屬鑲嵌法而形成配線15。
此時，於本實施形態中，如圖2A所示般，以成為感測器側連接電極16之最上層之配線15(距感測器側半導體層12最遠側之配線15)自感測器側層間絕緣膜14之表面突出特定之突出量h1之方式形成感測器側配線層13。該感測器側連接電極16之突出量h1可於利用CMP法研磨成為感測器側連接電極16之導電材料層時，藉由調整漿料而進行控制。關於該突出量h1將予以後述。又，將相鄰之感測器側連接電極16間之距離設定為R1。
接著，如圖2B所示，藉由於電路側半導體層4形成省略圖示之雜質區域後，於電路側半導體層4之表面形成電路側配線層5，而製作出電路基板3。省略圖示之雜質區域係可藉由於電路側半導體層4之表面離子注入所期望之雜質而形成。又，電路側配線層5係藉由交替地反復進行電路側層間絕緣膜6之形成與配線7之形成而形成。此時，根據需要，於電路側層間絕緣膜6形成縱孔，並於該縱孔嵌入導電性材料，藉此形成連接配線7與電晶體之通道、或連接相鄰於積層方向之2個配線7之通道8。又，於電路基板3中，亦利用金屬鑲嵌法形成配線7，以成為電路側連接電極9之最上層之配線7(距電路側半導體層4最遠側之配線7)自電路側層間絕緣膜6之表面突出特定之突出量h2之方式形成電路側配線層5。又，將相鄰之電路側連接電極9間之距離設定為R2(=R1)。
感測器側連接電極16之突出量h1及電路側連接電極9之突出量h2係分別以滿足下述之式(1)、式(2)所示之條件之方式進行控制。
[數1]
此處，E1'係E1/(1-ν12)(E1：感測器側半導體層12之楊氏模量，ν1：感測器側半導體層12之帕松比)，E2'係E2/(1-ν22)(E2：電路側半導體層4之楊氏模量，ν2：電路側半導體層4之帕松比)。又，γ係感測器側層間絕緣膜14與電路側層間絕緣膜6之接合強度(表面能量)。又，R1係相鄰之感測器側連接電極16間之距離，R2係相鄰之電路側連接電極9間之距離。又，tw1係感測器側半導體層12之厚度，tw2係電路側半導體層4之厚度。
再者，式(1)之條件係適用於R1>2tw1且tw1>>h1之情形之條件，同樣地，式(2)之條件係適用於R2>2tw2且tw2>>h2之情形之條件。進而，式(1)及(2)分別滿足2tw1=R1，2tw2=R2之情形，或，滿足2tw1>R1，2tw2>R2之情形時，可近似於下述所示之式(3)、(4)。
進而，於後續步驟所示之感測器基板2與電路基板3之接合時，自外部受力而接合之情形時，係以滿足下述所示之式(5)、(6)之方 式，分別設定突出量h1及h2。
於本實施形態中，作為滿足上述條件之值，將突出量h1及h2分別設定為10nm，將R1及R2分別設定為50μm。該情形時，以滿足數2之條件之方式設定h1及h2。
接著，如圖2C所示，將感測器基板2之感測器側連接電極16側之面、及電路基板3之電路側連接電極9側之面，以使相互之連接電極相對之方式位置對齊而相對後，使感測器基板2與電路基板3接觸，從而進行貼合。於該貼合步驟中，係藉由於前段之利用CMP法進行之研磨處理之後，立即以引腳按下晶圓(例如感測器基板2)之中心位置而實施。於本實施形態中，按下之載荷係12 N，且使用前端為球狀之引腳按下。
於本實施形態中，於感測器基板2及電路基板3之各者中，感測器側連接電極16及電路側連接電極9各自之突出量h1及h2係以滿足上述之式(3)及(4)所示之條件之方式而設定。因此，由於兩者之絕緣膜彼此依存於接合強度而相互吸引，故基板本身變形(彎曲)。藉此，於感測器基板2與電路基板3之貼合面，相對之感測器側連接電極16及電路側連接電極9接合，且相對之感測器側層間絕緣膜14及電路側層間絕緣膜6接合。
接著，雖省略圖示，但自背面側研磨感測器基板2之感測器側半導體層12，使感測器側半導體層12薄膜化。其後，與通常之固體攝像裝置之製造方法相同，藉由進行省略圖示之平坦化膜之形成、彩色濾光片10之形成、及晶載透鏡11之形成，完成圖1所示之固體攝像裝置1。
於本實施形態中，於感測器基板2與電路基板3之貼合面，相對之感測器側層間絕緣膜14與電路側層間絕緣膜6接合。因此，感測器側連接電極16及電路側連接電極9之周邊密封於感測器側層間絕緣膜14及電路側層間絕緣膜6。藉此，於貼合面，感測器側連接電極16及電路側連接電極9不會暴露於固體攝像裝置1之外側環境。因此，於貼合後進行之藥液處理時，感測器側連接電極16或電路側連接電極9亦不會暴露於藥液中。又，由於不對貼合面使用如樹脂般之耐熱性及耐擴散性較低之材質而可貼合2個基板，故於貼合後無需擔心耐熱溫度而可實施高溫處理，從而可謀求可靠性之提高。
又，於本實施形態中，於貼合前，感測器側連接電極16及電路側連接電極9係分別設定為自感測器側層間絕緣膜14及電路側層間絕緣膜6之表面突出特定之突出量之狀態。因此，於本實施形態中，與使層間絕緣膜表面及連接電極之表面平坦化成同一平面之先前之貼合技術相比較，由於在平坦化處理時產生之偏差之容許範圍更大，故可謀求量產性之提高。
又，於感測器基板2與電路基板3之貼合步驟中，存在感測器側連接電極16與電路側連接電極9之位置偏離之情形。圖3係顯示感測器側連接電極16與電路側連接電極9之位置沿著貼合面偏離x之情形之模式圖。如圖3所示，即使於貼合位置沿著感測器基板2及電路基板3之貼合面偏離x之情形時，於數1所示之條件下，仍可藉由將R1置換為R1-x而設定突出量h1及h2，而接合感測器側層間絕緣膜14與電路側 層間絕緣膜6。
如以上所述般，於貼合感測器基板2與電路基板3時考慮錯位x之情形時，於數1所示之條件下，設定如滿足將R1置換為R1-x後之式之突出量h1及h2。藉此，可具有餘裕地進行CMP處理，而可提高量產性。
《2.第2實施形態：3層構造之半導體裝置》 <2-1 剖面構成>
接著，對本揭示之第2實施形態之半導體裝置進行說明。圖4係本實施形態之半導體裝置20之剖面構成圖。本實施形態之半導體裝置20之構造係積層有3層半導體基板之3層構造。
如圖4所示，本實施形態之半導體裝置20包含第1基板21、第2基板22、及第3基板23，且具有將該等第1基板21、第2基板22及第3基板23以該順序積層之積層構造。
第1基板21包含第1半導體層24、第1配線層25。第1半導體層24係包含例如單晶矽之半導體基板。於該第1半導體層24之、第2基板22側之表面層中，雖省略圖示，但根據需要設置有構成特定電路之電晶體之源極/汲極區域、或元件分離部等之雜質層。
第1配線層25設置於第1半導體層24之表面，包含介隔第1層間絕緣膜27而積層之複數層(圖4中為3層)配線26。又，雖省略圖示，但於第1配線層25之第1半導體層24側，根據需要設置有構成特定電路之電晶體之閘極電極。配線26係以例如銅(Cu)形成，第1層間絕緣膜27係以例如SiO2形成。又，根據需要，於積層方向相鄰之2個配線26間、及配線26與各電晶體之間係介隔設置於第1層間絕緣膜27之通道29而相互連接。藉由設置於第1配線層25之電晶體及複數個配線26，構成第1電路。
又，於第1配線層25中，最上層之配線26(位於最靠近第2基板22 側之配線26)係用以確保與第2基板22之電性連接之第1連接電極28，且係以自第1層間絕緣膜27之表面突出之方式設置。於本實施形態中，該第1連接電極28之表面、及第1層間絕緣膜27之表面成為第1基板21與第2基板22之貼合面。
第2基板22具有第2配線層33。第2配線層33包含介隔第2層間絕緣膜31而積層之複數層(圖4中為3層)配線32。配線32係以例如銅(Cu)形成，第2層間絕緣膜31係以SiO2形成。又，根據需要，於積層方向相鄰之2個配線32間係介隔設置於第2層間絕緣膜31之通道34而相互連接。藉由設置於第2配線層33之配線32，構成第2電路。
又，於第2配線層33中，最下層之配線32(位於最靠近第1基板21側之配線32)係用以確保與第1基板21之電性連接之下側連接電極35，且係以自第2層間絕緣膜31之下表面突出之方式設置。又，於第2配線層33中，最上層之配線32(位於最靠近第3基板23側之配線32)係用以確保與第3基板23之電性連接之上側連接電極36，且係以自第2層間絕緣膜31之上表面突出之方式設置。於本實施形態中，下側連接電極35之表面、及第2層間絕緣膜31之下表面成為第1基板21與第2基板22之貼合面，上側連接電極36之表面、及第2層間絕緣膜31之上表面成為第2基板22與第3基板23之貼合面。
第3基板23包含第3半導體層37、第3配線層38。第3半導體層37係包含例如單晶矽之半導體基板。於該第3半導體層37之、第2基板22側之表面層中，雖省略圖示，但根據需要設置有構成特定電路之電晶體之源極/汲極區域、或元件分離部等之雜質層。
第3配線層38設置於第3半導體層37之表面，包含介隔第3層間絕緣膜40而積層之複數層(圖4中為3層)配線39。又，雖省略圖示，但於第3配線層38之第3半導體層37側之表面，根據需要設置有構成特定電路之電晶體之閘極電極。配線39係以例如銅(Cu)形成，第3層間絕緣 膜係以例如SiO2形成。又，根據需要，於積層方向相鄰之2個配線39間、及配線39與各電晶體之間係介隔設置於第3層間絕緣膜40之通道41而相互連接。藉由設置於第3配線層38之電晶體及複數個配線39，構成第3電路。
又，於第3配線層38中，最上層之配線39(位於最靠近第2基板22側之配線39)係用以確保與第2基板22之電性連接之第3連接電極42，且係以自第3層間絕緣膜40之表面突出之方式設置。於本實施形態中，該第3連接電極42之表面、第3層間絕緣膜40之表面成為第3基板23與第2基板22之貼合面。
<2-2 製造方法>
圖5~圖7係顯示本實施形態之半導體裝置20之製造方法之步驟圖。利用圖5A~圖7G，對本實施形態之半導體裝置20之製造方法進行說明。
首先，如圖5A所示，於第1半導體層24形成省略圖示之雜質區域後，於第1半導體層24之表面形成第1配線層25，藉此製作出第1基板21。省略圖示之所期望之雜質區域可於第1半導體層24之表面藉由離子注入所期望之雜質而形成。又，第1配線層25係藉由交替地反復進行第1層間絕緣膜27之形成與配線26之形成而形成。此時，根據需要，於第1層間絕緣膜27形成縱孔，並於該縱孔嵌入導電性材料，藉此形成連接配線26與電晶體之通道、或連接於積層方向上相鄰之2個配線26之通道29。又，於第1基板21中，亦與第1實施形態相同，利用金屬鑲嵌法形成配線26。而且，以成為第1連接電極28之最上層之配線26(距第1半導體層24最遠側之配線26)自第1層間絕緣膜27之表面突出特定之突出量h之方式形成第1配線層25。又，將相鄰之第1連接電極28間之距離設定為R。
接著，如圖5B所示，準備第2半導體層30，於第2半導體層30之 表面形成第2配線層33，藉此製作出第2基板22。另，此處，尚未形成第2配線層33之上側連接電極36。第2配線層33係藉由交替地反復進行第2層間絕緣膜31之形成與配線32之形成而形成。此時，根據需要，於第2層間絕緣膜31形成縱孔，並以導電性材料嵌入該縱孔，藉此形成連接於積層方向上相鄰之2個配線32之通道34。又，於第2基板22中，亦利用金屬鑲嵌法形成配線32，且以成為下側連接電極35之最下層之配線32(距第2半導體層30最遠側之配線32)自第2層間絕緣膜31之表面突出特定之突出量h之方式形成第2配線層33。又，將相鄰之下側連接電極35間之距離設定為R。另，第2半導體層30係在後續步驟中要除去之層。
接著，如圖5C所示，於第3半導體層37形成省略圖示之雜質區域後，於第3半導體層37之表面形成第3配線層38，藉此製作出第3基板23。省略圖示之雜質區域可於第3半導體層37之表面藉由離子注入所期望之雜質而形成。又，第3配線層38係藉由交替地反復進行第3層間絕緣膜40之形成與配線39之形成而形成。此時，根據需要，於第3層間絕緣膜40形成縱孔，並於該縱孔嵌入導電性材料，藉此形成連接配線39與電晶體之通道、或連接於積層方向上相鄰之2個配線39之通道41。又，於第3基板23中，亦利用金屬鑲嵌法形成配線，且以成為第3連接電極42之最上層之配線39(距第3半導體層37最遠側之配線39)自第3層間絕緣膜40之表面突出特定之突出量h之方式形成第3配線層38。又，雖省略圖示，但將相鄰之第3連接電極42間之距離設定為R。
於本實施形態中，第1基板21、第2基板22及第3基板23各自之第1連接電極28、下側連接電極35及第3連接電極42之突出量h亦可使用將式(1)、(3)、(5)之突出量h1置換為突出量h之條件式而設定。於求出第1連接電極28之突出量h時，將E1設定為第1半導體層24之楊氏模 量，將ν1設定為第1半導體層24之帕松比，將γ設定為第1層間絕緣膜27與第2層間絕緣膜31之接合強度(表面能量)。又，將R1設定為相鄰之第1連接電極28間之距離R，將tw1設定為第1半導體層24之厚度。
又，於求出下側連接電極35之突出量h時，將E1設定為第2半導體層30之楊氏模量，ν1設定為第2半導體層30之帕松比，γ設定為第2層間絕緣膜31與第1層間絕緣膜27之接合強度(表面能量)。又，將R1設定為相鄰之下側連接電極35間之距離R，tw1設定為第2半導體層30之厚度。
又，於求出第3連接電極42之突出量h時，將E1設定為第3半導體層37之楊氏模量，ν1設定為第3半導體層37之帕松比，γ設定為第3層間絕緣膜40與第2層間絕緣膜31之接合強度(表面能量)。又，將R1設定為相鄰之第3連接電極42間之距離R，tw1設定為第3半導體層37之厚度。
於本實施形態中，作為滿足上述條件式之值，將第1連接電極28、下側連接電極35及第3連接電極42之突出量h分別設定為10nm，將各個連接電極間之距離R設定為50nm。
接著，如圖6D所示，將第1基板21之第1連接電極28側之面、及第2基板22之下側連接電極35側之面，以使相互之連接電極相對之方式位置對齊而相對後，使第1基板21與第2基板22接觸，從而進行貼合。於該貼合步驟中，係藉由於前段之利用CMP法進行之研磨處理之後，立即以引腳按下晶圓(例如第2基板22)之中心位置而實施。於本實施形態中，按下之載荷係12 N，且使用前端為球狀之引腳按下。
於本實施形態中，於第1基板21及第2基板22之各者中，第1連接電極28及下側連接電極35各自之突出量h係以滿足上述條件式之方式而設定。因此，於第1基板21與第2基板22之貼合面，相對之第1連接電極28及下側連接電極35接合，且相對之第1層間絕緣膜27及第2層間 絕緣膜31接合。
接著，如圖6E所示，自背面側研磨第2基板22之第2半導體層30，使第2半導體層30薄膜化，直到第2半導體層30之膜厚成為100μm後，利用藥液將殘留之第2半導體層30自第2配線層33剝離。於本實施形態中，於第1基板21與第2基板22之貼合面，相對之第1層間絕緣膜27與第2層間絕緣膜31係以大部分之區域相互接合。因此，於第2半導體層30之剝離步驟中，藥液不會侵入貼合面中，又，第1連接電極28及下側連接電極35不會暴露於藥液中。藉此，不會對第1基板21與第2基板22之貼合面造成損壞，而可除去第2半導體層30。
接著，如圖7F所示，於因除去第2半導體層30而露出之第2配線層33上部，進而進行第2層間絕緣膜31之形成、配線32之形成、及通道34之形成，藉此完成第2電路。而且，於該完成之第2配線層33中，最上層之配線32(設置於與下側連接電極35為相反側之面之配線32)係用以確保與第3基板23之電性連接之上側連接電極36，且係以自第2層間絕緣膜31之上表面突出之方式形成。該情形時，亦利用金屬鑲嵌法形成配線32，並利用CMP法調整研磨量，藉此對上側連接電極36之自第2層間絕緣膜31上表面之突出量h進行調整。而且，於本實施形態中，該上側連接電極36之突出量h與下側連接電極35之突出量h設定為相同值。
接著，如圖7G所示，將第2基板22之上側連接電極36側之面、及第3基板23之第3連接電極42側之面，以使相互之連接電極相對之方式位置對齊地相對後，使第2基板22與第3基板23接觸，從而進行貼合。於該貼合步驟中，係藉由於形成上側連接電極36時之利用CMP法進行之研磨處理之後，立即以引腳按下晶圓(例如第3基板23)之中心位置而實施。於本實施形態中，按下之載荷係12 N，且使用前端為球狀之引腳按下。
於本實施形態中，於第2基板22及第3基板23之各者中，上側連接電極36及第3連接電極42各自之突出量h係以滿足上述條件式之方式設定。因此，於第2基板22與第3基板23之貼合面，相對之上側連接電極36及第3連接電極42接合，且相對之第2層間絕緣膜31及第3層間絕緣膜40接合。其後，根據需要研磨第3半導體層37直至達到特定膜厚，從而完成圖4所示之本實施形態之半導體裝置20。
於本實施形態之半導體裝置20中，於第2基板22與第3基板23之貼合面，第2層間絕緣膜31與第3層間絕緣膜40相互接合。因此，即使於圖7G所示之貼合步驟後研磨第3半導體層37之情形時，仍不會對第2基板22與第3基板23之貼合面造成損壞，而可研磨第3半導體層37。
於本實施形態中，可獲得與第1實施形態相同之效果。又，如此之半導體裝置20之構成，除了固體攝像裝置以外，還可應用於例如半導體記憶體、或半導體雷射。
又，於本實施形態中，雖為將第1電路、第2電路及第3電路於貼合面分別電性連接之例，但並非限於此，第1電路、第2電路及第3電路亦可分別獨立。於該情形時，貼合面之各個連接電極係僅用於基板間之連接。
《3.第3實施形態：電子機器》
接著，對本揭示之第3實施形態之電子機器進行說明。圖8係本揭示之第3實施形態之電子機器200之概略構成圖。
本實施形態之電子機器200包含固體攝像裝置1、光學透鏡210、快門裝置211、驅動電路212、及信號處理電路213。於本實施形態中，顯示作為固體攝像裝置1將上述本揭示之第1實施形態之固體攝像裝置1使用於電子機器(數位靜態相機)之情形之實施形態。
光學透鏡210使來自被攝體之像光(入射光)成像於固體攝像裝置1之攝像面上。藉此將一定期間信號電荷累積於固體攝像裝置1內。快 門裝置211控制對固體攝像裝置1之光照射期間及遮光期間。驅動電路212供給控制固體攝像裝置1之信號傳送動作及快門裝置211之快門動作之驅動信號。固體攝像裝置1藉由自驅動電路212所供給之驅動信號(時序信號)而進行信號傳送。信號處理電路213對自固體攝像裝置1輸出之信號進行各種信號處理。已進行信號處理之影像信號係記憶於記憶體等之記憶媒體中，或輸出至監視器。
於本實施形態例之電子機器200中，由於具有積層構造之固體攝像裝置1係量產性較高，且係以可靠性較高之製造方法製作，故可謀求成本之降低。
再者，本揭示亦可採取如以下之構成。
(1)一種半導體裝置，其包含：第1基板，其包含具有第1層間絕緣膜及自上述第1層間絕緣膜突出特定量之第1連接電極之第1配線層；及第2基板，其包含具有第2層間絕緣膜及自第2層間絕緣膜突出特定量之第2連接電極之第2配線層；且以上述第2連接電極與上述第1連接電極接合之方式貼合於上述第1基板上；於該貼合面上，上述第2連接電極與上述第1連接電極接合，且上述第2層間絕緣膜以至少一部分與上述第1層間絕緣膜接合。
(2)如技術方案(1)之半導體裝置，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)為E1'，將E2設定為上述第2半導體 層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將上述第1半導體層之厚度設定為tw1，將相鄰之上述第2連接電極間之距離設定為R2，將上述第2半導體層之厚度設定為tw2時，上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(1)及(2)之條件。
(3)
如技術方案(1)之半導體裝置，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將上述第1半導體層之厚度設定為tw1，將上述第2半導體層之厚度設定為tw2時，上述第1連接電極自上述第1層間絕緣膜之突 出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(3)及(4)之條件。
(4)
如技術方案(1)之半導體裝置，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比，此時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將相鄰之上述第2連接電極間之距離設定為R2時，上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(5)及(6)之條件。
[數3]
(5)一種半導體裝置之製造方法，其包含如下步驟：準備包含具有自第1層間絕緣膜突出特定量之第1連接電極之第1配線層之第1基板；準備包含具有自第2層間絕緣膜突出特定量之第2連接電極之第2配線層之第2基板；及將上述第1基板之上述第1連接電極、及上述第2基板之第2連接電極相對並貼合，於該貼合面上，以上述第1連接電極與上述第2連接電極接合，且於積層方向相對之第1層間絕緣膜與第2層間絕緣膜以至少一部分接合之方式貼合上述第1基板與上述第2基板。
(6)如技術方案(5)之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合 強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將上述第1半導體層之厚度設定為tw1，將相鄰之上述第2連接電極間之距離設定為R2，將上述第2半導體層之厚度設定為tw2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(1)及(2)之條件之方式，形成上述第1基板及上述第2基板。
(7)如技術方案(5)之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將上述第1半導體層之厚度設定為tw1，將上述第2半導體層之厚度設定為tw2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下 述之式(3)及(4)之條件之方式，形成上述第1基板及上述第2基板。
(8)
如技術方案(5)之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將相鄰之上述第2連接電極間之距離設定為R2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(5)及(6)之條件之方式，形成上述第1基板及上述第2基板。
(9)
一種電子機器，其包含：固體攝像裝置，其係包含如下者：感測器基板，其包含：感測 器側半導體層，其包含設置有光電轉換部之像素區域；及感測器側配線層，其設置於與上述感測器側半導體層之受光面為相反側之表面側，且具有介隔感測器側層間絕緣膜而設置之配線及自上述感測器側層間絕緣膜之表面突出特定量之感測器側連接電極；及電路基板，其具有電路側半導體層及電路側配線層，包含設置於上述感測器基板之上述感測器側配線層側，且具有介隔電路側層間絕緣膜而設置之配線及自上述電路側層間絕緣膜之表面突出特定量之電路側連接電極之電路側配線層，且貼合於上述感測器基板上而設置；於上述感測器基板與上述電路基板之貼合面上，上述感測器側連接電極與上述電路側連接電極接合，且於積層方向相對之感測器側層間絕緣膜與電路側層間絕緣膜以至少一部分接合；及信號處理電路，其處理自上述固體攝像裝置輸出之輸出信號。
1‧‧‧固體攝像裝置
2‧‧‧感測器基板
3‧‧‧電路基板
4‧‧‧電路側半導體層
5‧‧‧電路側配線層
6‧‧‧電路側層間絕緣膜
7‧‧‧配線
8‧‧‧通道
9‧‧‧電路側連接電極
10‧‧‧彩色濾光片
11‧‧‧晶載透鏡
12‧‧‧感測器側半導體層
13‧‧‧感測器側配線層
14‧‧‧感測器側層間絕緣膜
15‧‧‧配線
16‧‧‧感測器側連接電極
17‧‧‧光電轉換部
18‧‧‧通道
B‧‧‧藍色
G‧‧‧綠色
R‧‧‧紅色

Claims (9)

  1. 一種半導體裝置，其包含：第1基板，其包含具有第1層間絕緣膜及自上述第1層間絕緣膜突出特定量之第1連接電極之第1配線層；及第2基板，其包含具有第2層間絕緣膜及自上述第2層間絕緣膜突出特定量之第2連接電極之第2配線層；且以上述第2連接電極與上述第1連接電極接合之方式貼合於上述第1基板上；於該貼合面上，上述第2連接電極與上述第1連接電極接合，且上述第2層間絕緣膜以至少一部分與上述第1層間絕緣膜接合。
  2. 如請求項1之半導體裝置，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將上述第1半導體層之厚度設定為tw1，將相鄰之上述第2連接電極間之距離設定為R2，上述第2半導體層之厚度設定為tw2時，上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(1)及(2)之條件。
  3. 如請求項1之半導體裝置，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將上述第1半導體層之厚度設定為tw1，將上述第2半導體層之厚度設定為tw2時，上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(3)及(4)之條件。
  4. 如請求項1之半導體裝置，其中 上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將相鄰之上述第2連接電極間之距離設定為R2時，上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(5)及(6)之條件。
  5. 一種半導體裝置之製造方法，其包含如下步驟：準備包含具有自第1層間絕緣膜突出特定量之第1連接電極之第1配線層之第1基板；準備包含具有自第2層間絕緣膜突出特定量之第2連接電極之第2配線層之第2基板；將上述第1基板之上述第1連接電極、及上述第2基板之第2連接電極相對並貼合；於該貼合面上，以上述第1連接電極與上述 第2連接電極接合，上述第1連接電極自上述第1層間絕緣膜突出特定量，上述第2連接電極自上述第2層間絕緣膜突出特定量，且於積層方向相對之第1層間絕緣膜與第2層間絕緣膜以至少一部分接合之方式貼合上述第1基板與上述第2基板。
  6. 如請求項5之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將上述第1半導體層之厚度設定為tw1，將相鄰之上述第2連接電極間之距離設定為R2，將上述第2半導體層之厚度設定為tw2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(1)及(2)之條件之方式，形成上述第1基板及上述第2基板。
  7. 如請求項5之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將上述第1半導體層之厚度設定為tw1，將上述第2半導體層之厚度設定為tw2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(3)及(4)之條件之方式，形成上述第1基板及上述第2基板。
  8. 如請求項5之半導體裝置之製造方法，其中上述第1基板具有第1半導體層，上述第1配線層設置於上述第1半導體層之上部；上述第2基板具有第2半導體層，上述第2配線層設置於上述第2半導體層之上部；將E1設定為上述第1半導體層之楊氏模量，將ν1設定為上述第1半導體層之帕松比時之E1/(1-ν12)設定為E1'，將E2設定為上述 第2半導體層之楊氏模量，將ν2設定為上述第2半導體層之帕松比時之E2/(1-ν22)設定為E2'，且將上述第1層間絕緣膜與上述第2層間絕緣膜之接合強度設定為γ，將相鄰之上述第1連接電極間之距離設定為R1，將相鄰之上述第2連接電極間之距離設定為R2時，以上述第1連接電極自上述第1層間絕緣膜之突出量h1及上述第2連接電極自上述第2層間絕緣膜之突出量h2滿足下述之式(5)及(6)之條件之方式，形成上述第1基板及上述第2基板。
  9. 一種電子機器，其包含：固體攝像裝置，其係包含如下者：感測器基板，其包含：感測器側半導體層，其包含設置有光電轉換部之像素區域；及感測器側配線層，其設置於與上述感測器側半導體層之受光面為相反側之表面側，且具有介隔感測器側層間絕緣膜而設置之配線及自上述感測器側層間絕緣膜之表面突出特定量之感測器側連接電極；及電路基板，其具有電路側半導體層及電路側配線層，包含設置於上述感測器基板之上述感測器側配線層側、且具有介隔電路側層間絕緣膜而設置之配線及自上述電路側層間絕緣膜之表面突出特定量之電路側連接電極之電路側配線層，且貼合於上述感測器基板上而設置；於上述感測器基板與上述電路基板之貼合面上，上述感測器側連接電極與上述電路側連 接電極接合，且於積層方向相對之感測器側層間絕緣膜與電路側層間絕緣膜以至少一部分接合；及信號處理電路，其處理自上述固體攝像裝置輸出之輸出信號。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI540710B (zh) * 2012-06-22 2016-07-01 新力股份有限公司 A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device
US10566365B2 (en) 2015-05-27 2020-02-18 Visera Technologies Company Limited Image sensor
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10020336B2 (en) 2015-12-28 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device using three dimentional (3D) integration
KR102650730B1 (ko) * 2016-10-18 2024-03-25 소니 세미컨덕터 솔루션즈 가부시키가이샤 광검출기
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
TWI905469B (zh) * 2017-10-30 2025-11-21 日商索尼半導體解決方案公司 固體攝像裝置及電子機器
US11695093B2 (en) * 2018-11-21 2023-07-04 Analog Devices, Inc. Superlattice photodetector/light emitting diode
JP7634925B2 (ja) 2019-07-04 2025-02-25 株式会社半導体エネルギー研究所 撮像装置および電子機器
TW202133460A (zh) * 2020-01-20 2021-09-01 日商索尼半導體解決方案公司 受光元件、攝像元件及攝像裝置
JP2023016007A (ja) 2021-07-20 2023-02-01 株式会社半導体エネルギー研究所 表示装置および電子装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205465A (ja) 1988-02-10 1989-08-17 Sony Corp 固体撮像装置及びその製造方法
JP5112577B2 (ja) * 1999-10-13 2013-01-09 ソニー株式会社 半導体装置の製造方法
JP2004172597A (ja) * 2002-10-30 2004-06-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7132756B2 (en) * 2002-10-30 2006-11-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
EP1573799B1 (en) 2002-12-20 2010-01-27 International Business Machines Corporation Three-dimensional device fabrication method
US6756305B1 (en) * 2003-04-01 2004-06-29 Xilinx, Inc. Stacked dice bonded with aluminum posts
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
KR100610481B1 (ko) 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법
TWI429066B (zh) * 2005-06-02 2014-03-01 新力股份有限公司 Semiconductor image sensor module and manufacturing method thereof
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
US7750488B2 (en) * 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
CN100517623C (zh) * 2006-12-05 2009-07-22 中芯国际集成电路制造(上海)有限公司 晶片压焊键合方法及其结构
US7812459B2 (en) * 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
US7598523B2 (en) * 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
JP2008277512A (ja) * 2007-04-27 2008-11-13 Fujifilm Corp 撮像素子及び光電変換素子アレイ
US20090068784A1 (en) * 2007-09-10 2009-03-12 Seoung Hyun Kim Method for Manufacturing of the Image Sensor
WO2009057444A1 (ja) * 2007-11-02 2009-05-07 Sharp Kabushiki Kaisha 回路基板及び表示装置
US7960768B2 (en) * 2008-01-17 2011-06-14 Aptina Imaging Corporation 3D backside illuminated image sensor with multiplexed pixel structure
JP5074625B2 (ja) * 2009-07-24 2012-11-14 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP5482025B2 (ja) * 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5517800B2 (ja) * 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
JP5682327B2 (ja) * 2011-01-25 2015-03-11 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
TWI540710B (zh) * 2012-06-22 2016-07-01 新力股份有限公司 A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device
US8802538B1 (en) * 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法

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