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TWI425621B - 應用高電壓輕摻雜漏極的互補金屬氧化物半導體技術的靜電釋放保護 - Google Patents

應用高電壓輕摻雜漏極的互補金屬氧化物半導體技術的靜電釋放保護 Download PDF

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TWI425621B
TWI425621B TW098116144A TW98116144A TWI425621B TW I425621 B TWI425621 B TW I425621B TW 098116144 A TW098116144 A TW 098116144A TW 98116144 A TW98116144 A TW 98116144A TW I425621 B TWI425621 B TW I425621B
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Taiwan
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dopant
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protection circuit
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esd protection
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Application number
TW098116144A
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English (en)
Other versions
TW200950061A (en
Inventor
Shekar Mallikarjunaswamy
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW200950061A publication Critical patent/TW200950061A/zh
Application granted granted Critical
Publication of TWI425621B publication Critical patent/TWI425621B/zh

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

應用高電壓輕摻雜漏極的互補金屬氧化物半導體技術的靜 電釋放保護
本發明涉及一種電路結構以及一種具有靜電釋放(electrostatic discharge，簡寫ESD)保護電路保護的電子裝置的製造方法。本發明進一步涉及一種改良電路結構和一種具有ESD保護電路保護的電子裝置的製造方法，所述ESD保護電路具有一個緊密的裝置結構以在高電壓下使用，其採用簡單處理步驟製備並不需要額外的掩膜。
用於設計和製造具有靜電釋放(electrostatic discharge，簡寫ESD)保護電路的電子裝置，特別是在高電壓(即電壓至18V甚至更高)下使用的電子裝置的現有技術仍舊面臨著技術難題和限制。用於這些類型的高電壓ESD保護電路的製造技術和裝置結構通常需要額外的多個掩膜。此外，高電壓ESD保護電路佔用了較大的空間。基於上述原因，高電壓ESD保護電路使用起來較為昂貴。
因此，在電路設計和裝置製造技術領域仍然需 要一種新的、改良的電路結構和製造方法，以解決上述難題。特別地，仍然需要一種新的、改良的ESD保護電路，其能夠在較高電壓範圍內執行較好的電壓鉗位元功能的、佔用較小的空間並且具有高電壓靜電釋放功能，同時該ESD保護電路採用輕摻雜漏極(lightly doped drain，簡寫LDD)互補金屬氧化物半導體(complementary metal oxide semiconductor，簡寫CMOS)技術製造。
本發明的一個方面在於提供一種改良ESD保護電路，其具有改良的壓縮裝置構造，並且不需要額外的掩膜，故可以以較低成本提供有效的高電壓ESD保護電路。
本發明的另一方面在於提供位於P-基底上的ESD保護電路，其不需要額外的掩膜並可使用18vCMOS工藝，其中P-溝槽MOS(PMOS)裝置的擊穿電壓上升至大約25v。
本發明的另一方面在於提供具有改良電路結構的ESD保護電路，其具有P級區(P-grade，PG)漂移的高電壓PMOS或N級區(N-grade，NG)漂移的高電壓NMOS以及執行PMOS擊穿電壓(BV)觸發的矽控整流器(silicon-controlled rectifier，簡寫SCR)以獲得較高擊穿電壓的改進保護。
簡單而言，在本發明較佳實施例中，公開了一種被ESD保護電路所保護的電子裝置。該ESD電路包括一個觸發二極體，其包括一個位於P級區和N-井(NW)之間的聯結點，其中P級區的摻雜劑輪廓與PMOS電晶體的P-漏極的摻雜劑輪廓相等，其具有一個擊穿電壓(V)，當電壓高於該擊穿電壓V時，憑藉觸發二極體引導電流。在一個值得效仿的實施例中，P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。在另一個值得效仿的實施例中，P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。在另一個值得效仿的實施例中，ESD保護電路進一步包括一個瞬態電壓抑制(transient voltage suppressing，簡寫TVS)電路，其連接觸發二極體，當一個高於擊穿電壓V的瞬態電壓被提供給觸發二極體的時候，其打開TVS電路用於引導反轉電流穿過。在另一個值得效仿的實施例中，TVS電路進一步包括一個SCR電路，其包括並行成對的第一雙極型電晶體(bipolar-junction transistor，簡寫BJT)和第二BJT，其作為TVS電路的主鉗位元電路。在另 一個值得效仿的實施例中，TVS電路進一步包括一個BJT電晶體，其被觸發二極體所觸發並作為TVS電路的主鉗位元電路。在另一個值得效仿的實施例中，ESD保護電路進一步包括一個第二觸發二極體，其包括一個位於第二P級區和N-井之間的第二聯結點，其中P級區的摻雜劑輪廓與PMOS電晶體的P-漏極的摻雜劑輪廓相等，所述PMOS電晶體具有一個以V代表的擊穿電壓，當使用高於擊穿電壓V的電壓時，觸發二極體引導電流。在另一個值得效仿的實施例中，第二P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。在另一個值得效仿的實施例中，第二P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。在一個值得效仿的實施例中，P級區電連接底部電極，N井電連接Vcc電極。在一個值得效仿的實施例中，P級區和N井被設置在鄰近P-型半導體基底頂表面處。
本發明進一步公開了一個ESD保護電路，其包括一個觸發二極體，該觸發二極體包括一個位於N級區和P-井之間的聯結點，其中N級區的摻雜劑輪廓與NMOS電晶 體的N-漏極的摻雜劑輪廓相等，所述NMOS電晶體具有一個以V代表的擊穿電壓，當使用高於擊穿電壓V的電壓時，觸發二極體引導電流。在一個值得效仿的實施例中，N級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。在另一個值得效仿的實施例中，N級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在20~30v範圍內的擊穿電壓。
本發明進一步公開了一種製造ESD保護電路的方法。該方法包括在一個半導體基底上形成N-井、隨後在N-井中注入P級區以形成P級區和N-井之間的聯結點，從而構成觸發二極體，其中P級區的摻雜劑輪廓與PMOS電晶體的P-漏極的摻雜劑輪廓相等，所述PMOS電晶體具有一個以V代表的擊穿電壓，當向觸發二極體提供一個高於擊穿電壓V的電壓時，觸發二極體引導電流。在一個值得效仿的實施例中，注入P級區的步驟進一步包括採用高注入劑量進行淺摻雜劑注入、採用低注入劑量進行深摻雜劑注入，從而形成P級區的摻雜劑輪廓，其具有兩個摻雜劑注入輪廓，即一 個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。在另一個值得效仿的實施例中，該方法進一步包括在半導體基底上形成與觸發二極體連接的TVS電路，當高於擊穿電壓V的瞬態電壓被提供給觸發二極體時，其觸發TVS電路引導反轉電流通過。在另一個值得效仿的實施例中，注入P級區的步驟進一步包括採用高注入劑量進行淺摻雜劑注入、採用低注入劑量進行深摻雜劑注入，從而形成P級區的摻雜劑輪廓，其具有兩個摻雜劑注入輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。在另一個值得效仿的實施例中，在半導體基底上形成TVS電路的步驟包括形成還有SCR電路，其具有並行成對的一個第一BJT和一個第二BJT，以作為TVS電路的主鉗位元電路。在另一個值得效仿的實施例中，該方法進一步包括在所述N-井中注入第二P級區，形成一個位於第二P級區和N-井之間的第二聯結點，構成第二觸發二極體，其中第二P級區的摻雜劑輪廓具有PMOS電晶體的摻雜劑輪廓，所述PMOS電晶體具有一個以V代表的擊穿電壓，當向第二觸發二極體提供一個高於擊穿電壓V的電壓時，第二觸發二極體引導電流。
105、105’‧‧‧Gnd襯墊
110、110’‧‧‧Vcc襯墊
130‧‧‧觸發二極體
135、135’、145、145’、193、195’‧‧‧電阻
140、140’、192’‧‧‧NPN電晶體
150’、194’‧‧‧PNP電晶體
191、191’‧‧‧N通道金屬氧化半導體(NMOS)
192‧‧‧NPN雙極電晶體
194‧‧‧PNP雙極電晶體
200、200’、300‧‧‧P基底
210、210’‧‧‧P型區
215、215’‧‧‧N+區
216’、250’‧‧‧柵極
220、220’、320‧‧‧P+區
230’、232’、330、NW‧‧‧N-井
235、335‧‧‧N區
240、240’、241’、340、PW‧‧‧P井
242、242’、342‧‧‧P區
310、310-1、310-2‧‧‧PG區
345‧‧‧N-區
PG‧‧‧P級
SCR‧‧‧矽控整流器
第1A~1C圖是本發明申請人之前專利申請所公開的瞬態電壓抑制(TVS)電路的橫截面視圖。
第2圖是本發明的一種用於高電壓(HV)的、使用輕摻雜漏極(LDD)CMOS技術的ESD保護電路的橫截面視圖。
第3圖是表現第2圖所示ESD保護電路不同區域中的摻雜劑輪廓的簡圖。
第4~5圖是第2圖所示的ESD-TVS電路的不同實施例的與不同的TVS電路一起使用的ESD保護電路的橫截面視圖
第6圖是表現如第2圖和第4圖所示的ESD-TVS電路和如第5圖所示的ESD電路的電壓變化的I-V簡圖。
第7圖是如第5圖所示的具有2個觸發二極體的ESD保該電路的另一個實施例的橫截面視圖，其可以增加接觸面積並減小ESD保護電路電阻。
為了更好的理解本發明，第1A和1B圖描述了瞬態電壓抑制(transient voltage suppressing，簡寫TVS)電路的相關背景技術，該背景技術是在本發明的一個發明人 在專利申請11/444,555和11/712,317中所公開的。上述兩個專利申請所公開的內容在此構成本發明的參考。本發明所公開的TVS電路能採用主流互補金屬氧化半導體(complementary metal oxide semiconductor，簡寫CMOS)技術加以製造，因此能夠較少製造這些電路的成本並且可以方便的與不同應用電路一起結合以提供TVS和ESD保護電路，以下將在不同的實施例中加以詳述。
第1A圖是一個位於P基底200上的瞬態電壓抑制(TVS)電路的橫截面視圖。一個P型區210被設置鄰接N+區域215，形成一個陰極連接Vcc襯墊110的穩壓二極體(Zener diode)。設置所述P+區200鄰接位於P基底200上的N井區230，從而形成PNP電晶體，其P基底200通過P井240和P區242連接Gnd襯墊105。從N井230至P井240的P基底200中的橫向路徑提供了電阻135。從N區235至N井230的路徑提供了電阻145。N井230設置在P基底200的上部，依次電連接一個N-區245，從而形成NPN電晶體140。在P井240中，形成一個鄰接N+區214的P-型區210，以調整觸發二極體130所觸發的擊穿電壓(breakdown voltage，簡寫BV)小於或等於NPN電晶體140的集電極-發射極反向擊穿電壓(BVceo)，所述觸發二極體130形成在P區210和N+區215之間。另一個調整BV和BVceo的方法是增加N+區235的N摻雜的梯度，從而使得集電極-發射極擊穿電壓(collector to emitter breakdown voltage)with the base left open被調整至所需電 壓。上述兩種方法合用，同樣可以得到所需BV和BVceo。第1A圖描述了一個採用二極體的TVS電路，所述二極體形成在P型區210和N+區215之間，作為觸發器。P/N+聯結點通常在8伏特(v)左右被擊穿，因此如第1A圖所示的TVS額定在5v。
參考第1B和1C圖的另一個TVS電路的主鉗位元電路的橫截面視圖。所述TVS包括改良的觸發N通道金屬氧化半導體(semiconductor,N-channel metal oxide，簡寫NMOS)191，其連接NPN雙極電晶體192和PNP雙極電晶體194，因此形成)矽控整流器(silicon-controlled rectifier，簡寫SCR)。所示的新TVS採用主流CMOS技術製造。第1B圖描述了位於一個P基底200'上的主鉗位元電路。位於柵極250'下方的一對N+區215'構成觸發器NMOS191'的漏極和源極，同時位於柵極216'下方的P-井241'形成NMOS的體區。在鄰接N井區230'的P基底200'上設置一個P+區220'，形成PNP電晶體194'，其中，P基底200'通過P井240'和P區242'連接Gnd襯墊105'，P+區220'連接Vcc襯墊110'。從N井230'至P井240'的P基底200'中的橫向路徑提供了電阻195'的電阻值。電阻193'的電阻值可以通過調整P+區220'的寬度和N-井230'的摻雜濃度來調整。在P-基底200'的上方設置N-井230'和N-井232'，形成NPN電晶體192'。可選擇地，在P井240'內，鄰接NMOS源極和漏極N+區215'處形成P-型區210'，從而構成保護二極體，以將觸發器NMOS電晶體191' 的擊穿電壓從大約10v降低至大約6v，同時提供更多的基底電流以打開NPN/SCR。如第1C圖所示，N+和P+擴散區215'和220'被作用區(active region)掩蔽。位於N+區215'下方的N井230'連接Vcc110'，從而增加PNP電晶體基電阻同時也利於在高電流時打開SCR。SCR陽極區的P+區220c在設計上錯開以控制SCR保持電流。P+發射極220'或陽極下方的N井230'形成NPN電晶體的集電極，從而形成SCR的一部分。通過上述對電路和裝置的大概描述，如第1B和1C圖所示的TVS電路可以實現瞬態電壓保護，大約3.3v。如第1B圖所示，可選擇地，在P井240'中，鄰接NMOS源極和漏極N+區215'處設置一個P-型區210'，從而構成保護二極體，以將觸發器NMOS電晶體191'的擊穿電壓從大約10v降低至大約6v，同時提供更多的基底電流以打開NPN/SCR。
參考第2圖的本發明位於P-基底300上的一個ESD保護電路的橫截面視圖。相較第1A圖的TVS電路，在PG區310和N井330之間通過聯結點形成一個觸發二極體。該觸發二極體代替了第1圖中的、在P型區210和N+區215之間、通過聯結點形成的觸發二極體。第3圖所示的PG區310的摻雜輪廓包括兩個摻雜劑輪廓。一個摻雜劑濃度大約在5E19atoms/cm3的P+淺注入延伸少於0.5um，一個摻雜劑濃度大約在1E18atoms/cm3的較深P注入延伸至大約1um。N井330的濃度在2E11~5E11、深度在1.5~2.5um。P基底的濃度在1E15~2E15。PG區310 的摻雜劑輪廓與一個18vPMOS的P漏極摻雜劑輪廓相同，因此PG區和N井之間的聯結點在18v的電壓下不會被擊穿。當使用一個高於18v的瞬態電壓時，二極體將被擊穿而電流從Vcc襯墊110'流經二極體至P-井(PW)330、基底300和GND。一個P+區320也連接Vcc襯墊110'。P+區320設置在P基底200上部、鄰接N井區330的位置，構成PNP電晶體，其具有P基底300並通過P井340和P區342連接Gnd襯墊105'。P基底300中從N井330到P井340之間的橫向路徑提供了電阻135'的電阻值。從N區335到N井330的路徑提供了電阻145'。設置在P-基底300上的N井330依次電連接N-區345，因此NPN電晶體140'和N-井330上的P+區320的構成、電連接P-基底300構成PNP電晶體150'，從而與電晶體140'一起工作作為SCR電路。第2圖描述了一個ESD保護電路，其採用在PG區310和N+區315之間形成的二極體作為觸發二極體。具有PG區310的特殊P+摻雜劑輪廓，PG區310和N-井330之間的P/N+聯結點在18v以下不會被擊穿。因此，提供了一種高電壓ESD保護電路。
第4圖時ESD保護電路的第二個實施例，其採用在PG區310和具有特殊摻雜劑輪廓的N-井330之間形成的二極體來觸發NPN電晶體140'，而不是採用如第2圖所示的、由NPN電晶體140'和NPN電晶體150'構成的SCR來降低突發擊穿(snapback)。通過取消P+區320，取消用於連接至第2圖P+區320的襯墊110'，此時該裝置被配置 成二極體觸發的NPN並且突發擊穿相較與二極體觸發的SCR而言降低。
第5圖是保護電路的第三實施例，其中N+區與Gnd的連接被消除，從而消除NPN電晶體140'。保護裝置實質上是一個二極體。
第6圖是不同實施例的I-V曲線圖，具有第2圖的SCR的電路具有隨電流增長最小的電阻，但具有最大的突發擊穿。這樣大的突發擊穿不會是I/O保護的問題，但是不是連接Vcc的TVS所希望的，因為這樣大的突發擊穿將會導致其他裝置由於Vcc所提供的大功率而損壞。二極體觸發NPN改良了突發擊穿但增加了電阻。二極體模式不具有突發擊穿但具有最高的電阻。
第7圖是第5圖的保護電路的可選實施例。該保護電路與第5圖的相似，除了其具有一個額外的、在第一個PG區310-1和N-井330之間以及PG區310-2和N-井330之間形成的二極體。採用該額外的二極體，通過增加二極體接觸表面積以增加電流保持能力並減小電阻，從而改良了第5圖的保護電路。
儘管本發明已經採用若干實施例進行具體描述，應該認為上述公開內容並不具有限制作用。在通讀本發明後，本領域技術人員毫無疑問地可以想到多種改進和修改。然而上述改進和修改，仍然落在本發明的保護範圍之內。
105’‧‧‧Gnd襯墊
110’‧‧‧Vcc襯墊
135’、145’‧‧‧電阻
140’‧‧‧NPN電晶體
150’‧‧‧PNP電晶體
300‧‧‧P基底
310‧‧‧PG區
320‧‧‧P+區
330、NW‧‧‧N-井
335‧‧‧N區
340、PW‧‧‧P井
342‧‧‧P區
345‧‧‧N-區
PG‧‧‧P級

Claims (15)

  1. 一種靜電釋放(ESD)保護電路，其特徵在於，包含一個觸發二極體；所述觸發二極體包括個位於P級區和N-井之間的聯結點；所述其中P級區的摻雜劑輪廓與P通道金屬氧化半導體(PMOS)電晶體的P-漏極的摻雜劑輪廓相等；所述PMOS電晶體具有一個擊穿電壓，當使用的電壓高於該擊穿電壓時，所述觸發二極體引導電流；所述靜電釋放保護電路更包括一第二觸發二極體：所述第二觸發二極體包括一個位於第二P級區和N-井之間的第二聯結點；所述P級區的摻雜劑輪廓與PMOS電晶體的P-漏極的摻雜劑輪廓相等；所述PMOS電晶體具有一個擊穿電壓，當使用高於擊穿電壓V的電壓時，所述觸發二極體引導電流。
  2. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。
  3. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑 濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。
  4. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述ESD保護電路進一步包括一個瞬態電壓抑制(TVS)電路，其連接觸發二極體，當一個高於擊穿電壓的瞬態電壓被提供給觸發二極體的時候，其打開TVS電路引導反轉電流通過。
  5. 如申請專利範圍第4項所述的ESD保護電路，其特徵在於，所述TVS電路進一步包括一個SCR電路，其包括並行成對的第一雙極型電晶體(BJT)和第二BJT，以作為TVS電路的主鉗位元電路。
  6. 如申請專利範圍第4項所述的ESD保護電路，其特徵在於，所述TVS電路進一步包括一個BJT電晶體，其被觸發二極體所觸發並作為TVS電路的主鉗位元電路。
  7. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述第二P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。
  8. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述第二P級區的摻雜劑輪廓進一步包括兩個摻雜劑輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的 具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。
  9. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述P級區電連接底部電極，N井電連接Vcc電極。
  10. 如申請專利範圍第1項所述的ESD保護電路，其特徵在於，所述P級區和N井被設置在鄰近P-型半導體基底頂表面處。
  11. 一種製造ESD保護電路的方法，其特徵在於，包括：在一個半導體基底上形成N-井；在N-井中注入P級區以形成P級區和N-井之間的聯結點從而構成觸發二極體；所述P級區的摻雜劑輪廓與PMOS電晶體的P-漏極的摻雜劑輪廓相等；所述PMOS電晶體具有一個擊穿電壓，當向所述觸發二極體提供一個高於擊穿電壓V的電壓時，所述觸發二極體引導電流；且所述製造ESD保護電路的方法，進一步包括在所述N-井中注入第二P級區，形成一個位於第二P級區和N-井之間的第二聯結點，從而構成第二觸發二極體；所述第二P級區的摻雜劑輪廓具有PMOS電晶體的摻雜劑輪廓；所述PMOS電晶體具有一個擊穿電壓，當向第二觸發二極體提供一個高於擊穿電壓V的電壓時，第二觸發二極體引導電流。
  12. 如申請專利範圍第11項所述的製造ESD保護電路的方 法，其特徵在於，所述注入P級區的步驟進一步包括採用高注入劑量進行淺摻雜劑注入、採用低注入劑量進行深摻雜劑注入，從而形成P級區的摻雜劑輪廓，其具有兩個摻雜劑注入輪廓，即一個具有較高摻雜劑濃度的淺摻雜劑輪廓和一個具有較低摻雜劑濃度的深摻雜劑輪廓。
  13. 如申請專利範圍第11項所述的製造ESD保護電路的方法，其特徵在於，在半導體基底上形成與觸發二極體連接的TVS電路，當高於擊穿電壓V的瞬態電壓被提供給觸發二極體時，其觸發TVS電路引導反轉電流通過。
  14. 如申請專利範圍第11項所述的製造ESD保護電路的方法，其特徵在於，注入P級區的步驟進一步包括採用高注入劑量進行淺摻雜劑注入、採用低注入劑量進行深摻雜劑注入，從而形成P級區的摻雜劑輪廓，其具有兩個摻雜劑注入輪廓，即一個摻雜劑濃度大約在5E19ions/cm3、深度小於0.5微米的較高摻雜劑濃度的淺摻雜劑輪廓和一個摻雜劑濃度大約在1E18ions/cm3、深度大約1.0微米的具有較低摻雜劑濃度的深摻雜劑輪廓，從而提供一個在15~25v範圍內的擊穿電壓。
  15. 如申請專利範圍第13項所述的製造ESD保護電路的方法，其特徵在於，在半導體基底上形成TVS電路的步驟包括形成SCR電路；所述SCR電路具有並行成對的第一BJT和第二BJT，以作為TVS電路的主鉗位元電路。
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