[go: up one dir, main page]

TWI421922B - 閘極結構之製造方法 - Google Patents

閘極結構之製造方法 Download PDF

Info

Publication number
TWI421922B
TWI421922B TW099133479A TW99133479A TWI421922B TW I421922 B TWI421922 B TW I421922B TW 099133479 A TW099133479 A TW 099133479A TW 99133479 A TW99133479 A TW 99133479A TW I421922 B TWI421922 B TW I421922B
Authority
TW
Taiwan
Prior art keywords
layer
gate
dummy
dielectric layer
gate structure
Prior art date
Application number
TW099133479A
Other languages
English (en)
Other versions
TW201113936A (en
Inventor
葉明熙
黃益成
徐帆毅
歐陽暉
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201113936A publication Critical patent/TW201113936A/zh
Application granted granted Critical
Publication of TWI421922B publication Critical patent/TWI421922B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D64/01348—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Description

閘極結構之製造方法
本發明係關於積體電路製作，且特別是關於一種具有閘極結構(gate structure)之半導體裝置。
隨著電晶體尺寸的縮減，隨著閘極長度(gate length)的減少需減少閘極氧化物(gate oxide)之厚度以維持其表現。然而，為了降低閘漏電流，便採用了高介電常數閘氧化物層，其於相同於未來之技術節點(technology nodes)中所應用之一般閘極氧化物之等效厚度(effective thickness)下可具有較佳實際厚度(physical thickness)。
此外，當技術節點(technology nodes)縮減時，於部份積體電路設計中，便需要採用金屬閘極電極(metal gate electrode)替代習知之多晶矽閘極電極(poly gate electrode)，以改善具有經縮減特徵尺寸之裝置的表現。形成金屬閘極電極的製程之一為”閘極最後(gate last)”製程，其係使得金屬閘極電極於”最後”步驟中製被得到，如此可減少需要於閘極形成之後施行之包括高溫製程之後續製程的數量。
第1A-C圖顯示了用於半導體裝置100之複數個習知閘極結構101於一”閘極最後”製程中之不同製造階段中之剖面圖式。第1A圖顯示了複數個閘結構101，其可藉由於包括數個絕緣區104之矽基板102上依序沈積與圖案化一假氧化物層106與一假閘極電極層(未顯示)；於基板102內形成數個輕度摻雜源極/汲極區112；使一含氮介電層110環繞假氧化物層106與假閘極電極層；於基板102內形成數個源極/汲極區114；使用一接觸蝕刻停止層116與如氧化物之一層間介電層118以環繞含氮介電層110；移除假閘極電極層以於含氮介電層110內形成一開口120。
然而，於後續移除假氧化物層106以於含氮介電層110內形成一較大開口130時則會產生問題，上述移除通常關於濕蝕刻及/或乾蝕刻等步驟。於濕蝕刻步驟中，層間介電層118之頂部經等向性移除後於層間介電層118內留下了數個凹口118a(見於第1B圖內)。其係起因於濕蝕刻步驟中氫氟酸的使用，而開口120則限制了氫氟酸進入於開口120的內側表面。如此，較少的氫氟酸抵達了開口120的底部，即假氧化物層106的頂部，而較多的層間介電層118與之反應並並移除了少量之假氧化物層106。於其他方法中，第1C圖顯示了於一乾蝕刻步驟中使用電漿而於矽基板102內所形成之數個凹口102a，上述電漿凹蝕了矽基板102。上述凹口102a或118a於不同方面為有問題的。舉例來說，出現於矽基板102內之此些凹口102a可造成摻質分佈至通道區內。因此，將劣化如臨界電壓與可靠度等特性表現。另一方面，出現於層間介電層118內之此些凹口118a於後續製程中可能成為一金屬的容納區，進而增加了短路及/或元件故障之可能情形。
如此，便需要於層間介電層或於基板內具有幾乎無凹口之一種閘極結構之製造方法。
有鑑於此，本發明提供了一種閘極結構之製造方法，以解決上述習知問題。
依據一實施例，本發明提供了一種閘極結構之製造方法，包括：於一基板上依序沈積與圖案化一假氧化物層與一假閘極電極層；使一含氮介電層與一層間介電層環繞該假氧化物層與該假閘極電極層；移除該假閘極電極層；於一第一溫度下，暴露該假氧化物層之一表面於含氨氣與含氟化合物之一氣態混合物中，以移除該假氧化物層；加熱該基板至高於該第一溫度之一第二溫度，以於該含氮介電層內形成一開口；沈積一閘極介電物；以及沈積一閘極電極。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
可以理解的是於下文中提供了用於達成本發明之不同特徵之多個不同實施例或範例。於下文中將描述元件或設置情形之特定範例以簡單說明本發明。當然此些描述僅作為範例之用而非用於限定本發明之範疇。舉例來說，於”形成位於一第二元件之上或上之第一元件”之描述中包括了第一元件與第二元件之直接接觸的實施情形，或包括了於第一元件與第二元件之間設置額外元件的實施情形，進而使得第一元件與第二元件之間並未直接接觸。此外，本發明可於不同範例中重複使用標號及/或文字。如此之重複情形係基於簡化與清楚之目的，而非用以規定不同實施例間之關係及/或所討論之形態。
請參照第2圖與第3A-3H圖並配合以下描述以解說一方法200與一半導體裝置300。第2圖為一流程圖，顯示了依據本發明之不同目的之用於製造複數個閘極結構331(參見第3H圖)之一方法200。第3A-3H圖顯示了依據如第2圖所示方法200之一實施例中之複數個閘極結構331於製造過程中之不同階段的剖面圖式。可以理解的是部份之半導體裝置300可利用互補金氧半導體(CMOS)技術製程所製造，且下文中簡單的描述部份之製程。此外，第2圖與第3A-3H圖係經過簡化，以便於理解本發明。舉例來說，雖然圖式中僅顯示了用於半導體裝置300之閘極結構。可以理解的是，積體電路中可包括數個其他裝置，例如為電阻、電容、電感與熔絲等裝置。
請參照第2圖與第3A圖，方法200起使於步驟202，其中提供包括了數個主動區303與數個隔離區304之基板302。於一實施例中，基板302包括了結晶矽基板(例如晶圓)。於部份實施例中，基板302可依據設計需求(例如p型基板或n型基板)而包括了不同之摻雜形態。再者，於部份實施例中，基板302可包括一磊晶層(epi layer)，且其可經過應變以改善其表現，及/或包括一絕緣層上覆矽(silicon-on-insulator，SOI)結構。
依照設計需求，主動區303內可包括不同之摻雜形態。於部份實施例中，主動區303可摻雜有p型或n型摻質。舉例來說，主動區303可摻雜有如硼或BF2 之p型摻質；如磷或砷之n型摻質，及/或上述摻質之組合。主動區303可作為用於設置一N型金氧半導體電晶體裝置(簡稱為NMOS)之區域以及作為用於設置一P型金氧半導體電晶體裝置(簡稱為PMOS)之區域。
隔離區304可形成於基板302之上，以隔離多個主動區303。此些隔離區304可利用如矽之局部氧化(LOCOS)或淺溝槽隔離物(STI)等隔離技術，以定義並電性地隔離多個主動區303。於至少一實施例中，隔離區304包括淺溝槽隔離物。於部份實施例中，隔離區304可包括氧化矽、氮化矽、氮氧化矽、摻雜氟之矽玻璃(FSG)、低介電常數介電材料，其他適當材料，及/或上述材料之組合。本實施例中隔離區304顯示為淺溝槽隔離物，其可藉由任何之基板製程所形成。舉例來說，淺溝槽隔離物的形成可包括藉由習知微影技術以圖案化半導體基板302、於基板302內蝕刻(例如藉由乾蝕刻、濕蝕刻、及/或電漿蝕刻等製程)形成一溝槽，以及於溝槽內填入(如藉由化學氣相沈積製程)一介電材料。於部份實施例中，經填滿之溝槽可具有一多重膜層結構，例如包括為氮化矽或氧化矽所填滿之一熱氧化物襯層(thermal oxide liner layer)。
請繼續參照第2圖與第3A圖，方法200接著進行步驟204，其中藉由於基板302之上依序沈積與圖案化一假氧化物層306與一假電極層308以形成一假閘極結構301。此假閘極結構301可藉由任何適當方法形成，例如包括前述之製程。於一實施例中，假氧化物層306與假閘極電極層308依序沈積於基板302上。於至少一實施例中，假氧化物層306較佳地為藉由一熱氧化製程成長形成之氧化矽，並具有約為10-30埃之一厚度。舉例來說，假氧化層306可藉由一快速熱氧化(RTO)製程或包括氧氣之一回火製程中成長形成。於部份實施例中，假電極層308可包括單膜層或多重膜層結構。於至少一實施例中，假電極層308可包括多晶矽。再者，假電極層308可包括具有相同或不同之摻雜之經摻雜多晶矽。假電極層308包括任何適當之厚度。於至少一實施例中，假電極層308包括介於30-60奈米之一厚度。於部份實施例中，假電極層308較佳地使用一低壓化學氣相沈積(LPCVD)製程而形成。此低壓化學氣相沈積製程可於一標準之低壓化學氣相沈積爐管內於約為580-650 ℃之溫度以及於約為200 mTorr至1 Torr之壓力下施行，並使用矽甲烷(SiH4 )、二矽甲烷(Si2 H6 )、三矽甲烷(Si3 H8 )與二氯矽甲烷(SiH2 Cl2 )作為矽的反應氣體。
接著，藉由如旋轉塗佈之一適當製程以於假閘極結構301上形成一層光阻，並藉由適當之一微影圖案方法以圖案化上述光阻以形成經圖案化之一光阻元件。於部份實施例中，經圖案化之光阻元件之寬度約為15-45奈米。接著可採用一乾蝕刻製程以轉移圖案化之光阻元件至下方膜層(即假氧化物層306與假電極層308)以形成假閘極結構301。接著除去光阻層。於另一實施例中，於假閘極結構301上形成一硬罩幕；形成圖案化之一阻劑層於硬罩幕層上；轉移阻劑層之圖案至硬罩幕內並接著轉移至假電極層308與假氧化物層306內以形成假閘極結構301。可以理解的是上述範例並未限制可應用於形成假閘極結構301之製程步驟。更可以理解的是，於部份實施例中，假閘極結構301可包括額外之介電層及/或導電層。舉例來說，假閘極結構301可包括硬罩幕層、中間層、上蓋層、擴散/阻障層、其他適當膜層及/或上述膜層之組合。
請參照第3B圖，可於位於基板302內之主動區303形成輕度摻雜源極/汲極(LDD)區312。輕度摻雜源極/汲極區312可藉由一或多次如離子佈值程序之佈植程序而形成於主動區303內。摻雜之原子可依照裝置之形態而決定，如NMOS裝置或PMOS裝置。舉例來說，輕度摻雜源極/汲極區312可摻雜有如硼、BF2 之p型摻質；如磷、砷之n型摻質；及/或上述離子之組合。輕度摻雜源極/汲極區312可包括不同之摻雜形態。於部份實施例中，於離子佈值程序施行後，所形成之輕度摻雜源極/汲極區312可對準於假閘極結構301之一外側。
請參照第2圖與第3B-3D圖，方法200接著進行步驟206，其中形成一含氮介電層310與一層間介電層318以環繞假氧化物層306與假電極層308。含氮介電層310作為閘極間隔物，故可稱之為閘極間隔物310。閘極間隔物310可位於假閘極結構301之各側。於部份實施例中，閘極間隔物310較佳地藉由電漿沈積方式於少於400℃之一溫度及約為200 mTorr至1Torr之一壓力下形成，並使用矽甲烷(SiH4 )、氨氣(NH3 )及/或N2 O做為反應氣體所形成。閘極間隔物310可包括如氮化矽、氮氧化矽及/或上述材料之組合。於部份實施例中，閘極間隔物310可包括一多重膜層結構。於部份實施例中，閘極間隔物310可包括任何適當厚度，於至少一實施例中，閘極間隔物310可包括介於約7奈米至15奈米之一厚度。
請參照第3B圖，閘極間隔物310可用於偏移(offset)源極/汲極區314(亦稱之為重度摻雜源極/汲極區)之位置。源極/汲極區314可藉由如一離子佈值程序之一或多次佈值程序而形成基板302內之主動區303內。摻雜之離子依照所製造裝置形態而決定，如NMOS裝置或PMOS裝置。舉例來說，源極/汲極區314可摻雜有如硼、BF2 之p型摻質；如磷、砷之n型摻質；及/或上述離子之組合。源極/汲極區314可包括不同之摻雜形態，而於離子佈值程序施行之後源極/汲極區314可對準於閘極間隔物310之一外側。於部份實施例中，源極/汲極區314可更包括隆起型源極/汲極區(raised source/drain regions)。此外，可於源極/汲極區314上藉由如一自對準矽化製程形成一或多個接觸元件(例如矽化物區)。
請參照第3C圖，可於基板302上形成選擇性之一接觸蝕刻停止層316，包括形成於假閘極結構301之上。其可藉由任何適當製程形成，包括下文中描述之製程。於部份實施例中，接觸蝕刻停止層316可由氧化矽、氮化矽、氮氧化矽或上述材料之組合所形成，但其較佳地由電漿加強型化學氣相沈積(PECVD)混頻製程(mixed frequency process)所形成之氮化矽材料所形成。舉例來說，於部份實施例中，於此電漿加強型化學氣相沈積製程中較佳地應用了具有約為50KHz至約13.56MHz之一頻率範圍之一雙頻射頻電源(dual RF power source)。舉例來說，此混頻方法包括於約為300-600 ℃之一沈積溫度下、於約為50 mTorr至約5 Torr一壓力下以及高頻RF電源約為70-300W與低頻RF電源約為5-60W之條件下提供如矽甲烷及六氯矽烷(Hexachlorodisilane，HCD)與氨氣之前驅物。接觸蝕刻停止層316可更包括任何之適當厚度。於至少一實施例中，接觸蝕刻停止層316可包括約200埃之厚度。於部份實施例中，則不使用此接觸蝕刻停止層316。
請繼續參照第3C圖，於形成接觸蝕刻停止層316之後，可於蝕刻停止層316上形成層間介電層318。層間介電層可包括一介電材料。於部份實施例中，介電材料可包括氧化矽、旋轉塗佈玻璃(SOG)、氟化矽玻璃(FSG)、摻雜碳之氧化矽(如SiCOH)、黑鑽石(Black，應用材料產製)、其他適當介電材料及/或上述材料之組合。於部份實施例中，層間介電層318可包括一高密度電漿(HDP)介電材料(例如高密度電漿氧化物)及/或高深寬比製程(HARP)介電材料(例如高深寬比製程氧化物)。層間介電層318可包括任何之適當厚度。於至少一實施例中，層間介電層318包括介於約4000-8000埃之一厚度。可以理解的是層間介電層318可包括一或多個介電材料及/或一或多個介電膜層。
接著，藉由一化學機械研磨製程以平坦化接觸蝕刻停止層316及/或層間介電層318直至位於基板302上之假閘極結構之一頂部露出，如第3D圖所示。上述化學機械研磨程序可具有一高選擇比，以形成用於假閘極結構301、閘極間隔物310、接觸蝕刻停止層316與層間介電層318之一大體平坦表面。於至少一實施例中，假氧化物層306與假電極層308可為包括閘極間隔物310(含氮介電層310)、接觸蝕刻停止層316與層間介電層318之介電材料所環繞。
請參照第2圖與第3E圖，方法200接著進行步驟208，其中自為含氮介電層310與層間介電層318所環繞之假閘極結構301中移除了假電極層308。可藉由包括下述之適當製程之任何適當製程以移除假電極層308以於含氮介電層310內形成開口320。可採用一濕蝕刻及或一乾蝕刻製程以移除假電極層308。於一實施例中，用於移除多晶矽材質之假電極層308之濕蝕刻製程中使用了包括了含氫氧化銨、經稀釋之氫氟酸、去離子水、及或其他適當蝕刻溶液之氫氧化物溶液。於其他實施例中，用於移除多晶矽材質之假電極層308之乾蝕刻程序可於約為650-800瓦之一源極功率、100-200瓦之一偏壓功率及約為60-200mTorr之一壓力下使用氯氣、溴化氫與氦作為蝕刻氣體以移除假電極層308。
請參照第2圖與第3F圖，方法200接著進行步驟210，其中移除了假氧化物層306。於部份實施例中，係藉由一氣相蝕刻程序(vapor phase etching process)而移除假氧化物層306。氣相蝕刻程序起使於將如第3E圖所示結構置於一密封之反應腔體內，而氣相蝕刻程序使用了氣相蝕刻劑。此蝕刻製程為自我限制(self-limiting)的，其中導入於反應腔體內之氣相蝕刻劑決定了材料的移除量。於部份實施例中，氣相蝕刻程序使用了一氣態混合物322，其包括了氨氣與含氟之化合物。可以理解的是此些氣態成份中之一係作為觸媒之用，而其他成份則作為蝕刻劑。於部份實施例中，含氟化合物可為擇自由氟化氰(HF)與三氟化氮(NF3 )所組成族群之一化合物。
於一實施例中，氣態混合物322包括了氨氣(NH3 )與氟化氫(HF)。氨氣與氟化氫之氣態混合物包括了約為0.1:10之氨氣與氫氟酸的比例，且氨氣與氫氟酸之比例較佳地1:1(體積比)。於其他實施例中，氣體混合物322包括了氨氣與三氟化氮。氨氣與三氟化氮之氣態混合物包括了約為0.5:5之氨氣與三氟化氮的比例，且氨氣與三氟化氮之比例較佳地約為2:1(體積比)。
反應機制並不影響本案申請專利範圍之範疇，可以理解的是於部份實施例中，氣相蝕刻製程為一多重步驟製程。於一第一步驟中，於反應腔體內可於假氧化層306與包括閘極間隔物310(含氮介電層310)、接觸蝕刻停止層316與層間介電層318等介電材料之頂面上形成由包括氨氣與含氟化合物之氣態混合物322所形成之一坦覆性吸附反應物膜層。於一實施例中，上述第一步驟使用了含氨氣與氟化氫之氣態混合物322，以及於介於10-25mTorr之一壓力及與介於20-70℃之一第一溫度下施行。於另一實施例中，第一步驟使用了含氨氣與三氟化氮之氣態混合物，以及於約介於2-4Torr之壓力及於介於20-70℃之一第一溫度下施行。
於一第二步驟中，上述吸附反應物膜層可與其相接觸之假氧化物層306之頂面反應，以於吸附反應物膜層之下形成一第一凝結且固化反應產物322b。上述吸附反應物膜層亦可與層間介電層318之頂面反應以位於吸附反應物膜層之下形成一第二凝結且固化之反應產物322a。吸附反應物膜層322c並不會或較少與位於吸附反應物膜層之下且與之相接觸的閘極間隔物310(含氮介電層310)與接觸蝕刻停止層316之表面反應。
接著，可加熱反應腔體至一第二溫度介於90-200℃，而固態反應產物322a、322b的昇華產物以及吸附反應物膜層322c可抽出至反應腔體之外。於其他實施例中，反應腔體可加熱至一溫度介於90-200℃，而通入一載氣至基板302上以移除固態反應產物322a、322b與吸附反應物膜層322c至反應腔體之外。於其他實施例中，上述載氣可為鈍氣。較佳地，上述載氣包括氮氣、氦氣或氬氣。於部分實施例中，可轉移基板302加熱至介於90-200℃之一溫度之一加熱腔體中，以移除固態反應產物322a、322b之昇華產物與吸附反應物膜層322c 至此加熱腔體之外。於部分其他實施例中，可轉移基板302至一加熱腔體內加熱至90-200℃，並通入一載氣至基板302處以移除固體反應產物322a、322b之昇華產物以及吸附反應物膜層322c至加熱腔體之外。於部分實施例中，載體氣體可為一鈍氣。較佳地，載氣包括了氮氣、氦氣與氬氣。
此反應可持續進行直到移除了固態反應產物322a、322b與吸附反應物膜層322c。氣態混合物優先地蝕刻了假氧化物層306使得少部分移除或沒有移除閘極間隔物310與接觸蝕刻停止層316。如此，於如第3G圖所示之氣相蝕刻製程的尾聲時，氣相蝕刻程序可完全地移除假氧化物層306且部分移除了層間介電層318，露出了矽基板302與於含氮介電層310內形成了一開口330。於一實施例中，開口330之一寬度可介於15-45奈米。於其他實施例中，開口330之高度330b可介於約30-60奈米。於另一實施例中，上述高度330b與寬度330a可具有約為1.5-4之比例。
由於氣相蝕刻程序對於假氧化物層306與層間介電層318之間幾乎沒有具有選擇性，於部分實施例中，層間介電層可能具有相同於假氧化物層306之損失的相同厚度損失情形，少於層間介電層318之厚度之1%。如此，上述閘極結構之製造方法可於層間介電層318內製作出幾乎沒有凹口之情形。
另一方面，較佳地不要藉由氣相沈積蝕刻程序蝕刻穿透閘極間隔物310。於後續程序中，被蝕刻之閘極間隔物310並不會作為一停止層，進而增加了層間介電層318損失之可能性。於一實施例中，氣態混合物322對於假氧化物層306與閘極間隔物310之移除率的比例為大於2。再者，矽基板302於氣相蝕刻程序中未被蝕刻。倘若被蝕刻之矽基板302於後續程序中將成為一結晶缺陷之源頭，進而造成了漏電之可能。於一實施例，氣態混合物322對於假氧化物層306與矽基板302之移除率的比例大於100。如此，上述閘極結構之製造方法並不會於基板302內形成任何凹口。
請參照第2圖與第3H圖，方法200接著進行步驟212，其中可沈積一閘極介電層336與一閘極電極338以完全地填入開口330內以形成閘極結構331。於部分實施例中，閘極介電層336可包括氧化矽、氮氧化矽、高介電常數介電層或上述材料之組合。高介電常數介電層可包括二氧化鉿、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬之氮氧化物、金屬鋁化物、矽化鋯、鋁化鋯、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金，其他適當之高介電常數介電材料、及/或上述材料之組合。於部分實施例中，位於開口330內之高介電常數介電材料具有少於2奈米之厚度。閘極介電層336可更包括一中間層，以降低介於閘極介電層與基板302間之毀損。上述中間層可包括氧化矽。於部分實施例中，閘極電極338包括了擇自由Al、Cu、AlTi、TiN、TiCN、TaN、TaCN、WN與WCN所組成之族群之一材料。於部分實施例中，於開口330內之金屬之閘極電極可具有少於32奈米之一閘極長度。於開口330內填入閘極介電層336與閘極電極338之後，可施行一化學機械研磨程序以平坦化此閘極介電層336與閘極電極338。化學機械研磨程序可移除閘極介電層336與閘極電極338之一部直到抵達層間介電層318之頂面。接著，於形成閘極結構331之閘極電極338之後，可施行包括內部連接製程之後續製程，以完成半導體裝置300的製作。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。本發明可用於形成或製造用於場效應電晶體。於此法中，閘極結構可蝕刻藉由乾化學可具有沒有凹口於層間介電層內或基底內。
100．．．半導體裝置
101．．．閘極結構
102．．．矽基板
102a．．．凹口
104．．．絕緣區
106．．．假氧化物層
110．．．含氮介電層
112．．．輕度摻雜源極/汲極區
114．．．源極/汲極區
116．．．接觸蝕刻停止層
118．．．層間介電層
118a．．．凹口
120．．．開口
130．．．較大開口
200．．．方法
202、204、206、208、210、212．．．步驟
300．．．半導體裝置
301．．．假閘極結構
302．．．基板
303．．．主動區
304．．．隔離區
306．．．假氧化物層
308．．．假電極層
310．．．輕度摻雜源極/汲極區
312．．．含氮介電層/閘極間隔物
314．．．源極/汲極區
316．．．接觸蝕刻停止層
318．．．層間介電層
320．．．開口
322．．．氣態混合物
322a．．．第二凝結且固化之反應產物
322b．．．第一凝結且固化反應產物
322c．．．吸附反應物膜層
330．．．開口
330a．．．開口之寬度
330b．．．開口之高度
331．．．閘極結構
336．．．閘極介電層
338．．．閘極電極
第1A-1C圖顯示了用於半導體裝置之複數個習知閘極結構於一”閘極最後”製程內不同階段中之剖面情形；
第2圖為一流程圖，顯示了依據本發明之多個目的之複數個閘極結構之一製造方法；以及
第3A-3H圖顯示了依據第2圖所示方法之一實施例中之複數個閘極結構於製造內不同階段中之剖面情形。
200．．．方法
202、204、206、208、210、212．．．步驟

Claims (10)

  1. 一種閘極結構之製造方法，包括：於一基板上依序沈積與圖案化一假氧化物層與一假閘極電極層；使一含氮介電層與一層間介電層環繞該假氧化物層與該假閘極電極層；移除該假閘極電極層；於一第一溫度下，暴露該假氧化物層之一表面於含氨氣與含氟化合物之一氣態混合物中，以移除該假氧化物層；加熱該基板至高於該第一溫度之一第二溫度，以於該含氮介電層內形成一開口；沈積一閘極介電物；以及沈積一閘極電極。
  2. 如申請專利範圍第1項所述之閘極結構之製造方法，其中該第一溫度係介於20-70℃，而該第二溫度係介於90-200℃。
  3. 如申請專利範圍第1項所述之閘極結構之製造方法，其中該開口之寬度係介於約15-45奈米，而該開口之高度係介於30-60奈米。
  4. 如申請專利範圍第1項所述之閘極結構之製造方法，其中該開口之高度與寬度間具有約1.5-4之一比例。
  5. 如申請專利範圍第1項所述之閘極結構之製造方法，其中沈積一閘極介電物之步驟包括於該開口內形成具有厚度少於2奈米之一高介電常數介電層，而其中沈積一閘極電極之步驟包括於該開口內形成具有一閘極長度少於32奈米之一閘極電極。
  6. 如申請專利範圍第1項所述之閘極結構之製造方法，其中該氣態混合物對於該假氧化物層與該含氮介電層之移除率之比例係大於2，而該氣態混合物對於該假氧化物層與該基板之移除率之比例係大於100。
  7. 如申請專利範圍第1項所述之閘極結構之製造方法，其中含氟化合物係為擇自由氰氟酸與三氟化氮所組成族群之一化合物。
  8. 如申請專利範圍第1項所述之閘極結構之製造方法，其中該氣態混合物包括氨氣與三氟化氮。
  9. 如申請專利範圍第1項所述之閘極結構之製造方法，其中移除該假氧化物層之步驟包括通入一載氣於該基板上。
  10. 如申請專利範圍第1項所述之閘極結構之製造方法，更包括形成一接觸蝕刻停止層於該含氮介電層與該層間介電層之間。
TW099133479A 2009-10-09 2010-10-01 閘極結構之製造方法 TWI421922B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US25026609P 2009-10-09 2009-10-09
US12/757,295 US8048733B2 (en) 2009-10-09 2010-04-09 Method for fabricating a gate structure

Publications (2)

Publication Number Publication Date
TW201113936A TW201113936A (en) 2011-04-16
TWI421922B true TWI421922B (zh) 2014-01-01

Family

ID=43855176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099133479A TWI421922B (zh) 2009-10-09 2010-10-01 閘極結構之製造方法

Country Status (3)

Country Link
US (2) US8048733B2 (zh)
CN (1) CN102044423A (zh)
TW (1) TWI421922B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048733B2 (en) * 2009-10-09 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure
US8617946B2 (en) * 2009-11-11 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including metal gates and fabrication methods thereof
US8765561B2 (en) * 2011-06-06 2014-07-01 United Microelectronics Corp. Method for fabricating semiconductor device
TWI509667B (zh) * 2011-06-20 2015-11-21 United Microelectronics Corp 金屬閘極之結構及其製作方法
US8404530B2 (en) * 2011-07-07 2013-03-26 International Business Machines Corporation Replacement metal gate with a conductive metal oxynitride layer
US8643069B2 (en) * 2011-07-12 2014-02-04 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
CN102903621B (zh) * 2011-07-29 2016-02-17 中国科学院微电子研究所 半导体器件的制造方法
FR2979166A1 (fr) * 2011-08-16 2013-02-22 St Microelectronics Crolles 2 Procede de fabrication d'un transistor mos
US8658487B2 (en) * 2011-11-17 2014-02-25 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US20130237046A1 (en) * 2012-03-09 2013-09-12 Chien-Ting Lin Semiconductor process
US9385044B2 (en) * 2012-12-31 2016-07-05 Texas Instruments Incorporated Replacement gate process
WO2014139592A1 (en) * 2013-03-15 2014-09-18 Applied Materials, Inc. Transparent body with single substrate and anti-reflection and/or anti-fingerprint coating and method of manufacturing thereof
US9564332B2 (en) * 2013-09-26 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming metal gate structure
US9461144B2 (en) * 2014-06-13 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
KR20150144192A (ko) * 2014-06-16 2015-12-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9190272B1 (en) 2014-07-15 2015-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN105742230B (zh) * 2014-12-10 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9431304B2 (en) 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
US9917017B2 (en) 2015-12-29 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for semiconductor devices
CN105742177A (zh) * 2016-03-11 2016-07-06 上海华力微电子有限公司 一种去除虚拟栅极介质层的方法
US20180033619A1 (en) * 2016-07-29 2018-02-01 Applied Materials, Inc. Performing decoupled plasma fluorination to reduce interfacial defects in film stack
US10529629B2 (en) 2018-04-30 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal gates
US10644125B2 (en) 2018-06-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates and manufacturing methods thereof
JP7113681B2 (ja) * 2018-06-28 2022-08-05 株式会社日立ハイテク エッチング処理方法およびエッチング処理装置
US11075113B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal capping layer and methods thereof
US10923565B2 (en) 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255654A1 (en) * 2009-04-07 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW409152B (en) * 1996-06-13 2000-10-21 Samsung Electronic Etching gas composition for ferroelectric capacitor electrode film and method for etching a transition metal thin film
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6440808B1 (en) * 2000-09-28 2002-08-27 International Business Machines Corporation Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly
US7732878B2 (en) * 2006-10-18 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with continuous contact etch stop layer
JP5282419B2 (ja) * 2007-04-18 2013-09-04 ソニー株式会社 半導体装置及びその製造方法
US7517746B2 (en) * 2007-04-24 2009-04-14 United Microelectronics Corp. Metal oxide semiconductor transistor with Y shape metal gate and fabricating method thereof
US8222132B2 (en) * 2008-11-14 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fabricating high-K/metal gate devices in a gate last process
US8048733B2 (en) * 2009-10-09 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255654A1 (en) * 2009-04-07 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure

Also Published As

Publication number Publication date
US8048733B2 (en) 2011-11-01
TW201113936A (en) 2011-04-16
US20110086502A1 (en) 2011-04-14
CN102044423A (zh) 2011-05-04
US8361855B2 (en) 2013-01-29
US20120018817A1 (en) 2012-01-26

Similar Documents

Publication Publication Date Title
TWI421922B (zh) 閘極結構之製造方法
US12336214B2 (en) Inner spacers for gate-all-around semiconductor devices
US12310068B2 (en) Semiconductor device and manufacturing method thereof
US8334198B2 (en) Method of fabricating a plurality of gate structures
JP5811432B2 (ja) 高ｋゲート誘電体のための、不純物酸素を捕捉する半導体構造および該構造を形成する方法（高ｋゲート誘電体のための捕捉金属スタック）
CN104835780B (zh) 半导体结构及其制造方法
TWI474460B (zh) 半導體元件的接觸結構、金氧半場效電晶體、與製作半導體元件的方法
US11114347B2 (en) Self-protective layer formed on high-k dielectric layers with different materials
CN110660859A (zh) 半导体装置的制造方法
TWI807695B (zh) 半導體裝置及其形成方法
US20140004694A1 (en) Metal gate electrode of a field effect transistor
US20130012011A1 (en) Interconnection structure for n/p metal gates
US12027424B2 (en) Semiconductor integrated circuit
CN102891145B (zh) Cmos半导体器件的金属栅极结构及其形成方法
KR102058222B1 (ko) 상이한 물질을 가진 하이 k 유전체 층 상에 형성된 자기 보호 층
CN111092018A (zh) 半导体装置的形成方法
TWI887886B (zh) 半導體裝置的製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees