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TWI807695B - 半導體裝置及其形成方法 - Google Patents

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TWI807695B
TWI807695B TW111109657A TW111109657A TWI807695B TW I807695 B TWI807695 B TW I807695B TW 111109657 A TW111109657 A TW 111109657A TW 111109657 A TW111109657 A TW 111109657A TW I807695 B TWI807695 B TW I807695B
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潘冠廷
江國誠
朱熙甯
詹易叡
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

例示性裝置包含第一多閘極裝置，具有:第一通道層，設置於第一源極/汲極部件之間；及第一金屬閘極，圍繞第一通道層；第二多閘極裝置，具有:第二通道層，設置於第二源極/汲極部件之間；及第二金屬閘極，圍繞第二通道層。閘極隔離鰭，將第一金屬閘極和第二金屬閘極隔開，閘極隔離鰭包含介電部件，介電部件具有:第一介電層(例如低介電常數介電核心)，具有第一介電常數；及第二介電層(例如高介電常數介電殼)，圍繞第一介電層，第二介電層具有比第一介電常數更大的第二介電常數。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。為了實現這些需求，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。因此，要實現積體電路裝置及其效能的持續進步，需要在積體電路製造過程和技術方面取得類似的進步。
近年來，引入多閘極裝置來改善閘極控制。多閘極裝置包含部分或完全延伸於通道區周圍的閘極結構，以在至少兩面提供到通道區的通道。例示性多閘極裝置包含鰭式場效電晶體(fin-like field effect transistors，FinFETs)和全繞式閘極(gate-all-around，GAA)電晶體，例如奈米線電晶體。多閘極裝置可實現積體電路技術的積極微縮化，維持閘極控制並減輕短通道效應，同時與傳統積體電路製造過程無縫整合。然而，隨著多閘極裝置持續微縮化，通常用於將不同裝置的閘極(例如第一全繞式閘極電晶體的第一閘極和第二全繞式閘極電晶體的第二閘極)彼此隔離的非自對準閘極切割技術阻礙了先進積體電路技術節點所需的積體電路部件的密集封裝。因此，雖然現有的多閘極裝置及製造這些現有的多閘極裝置的製造方法一般對於其預期目的為足夠的，但是這些裝置和方法並非在所有方面都完全令人滿意。
在一些實施例中，提供半導體裝置，半導體裝置包含第一多閘極裝置，包含:第一通道層，設置於第一源極/汲極部件之間；及第一金屬閘極，圍繞第一通道層；第二多閘極裝置，包含:第二通道層，設置於第二源極/汲極部件之間；及第二金屬閘極，圍繞第二通道層；以及閘極隔離鰭，設置於第一金屬閘極與第二金屬閘極之間，並將第一金屬閘極和第二金屬閘極隔開，其中閘極隔離鰭包含介電部件，介電部件包含:第一介電層，具有第一介電常數；及第二介電層，圍繞第一介電層，其中第二介電層具有比第一介電常數更大的第二介電常數。
在一些實施例中，提供半導體裝置，半導體裝置包含隔離部件，設置於基底上方，其中隔離部件設置於從基底沿伸的第一鰭部分與第二鰭部分之間；閘極隔離鰭，設置於隔離部件上方，其中閘極隔離鰭包含上方介電部件和下方介電部件，其中上方介電部件具有透過高介電常數介電殼圍繞的低介電常數介電核心；第一多閘極裝置，具有設置於第一鰭部分上方的第一通道層、環繞第一通道層的第一金屬閘極及第一源極/汲極部件，其中第一金屬閘極設置於第一通道層與第一鰭部分之間；以及第二多閘極裝置，具有設置於第二鰭部分上方的第二通道層、環繞第二通道層的第二金屬閘極及第二源極/汲極部件，其中第二金屬閘極設置於第二通道層與第二鰭部分之間，且其中閘極隔離鰭將第一多閘極裝置的第一金屬閘極與第二多閘極裝置的第二金屬閘極隔開。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在溝槽的下部中形成隔離部件；在隔離部件上方形成閘極隔離鰭，其中閘極隔離鰭形成於溝槽的上部中，且閘極隔離鰭具有上方介電部件及下方介電部件，其中上方介電部件具有有著第一介電常數的介電核心被有著第二介電常數的介電殼圍繞，其中第二介電常數大於第一介電常數；形成第一多閘極裝置，第一多閘極裝置具有第一通道層、第一金屬閘極和第一源極/汲極部件，其中第一通道層設置於第一源極/汲極部件之間，且第一金屬閘極圍繞第一通道層；以及形成第二多閘極裝置，第二多閘極裝置具有第二通道層、第二金屬閘極和第二源極/汲極部件，其中第二通道層設置於第二源極/汲極部件之間，且第二金屬閘極圍繞第二通道層，且其中閘極隔離鰭設置於第一多閘極裝置的第一金屬閘極與第二多閘極裝置的第二金屬閘極之間，並將第一金屬閘極與第二金屬閘極隔開。
本發明實施例一般有關於積體電路裝置，且特別來說，有關於多閘極裝置的閘極隔離技術。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，為了方便描述圖式中一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋與所描繪之包含元件或部件的裝置(或系統或設備)不同的方位，包涵與裝置的使用或操作有關聯的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在考慮到本發明所屬技術領域中具通常知識者可理解之製造期間固有出現的變化時的合理範圍內的數字。舉例來說，基於與製造具有與數字相關聯的特徵的部件有關的已知製造公差，數字或數字範圍包含所描述數字的合理的範圍，例如在所描述數字的+/-10%之內。舉例來說，具有厚度“約5nm”的材料層涵蓋了尺寸範圍從4.5nm至5.5nm，其中與本發明所屬技術領域中具通常知識者已知的與沉積材料層相關的製造公差為+/- 10%。再者，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
例示性非自對準閘極切割技術可涉及在閘極堆疊物上方形成遮罩層，其中遮罩層覆蓋閘極堆疊物的第一部分和閘極堆疊物的第二部分，並在形成於遮罩層的開口中暴露閘極堆疊物的第三部分。閘極堆疊物的第三部分設置於閘極堆疊物的第一部分與閘極堆疊物的第二部分之間。接著，進行蝕刻製程，以移除閘極堆疊物暴露的第三部分(包含例如至少一閘極電極層和至少一閘極介電層)，進而在閘極堆疊物的第一部分與閘極堆疊物的第二部分之間形成閘極開口，閘極開口將閘極堆疊物的第一部分和閘極堆疊物的第二部分隔開。接著，閘極隔離部件(例如介電層(例如氮化物層))形成於閘極開口中，以在閘極堆疊物的第一部分(可設置於第一全繞式閘極裝置(即第一主動裝置區)的第一通道層上方)與閘極堆疊物的第二部分(可設置於第二全繞式閘極裝置(即第二主動裝置區)的第二通道層上方)之間提供電性隔離。
主動裝置區(例如第一通道層和第二通道層)之間的間距有意設計得比必要的大，以補償在非自對準閘極切割技術期間出現的製程變化。舉例來說，蝕刻負載效應及/或其他負載效應可減少橫跨晶圓的臨界尺寸均勻度(critical dimension uniformity，CDU)，使得在一些位置中，遮罩層中的開口的寬度及/或閘極開口的寬度可能大於目標寬度，這樣可導致第一通道層、第二通道層、閘極堆疊物的第一部分及/或閘極堆疊物的第二部分的無意地暴露及/或損壞。在另一範例中，微影製程引起的重疊偏移可能導致遮罩層中的開口向其預期位置的左側或右側偏移，這氧也可能導致第一通道層、第二通道層、閘極堆疊物的第一部分及/或閘極堆疊物的第二部分的無意地暴露及/或損壞。主動裝置區之間需要增加間距，以充分補償這種製程變化會阻止主動裝置區的緊密封裝，進而降低先進積體電路技術節點所需的圖案密度。
因此，本發明實施例提供用於多閘極裝置的自對準閘極切割(隔離)技術，相較於使用非自對準閘極切割技術時的主動裝置區之間所需的間隔，以允許在主動裝置區之間有更小的間隔(且因此有更小的單元高度)。自對準閘極切割技術提供設置於第一多閘極裝置(例如第一電晶體)的第一閘極與第二多閘極裝置(例如第二電晶體)的第二閘極之間並將兩者隔開的閘極隔離鰭。閘極隔離鰭具有上部和下部，其中上部具有透過高介電常數介電殼圍繞的低介電常數介電核心。在一些實施例中，上部在多閘極裝置的通道區中和多閘極裝置的源極/汲極區中不同。舉例來說，源極/汲極區中的上部的高度小於通道區中的上部的高度。在另一範例中，在源極/汲極區中，高介電常數介電殼環繞高介電常數介電核心，而非圍繞低介電常數介電核心。在一些實施例中，下部包含低介電常數介電層環繞的氧化層(核心)。在一些實施例中，閘極隔離鰭為第一閘極隔離鰭，第一閘極設置於第一閘極隔離鰭與第二閘極隔離鰭之間，且第二閘極設置於第一閘極隔離鰭與第三閘極隔離鰭之間。在多閘極裝置的源極/汲極區中，第二閘極隔離鰭和第三閘極隔離鰭相似於第一閘極隔離鰭。舉例來說，第二閘極隔離鰭和第三閘極隔離鰭具有上部和下部，其中上部具有環繞低介電常數介電核心的高介電常數介電殼。在多閘極裝置的通道區中，第二閘極隔離鰭和第三閘極隔離鰭不同於第一閘極隔離鰭。舉例來說，第二閘極隔離鰭和第三閘極隔離鰭包含下部，但是沒有上部。在這些實施例中，第一金屬閘極可延伸至第二閘極隔離鰭的頂表面上方，且第二金屬閘極可延伸至第三閘極隔離鰭的頂表面上方。本文揭露的閘極隔離鰭可改善多閘極裝置(例如第一多閘極裝置和第二多閘極裝置)的效能。舉例來說，已觀察到的是，空隙溶液在閘極隔離鰭的上部的高介電常數介電核心中形成，且這些空隙可提供例如多閘極裝置的閘極與源極/汲極接點之間的漏電路徑，這會使多閘極裝置的效能下降。透過將低介電常數介電核心引入閘極隔離鰭的上部，如本文描述，減少(且在一些實施例中，消除)閘極隔離鰭中形成空隙。相較於具有高介電常數介電核心的上部的閘極隔離鰭的多閘極裝置，具有提出的閘極隔離鰭的多閘極裝置可表現改善的速度、閘極汲極電容及/或功率效率，因此改善整體效能。在本文的以下頁面中描述所提出的多閘極裝置的自對準閘極切割技術及形成的多閘極裝置。
第1圖為依據本發明實施例各方面，製造多閘極裝置的方法100的流程圖。在一些實施例中，方法100製造p型多閘極電晶體及/或n型多閘極電晶體。在方塊110，方法100包含在溝槽的下部中形成隔離部件，例如淺溝槽隔離結構、深溝槽隔離結構、其他隔離結構或前述之組合。在一些實施例中，溝槽形成於第一多閘極裝置的第一主動區與第二多閘極裝置的第二主動區之間。在方塊115，方法100包含在隔離部件上方形成閘極隔離鰭。閘極隔離鰭形成於溝槽的上部中。閘極隔離鰭具有上方介電部件以及下方介電部件。上方介電部件具有有著第一介電常數的介電核心被有著第二介電常數的介電殼圍繞。第二介電常數大於第一介電常數。在一些實施例中，介電核心包含低介電常數介電材料，而介電殼包含高介電常數介電材料。閘極隔離鰭設置於第一多閘極裝置的第一主動區與第二多閘極裝置的第二主動區之間。在一些實施例中，第一多閘極裝置和第二多閘極裝置在形成閘極隔離鰭之後形成。舉例來說，在形成閘極隔離鰭之後，第一多閘極裝置的第一通道層、第一金屬閘極及/或第一源極/汲極部件形成於第一主動區中，及/或第二多閘極裝置的第二通道層、第二金屬閘極及/或第二源極/汲極部件形成於第二主動區中。可在方法100之前、期間及之後提供額外的步驟，且對於方法100的額外實施例，可移動、取代或消除所描述的一些步驟。以下討論顯示可依據方法100製造的多閘極為主的積體電路裝置的各種實施例。
第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26圖及第27A、27B、27C、27D、27E圖為依據本發明實施例各方面，多閘極裝置200的一部分或整體在各種製造階段(例如與第1圖的方法100相關聯)的局部透視圖。如本文所述，多閘極裝置200包含第一電晶體區202A及第二電晶體區202B，第一電晶體區202A及第二電晶體區202B兩者都將被加工，以在其中形成至少一電晶體。在一些實施例中，p型電晶體形成於第一電晶體區202A及第二電晶體區202B中。在一些實施例中，n型電晶體形成於第一電晶體區202A及第二電晶體區202B中。在一些實施例中，第一電晶體區202A中的p型電晶體(或n型電晶體)為第一互補式電晶體的一部分(例如第一互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體)，第二電晶體區202B中的p型電晶體(或n型電晶體)為第二互補式電晶體的一部分(例如第二互補金屬氧化物半導體電晶體)。在一些實施例中，n型電晶體形成於第一電晶體區202A中(且可因此被稱為n型電晶體區)，而p型電晶體形成於第二電晶體區202B中(且可因此被稱為p型電晶體區)。在一些實施例中，第一電晶體區202A和第二電晶體區202B為裝置區的一部分，例如核心區(也被稱為邏輯區)、記憶區(例如靜態隨機存取記憶體(static random access memory，SRAM)區)、類比區、周邊區(也被稱為輸入/輸出(input/output，I/O)區)、虛設區及/或裝置的其他合適區域。裝置區可包含各種被動微電子裝置及主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor FETs，MOSFETs)、互補金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。多閘極裝置200可被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，多閘極裝置200為積體電路晶片的一部分或系統單晶片(system on chip，SoC)。為了清楚起見，已將第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26圖及第27A、27B、27C、27D、27E圖簡化，以更好地理解本發明實施例的發明概念。可在多閘極裝置200中添加額外的部件，且在多閘極裝置200的其他實施例中，可取代、修改或消除本文所描述的一些部件。
請參照第2圖，進行鰭製造過程，以形成從基底206(晶圓)延伸的鰭。舉例來說，在鰭製造過程之後，鰭208A和鰭208B(也被稱為鰭結構、鰭元件等)從基底206延伸。鰭208A和鰭208B各包含基底部分(即基底206的鰭部分206’(也被稱為基底延伸部、基底鰭部、蝕刻基底部分等))、設置於基底部分上方的半導體層堆疊部分(即包含半導體層215和半導體層220的半導體層堆疊物210)以及設置於半導體層堆疊部分上方的圖案化層部分(即包含墊層226和遮罩層227的圖案化層225)。鰭208A和鰭208B各沿y方向大致彼此平行沿深，具有在y方向的長度、x方向的寬度以及z方向的高度。
在一些實施例中，鰭製造過程包含在基底206上方形成半導體層(例如在基底206上方沉積半導體層215和半導體層220)，接著進行微影及/或蝕刻製程，以將半導體層堆疊物圖案化來形成鰭208A和鰭208B。在一些實施例中，在顯示的交錯和交替配置中磊晶成長半導體層215和半導體層220。舉例來說，在基底206上磊晶成長第一個半導體層215，在第一個半導體層215上磊晶成長第一個半導體層220，在第一個半導體層220上磊晶成長第二個半導體層215，依此類推，直到半導體層堆疊物210具有所期望數量的半導體層215和半導體層220。在這些實施例中，半導體層215和半導體層220可被稱為磊晶半導體層。在一些實施例中，半導體層215和半導體層220的磊晶成長透過分子束磊晶(molecular beam epitaxy，MBE)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)、其他合適的磊晶成長製程或前述之組合實現。微影製程可包含(例如透過旋塗)在半導體層堆疊物上方形成光阻層，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能(例如紫外線(ultraviolet，UV)光源、深紫外線(deep UV，DUV)光源或極紫外線(extreme UV，EUV)光源)，其中取決於遮罩及/或遮罩類型(例如二元遮罩、相位移遮罩或極紫外線遮罩)的遮罩圖案，遮罩阻檔、傳輸及/或反射輻射到光阻層，使得將對應至遮罩圖案的影像投影至光阻層上。由於光阻層對輻射能敏感，因此光阻層的曝光部分化學改變，且取決於光阻層的特性以及在顯影製程中使用的顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程期間溶解。在顯影之後，圖案化光阻層包含對應至遮罩的光阻圖案。蝕刻製程使用圖案化光阻層作為蝕刻遮罩來移除半導體層堆疊物的一部分。在一些實施例中，圖案化光阻層形成於遮罩層上方，遮罩層設置於半導體層堆疊物上方，第一蝕刻製程移除遮罩層的一部分，以形成圖案化層225(即圖案化硬遮罩層)，且第二蝕刻製程使用圖案化層225作為蝕刻遮罩來移除半導體層堆疊物210的一部分。蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻或前述之組合。在一些實施例中，蝕刻製程為反應性離子蝕刻(reactive ion etching，RIE)。在蝕刻製程之後，例如透過光阻剝離製程或其他合適的製程來移除圖案化光阻層。替代地，鰭208A和208B透過多重圖案化製程形成，多重圖案化製程例如雙重圖案化微影(double patterning lithography，DPL)製程(例如微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、間隔物為介電質(spacer-is-dielectric，SID)自對準雙重圖案化製程、其他雙重圖案化製程或前述之組合)、三重圖案化製程(例如微影-蝕刻-微影-蝕刻-微影-蝕刻 (lithography-etch-lithography-etch- lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或前述之組合)、其他多重圖案化製程(例如自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程)或前述之組合。這些製程也可提供第2圖顯示之具有圖案化層225、半導體層堆疊物210和鰭部分206’的鰭208A和208B。在一些實施例中，在將半導體層堆疊物210圖案化時，使用導向式自組裝(directed self-assembly，DSA)技術。再者，在一些實施例中，曝光製程可使用無遮罩微影、電子束(e-beam)寫入及/或離子束寫入來將光阻層圖案化。
在所示的實施例中，基底206包含矽。在一些實施例中，基底206包含元素半導體(例如矽及/或鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。替代地，基底206為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。基底206(包含鰭部分206’)可包含各種摻雜區，例如p型摻雜區(被稱為p型井)、n型摻雜區(被稱為n型井)或前述之組合。在一範例中，鰭208A和208B的鰭部分206’包含p型井，例如在第一電晶體區202A和第二電晶體區202B中形成n型電晶體的地方。在另一範例中，鰭208A和208B的鰭部分206’包含n型井，例如第一電晶體區202A和第二電晶體區202B中形成p型電晶體的地方。在另一範例中，鰭208A的鰭部分206’可包含p型井，而鰭208B的鰭部分206’可包含n型井，例如第一電晶體區202A中形成n型電晶體的地方以及第二電晶體區202B中形成p型電晶體的地方。在另一範例中，鰭208A的鰭部分206’可包含n型井，而鰭208B的鰭部分206’可包含p型井，例如第一電晶體區202A中形成p型電晶體的地方以及第二電晶體區202B中形成n型電晶體的地方。n型井包含n型摻雜物，例如磷、砷、其他n型摻雜物或前述之組合。p型井包含p型摻雜物，例如硼、銦、其他p型摻雜物或前述之組合。在一些實施例中，基底206(包含鰭部分206’)中的摻雜區包含n型摻雜物和p型摻雜物的組合。各種摻雜區可直接形成於基底206上及/或基底206中，例如提供p型井結構、n型井結構、雙井結構、凸起結構或前述之組合。可進行離子佈植製程、擴散製程及/或其他合適的摻雜製程，以形成各種摻雜區。
每個半導體層堆疊物210設置於基底206的對應鰭部分206’上方，且包含從基底206的頂表面以交錯及/或交替配置(例如沿z方向)垂直堆疊的半導體層215和半導體層220。半導體層215的組成不同於半導體層220的組成，以實現在後續加工期間的蝕刻選擇性及/或不同的氧化速率。在一些實施例中，半導體層215對蝕刻劑具有第一蝕刻速率，而半導體層220對蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率不同於第一蝕刻速率。在一些實施例中，半導體層215具有第一氧化速率，且半導體層220具有第二氧化速率，其中第二氧化速率不同於第一氧化速率。在所示的實施例中，半導體層215和半導體層220包含不同的材料、不同的原子百分比、不同的重量百分比、不同的厚度及/或特性，以在蝕刻製程期間實現所期望的蝕刻選擇性，例如使用蝕刻製程，以在多閘極裝置200的通道區中形成懸置的通道層。舉例來說，其中半導體層215包含矽鍺，且半導體層220包含矽，半導體層220的矽蝕刻速率小於半導體層215的矽鍺蝕刻速率。在一些實施例中，半導體層215和半導體層220可包含相同材料，但是具有不同的組成原子百分比，以實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層215和半導體層220可包含矽鍺，其中半導體層215具有第一矽原子百分比及/或第一鍺原子百分比，且半導體層220具有不同的第二矽原子百分比及/或不同的第二鍺原子百分比。本發明實施例考慮了半導體層215和半導體層220包含可提供所期望的蝕刻選擇性、所期望的氧化速率差異及/或所期望的效能特性(例如最大化電流的材料)的半導體材料的任何組合，包含本文所揭露的任何半導體材料。
如以下進一步描述，半導體層220或半導體層220的一部分形成多閘極裝置200的通道區。在所示的實施例中，每個半導體層堆疊物210包含三個半導體層215和三個半導體層220，三個半導體層215和三個半導體層220被配置為設置於基底206上方的三對半導體層，每對半導體層具有個別的半導體層215和個別的半導體層220。在進行後續加工之後，此配置將導致具有三個通道的多閘極裝置200。然而，本發明實施例考慮了半導體層堆疊物210包含更多或更少的半導體層，例如取決於多閘極裝置200的期望數量的通道及/或多閘極裝置200的設計需求。舉例來說，半導體層堆疊物210可包含兩個至十個半導體層215以及兩個至十個半導體層220。再者，在所示的實施例中，半導體層215具有厚度t1，且半導體層220具有厚度t2，取決於多閘極裝置200的製造及/或裝置效能考量來選擇厚度t1和厚度t2。舉例來說，厚度t1可被配置為定義多閘極裝置200(例如半導體層220之間)的相鄰通道之間的期望距離(或間隙)，厚度t2可被配置為實現多閘極裝置200的通道的所期望厚度，且厚度t1和厚度t2可被配置為最佳化多閘極裝置200的效能。在一些實施例中，取決於半導體層220對應的電晶體區，半導體層220包含n型摻雜物及/或p型摻雜物。在一些實施例中，第一電晶體區202A中的半導體層220可包含p型摻雜物，且第二電晶體區202B中的半導體層220可包含n型摻雜物，或反之亦然。
鰭208A設置於溝槽230A與溝槽230B之間，且鰭208B設置於溝槽230A與溝槽230C之間。溝槽230A形成於鰭208A與鰭208B之間。舉例來說，溝槽230A具有透過鰭208A形成的側壁、透過鰭208B形成的側壁以及延伸於側壁之間由基底206形成的底部。請參照第3圖，部分填充溝槽230A-230C的襯墊層232形成於多閘極裝置200上方。舉例來說，介電襯墊235形成於鰭208A和208B及基底206上方，且矽襯墊240形成於介電襯墊235上方，其中介電襯墊235和矽襯墊240形成部分填充溝槽230A-230C的襯墊層232。介電襯墊235和矽襯墊240覆蓋基底206以及鰭208A和208B，使得介電襯墊235和矽襯墊240覆蓋溝槽230A-230C的側壁和底部。在一些實施例中，製造包含透過原子層沉積(ALD)在多閘極裝置200上方沉積具有厚度t3的介電襯墊235，以及透過原子層沉積在介電襯墊235上方沉積具有厚度t4的矽襯墊240。在一些實施例中，厚度t3和厚度t4在多閘極裝置200的各表面上為大致一致的。舉例來說，沿溝槽230A-230C的側壁(即鰭208A和208B的側壁上方)的厚度t3和t4分別大致相同於沿溝槽230A-230C的底部(即基底206的頂表面上方)的厚度t3和t4以及沿208A和208B的頂表面的厚度t3和t4。在一些實施例中，厚度t3為約0.5nm至約2.5nm。在一些實施例中，厚度t4為約1nm至約4.5nm。在一些實施例中，介電襯墊235及/或矽襯墊240透過化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、其他合適的方法或前述之組合形成。在一些實施例中，介電襯墊235包含包括氧的介電材料，例如包含氧結合矽、碳及/或氮的介電材料，因此可被稱為氧化物襯墊。舉例來說，介電襯墊235包含氧化矽(例如SiO 2)、氮氧化矽(SiON)及/或氮碳氧化矽(SiOCN)。在一些實施例中，介電襯墊235及/或矽襯墊240包含n型摻雜物及/或p型摻雜物。
請參照第4圖，以氧化層250填充溝槽230A-230C的剩下部分。舉例來說，進行沉積製程和平坦化製程，以在矽襯墊240上方形成氧化層250，並填充溝槽230A-230C的剩下部分。在一些實施例中，形成氧化層250的步驟包含在多閘極裝置200上方沉積氧化物材料，其中氧化物材料過填充溝槽230A-230C(例如氧化物材料的厚度大於鰭208A和208B的高度)，並對氧化物材料進行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)，以減少氧化物材料的厚度。在一些實施例中，矽襯墊240用作平坦化(例如化學機械研磨)停止層，使得平坦化製程進行直到到達並暴露矽襯墊240設置於鰭208A和208B的頂表面上方的部分。因此，在平坦化製程之後，氧化物材料的厚度大致等於鰭208A和208B的高度、介電襯墊235設置於鰭208A和208B的頂表面上方的厚度t3以及矽襯墊240設置於鰭208A和208B的頂表面上方的厚度t4的總和。因此，平坦化製程移除設置於鰭208A和208B的頂表面上方的任何氧化物材料。在一些實施例中，在平坦化製程之後，氧化層250和矽襯墊240的頂表面大致共平面。在一些實施例中，氧化物材料透過可流動化學氣相沉積(flowable CVD，FCVD)來沉積，可流動化學氣相沉積製程可包含例如在多閘極裝置200上方沉積可流動氧化物材料(例如液體狀態)，並透過退火製程將可流動氧化物材料轉變為固體氧化物材料。可流動氧化物材料可流進溝槽230A-230C，並順應多閘極裝置200的暴露表面，以實現溝槽230A-230C的無空隙填充。在一些實施例中，可流動氧化物材料為可流動含矽氧材料，且退火製程將可流動含矽氧材料轉變為含矽氧層，例如氧化矽層。因此，氧化層250可被稱為氧化矽層。在一些實施例中，退火製程為將多閘極裝置200加熱至促使可流動氧化物材料轉變為固體氧化物材料的溫度的熱退火。在一些實施例中，退火製程將可流動氧化物材料暴露於紫外線輻射。在一些實施例中，氧化物材料透過高深寬比沉積(high aspect ratio deposition，HARP)製程沉積。在一些實施例中，氧化物材料透過高密度電漿化學氣相沉積來沉積。在一些實施例中，在平坦化製程之後，進行退火製程，以進一步固化氧化層250及/或使氧化層250變緻密。
請參照第5圖，將氧化層250凹陷(例如透過蝕刻製程)，以形成隔離部件255，使得鰭208A和208B從氧化層250延伸(突出)。在所示的實施例中，氧化層250圍繞鰭208A和208B的底部，進而提供具有上方鰭主動區258U(例如鰭208A和208B從氧化層250的頂表面延伸的部分)以及下方鰭主動區258L(例如鰭208A和208B被氧化層250圍繞的部分)。在一些實施例中，蝕刻製程相對於矽襯墊240選擇性移除氧化層250。換句話說，蝕刻製程大致移除氧化層250，但是不移除或大致不移除矽襯墊240。舉例來說，選擇蝕刻氧化矽(即氧化層250)的速率大於蝕刻矽(即矽襯墊240)的蝕刻製程的蝕刻劑(即蝕刻劑相對於氧化矽具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋矽襯墊240，但是暴露氧化層250。
在將氧化層250凹陷之後，溝槽230A-230C的下部填充氧化層250、矽襯墊240和介電襯墊235，而溝槽230A-230C的上部部分填充矽襯墊240和介電襯墊235。隔離部件255由氧化層250、矽襯墊240和介電襯墊235形成，其中氧化層250設置於矽襯墊240上，矽襯墊240設置於介電襯墊235上，且介電襯墊235設置於下方鰭主動區258L的側壁上。氧化層250可被稱為隔離部件255的氧化層、塊狀介電質及/或塊狀介電層。隔離部件255將多閘極裝置200的主動裝置區及/或被動裝置區彼此電性隔離，例如將第一電晶體區202A與其他主動裝置區及/或被動裝置區電性隔離，以及將第二電晶體區202B與其他主動裝置區及/或被動裝置區電性隔離。隔離部件255的各種尺寸及/或特性可在與第2-5圖相關聯的加工期間配置，以實現淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、矽局部氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離結構或前述之組合。在所示的實施例中，隔離部件255為淺溝槽隔離結構。在一些實施例中，蝕刻製程將氧化層250凹陷，直到到達上方鰭主動區258U的目標高度。舉例來說，蝕刻製程進行直到到達鰭208A和208B的鰭部分206’，使得半導體層堆疊物210形成上方鰭主動區258U。在一些實施例中，如圖所示，在蝕刻製程之後，鰭部分206’的頂表面與氧化層250的頂表面大致共平面。在一些實施例中，透過蝕刻製程部分暴露鰭部分206’，使得在蝕刻製程之後，相對於基底206的頂表面，鰭部分206’的頂表面高於氧化層250的頂表面。
請參照第6圖，矽鍺犧牲層258形成於鰭208A和208B上方。在所示的實施例中，矽鍺犧牲層258形成於鰭208A和208B的上方鰭主動區258U的頂表面和側壁上方，使得矽鍺犧牲層258環繞上方鰭主動區258U。再者，在所示的實施例中，溝槽230A-230C的上部部分填充矽鍺犧牲層258，矽鍺犧牲層258具有厚度t5。在一些實施例中，厚度t5在約3.5nm至約12nm。可依據多閘極裝置200的所期望內部間隙壁厚度選擇厚度t5。在一些實施例中，矽襯墊240的暴露部分轉變為矽鍺犧牲層258。舉例來說，進行沉積製程，在矽襯墊240的暴露部分(即半導體表面)上方選擇性成長矽鍺層，而不在氧化層250的暴露部分(即介電表面)上成長矽鍺層，並進行退火製程，以將矽鍺層中的鍺引入(擴散)至矽襯墊240的暴露部分中，進而導致矽襯墊240的暴露部分變為矽鍺層的一部分。在一些實施例中，沉積製程為使用化學氣相沉積技術(例如低壓化學氣相沉積、氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶、其他合適的磊晶成長製程或前述之組合的磊晶製程。磊晶製程可使用氣體前驅物及/或液體前驅物(例如矽烷前驅物和鍺前驅物)，這些前驅物與矽襯墊240的組成反應。在一些實施例中，矽鍺層可暴露於氧化環境(例如氧)，其中矽鍺層的矽與氧反應，以形成薄外部氧化矽層，而矽鍺層的鍺擴散且與矽襯墊240的暴露部分中的矽反應，進而導致矽襯墊240的暴露部分變為矽鍺層的一部分。此製程可被稱為矽鍺縮合製程(silicon germanium condensation process)。可進行合適的清潔製程及/或蝕刻製程，以移除薄氧化矽層。矽鍺犧牲層258也可被稱為矽鍺包覆層、矽鍺帽及/或矽鍺保護層。
請參照第7圖，溝槽230A-230C的上部的剩下部分填充介電部件260，介電部件260的每一者包含介電襯墊262及設置於介電襯墊262上方的氧化層264。在所示的實施例中，介電襯墊262包含介電材料，介電材料具有介電常數小於約7.0(k ≤ 7.0)。為了本發明實施例的目的，這些介電材料被稱為低介電常數介電材料，且介電襯墊262可被稱為低介電常數介電襯墊。在一些實施例中，介電襯墊262包含介電材料，介電材料具有介電常數在約3.0至約7.0。在一些實施例中，介電襯墊262包含含矽介電材料，例如包含矽結合氧、碳及/或氮的介電材料。舉例來說，介電襯墊262包含氧化矽、氮化矽、碳化矽、氮碳化矽、氮氧化矽、碳氧化矽、氮碳氧化矽或前述之組合。在一些實施例中，介電襯墊262包含n型摻雜物及/或p型摻雜物。舉例來說，介電襯墊262可為硼摻雜氮化物襯墊。在一些實施例中，介電襯墊262包含介電材料，介電材料具有介電常數小於二氧化矽(SiO 2)的介電常數(k ≈ 3.9)，例如氟摻雜氧化矽(也被稱為氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG))、碳摻雜氧化矽(也被稱為碳摻雜氟摻雜矽酸鹽玻璃)、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)基介電材料、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他低介電常數介電材料或前述之組合。在一些實施例中，介電襯墊262包含硼矽酸鹽玻璃(boron silicate glass，BSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)及/或硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)。在一些實施例中，氧化層264相似於氧化層250。舉例來說，氧化層264包含矽和氧，例如氧化矽層。
在一些實施例中，透過在多閘極裝置200上方沉積介電層，以在隔離部件255上方形成介電部件260，其中介電層部分填充溝槽230A-230C的上部；在介電層上方沉積氧化物材料，其中氧化物材料填充溝槽230A-230C的上部的剩下部分；以及進行平坦化製程(例如化學機械研磨)，以移除設置於矽鍺犧牲層258的頂表面上方的氧化物材料及/或介電層。在這些實施例中，矽鍺犧牲層258用作平坦化(例如化學機械研磨)停止層，使得進行平坦化製程，直到到達並暴露矽鍺犧牲層258。氧化物材料及介電層的剩下部分形成介電襯墊262和氧化層264，介電襯墊262和氧化層264形成介電部件260，如第7圖所示。因此，介電部件260、矽鍺犧牲層258和介電襯墊235共同填充溝槽230A-230C的上部，而隔離部件255填充溝槽230A-230C的下部。在所示的實施例中，介電襯墊262具有U型剖面輪廓，使得介電襯墊262環繞氧化層264。舉例來說，介電襯墊262沿氧化層264的側壁和底部設置，並將氧化層264與矽鍺犧牲層258和隔離部件255隔開。介電襯墊262具有厚度t6。在一些實施例中，厚度t6在約2.5nm至約7nm。在一些實施例中，厚度t6在多閘極裝置200的各表面上大致一致。舉例來說，沿溝槽230A-230C的上部的側壁(即在矽鍺犧牲層258的側壁上方)的厚度t6大致相同於沿沿溝槽230A-230C的上部的底部(即在隔離部件255的頂表面上方)的厚度t6。在一些實施例中，介電層透過原子層沉積來沉積。在一些實施例中，介電層透過低壓化學氣相沉積來沉積。在一些實施例中，介電層透過化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積(subatmospheric CVD，SACVD)、其他合適的沉積製程或前述之組合形成。在一些實施例中，氧化物材料透過可流動化學氣相沉積、高密度電漿化學氣相沉積、高深寬比沉積、化學氣相沉積、其他合適的沉積製程或前述之組合來沉積。在所示的實施例中，氧化物材料透過可流動化學氣相沉積來沉積，以最小化氧化層264中形成的空隙。
請參照第8圖，從溝槽230A-230C部分移除介電部件260。舉例來說，將介電部件260凹陷，以暴露矽鍺犧牲層258覆蓋圖案化層225(例如圖案化層225的頂表面和側壁)的部分。在凹陷之後，介電部件260部分填充溝槽230A-230C的上部(即填充溝槽230A-230C的上部的下方部分)。在一些實施例中，蝕刻製程將介電部件260凹陷，直到到達鰭208A和208B的半導體層堆疊物210。舉例來說，在蝕刻製程之後，半導體層堆疊物210的頂表面(即最頂部半導體層220的頂表面)與介電部件260的頂表面大致共平面。在一些實施例中，蝕刻製程將介電部件260凹陷超過半導體層堆疊物210，使得相對於基底206的頂表面，介電部件260的頂表面低於半導體層堆疊物210的頂表面。蝕刻製程相對於矽鍺犧牲層258選擇性移除介電襯墊262和氧化層264。換句話說，蝕刻製程大致移除介電襯墊262和氧化層264，但是不移除或大致不移除矽鍺犧牲層258。舉例來說，選擇蝕刻含矽介電材料(即介電襯墊262和氧化層264)的速率大於蝕刻矽鍺(即矽鍺犧牲層258)的蝕刻製程的蝕刻劑(即蝕刻劑相對於含矽介電材料具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用包含CF 4和H 2的蝕刻氣體，以相對於矽鍺(即矽鍺犧牲層258)選擇性蝕刻含矽介電材料(即介電襯墊262和氧化層264)。在一些實施例中，乾蝕刻使用載氣來傳遞蝕刻氣體。載氣包含氮、氬、氦、氙、其他合適的載氣成分或前述之組合。在一些實施例中，蝕刻製程包含多個步驟，例如使用第一蝕刻劑來凹陷氧化層264的第一蝕刻步驟以及使用第二蝕刻劑來凹陷介電襯墊262的第二蝕刻步驟。在一些實施例中，蝕刻製程使用圖案化遮罩層用作蝕刻遮罩，其中圖案化遮罩層覆蓋矽鍺犧牲層258，但是圖案化遮罩層具有暴露介電襯墊262和氧化層264的開口。
請參照第9圖，介電部件270形成於介電部件260上方，以填充溝槽230A-230C的上部。每個介電部件270包含介電襯墊272和介電層274。介電襯墊272具有U形剖面輪廓，使得介電襯墊272環繞介電層274。舉例來說，介電襯墊272沿介電層274的側壁和底部設置，並將介電層274與矽鍺犧牲層258和介電部件260隔開。介電襯墊272具有厚度t7。在一些實施例中，厚度t7在約1nm至約6nm。在一些實施例中，厚度t7大致一致。舉例來說，沿介電層274的側壁的厚度t7大致相同於沿介電層274的底部的厚度t7。在一些實施例中，沿介電層274的側壁的厚度t7可不同於沿介電層274的底部的厚度t7。在一些實施例中，厚度t7大致相同於介電襯墊262的厚度t6。在一些實施例中，厚度t7大於厚度t6。在一些實施例中，厚度t7小於厚度t6。在一些實施例中，透過在多閘極裝置200上方沉積具有第一介電常數的第一介電層，以在介電部件260上方形成介電部件270，其中第一介電層部分填充溝槽230A-230C的上部的剩下部分；在第一介電層上方沉積具有第二介電常數的第二介電層，其中第二介電層填充溝槽230A-230C的上部的剩下部分，且第二介電常數小於第一介電常數；並進行平坦化製程(例如化學機械研磨)，以移除第二介電層、第一介電層及/或矽鍺犧牲層258設置於鰭208A和208B的頂表面上方的部分。舉例來說，圖案化層225可用作平坦化停止層，使得進行平坦化製程，直到暴露鰭208A和208B的圖案化層225。在這些實施例中，介電部件270的頂表面(例如介電襯墊272和介電層274的頂表面)、圖案化層225的頂表面及矽鍺犧牲層258的頂表面可大致共平面。第二介電層和第一介電層的剩下部分分別形成介電襯墊272和介電層274，如第9圖所示。在一些實施例中，第二介電層及/或第一介電層透過化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、其他合適的沉積製程或前述之組合形成。在一些實施例中，第二介電層(即介電層274)透過可流動化學氣相沉積形成，其中可流動低介電常數介電材料(例如液態)形成於多閘極裝置200上方，且透過退火製程將可流動低介電常數介電材料轉變為固體低介電常數介電材料。可流動低介電常數介電材料可流進溝槽230A-230C的上部的剩下部分，以實現溝槽230A-230C的上部的剩下部分的無空隙填充。減少(且在一些實施例中，防止)介電部件270中的空隙增強了多閘極裝置200的效能。
在所示的實施例中，介電襯墊272包含介電材料，介電材料的介電常數大於約7.0(k≥7.0)，且介電層274包含介電材料，介電材料的介電常數小於介電襯墊272的介電材料的介電常數，例如介電常數小於約7.0(k≤7.0)。為了本發明實施例的目的，具有介電常數大於約7.0(k≥7.0)的介電材料被稱為高介電常數介電材料，使得介電襯墊272可被稱為高介電常數介電層，且介電層274可被稱為低介電常數介電層。在一些實施例中，介電襯墊272包含具有介電常數在約7.0至約30.0的介電材料，且介電層274包含具有介電常數在約3.0至約7.0的介電材料。在一些實施例中，介電襯墊272包含具有介電常數約7.0至約30.0的含金屬及氮的介電材料，例如包含氧結合鉿、鋁及/或鋯的介電材料。在這些實施例中，介電襯墊272也可被稱為金屬氧化層。舉例來說，介電襯墊272包含氧化鉿(例如HfO x)、氧化鋁(AlO x)、氧化鋯(ZrO x)或前述之組合，其中x為介電襯墊272的介電材料中的氧原子的數量。在一些實施例中，介電襯墊272包含n型摻雜物及/或p型摻雜物。在一些實施例中，介電襯墊272包含HfO 2、HfSiO x(例如HfSiO或HfSiO 4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3、(Ba,Sr)TiO 3、HfO 2-Al 2O 3、其他合適的高介電常數介電材料或前述之組合。在一些實施例中，介電層274包含含矽介電材料，例如包含矽結合氧、碳及/或氮的介電材料。舉例來說，介電層274包含氧化矽、氮化矽、碳化矽、氮碳化矽、碳氧化矽、氮碳氧化矽或前述之組合。在一些實施例中，介電層274包含n型摻雜物及/或p型摻雜物。舉例來說，介電層274可為硼摻雜氮化層。在一些實施例中，介電層274包含具有比二氧化矽的介電常數更小的介電常數的介電材料，例如氟摻雜矽酸鹽玻璃、碳摻雜氟摻雜矽酸鹽玻璃、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯基介電材料、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他低介電常數介電材料或前述之組合。在一些實施例中，介電層274包含硼矽酸鹽玻璃、磷矽酸鹽玻璃及/或硼摻雜磷矽酸鹽玻璃。
介電部件270和介電部件260結合，以在隔離部件255上方提供閘極隔離鰭280A和閘極隔離鰭280B。閘極隔離鰭280A和280B的每一者各包含設置於對應的介電部件260上方的對應的介電部件270。在一些實施例中，介電部件270被稱為閘極隔離末端蓋。在所示的實施例中，閘極隔離鰭280A將電晶體區中的裝置部件及/或電晶體部件彼此隔開及/或隔離。舉例來說，其中第一電晶體區202A包含第一互補金屬氧化物半導體電晶體，且第二電晶體區202B包含第二互補金屬氧化物半導體電晶體，第一電晶體區202A中的最左方閘極隔離鰭280A可將第一互補金屬氧化物半導體電晶體的p型電晶體的閘極與第一互補金屬氧化物半導體電晶體的n型電晶體的閘極隔開及/或隔離，而第二電晶體區202B中的最右方閘極隔離鰭280B可將第二互補金屬氧化物半導體電晶體的p型電晶體的閘極與第二互補金屬氧化物半導體電晶體的n型電晶體的閘極隔開及/或隔離。閘極隔離鰭280B將不同電晶體區中的裝置部件及/或電晶體部件彼此隔開及/或隔離。舉例來說，其中第一電晶體區202A包含第一電晶體，且第二電晶體區202B包含第二電晶體，閘極隔離鰭280B可將第一電晶體區202A中的第一電晶體的閘極與第二電晶體區202B中的第二電晶體的閘極隔開及/或隔離。閘極隔離鰭280B橫跨電晶體界面區，電晶體界面區包含第一電晶體區202A與第二電晶體區202B之間的界面、相鄰於此界面的第一電晶體區202A的一部分以及相鄰於此界面的第二電晶體區202B的一部分。在所示的實施例中，矽鍺犧牲層258和介電襯墊235設置於閘極隔離鰭280A與閘極隔離鰭280B之間及鰭208A與鰭208B之間，使得鰭208A和208B的側壁並未物理接觸閘極隔離鰭280A和280B。再者，由於溝槽230A-230C部分填充矽鍺犧牲層258，因此閘極隔離鰭280A和280B沿x方向的寬度w1小於隔離部件255沿x方向的寬度w2。在一些實施例中，寬度w1在約10nm至約25nm。在一些實施例中，寬度w2在約25nm至約50nm。在所示的實施例中，介電部件260和介電部件270各具有寬度w2，介電層274具有寬度w3，且氧化層264具有寬度w4。在一些實施例中，寬度w3在約8nm至約30nm。在一些實施例中，寬度w4在約8nm至約30nm。寬度w3大於、小於或大致等於寬度w4。
請參照第10圖和第11圖，加工進行至形成介電部件270的介電蓋層276。介電蓋層276包含具有比介電層274的介電常數更大的介電常數的介電材料，使得具有較大介電常數的介電材料圍繞介電層274。因此，每個介電部件270具有透過高介電常數的介電殼278(意指對應的介電襯墊272和對應的介電蓋層276)圍繞或封閉的低介電常數介電核心(對應的介電層274)。如以下進一步描述，閘極隔離鰭280B的介電部件270的此配置例如透過減少(且在一些實施例中，消除)後續形成的多閘極裝置200的金屬閘極與後續形成的多閘極裝置200的源極/汲極接點之間的漏電路徑可改善多閘極裝置200的效能，漏電路徑可由可能在僅具有高介電常數介電材料的介電部件中形成的空隙引起。在所示的實施例中，介電蓋層276包含具有介電常數大於約7.0(k≥7.0)的介電材料，因此可被稱為高介電常數介電層。在一些實施例中，介電蓋層276包含具有介電常數在約7.0至約30.0的介電材料。在一些實施例中，介電蓋層276包含具有介電常數在約7.0至約30.0的含金屬和氧的介電材料，例如包含氧結合鉿、鋁及/或鋯的介電材料。在這些實施例中，介電蓋層276也可被稱為金屬氧化層。舉例來說，介電蓋層276包含HfO x、AlO x、氧化鋯ZrO x或前述之組合，其中x為介電蓋層276的介電材料中的氧原子的數量。在一些實施例中，介電蓋層276包含n型摻雜物及/或p型摻雜物。在一些實施例中，介電蓋層276包含HfO 2、HfSiO x(例如HfSiO或HfSiO 4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3、(Ba,Sr)TiO 3、HfO 2-Al 2O 3、其他合適的高介電常數介電材料或前述之組合。在所示的實施例中，介電蓋層276和介電襯墊272包含相同的介電材料，例如含金屬和氧的介電材料。在一些實施例中，介電蓋層276和介電襯墊272包含不同的介電材料，只要介電蓋層276和介電襯墊272的介電材料的介電常數大於介電層274的介電常數。
在第10圖中，將介電層274凹陷(例如回蝕刻)至深度d，進而形成開口279，開口279具有透過介電襯墊272形成的側壁及透過介電層274形成的底部。深度d大於厚度t7。在一些實施例中，深度d在約3nm至約15nm。在一些實施例中，蝕刻製程將介電層274凹陷。蝕刻製程相對於介電襯墊272選擇性移除介電層274。換句話說，蝕刻製程大致移除介電層274，但是不移除或大致不移除介電襯墊272。在一些實施例中，選擇蝕刻低介電常數介電材料(即介電層274)的速率大於蝕刻高介電常數介電材料(即介電襯墊272)的蝕刻製程的蝕刻劑(即蝕刻劑相對於低介電常數介電材料具有高蝕刻選擇性)。在一些實施例中，選擇蝕刻含矽介電材料(即介電層274)的速率大於蝕刻含金屬和氧的介電材料(即介電襯墊272)的蝕刻製程的蝕刻劑(即蝕刻劑相對於含矽介電材料具有高蝕刻選擇性)。在一些實施例中，蝕刻製程也相對於鰭208A和208B的圖案化層225、矽鍺犧牲層258及/或介電襯墊235選擇性移除介電層274。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用包含HF、NF(例如NH 4F)、NH(例如NH 3)及/或BCl(例如BCl 3)的蝕刻氣體，以相對於含金屬和氧的介電材料(即介電襯墊272)選擇性蝕刻含矽介電材料(即介電層274)。在一些實施例中，乾蝕刻使用載氣來傳遞蝕刻氣體。載氣包含氮、氬、氦、氙、其他合適的載氣成分或前述之組合。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋鰭208A和208B以及矽鍺犧牲層258，但是具有暴露介電部件270的開口。在一些實施例中，圖案化遮罩層也覆蓋介電襯墊272，使得圖案化遮罩層中的開口暴露介電部件270的介電層274，但是不暴露介電部件270的介電襯墊272。
在第11圖中，介電蓋層276形成於介電層274上方的開口279中。介電蓋層276設置於介電襯墊272的側壁部分之間。介電蓋層276具有厚度t8大於厚度t7。在一些實施例中，厚度t8大致等於深度d。在一些實施例中，厚度t8在約5nm至約15nm。在一些實施例中，介電蓋層276透過在多閘極裝置200上方沉積具有第三介電常數的介電層來形成，其中介電層填充開口279，且第三介電常數大於介電層274的第二介電常數，並進行平坦化製程(例如化學機械研磨)，以移除介電層設置於鰭208A和208B的頂表面上方的部分。舉例來說，圖案化層225可作為平坦化停止層，使得進行平坦化製程，直到到達並暴露鰭208A和208B的圖案化層225。在一些實施例中，介電部件270的頂表面(例如介電襯墊272的頂表面及介電蓋層276的頂表面)、圖案化層225的頂表面以及矽鍺犧牲層258的頂表面可大致共平面。在一些實施例中，介電層透過化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、其他合適的沉積製程或前述之組合形成。
請參照第12圖，進行蝕刻製程，以從鰭208A和208B移除圖案化層225以及沿圖案化層225的側壁設置的矽鍺犧牲層258的一部分，進而形成暴露鰭208A和208B的半導體層堆疊物210的開口285(形成於介電部件270之間)。蝕刻製程相對於介電殼278以及半導體層堆疊物210的半導體層220選擇性移除圖案化層225和矽鍺犧牲層258。換句話說，蝕刻製程大致移除圖案化層225和矽鍺犧牲層258(特別來說，沿圖案化層225的側壁設置的矽鍺犧牲層258的一部分)，而不移除或大致不移除介電殼278以及半導體層220。舉例來說，選擇蝕刻氮化矽(即圖案化層225)和矽鍺(即矽鍺犧牲層258)的速率大於蝕刻含金屬和氧的材料(即介電殼278)和矽(即半導體層220)的蝕刻製程的蝕刻劑(即蝕刻劑相對於氮化矽和矽鍺具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用含氟蝕刻氣體，以相對於含金屬和氧的介電材料(即介電殼278)和矽(即半導體層220)選擇性蝕刻氮化矽(即圖案化層225)和矽鍺(即矽鍺犧牲層258)。在一些實施例中，蝕刻製程包含多個步驟，例如選擇性蝕刻圖案化層225的第一蝕刻步驟以及選擇性蝕刻矽鍺犧牲層258的第二蝕刻步驟(例如第一蝕刻步驟和第二蝕刻步驟使用不同的蝕刻劑)。在一些實施例中，蝕刻製程使用圖案化遮罩層用作蝕刻遮罩，其中圖案化遮罩層覆蓋介電部件270，但是圖案化遮罩層具有暴露圖案化層225以及在一些實施例中，矽鍺犧牲層258沿圖案化層225的側壁設置的部分的開口。
請參照第13圖，虛設閘極堆疊物290形成於鰭208A和208B以及閘極隔離鰭280A和280B的一部分上方。虛設閘極堆疊物290填充開口285的一部分。虛設閘極堆疊物290沿不同於(例如垂直於)鰭280A和280B的縱向方向的方向縱向延伸。舉例來說，虛設閘極堆疊物290沿x方向大致彼此平行，在x方向中具有長度、在y方向中具有寬度以及在z方向具有高度。虛設閘極堆疊物290設置於多閘極裝置200的通道區C以及多閘極裝置200的源極/汲極區S/D之間。在XZ平面中，虛設閘極堆疊物290設置於鰭280A和280B的頂表面(特別來說，半導體層堆疊物210的頂表面)、閘極隔離鰭280A和280B的介電部件270的頂表面以及閘極隔離鰭280A和280B的介電部件270的側壁表面上，使得虛設閘極堆疊物290環繞多閘極裝置200的通道區中的閘極隔離鰭280A和280B的介電部件270。在YZ平面中，虛設閘極堆疊物290設置於鰭280A和280B的對應通道區的頂表面上方，使得虛設閘極堆疊物290設置於鰭280A和280B的對應源極/汲極區之間。每個虛設閘極堆疊物290包含虛設閘極介電質292、虛設閘極電極294和硬遮罩296(包含例如第一遮罩層297和第二遮罩層298)。虛設閘極介電質292包含介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或前述之組合。在一些實施例中，虛設閘極介電質292包含界面層(包含例如氧化矽)和設置於界面層上方的高介電常數介電層。虛設閘極電極294包含合適的虛設閘極材料，例如多晶矽。在一些實施例中，虛設閘極堆疊物290包含許多其他層，例如蓋層、界面層、擴散層、阻障層或前述之組合。虛設閘極堆疊物290透過沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合形成。舉例來說，第一沉積製程在多閘極裝置200上方形成虛設閘極介電層，第二沉積製程在虛設閘極介電層上方形成虛設閘極電極層，且第三沉積製程在虛設閘極電極層上方形成硬遮罩層。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、鍍覆、其他合適的方法或前述之組合。接著，進行如本文描述的微影製程和蝕刻製程，以將硬遮罩層、虛設閘極電極層和虛設閘極介電層圖案化，以形成虛設閘極堆疊物290，如第13圖所示。
請參照第14圖，沿虛設閘極堆疊物290的側壁形成閘極間隙壁299，進而形成閘極結構300(意指虛設閘極堆疊物290和閘極間隙壁299)。在第14圖中，也至少部分移除鰭208A和208B在多閘極裝置200的源極/汲極區中的部分(即鰭208A和208B未被閘極結構300覆蓋的鰭208A和208B的源極/汲極區)，以形成源極/汲極凹口305(溝槽)。與形成閘極間隙壁299及/或源極/汲極凹口305相關的加工減少了閘極隔離鰭280A和280B的介電部件270的暴露部分(例如介電部件270在多閘極裝置200的源極/汲極區中的部分)相對於閘極隔離鰭280A和280B的介電部件270的未暴露部分(介電部件270在多閘極裝置200的通道區中的部分)的高度。舉例來說，介電部件270具有高度h1，且進行蝕刻製程，以形成閘極間隙壁299及/或源極/汲極凹口305有意或無意將介電部件270的暴露部分的高度從高度h1減少至高度h2。在一些實施例中，高度h1在約5nm至約30nm，高度h2在約0nm至約15nm(換句話說，在一些實施例中，可從多閘極裝置200的源極/汲極區中完全移除介電部件270)。因此，介電部件270設置於閘極結構300下方的多閘極裝置200的通道區中的部分具有高度h1，而介電部件270設置於多閘極裝置200的源極/汲極區中但是不設置於閘極結構300下方的部分具有高度h2。再者，從多閘極裝置200的源極/汲極區移除介電蓋層276，使得設置於多閘極裝置200的通道區中的介電部件270具有圍繞介電層274(核心)的介電殼278，而設置於多閘極裝置200的源極/汲極區中的介電部件270具有環繞介電層274的介電襯墊272。在一些實施例中，高度h1為閘極隔離鰭280A和280B的最頂表面與最頂部半導體層220(成為最頂部通道層)的頂表面之間的距離。在這些實施例中，高度h1可在約6nm至約15nm。
閘極間隙壁299相鄰虛設閘極堆疊物290(即沿虛設閘極堆疊物290的側壁)設置。閘極間隙壁299透過任何合適製程形成，且可包含介電材料，可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、碳氧化矽及/或氮碳氧化矽)。舉例來說，包含矽和氮(例如氮化矽層)的介電層沉積於多閘極裝置200上方，並蝕刻介電層，以形成閘極間隙壁299。在一些實施例中，閘極間隙壁299多含多層結構，例如包含氮化矽的第一介電層及包含氧化矽的第二介電層。在一些實施例中，形成多於一組的間隙壁(例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主要間隙壁)與虛設閘極堆疊物290相鄰。在這些實施例中，各組間隙壁可包含具有不同蝕刻速率的不同材料。舉例來說，可沉積氧化矽層，並蝕刻氧化矽層以形成相鄰於虛設閘極堆疊物290的側壁的閘極間隙壁299的第一組間隙壁，且可沉積氮化矽層，並蝕刻氮化矽層以形成相鄰於第一組間隙壁之閘極間隙壁299的第二組間隙壁。
在所示的實施例中，蝕刻製程完全移除多閘極裝置200的源極/汲極區中的半導體層堆疊物210，進而暴露多閘極裝置200的源極/汲極區中的鰭部分206’。蝕刻製程也完全移除沿多閘極裝置200的源極/汲極區中的半導體層堆疊物210的側壁設置的矽鍺犧牲層258的一部分和介電襯墊235的一部分。因此，每個源極/汲極凹口305具有透過對應的第一個閘極隔離鰭280A形成的側壁、透過閘極隔離鰭280B形成的側壁以及透過設置於多閘極裝置200的通道區中(且特別來說，在閘極結構300之下)的半導體層堆疊物210的剩下部分、矽鍺犧牲層258的剩下部分以及介電襯墊235的剩下部分形成的側壁。每個源極/汲極凹口305更具有透過對影的鰭部分206’和對應的隔離部件255形成的底部。在一些實施例中，蝕刻製程移除一些但是並非全部的半導體層堆疊物210，使得源極/汲極凹口305具有透過對應的半導體層215或半導體層220形成的底部。在一些實施例中，蝕刻製程更移除一些但是並非全部的鰭部分206’，使得源極/汲極凹口305延伸至隔離部件255的頂表面之下。蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替蝕刻劑，以分別且交替地移除半導體層215、半導體層220、矽鍺犧牲層258及/或介電襯墊235。在一些實施例中，配置蝕刻製程的參數，以選擇性蝕刻半導體層堆疊物210，而最小化蝕刻(至不蝕刻)閘極結構300(即閘極堆疊物290和閘極間隙壁299)、閘極隔離鰭280A和280B及/或隔離部件255。在一些實施例中，進行如本文描述的微影製程，以形成覆蓋閘極結構300及/或閘極隔離鰭280A和280B的圖案化遮罩層，且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。在這些實施例中，未減少在多閘極裝置200的源極/汲極區中的介電部件270的厚度，使得在多閘極裝置200的通道區和源極/汲極區中都具有高度h1。
請參照第15和16圖，沿虛設閘極堆疊物290下方的半導體層220和半導體層215的側壁形成閘極結構300下方(特別來說，在閘極間隙壁299下方)的內部間隙壁310A和內部間隙壁310B。內部間隙壁310A將半導體層220彼此隔開，並將最底部半導體層220與鰭部分206’隔開，而內部間隙壁310B將介電襯墊235、半導體層220的側壁和半導體層215的側壁與閘極隔離鰭280A和280B隔開。在XZ平面中，在閘極間隙壁299下方，介電襯墊235沿半導體層220和內部間隙壁310A的第一側壁以及半導體層220和內部間隙壁310A的第二側壁延伸，並與半導體層220和內部間隙壁310A的第一側壁以及半導體層220和內部間隙壁310A的第二側壁物理接觸(其中半導體層220和內部間隙壁310A的頂表面和底表面延伸於第一側壁與第二側壁之間)，使得介電襯墊325將半導體層220和內部間隙壁310A的第一側壁和第二側壁與內部間隙壁310B隔開。在第15圖中，進行第一蝕刻製程，以選擇性蝕刻源極/汲極凹口305暴露的半導體層215，而最小化蝕刻(至不蝕刻)半導體層220、鰭部分206’、介電襯墊235、隔離部件255、閘極隔離鰭280A和280B以及閘極結構300，使得間隙310A’形成於半導體層220之間以及鰭部分206’與半導體層220之間。第一蝕刻製程更選擇性蝕刻源極/汲極凹口305暴露的矽鍺犧牲層258，使得間隙310B’形成於介電襯墊235與閘極隔離鰭280A和280B之間。間隙310A’和間隙310B’在閘極間隙壁299下方。因此，半導體層220懸置於閘極間隙壁299下方，透過間隙310A’彼此隔開，且透過介電襯墊235和間隙310B’與閘極隔離鰭280A和280B隔開。在一些實施例中，間隙310A’及/或間隙310B’至少部分延伸至虛設閘極堆疊物290下方。第一蝕刻製程被配置為橫向蝕刻(例如沿y方向)半導體層215及矽鍺犧牲層258，進而沿y方向減少半導體層215的長度。第一蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。
在第16圖中，接著進行沉積製程在閘極結構300上方及形成源極/汲極凹口305的部件(例如半導體層215、半導體層220、鰭部分206’、閘極隔離鰭280A和280B、隔離部件255、矽鍺犧牲層258及/或介電襯墊235)上方形成間隔層，例如化學氣相沉積、物理氣相沉積、原子層沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、鍍覆、其他合適的方法或前述之組合。間隔層部分(且在一些實施例中，完全)填充源極/汲極凹口305，且沉積製程被配置為確保間隔層填充間隙310A’和間隙310B’。接著，進行第二蝕刻製程，以選擇性蝕刻間隔層，以形成填充間隙310A’的內部間隙壁310A及填充間隙310B’的內部間隙壁310B，而最小化蝕刻(至不蝕刻)半導體層220、鰭部分206’、介電襯墊235、隔離部件255、閘極隔離鰭280A和280B以及閘極結構300。間隔層(即內部間隙壁310A和內部間隙壁310B)包含不同於半導體層220的材料、鰭部分206’的材料、隔離部件255的材料、閘極隔離鰭280A和280B的材料及/或閘極結構300的材料，以在第二蝕刻製程期間實現所期望的蝕刻選擇性。在一些實施例中，間隔層包含介電材料，介電材料包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽及/或氮碳氧化矽)。在一些實施例中，間隔層包含本文描述的低介電常數介電材料。在一些實施例中，將摻雜物(例如p型摻雜物、n型摻雜物或前述之組合)引入介電材料，使得間隔層包含摻雜介電材料。
請參照第17圖，磊晶源極/汲極部件形成於源極/汲極凹口305中。舉例來說，半導體材料從基底206的鰭部分206’和透過源極/汲極凹口305暴露的半導體層220磊晶成長，進而在第一電晶體區202A中形成磊晶源極/汲極部件320A及在第二電晶體區202B中形成磊晶源極/汲極部件320B。在一些實施例中，由於半導體材料在用於形成磊晶源極/汲極部件320A和320B的磊晶成長製程期間可能不從介電表面成長，因此空氣間隙322可能形成於磊晶源極/汲極部件320A和320B、閘極隔離鰭280A和280B與隔離部件255之間。在一些實施例中，如圖所示，磊晶源極/汲極部件320A和320B不完全填充源極/汲極凹口305，使得磊晶源極/汲極部件320A和320B的頂表面低於閘極隔離鰭280A和280B的介電部件270的頂表面。在一些實施例中，磊晶源極/汲極部件320A和320B完全填充源極/汲極凹口305，使得磊晶源極/汲極部件320A和320B的頂表面與介電部件270的頂表面大致共平面，或高於介電部件270的頂表面。磊晶製程可使用化學氣相沉積的沉積技術(例如低壓化學氣相沉積、氣相磊晶、超高真空化學氣相沉積)、分子束磊晶、其他合適的磊晶成長製程或前述之組合。磊晶製程可使用氣體前驅物及/或液體前驅物，這些前驅物與鰭部分206’及/或半導體層220的組成反應。磊晶源極/汲極部件320A和320B摻雜n型摻雜物及/或p型摻雜物。在一些實施例中，對於n型電晶體，磊晶源極/汲極部件320A和320B包含矽，矽可摻雜碳、磷、砷、其他n型摻雜物或前述之組合(例如Si:C磊晶源極/汲極部件、Si:P磊晶源極/汲極部件或Si:C:P磊晶源極/汲極部件)。在一些實施例中，對於p型電晶體，磊晶源極/汲極部件320A和320B包含矽鍺或鍺，矽鍺或鍺可摻雜硼、其他p型摻雜物或前述之組合(例如Si:Ge:B磊晶源極/汲極部件)。在一些實施例中，磊晶源極/汲極部件320A和320B包含多於一種磊晶半導體層，其中磊晶半導體層可包含相同或不同的材料及/或相同或不同的摻雜濃度。在一些實施例中，磊晶源極/汲極部件320A和320B包含在n型電晶體及/或p型電晶體的對應通道區中實現所期望拉伸應力及/或壓縮應力的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極部件320A和320B在沉積期間透過將雜質引入磊晶製程的源材料來摻雜(即原位)。在一些實施例中，磊晶源極/汲極部件320A和320B透過在沉積製程之後的離子佈植製程來摻雜。在一些實施例中，進行退火製程(即快速熱退火及/或雷射退火)，以啟動磊晶源極/汲極部件320A和320B及/或源極/汲極區中的摻雜物(例如重摻雜源極/汲極(heavily doped source/drain，HDD)區及/或輕摻雜源極/汲極(lightly doped source/drain，LDD)區)。在一些實施例中，在個別的加工程序中形成磊晶源極/汲極部件320A和320B，例如當在第一電晶體區202A中形成磊晶源極/汲極部件320A時，遮蔽第二電晶體區202B；以及當在第二電晶體區202B中形成磊晶源極/汲極部件320B時，遮蔽第一電晶體區202A。
在一些實施例中，在形成磊晶源極/汲極部件320A和320B之後，在多閘極裝置200上方形成接觸蝕刻停止層(contact etch stop layer，CESL)330，在接觸蝕刻停止層330上方形成層間介電(interlayer dielectric，ILD)層332，在層間介電層332上方形成層間介電保護層334，並進行化學機械研磨及/或其他平坦化製程，直到到達(暴露)虛設閘極堆疊物290的頂部部分(或頂表面)。接觸蝕刻停止層330和層間介電層332設置於多閘極裝置200的源極/汲極區中的磊晶源極/汲極部件320A和320B以及閘極隔離鰭280A和280B上方，且在所示的實施例中，接觸蝕刻停止層330和層間介電層332填充源極/汲極凹口305的剩下部分。接觸蝕刻停止層330、層間介電層332和層間介電保護層334設置於相鄰閘極結構300之間。在一些實施例中，接觸蝕刻停止層330及/或層間介電層332設置於從閘極隔離鰭280A和280B延伸的磊晶源極/汲極部件320A和320B的刻面至磊晶源極/汲極部件320A和320B的頂表面(刻面)上並物理接觸從閘極隔離鰭280A和280B延伸的磊晶源極/汲極部件320A和320B的刻面至磊晶源極/汲極部件320A和320B的頂表面(刻面)，而從閘極隔離鰭280A和280B延伸的磊晶源極/汲極部件320A和320B的刻面至磊晶源極/汲極部件320A和320B的底表面(刻面)(即設置於鰭部分206’上的表面)由於空氣間隙322並未物理接觸任何介電材料。接觸蝕刻停止層330、層間介電層332和層間介電保護層334透過化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合形成。在一些實施例中，層間介電層332透過可流動化學氣相沉積、高深寬比沉積、高密度電漿化學氣相沉積或前述之組合形成。在一些實施例中，平坦化製程移除虛設閘極堆疊物290的硬遮罩296，以暴露下方的虛設閘極電極294，例如多晶矽閘極電極。層間介電層332包含介電材料，介電材料包含例如氧化矽、碳摻雜氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、氟摻雜矽酸鹽玻璃、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)基介電材料、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他合適的介電材料或前述之組合。在一些實施例中，層間介電層332包含的介電材料的介電常數小於二氧化矽的介電常數。在一些實施例中，層間介電層332包含具有介電常數小於約2.5(即極低介電常數(extreme low-k，ELK)介電材料)的介電常數，例如SiO 2(例如多孔二氧化矽)、碳化矽及/或碳摻雜氧化物(例如SiCOH基材料(具有例如Si-CH 3鍵))，每個材料被調整/配置為表現介電常數小於約2.5。層間介電層332可包含具有多個介電材料的多層結構。接觸蝕刻停止層330包含不同於層間介電層332的材料以及不同於閘極間隙壁299的材料，例如介電材料不同於層間介電層332的介電材料以及不同於閘極間隙壁299的介電材料。舉例來說，層間介電層332包含低介電常數介電材料(例如多孔氧化矽)，且閘極間隙壁299包含介電材料，介電材料包含矽和氧及/或碳，例如氧化矽、碳化矽及/或碳氧化矽，接觸蝕刻停止層330可包含矽和氮，例如氮化矽、氮碳化矽或氮碳氧化矽。層間介電保護層334包含材料不同於層間介電層332的材料，並提供需要用以製造本文描述的多閘極裝置200的蝕刻選擇性及/或平坦化選擇性。舉例來說，層間介電保護層334包含矽和氮，例如氮化矽、氮碳化矽或氮碳氧化矽。在一些實施例中，層間介電保護層334包含矽、碳化矽、氮氧化矽、碳氧化矽、其他合適的材料或前述之組合。取決於後續加工需要的蝕刻選擇性，接觸蝕刻停止層330和層間介電保護層334包含相同或不同的材料。
層間介電層332、接觸蝕刻停止層330及/或層間介電保護層334為多層互連(multilayer interconnect，MLI)部件340的一部分。在一些實施例中，層間介電層332和接觸蝕刻停止層330形成多層互連部件340的最底層(例如ILD0)。多層互連部件340電性耦接多閘極裝置200的p型電晶體及/或n型電晶體的各種裝置(例如電阻、電容及/或電感)及/或組件(例如閘極電極及/或磊晶源極/汲極部件)，使得各種裝置及/或組件可透過多閘極裝置200的設計要求的規定進行操作。多層互連部件340包含介電層及導電層(例如金屬層)用以形成各種互連部件的組合。舉例來說，導電層形成垂直互連部件(例如裝置級接點及/或導通孔)及/或水平互連部件(例如導線)。垂直互連部件一般連接多層互連部件340的不同水平高度中的水平互連部件。在操作期間，互連部件發送訊號於多閘極裝置200的元件及/或組件之間及/或分配訊號(例如時脈訊號、電壓訊號及/或接地訊號)至多閘極裝置200的元件及/或組件。
請參照第18-24圖，進行閘極取代製程，以金屬閘極堆疊物取代虛設閘極堆疊物290，並進行通道釋放製程(請參照第23圖)，以在多閘極裝置200的通道區中形成懸置的通道層，其中金屬閘極堆疊物至少部分圍繞懸置的通道層。為了方便描述和理解，第18-24圖為沿第17圖的線G-G截取(切割)通過其中一個閘極結構300(被稱為金屬閘極切割透視圖)。請參照第18圖，閘極開口350透過部分移除閘極結構300的虛設閘極電極294和閘極間隙壁299來形成。舉例來說，蝕刻製程將虛設閘極電極294和閘極間隙壁299凹陷，使得虛設閘極電極294和閘極間隙壁299具有小於高度h4(即虛設閘極電極294和閘極間隙壁299的原始高度，此高度為接觸蝕刻停止層330的高度及/或層間介電保護層334的高度)的高度h3，但是高度h3大於高度h1。因此，在蝕刻製程之後，虛設閘極電極294和閘極間隙壁299保留在閘極隔離鰭280B上方。在一些實施例中，高度h3在約25nm至約55nm。在一些實施例中，多閘極裝置200的通道區中的虛設閘極電極294的頂表面(和閘極間隙壁299的頂表面)與閘極隔離鰭280B的頂表面之間的高度差∆h1為至少約5nm，以確保在後續蝕刻製程期間適當保護閘極隔離鰭280B，如以下描述。蝕刻製程相對於接觸蝕刻停止層330和層間介電保護層334選擇性移除虛設閘極電極294和閘極間隙壁299。換句話說，蝕刻製程大致移除虛設閘極電極294和閘極間隙壁299，但是不移除或大致不移除接觸蝕刻停止層330和層間介電保護層334。舉例來說，選擇蝕刻多晶矽(即虛設閘極電極294)和含矽碳介電材料(即閘極間隙壁299)的速率大於蝕刻含矽氮介電材料(即接觸蝕刻停止層330和層間介電保護層334)的蝕刻製程的蝕刻劑(即蝕刻劑相對於多晶矽和含矽碳介電材料(例如氮碳氧化矽(SiOCN)及/或碳氧化矽(SiOC))具有高蝕刻選擇性)。在另一範例中，選擇蝕刻多晶矽(即虛設閘極電極294)和含矽氧氮介電材料(即閘極間隙壁299)的速率大於蝕刻含矽氮介電材料(即接觸蝕刻停止層330和層間介電保護層334，包含例如SiN)的蝕刻製程的蝕刻劑(即蝕刻劑相對於多晶矽和含矽氧氮介電材料(例如SiON)具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程包含多步驟，例如選擇性蝕刻虛設閘極電極294的第一蝕刻步驟以及選擇性蝕刻閘極間隙壁299的第二蝕刻步驟(例如第一蝕刻步驟和第二蝕刻步驟使用不同蝕刻劑)。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋接觸蝕刻停止層330及/或層間介電保護層334，但是暴露接觸蝕刻停止層330。
請參照第19-21圖，從多閘極裝置200的通道區中的閘極隔離鰭280A移除介電部件270。在第19圖中，進行本文描述的微影製程，以形成具有開口362A和開口362B的圖案化遮罩層360。在一些實施例中，圖案化遮罩層360為圖案化光阻層。在一些實施例中，圖案化遮罩層360為圖案化硬遮罩層。在一些實施例中，圖案化遮罩層360包含多層，例如設置於圖案化硬遮罩層上方的圖案化光阻層。圖案化遮罩層360覆蓋橫跨電晶體界面區(例如閘極隔離鰭280B)的介電鰭。舉例來說，圖案化遮罩層360覆蓋第一電晶體區202A與第二電晶體區202B之間的電晶體界面區，電晶體界面區包含第一電晶體區202A與第二電晶體區202B之間的界面、相鄰於此界面的第一電晶體區202A的一部分以及相鄰於此界面的第二電晶體區202B的一部分。在所示的實施例中，閘極隔離鰭280B橫跨電晶體界面區，因此被圖案化遮罩層360覆蓋。再者，在所示的實施例中，圖案化遮罩層360覆蓋多閘極裝置200的通道區中的閘極隔離鰭280B的頂部和側壁，這包含虛設閘極介電質292及設置於虛設閘極介電質292上方的虛設閘極電極294的一部分。在一些實施例中，圖案化遮罩層360僅覆蓋閘極隔離鰭280B的頂部，這包含虛設閘極介電質292及設置於虛設閘極介電質292上方的虛設閘極電極294的一部分。開口362A和362B暴露橫跨不同裝置部件及/或電晶體區的不同電晶體部件之間的界面區的介電鰭，例如閘極隔離鰭280A。舉例來說，開口362A暴露第一電晶體區202A中的最左方閘極隔離鰭280A以及設置於第一電晶體區202A中的閘極結構300，而開口362B暴露第二電晶體區202B中的最右方閘極隔離鰭280A以及設置於第二電晶體區202B中的閘極結構300。
在第20圖中，將虛設閘極電極294進一步凹陷(例如回蝕刻)，但是不凹陷閘極間隙壁299，以延伸閘極開口350。舉例來說，蝕刻製程更將虛設閘極電極294凹陷，但是不凹陷閘極間隙壁299，使得從多閘極裝置200的通道區中的閘極隔離鰭280A的頂表面上方移除虛設閘極電極294。圖案化遮罩層360保護閘極隔離鰭280B(及在其上方的虛設閘極電極294的部分)免受蝕刻製程影響。在蝕刻製程之後，虛設閘極電極294具有高度h5，且閘極間隙壁299具有高度h3。高度h5小於高度h3，且高度h5小於高度h1，使得虛設閘極電極294的一部分的頂表面設置於半導體層220上方，且低於閘極隔離鰭280A和280B的頂表面。在一些實施例中，高度h5在約5nm至約20nm。在一些實施例中，多閘極裝置200的通道區中的閘極隔離鰭280B的頂表面與設置於半導體層220上方的虛設閘極電極294的一部分的頂表面之間的高度差∆h2至少約4nm，以確保在後續蝕刻製程期間適當保護閘極隔離鰭280B，如以下進一步描述。蝕刻製程相對於閘極間隙壁299、接觸蝕刻停止層330、層間介電保護層334及/或虛設閘極介電質292選擇性移除虛設閘極電極294。換句話說，蝕刻製程大致移除虛設閘極電極294，但是不移除或大致不移除閘極間隙壁299、接觸蝕刻停止層330、層間介電保護層334及/或虛設閘極介電質292。舉例來說，選擇蝕刻多晶矽(即虛設閘極電極294)的速率大於蝕刻介電材料(即閘極間隙壁299、接觸蝕刻停止層330、層間介電保護層334及/或虛設閘極介電質292)的蝕刻製程的蝕刻劑(即蝕刻劑相對於多晶矽具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用包含HBr及/或Cl 2的蝕刻氣體，以相對於介電材料(即閘極間隙壁299、接觸蝕刻停止層330、層間介電保護層334及/或虛設閘極介電質292)選擇性蝕刻多晶矽(即虛設閘極電極294)。在一些實施例中，濕蝕刻使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)蝕刻溶液，以相對於介電材料選擇性蝕刻多晶矽。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334，但是暴露虛設閘極電極294。
在第21圖中，進行蝕刻製程，以從多閘極裝置200的通道區中的閘極隔離鰭280A移除介電部件270，使得閘極隔離鰭280A具有在多閘極裝置200的通道區中的第一部分280A-1以及在多閘極裝置200的源極/汲極區中的第二部分280A-2。第一部分280A-1包含介電部件260，而第二部分280A-2包含介電部件270(即介電襯墊272、介電層274和介電蓋層276)和介電部件260(即介電襯墊262和氧化層264)。在所示的實施例中，蝕刻製程選擇性蝕刻介電部件270，而最小化蝕刻(至不蝕刻)閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334。換句話說，蝕刻製程大致移除介電部件270，但是不移除或大致不移除閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334。舉例來說，選擇蝕刻高介電常數介電材料(即介電襯墊272和介電蓋層276，其可包含含金屬和氧的介電材料)及/或低介電常數介電材料(即介電層274，其可包含配置為低介電常數的含矽氧介電材料)的速率大於蝕刻其他介電材料(即閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334，其可包含含矽氮及/或含矽碳介電材料)的蝕刻製程的蝕刻劑(即蝕刻劑相對於高介電常數介電材料及/或低介電常數介電材料具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程包含多個步驟，例如選擇性蝕刻高介電常數介電材料(例如介電蓋層276和介電襯墊272)的第一蝕刻步驟，選擇性蝕刻低介電常數介電材料(例如介電層274)的第二蝕刻步驟及/或選擇性蝕刻高介電常數介電材料(例如介電襯墊272的剩下部分)的第三蝕刻步驟。在一些實施例中，蝕刻劑具有介電部件270與閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334(例如含矽氮及/或矽碳介電材料)之間的第一蝕刻選擇性以及介電部件270與虛設閘極電極294(例如多晶矽)及/或虛設閘極介電質292(例如氧化矽)之間的第二蝕刻選擇性，其中第一蝕刻選擇性大於第二蝕刻選擇性。在這些實施例中，如第21圖所示，蝕刻製程不移除(或最小化移除)閘極間隙壁299、接觸蝕刻停止層330及/或層間介電保護層334，但是移除虛設閘極電極294及/或虛設閘極介電質292。舉例來說，蝕刻製程移除虛設閘極介電質292覆蓋閘極隔離鰭280A的介電部件270的部分，並部分移除虛設閘極電極294覆蓋閘極隔離鰭280B、半導體層220及/或矽鍺犧牲層258的部分。在一些實施例中，在進行蝕刻製程之前，移除圖案化遮罩層360，以例如透過光阻剝離製程、蝕刻製程、其他合適的製程或前述之組合從閘極隔離鰭280A移除介電部件270。在一些實施例中，圖案化遮罩層360透過蝕刻製程部分或完全移除。在這些實施例中，在蝕刻製程之後，圖案化遮罩層360的剩下部分從多閘極裝置200透過任何合適的製程移除。
在第22圖中，移除虛設閘極電極294和虛設閘極介電質292的剩下部分，以進一步延伸閘極開口350。舉例來說，蝕刻製程完全移除虛設閘極電極294和虛設閘極介電質292，以暴露半導體層堆疊物210。此蝕刻製程相似於以上參考第20圖描述用於部分移除虛設閘極電極294的蝕刻製程。舉例來說，蝕刻製程被配置為選擇性蝕刻虛設閘極電極294和虛設閘極介電質292，而最小化蝕刻(至不蝕刻)多閘極裝置200的其他部件，例如閘極間隙壁299、閘極隔離鰭280A和280B、接觸蝕刻停止層330、層間介電保護層334及/或半導體層220。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用包含HBr及/或Cl 2的蝕刻氣體，以相對於介電材料(即閘極間隙壁299、接觸蝕刻停止層330、層間介電保護層334及/或虛設閘極介電質292)選擇性蝕刻多晶矽(即虛設閘極電極294)。在一些實施例中，濕蝕刻使用四甲基氫氧化銨，以相對於介電材料選擇性蝕刻多晶矽。在一些實施例中，蝕刻製程包含多個步驟。舉例來說，蝕刻製程可交替蝕刻劑，以分別移除虛設閘極電極294的各層。在一些實施例中，進行例如本文描述的微影製程，以在蝕刻製程期間形成覆蓋層間介電層332、接觸蝕刻停止層330、閘極隔離鰭280B及/或閘極間隙壁299的圖案化遮罩層。在一些實施例中，用於移除第22圖中虛設閘極電極294的剩下部分的蝕刻製程不同於用以部分移除參考第20圖描述的虛設閘極電極294的蝕刻製程。舉例來說，用以移除虛設閘極電極294的剩下部分的蝕刻製程為濕多晶矽蝕刻，而用以部分移除參考第20圖描述的虛設閘極電極294的蝕刻製程為乾多晶矽蝕刻，或剛好相反。在一些實施例中，用於移除第22圖中虛設閘極電極294的剩下部分的蝕刻製程相同於用以部分移除參考第20圖描述的虛設閘極電極294的蝕刻製程。舉例來說，兩個蝕刻製程皆為乾(或濕)多晶矽蝕刻。
在第23圖中，進行通道釋放製程，以在多閘極裝置200的第一電晶體區202A和第二電晶體區202B中形成電晶體的通道。舉例來說，從多閘極裝置200的通道區選擇性移除閘極開口350暴露的半導體層堆疊物210的半導體層215，進而形成彼此隔開的懸置半導體層220’及/或透過間隙365A隔開的鰭部分206’。也從多閘極裝置200的通道區選擇性移除矽鍺犧牲層258(和介電襯墊235)，進而在懸置半導體層220’與閘極隔離鰭280A和280B之間形成間隙365B。如此一來，第一電晶體區202A和第二電晶體區202B各具有沿z方向垂直堆疊的三個懸置半導體層220’，以提供三個通道，在分別對應第一電晶體區202A和第二電晶體區202B的電晶體操作期間，電流可通過這些通道在對應的磊晶源極/汲極部件320A和320B流動。因此，懸置半導體層220’之後也被稱為通道層。在所示的實施例中，最頂部懸置半導體層220’的頂表面低於多閘極裝置200的通道區中閘極隔離鰭280B的頂表面(即電晶體通道高度相對於基底206的頂表面低於閘極隔離鰭280B的高度)，且與多閘極裝置200的通道區中閘極隔離鰭280A的頂表面大致共平面。間距s1沿z方向在懸置半導體層220’之間，且間距s2沿x方向在懸置半導體層220’與閘極隔離鰭280A和280B之間。間距s1和間距s2分別對應間隙365A和間隙365B的寬度。在一些實施例中，間距s1約等於半導體層215的厚度t1，間距s2約等於矽鍺犧牲層258的厚度和介電襯墊235的厚度的總和。在一些實施例中，間距s1為約8nm至約15nm。在一些實施例中，間距s2為約8nm至約15nm。在一些實施例中，懸置半導體層220’具有奈米尺寸大小，且可單獨或共同被稱為“奈米結構”。舉例來說，每個懸置半導體層220’可具有沿x方向的寬度約8nm至約100nm、沿y方向的長度約8nm至約100nm，沿z方向的厚度約3nm至約10nm。懸置半導體層220’可具有圓柱狀輪廓(例如奈米線)、矩形形狀輪廓(例如奈米棒)、片狀輪廓(例如奈米片(例如XY平面中的尺寸大於XZ平面和YZ平面中的尺寸，以形成片狀結構))或任何其他合適的形狀輪廓。在一些實施例中，懸置半導體層220’具有次奈米尺寸及/或其他合適尺寸。
在一些實施例中，進行蝕刻製程，以選擇性蝕刻半導體層215和矽鍺犧牲層258，而最小化蝕刻(至不蝕刻)半導體層220、鰭部分206’、隔離部件255、閘極隔離鰭280A和280B、閘極間隙壁299、內部間隙壁310A、內部間隙壁310B、接觸蝕刻停止層330及/或層間介電保護層334。舉例來說，選擇蝕刻矽鍺(即半導體層215和矽鍺犧牲層258)的速率大於蝕刻矽(即半導體層220和鰭部分206’)以及介電材料(即隔離部件255、閘極隔離鰭280A和280B、閘極間隙壁299、內部間隙壁310A、內部間隙壁310B、接觸蝕刻停止層330及/或層間介電保護層334)的蝕刻製程的蝕刻劑(即蝕刻劑相對於矽鍺具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻使用含氟氣體(例如SF 6)，以選擇性蝕刻半導體層215和矽鍺犧牲層258。在一些實施例中，濕蝕刻使用包含NH 4OH和H 2O的蝕刻溶液，以選擇性蝕刻半導體層215和矽鍺犧牲層258。在一些實施例中，使用HCl的化學氣相蝕刻製程選擇性移除半導體層215和矽鍺犧牲層258。在一些實施例中，在蝕刻製程之前，可使用氧化製程，以將半導體層215及/或矽鍺犧牲層258轉變為矽鍺氧化物部件，其中蝕刻製程接著移除矽鍺氧化物部件。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋層間介電保護層334、接觸蝕刻停止層330、閘極間隙壁299及/或閘極隔離鰭，但是具有暴露多閘極裝置200的通道區中的半導體層220和矽鍺犧牲層258的開口。在一些實施例中，蝕刻製程包含多個步驟。舉例來說，兩步驟通道釋放製程可包含用於移除矽鍺犧牲層258的第一蝕刻以及用於移除半導體層215和介電襯墊235的第二蝕刻。在一些實施例中，在移除半導體層215和矽鍺犧牲層258之後，可進行蝕刻製程，以改變懸置半導體層220’的輪廓，以實現懸置半導體層220’的目標尺寸及/或目標形狀。
在一些實施例中，通道釋放製程部分、但是最小化蝕刻閘極隔離鰭280A和280B的介電部件260的介電襯墊262及/或閘極隔離鰭280A和280B的介電部件270的介電襯墊272。舉例來說，在第23圖中，蝕刻製程稍微蝕刻介電襯墊262和介電襯墊272，進而沿多閘極裝置200的通道區中介電部件260的側壁減少介電襯墊262的厚度以及沿多閘極裝置200的通道區中介電部件270的側壁減少介電襯墊272的厚度。在這些實施例中，在通道釋放製程之後的介電襯墊262的側壁部分的厚度t9小於厚度t6(且在所示的實施例中，小於介電襯墊262的底部的厚度t6)，且在通道釋放製程之後的介電襯墊272的側壁部分的厚度t10小於厚度t7(且在所示的實施例中，小於介電襯墊272的底部的厚度t7)。再者，在這些實施例中，介電襯墊262的側壁部分將在多閘極裝置200的通道區中具有厚度t9，而介電襯墊262的側壁部分將在多閘極裝置200的源極/汲極區中具有厚度t6。再者，在這些實施例中，介電襯墊272的側壁部分將在多閘極裝置200的通道區中具有厚度t10，而介電襯墊272的側壁部分將在多閘極裝置200的源極/汲極區中具有厚度t7。因此，介電襯墊262和介電襯墊272可分別保護氧化層264和介電層274免於通道釋放製程期間的蝕刻影響。在一些實施例中，通道釋放製程部分、但是最小化蝕刻閘極隔離鰭280B的介電部件270的介電蓋層276。舉例來說，在通道釋放製程之後，介電蓋層276的厚度可小於厚度t8。在一些實施例中，通道釋放製程部分、但是最小化蝕刻半導體層220、鰭部分206’及/或隔離部件255。舉例來說，在第23圖中，蝕刻製程稍微將鰭部分206’凹陷，使得多閘極裝置200的通道區中的鰭部分206’的最頂表面相對於基底206的頂表面低於多閘極裝置200的源極/汲極區中的鰭部分206’的最頂表面。再者，在一範例中，在第23圖中，蝕刻製程也輕微凹陷隔離部件255透過閘極開口350暴露的部分，例如隔離部件255不被閘極隔離鰭280A和280B覆蓋的部分。蝕刻製程不將氧化層250設置於閘極隔離鰭280A和280B下方的部分凹陷，使得隔離部件255在多閘極裝置200的通道區中具有氧化物延伸部250’。在這些實施例中，多閘極裝置200的通道區中的鰭部分206’的最頂表面相對於基底206的頂表面低於隔離部件255的氧化物延伸部250’的最頂表面。在一些實施例中，隔離部件255的凹陷部分的最頂表面與多閘極裝置200的通道區中鰭部分206’的最頂表面大致共平面。在一些實施例中，蝕刻製程可分別沿x方向和z方向減少半導體層220的寬度及/或厚度，使得懸置半導體層220’的寬度及/或厚度小於蝕刻製程之前的半導體層220的寬度及/或厚度(例如厚度t2)。
請參照第24圖，在閘極開口350中形成金屬閘極370(也被稱為金屬閘極堆疊物及/或高介電常數/金屬閘極)。金屬閘極370被配置以依據多閘極裝置200的設計需求達到期望的功能性。每個金屬閘極370包含閘極介電質372(例如閘極介電層)和閘極電極374(例如功函數層和塊狀導電層)。金屬閘極370可包含許多其他層，例如蓋層、界面層、擴散層、阻障層、硬遮罩層或前述之組合。在一些實施例中，形成金屬閘極370的步驟包含在多閘極裝置200上方沉積閘極介電層，其中閘極介電層部分填充閘極開口350，在閘極介電層上方沉積閘極電極層，其中閘極電極層填充閘極開口350的剩下部分，並進行平坦化製程，以從多閘極裝置200移除多餘的閘極材料。舉例來說，進行化學機械研磨製程，直到到達(暴露)層間介電保護層334的頂表面，使得閘極結構300的頂表面與層間介電保護層334的頂表面大致共平面。金屬閘極370填充間隙365A和間隙365B。金屬閘極370圍繞懸置半導體層220’。閘極介電質372和閘極電極374從第一電晶體區202A不間斷地延伸至第二電晶體區202B。由於金屬閘極370橫跨第一電晶體區202A和第二電晶體區202B，因此金屬閘極370在對應第一電晶體區202A和第二電晶體區202B的區域中可具有不同層。舉例來說，對應第二電晶體區202B的閘極介電質372及/或閘極電極374的層的數量、配置及/或材料可不同於對應第一電晶體區202A的閘極介電質372及/或閘極電極374的層的數量、配置及/或材料。
閘極介電質372部分填充閘極開口350，並環繞對應的懸置半導體層220’，使得閘極介電質372部分填充間隙365A和間隙365B。在所示的實施例中，閘極介電質372覆蓋懸置半導體層220’的頂表面、底表面和側壁。舉例來說，閘極介電質372圍繞懸置半導體層220’，使得對應的閘極介電質372環繞及/或圍繞每個懸置半導體層220’。在一些實施例中，閘極介電質372更設置於多閘極裝置200的通道區中的鰭部分206’、隔離部件255、閘極隔離鰭280A的第一部分280A-1和閘極隔離鰭280B上方。在所示的實施例中，每個閘極開口350部分填充設置於鰭部分206’、隔離部件255、閘極隔離鰭280A的第一部分280A-1和閘極隔離鰭280B上方的對應的閘極介電質372，不間斷地從第一電晶體區202A延伸至第二電晶體區202B。閘極介電質372包含高介電常數介電層，高介電常數介電層包含高介電常數介電材料，對於金屬閘極370，高介電常數介電材料代表介電常數大於二氧化矽的介電常數。舉例來說，高介電常數介電層包含HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、Si 3N 4、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的金屬閘極堆疊物的高介電常數介電材料或前述之組合。高介電常數介電層透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、基於氧化的沉積製程、其他合適的製程或前述之組合。舉例來說，高介電常數介電層透過原子層沉積來沉積。在一些實施例中，原子層沉積為順應性沉積製程，使得高介電常數介電層的厚度在多閘極裝置200的各表面上方為大致一致的。在一些實施例中，閘極介電質372包含設置於高介電常數介電層與懸置半導體層220’之間的界面層。界面層包含介電材料，例如SiO 2、HfSiO、SiON、其他包括矽的介電材料、其他合適的介電材料或前述之組合。界面層透過本文描述的任何製程形成，例如熱氧化、化學氧化、原子層沉積、化學氣相沉積、其他合適的製程或前述之組合。舉例來說，界面層透過將懸置半導體層220’暴露於氫氟酸的化學氧化製程來形成。在一些實施例中，界面層透過將懸置半導體層220’暴露於氧及/或空氣環境的熱氧化製程來形成。在一些實施例中，界面層在形成高介電常數介電層之後形成。舉例來說，在形成高介電常數介電層之後，可在氧及/或氮環境(例如氧化亞氮)中將多閘極裝置200退火。
閘極電極374形成於閘極介電質372上方，閘極電極374填充閘極開口350的剩下部分，並環繞對應的懸置半導體層220’，使得閘極電極374填充間隙365A和間隙365B的剩下部分。在所示的實施例中，閘極電極374沿懸置半導體層220’的頂表面、底表面和側壁設置。舉例來說，閘極電極374圍繞懸置半導體層220’。在一些實施例中，閘極電極374更設置於多閘極裝置200的通道區中的鰭部分206’、隔離部件255、閘極隔離鰭280A的第一部分280A-1和閘極隔離鰭280B上方，不間斷地從第一電晶體區202A延伸至第二電晶體區202B。閘極電極374包含導電材料，例如多晶矽、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或前述之組合。在一些實施例中，閘極電極374包含功函數層和塊狀導電層。功函數層可為調整為具有所期望功函數(例如n型功函數或p型功函數)的導電層，且塊狀導電層可為形成於功函數層上方的塊狀金屬層。在一些實施例中，功函數層包含n型功函數材料，例如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的n型功函數材料或前述之組合。在一些實施例中，功函數層包含p型功函數材料，例如Ru、Mo、Al、TiN、TaN、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料或前述之組合。塊狀(或填充)導電層包含合適的導電材料，例如Al、W、Ti、Ta、多晶矽、Cu、金屬合金、其他合適的材料或前述之組合。閘極電極374透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、鍍覆、其他合適的製程或前述之組合。
請參照第25圖，進行自對準金屬切割製程，以移除金屬閘極370的一部分，以在第一電晶體區202A中形成金屬閘極370A以及在第二電晶體區202B中形成金屬閘極370B，其中閘極隔離鰭280B將金屬閘極370A與金屬閘極370B隔開並隔離。舉例來說，進行回蝕刻製程，以將閘極電極374凹陷，直到閘極隔離鰭280B的頂表面沒有閘極電極374(即閘極電極374不設置於閘極隔離鰭280B的頂表面上方且不延伸至閘極隔離鰭280B的頂表面上方)。回蝕刻製程重新開啟閘極開口350。在回蝕刻製程之後，閘極電極374不再從第一電晶體區202A不間斷地延伸至第二電晶體區202B，進而在第一電晶體區202A中形成閘極電極374A以及在第二電晶體區202B中形成閘極電極374B，其中閘極隔離鰭280B將閘極電極374A和閘極電極374B彼此隔開。在一些實施例中，如圖所示，回蝕刻製程部分移除閘極電極374設置於閘極隔離鰭280A上方的部分，使得閘極電極374A和374B保留並延伸於閘極隔離鰭280A(特別來說，閘極隔離鰭280A的第一部分280A-1)上方。在一些實施例中，回蝕刻製程也完全移除閘極電極374設置於閘極隔離鰭280B上方的部分，使得閘極電極374A和374B不延伸至閘極隔離鰭280B上方。在所示的實施例中，閘極電極374A和374B的頂表面相對於基底206的頂表面低於閘極隔離鰭280B的頂表面，且高於閘極隔離鰭280A的頂表面。舉例來說，閘極電極374A的最頂表面與閘極電極374B的最頂表面之間的高度差∆h3在約5nm至約20nm。在一些實施例中，閘極電極374A和374B的頂表面與閘極隔離鰭280B的頂表面大致共平面。在一些實施例中，閘極電極374A和374B的頂表面與閘極隔離鰭280A的頂表面大致共平面。再者，在所示的實施例中，回蝕刻製程不蝕刻或最小化蝕刻閘極介電質372，使得閘極介電質372仍從第一電晶體區202A不間斷地延伸至第二電晶體區202B，且依據蝕刻量，閘極介電質372更沿閘極間隙壁299的側壁完全或部分保留。因此，金屬閘極370A包含對應的閘極介電質372和對應的閘極電極374A的一部分，而金屬閘極370B包含對應的閘極介電質372和對應的閘極電極374B的一部分。
金屬閘極切割製程被稱為“自對準”，因為閘極隔離結構(此處為閘極隔離鰭280B)對齊金屬閘極370A與金屬閘極370B之間，而不需在形成金屬閘極370之後進行微影製程。閘極結構的自對準放置在多閘極裝置200的不同裝置(例如電晶體)之間提供電性隔離。回蝕刻製程被配置為相對於閘極介電質372、層間介電保護層334、接觸蝕刻停止層330、閘極間隙壁299及/或閘極隔離鰭280A和280B選擇性移除閘極電極374。換句話說，回蝕刻製程大致移除閘極電極374，但是不移除或大致不移除閘極介電質372、層間介電保護層334、接觸蝕刻停止層330、閘極間隙壁299及/或閘極隔離鰭280A和280B。舉例來說，選擇蝕刻金屬材料(例如閘極電極374)的速率大於蝕刻介電材料(例如閘極介電質372、層間介電保護層334、接觸蝕刻停止層330、閘極間隙壁299及/或閘極隔離鰭280A和280B(特別來說，介電殼278))的蝕刻製程的蝕刻劑(即蝕刻劑相對於金屬材料具有高蝕刻選擇性)。回蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，回蝕刻製程為使用包含NH 4OH、H 2O 2和H 2O的濕蝕刻劑溶液的濕蝕刻，以移除金屬材料而大致不移除介電材料。在一些實施例中，回蝕刻製程包含多個步驟，例如用以移除閘極電極374的第一層(或第一組層)的第一蝕刻步驟以及用以移除閘極電極374的第二層(或第二組層)的第二蝕刻步驟。
接著，金屬蓋層形成於閘極電極374A和374B上方的閘極開口中。舉例來說，金屬蓋層380A形成於閘極電極374A上方，且金屬蓋層380B形成於閘極電極374B上方。金屬蓋層380A和380B具有小於高度差∆h3的厚度，使得金屬蓋層380A和380設置於閘極隔離鰭280B的頂表面下方，並部分填充閘極開口350。在一些實施例中，厚度在約2nm至約6nm。金屬蓋層380A和380B包含鎢、鎢合金、釕、釕合金、鈷、鈷合金、銅、銅合金、鋁、鋁合金、銥、銥合金、鈀、鈀合金、鉑、鉑合金、鎳、鎳合金、鈦、鈦合金(例如TiN)、鉭、鉭合金(例如TaN)、其他低電阻率金屬成分及/或前述之合金或前述之組合。在所示的實施例中，金屬蓋層380A和380B為鎢層，例如無氟鎢層。在一些實施例中，金屬蓋層380A和380B透過由下而上沉積製程形成，由下而上沉積製程一般指從底部到頂部填充開口的沉積製程。在一些實施例中，由下而上沉積製程為選擇性化學氣相沉積，其中調整選擇性化學氣相沉積的各種參數，以從金屬蓋晶種層選擇性成長鎢、釕、鈷或前述之合金，而限制(或防止)鎢、釕、鈷或前述之合金成長於閘極隔離鰭280A和280B、接觸蝕刻停止層330及/或層間介電保護層334。在一些實施例中，金屬蓋層380A和380B透過其他合適的選擇性沉積製程來沉積。在一些實施例中，金屬蓋層380A和380B透過在多閘極裝置200上方毯覆式沉積金屬蓋材料，並將金屬蓋材料圖案化來形成。在一些實施例中，在形成金屬蓋層380A和380B之前，例如透過物理氣相沉積在閘極電極374A和374B上方形成金屬蓋晶種層。在這些實施例中，金屬蓋晶種層被視為金屬蓋層380A和380B的一部分。金屬蓋晶種層包含促進金屬蓋層380A和380B的成長及/或沉積的含金屬材料，並促進金屬蓋層380A和380B與閘極電極374A和374B的黏著性。含金屬材料可包含鈦、鈦合金、鉭、鉭合金、鈷、鈷合金、釕、釕合金、鉬、鉬合金、鈀、鈀合金、其他合適的成分或前述之組合。舉例來說，金屬蓋晶種層包含鉭、氮化鉭、氮化鉭鋁、氮化鉭矽、碳化鉭、鈦、氮化鈦、氮化鈦矽、氮化鈦鋁、碳化鈦、鎢、氮化鎢、碳化鎢、氮化鉬、鈷、氮化鈷、釕、鈀或前述之組合。在所示的實施例中，其中金屬蓋層380A和380B為鎢層，金屬蓋晶種層可為設置於金屬蓋層380A和380B與閘極電極374A和374B之間的氮化鈦層。在一些實施例中，金屬蓋晶種層為小於約2nm。
接著，在金屬蓋層380A和380B上方的閘極開口中形成介電蓋層。舉例來說，介電蓋層385形成於金屬蓋層380A和380B上方。介電蓋層385填充閘極開口的剩下部分，且可改善與形成連接至磊晶源極/汲極部件320A和320B的源極/汲極接點相關聯的微影製程裕度(例如增加重疊裕度(overlay margins))。沿x方向，介電蓋層385橫跨第一電晶體區202A和第二電晶體區202B，且介電蓋層385延伸至閘極隔離鰭280B上方，並環繞閘極隔離鰭280B的上部。沿y方向，介電蓋層385設置於接觸蝕刻停止層330與閘極間隙壁299之間，並物理接觸接觸蝕刻停止層330和閘極間隙壁299。在一些實施例中，如圖所示，在接觸蝕刻停止層330之間的介電蓋層385的寬度大於在閘極間隙壁299之間的介電蓋層385的寬度。介電蓋層385包含材料不同於層間介電層332的材料，以在後續加工期間實現蝕刻選擇性及/或平坦化選擇性。舉例來說，層間介電層332包含含矽氧材料，介電蓋層385可包含含矽氮材料，例如氮化矽、氮氧化矽或氮碳化矽。在一些實施例中，介電蓋層385包含矽、氧化矽、碳化矽、氮碳氧化矽、碳氧化矽、其他合適的材料或前述之組合。在一些實施例中，介電蓋層385包含含金屬和矽的材料及/或含金屬和氮的材料，例如氧化鋁(例如AlO或Al 2O 3)、氮化鋁(例如AlN)、氮氧化鋁(例如AlON)、氧化鋯(例如Zr或ZrO 2)、氮化鋯(例如ZrN)、氧化鉿(例如HfO或HfO 2)、氧化鋯鋁(例如ZrAlO)、其他金屬氧化物、其他金屬氮化物或前述之組合。在一些實施例中，進行沉積製程和平坦化製程，以在金屬蓋層380A和380B上方形成介電蓋層385。舉例來說，製造繼續至在多閘極裝置200上方沉積介電蓋材料，以填充閘極開口的剩下部分，並對介電蓋材料進行平坦化製程(例如化學機械研磨)直到到達並暴露層間介電層332，層間介電層332用作平坦化停止層。因此，平坦化製程可從多閘極裝置200上方移除層間介電保護層334。在一些實施例中，平坦化製程移除接觸蝕刻停止層330延伸至層間介電層332的頂表面之上的部分。介電蓋材料可透過化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合形成。
接著，製造進行至形成各種接點，例如閘極接點和源極/汲極接點，以促進多閘極裝置200的電晶體的操作。請參照第26圖和第27A-27E圖，形成連接至磊晶源極/汲極部件320A和320B的源極/汲極接點392，並形成連接至金屬閘極370A和370B的閘極接點390。為了方便描述及理解，第26圖為在進行與第2-26圖相關聯的加工之後的多閘極裝置200的透視圖；第27A圖為在進行與第2-26圖相關聯的加工之後的多閘極裝置200的俯視圖；第27B圖為沿第27A圖中線B-B的剖面示意圖(沿閘極結構300的其中一者的縱向方向，且可被稱為金屬閘極x切割剖面示意圖)；第27C圖為沿第27A圖中線C-C的剖面示意圖(沿源極/汲極接點392的其中一者的縱向方向，且可被稱為源極/汲極x切割剖面示意圖)；第27D圖為沿第27A圖中線D-D的剖面示意圖(沿閘極隔離鰭280B具有縱向方向大致平行於多閘極裝置200的主動區Active Region的縱向方向(例如懸置半導體層220’/鰭部分206’))；且第27E圖為沿第27A圖中線E-E的剖面示意圖(沿閘極隔離鰭280A具有縱向方向大致平行於多閘極裝置200的主動區Active Region的縱向方向(例如懸置半導體層220’/鰭部分206’))。第27A圖也顯示主動區Active Region之間的主動區間隔Active Region Spacing。在第26圖和第27A-27E圖中，閘極接點390和源極/汲極接點392延伸通過層間介電層395、接觸蝕刻停止層397、介電蓋層385、層間介電層332及/或接觸蝕刻停止層330，以分別連接至金屬閘極370A和370B以及磊晶源極/汲極部件320A和320B。在所示的實施例中，閘極接點390更延伸通過金屬蓋層380A和380B，並物理接觸閘極電極374A和374B。源極/汲極接點392可物理接觸磊晶源極/汲極部件320A或磊晶源極/汲極部件320B，或同時物理接觸磊晶源極/汲極部件320A和320B(請參照第27C圖)。在一些實施例中，透過在多閘極裝置200上方(特別來說，在介電蓋層385、接觸蝕刻停止層330和層間介電層332上方)沉積接觸蝕刻停止層397，將介電層(例如層間介電層395和332、接觸蝕刻停止層397和330及/或介電蓋層385)圖案化，以形成閘極開口及/或源極/汲極接觸開口，並以導電材料填充閘極開口及/或源極/汲極接觸開口來形成閘極接點390及/或源極/汲極接點392。層間介電層395和332及/或接觸蝕刻停止層397和330的圖案化步驟可包含微影製程及/或蝕刻製程。在一些實施例中，微影製程包含在層間介電層395上方形成光阻層，將光阻層曝光於圖案化輻射，並將曝光的光阻層顯影，進而形成可用作蝕刻閘極開口及/或源極/汲極接觸開口的遮罩元件的圖案化光阻層，閘極開口及/或源極/汲極接觸開口延伸通過層間介電層395、接觸蝕刻停止層397、層間介電層332、接觸蝕刻停止層330及/或介電蓋層385，以暴露金屬閘極370A和370B及/或磊晶源極/汲極部件320A和320B。蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。之後，以一個或多個導電材料填充閘極開口及/或源極/汲極接觸開口，導電材料例如鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、其他低電阻率金屬成分、前述之合金或前述之組合。導電材料可透過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或前述之組合來沉積。在一些實施例中，閘極接點390及/或源極/汲極接點392包含塊狀層(也被稱為導電插塞)。在一些實施例中，閘極接點390及/或源極/汲極接點392包含阻障層、黏著層及/或設置於塊狀層與周圍介電層之間的其他合適層(例如層間介電層395、接觸蝕刻停止層397、層間介電層332、接觸蝕刻停止層330及/或介電蓋層385)。在這些實施例中，阻障層及/或黏著層順應閘極開口及/或源極/汲極接觸開口，使得阻障層及/或黏著層設置於介電層上，且塊狀層設置於阻障層及/或黏著層上。在一些實施例中，阻障層、黏著層及/或其他合適層包含鈦、鈦合金(例如TiN)、鉭、鉭合金(例如TaN)、其他合適的成分或前述之組合。之後，可透過平坦化製程(例如化學機械研磨)移除任何多餘的導電材料，進而平坦化層間介電層395的頂表面和閘極接點390及/或源極/汲極接點392的頂表面。在一些實施例中，在形成源極/汲極接點392之前，透過在磊晶源極/汲極部件320A和320B上方形成金屬層，並加熱多閘極裝置200，導致磊晶源極/汲極部件320A和320B的成分與金屬層的金屬成分反應，以在磊晶源極/汲極部件320A和320B上方形成矽化物層398。矽化物層398可被視為磊晶源極/汲極部件320A和320B的一部分及/或源極/汲極接點392的一部分。在一些實施例中，矽化物層398包含金屬成分(例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬或前述之組合)和磊晶源極/汲極部件320A和320B的成分(例如矽及鍺)。在一些實施例中，接觸間隙壁399沿源極/汲極接點392的側壁形成。接觸間隙壁399包含任何合適的介電材料，例如本文描述的介電材料。
因此，多閘極裝置200包含第一電晶體區202A中的第一電晶體以及第二電晶體區202B中的第二電晶體。第一電晶體具有金屬閘極370A(每個金屬閘極370A包含對應的閘極介電質372和對應的閘極電極374A的對應部分)，且第二電晶體具有金屬閘極370B(每個金屬閘極370B包含對應的閘極介電質372和對應的閘極電極374B的對應部分)。每個第一電晶體更包含對應的磊晶源極/汲極部件320A，且每個第二電晶體更包含對應的磊晶源極/汲極部件320B。每個金屬閘極370A環繞對應的懸置半導體層220’，且設置於對應的磊晶源極/汲極部件320A之間。每個金屬閘極370B環繞對應的懸置半導體層220’，且設置於對應的磊晶源極/汲極部件320B之間。在金屬閘極切割視圖(第27B圖)中，金屬閘極370A設置於閘極隔離鰭280B與對應的閘極隔離鰭280A之間，並物理接觸閘極隔離鰭280B和對應的閘極隔離鰭280A(特別來說，是對應的閘極隔離鰭280A的第一部分280A-1)，且金屬閘極370B設置於閘極隔離鰭280B與對應的閘極隔離鰭280A之間，並物理接觸閘極隔離鰭280B和對應的閘極隔離鰭280A(特別來說，是對應的閘極隔離鰭280A的第一部分280A-1)。金屬閘極370A和370B也設置於對應的懸置半導體層220’的頂部、側壁和底部上，並物理接觸懸置半導體層220’的頂部、側壁和底部，其中懸置半導體層220’的頂部和底部延伸於對應側壁之間。因此，金屬閘極370A和370B完全圍繞對應的懸置半導體層220’，使得多閘極裝置200的第一電晶體和第二電晶體可被稱為全繞式閘極電晶體。在所示的實施例中，金屬閘極370A和370B覆蓋懸置半導體層220’的四個面。取決於懸置半導體層220’及/或多閘極裝置200的外形，本發明實施例考慮了金屬閘極370A和370B覆蓋多於或少於對應懸置半導體層220’的四個面。
閘極隔離鰭280B隔開並隔離電晶體區，且閘極隔離鰭280A將電晶體區中的裝置部件及/或電晶體部件彼此隔開及/或隔離。舉例來說，閘極隔離鰭280B將第一電晶體區202A中的第一電晶體的金屬閘極370A與第二電晶體區202B中的第二電晶體的金屬閘極370B隔開及/或隔離，且閘極隔離鰭280A將金屬閘極370A和370B及/或磊晶源極/汲極部件320A和320B與對應的第一電晶體區202A或第二電晶體區202B中的其他閘極及/或源極/汲極部件隔開及/或隔離。在一些實施例中，其中第一電晶體區202A和第二電晶體區202B進行至分別形成第一互補金屬氧化物半導體電晶體和第二互補金屬氧化物半導體電晶體，自對準金屬閘極切割技術將第一互補金屬氧化物半導體電晶體的金屬閘極370A與第二互補金屬氧化物半導體電晶體的金屬閘極370B隔開。使用揭露的自對準金屬閘極切割技術來製造閘極隔離鰭280B允許縮小通道區之間的間隔。因此，本文揭露的自對準金屬閘極切割技術不需要考慮微影製程變異，允許電晶體的主動區之間更小的間隔，進而得到更小的單元高度，更增加電晶體的封裝密度及積體電路密度。在一些實施例中，相較於透過非自對準金屬閘極切割技術實現的圖案密度，本文描述的自對準金屬閘極切割技術可降低圖案密度約70%至約85%。在一些實施例中，其中第一電晶體區202A包含第一互補金屬氧化物半導體電晶體，且第二電晶體區202B包含第二互補金屬氧化物半導體電晶體，第一電晶體區202A中的最左側閘極隔離鰭280A可將第一互補金屬氧化物半導體電晶體的p型電晶體的閘極(例如金屬閘極370A)及/或源極/汲極部件(例如磊晶源極/汲極部件320A)與第一電晶體區202A中的第一互補金屬氧化物半導體電晶體的n型電晶體的閘極及/或源極/汲極部件隔開及/或隔離，或反之亦然；而第二電晶體區202B中的最右側閘極隔離鰭280A可將第二互補金屬氧化物半導體電晶體的n型電晶體的閘極(例如金屬閘極370B)及/或源極/汲極部件(例如磊晶源極/汲極部件320B)與第一電晶體區202B中的第二互補金屬氧化物半導體電晶體的p型電晶體的閘極及/或源極/汲極部件隔開及/或隔離，或反之亦然。
如上所述，閘極隔離鰭280A在多閘極裝置200的通道區和源極/汲極區具有不同的配置。舉例來說，閘極隔離鰭280A在多閘極裝置200的通道區中包含第一部分280A-1(第27B圖和第27D圖)，且在多閘極裝置200的源極/汲極區中具有第二部分280A-2(第27C圖和第27D圖)。第一部分280A-1具有介電部件260(例如設置於介電襯墊262上方的氧化層264)，且金屬閘極370A和370B延伸並覆蓋閘極隔離鰭280A的第一部分280A-1中的介電部件260的頂表面。第二部分280A-2具有設置於介電部件260上方的介電部件270(例如介電蓋層276、介電層274和介電襯墊272)。在XZ平面中(第27C圖)，第二部分280A-2的介電部件270具有環繞介電層274的介電襯墊272，且接觸蝕刻停止層330環繞第二部分280A-2的介電部件270(例如接觸蝕刻停止層330覆蓋介電部件270的頂表面和側壁)。在YZ平面中(第27D圖)，第二部分280A-2的介電部件270具有從間隙壁區S(可被視為源極/汲極區S/D及/或通道區C的一部分)中的閘極間隙壁299下方的介電部件270的第一部分形成的U形部分以及源極/汲極區中的介電部件270的第二部分，第二部分不在閘極間隙壁299下方。第一部分具有設置於介電襯墊272與介電蓋層276之間的介電層274。第二部分具有設置於介電襯墊272上方的介電層274。第一部分中的介電層274的厚度大於第二部分中的介電層274的厚度。透過此配置，源極/汲極接點392延伸通過層間介電層395、接觸蝕刻停止層397和介電蓋層385到達閘極隔離鰭280A的介電部件270，且在所示的實施例中，閘極隔離鰭280A的第二部分280A-2的介電部件270的U形部分環繞源極/汲極接點392的底部。再者，閘極電極374A和374B、金屬蓋層380A和380B和介電蓋層385設置於第二部分280A-2的介電部件270之間，且在第一部分280A-1的介電部件260上方。
閘極隔離鰭280B在多閘極裝置200的通道區和源極/汲極區也具有不同的配置。舉例來說，閘極隔離鰭280B在多閘極裝置200的通道區和源極/汲極區中具有設置於介電部件260上方的介電部件270，但是介電部件270在通道區和源極/汲極區中具有不同的配置。在多閘極裝置200的通道區中，在XZ平面中(第27B圖)，介電部件270具有圍繞介電層274(即介電核心)的介電殼278(例如介電襯墊272和介電蓋層276)，而在YZ平面中(第27E圖)，介電部件270具有設置於介電襯墊272與介電蓋層276之間的介電層274。在多閘極裝置200的源極/汲極區中，在XZ平面中(第27C圖)，介電部件270具有環繞介電層274的介電襯墊272，而在YZ平面中(第27E圖)，介電部件270具有設置於介電襯墊272上方的介電層274。在YZ平面中(第27E圖)，閘極隔離鰭280B的介電部件270也具有從間隙壁區和通道區中(也不在閘極間隙壁299下方)的介電部件270的第一部分以及源極/汲極區中的介電部件270的第二部分形成的U形部分。第一部分具有設置於介電襯墊272與介電蓋層276之間的介電層274。第二部分具有設置於介電襯墊272上方的介電層274。第一部分中的介電層274的厚度大於第二部分中的介電層274的厚度。有著在YZ平面中的此配置，源極/汲極接點392延伸通過層間介電層395、接觸蝕刻停止層397和介電蓋層385到達閘極隔離鰭280B的介電部件270，且在所示的實施例中，閘極隔離鰭280B的介電部件270也環繞源極/汲極接點392的底部。舉例來說，間隙壁區中的介電部件270的一部分沿源極/汲極接點392的側壁設置，且源極/汲極區中的介電部件的一部分沿源極/汲極接點392的底部設置。再者，介電蓋層385設置於閘極間隙壁299之間，且在閘極隔離鰭280B的介電部件270的頂表面上方。再者，在所示的實施例中，多閘極裝置200的源極/汲極區中的閘極隔離鰭280B的介電部件270的高度小於多閘極裝置200的通道區和間隙壁區中的閘極隔離鰭280B的介電部件270的高度。在所示的實施例中，閘極隔離鰭280B的介電部件270與介電部件260之間的界面與多閘極裝置200的最頂部懸置半導體層220’的頂表面大致相同高度。在一些實施例中，閘極隔離鰭280B的介電部件270與介電部件260之間的界面低於多閘極裝置200的最頂部懸置半導體層220’的頂表面，如第28圖所示。在一些實施例中，閘極隔離鰭280B的介電部件270與介電部件260之間的界面高於多閘極裝置200的最頂部懸置半導體層220’的頂表面，如第29圖所示。
閘極隔離鰭280A和閘極隔離鰭280B被配置為增加多閘極裝置200的效能。特別來說，由於閘極隔離鰭280A和閘極隔離鰭280B的介電部件270包含低介電常數介電材料和高介電常數介電材料，而非僅包含高介電常數介電材料，因此閘極隔離鰭280A和閘極隔離鰭280B可減少(且在一些實施例中，消除)多閘極裝置200的金屬閘極與源極/汲極接點之間可能由高介電常數介電材料中形成的空隙所引起的漏電路徑。舉例來說，已經觀察到的是，在閘極隔離鰭的高介電常數介電質上部很容易形成空隙，其中空隙提供例如多閘極裝置的閘極(例如金屬閘極370A和370B)與源極/汲極接點(例如源極/汲極接點392)之間的漏電路徑，這會降低裝置效能。透過將低介電常數介電核心引入閘極隔離鰭的上部，如多閘極裝置200所提供，減少(且在一些實施例中，消除)閘極隔離鰭(特別來說，在介電部件270中)形成空隙，使得相較於具有高介電常數介電核心的上部(即上部不包含低介電常數介電材料)的閘極隔離鰭的多閘極裝置，具有提出的閘極隔離鰭的多閘極裝置可表現改善的速度、閘極汲極電容(C gd)以及功率效率(P eff)。在一些實施例中，相較於具有僅包含高介電常數介電材料的上部的閘極隔離鰭的多閘極裝置，具有閘極隔離鰭280A和閘極隔離鰭280B的多閘極裝置200可減少閘極汲極電容約3%至約5%。在一些實施例中，具有閘極隔離鰭280A和閘極隔離鰭280B的多閘極裝置200可比具有僅包含高介電常數介電材料的上部的閘極隔離鰭的多閘極裝置運作更快約3%至約5%。在一些實施例中，相較於具有僅包含高介電常數介電材料的上部的閘極隔離鰭的多閘極裝置，具有閘極隔離鰭280A和閘極隔離鰭280B的多閘極裝置200可改善功率效率約4%至約6%。因此，閘極隔離鰭280A和閘極隔離鰭280B改善了多閘極裝置200的第一電晶體的效能、多閘極裝置200的第二電晶體的效能及/或多閘極裝置200的整體效能。不同實施例可具有不同的優點，且任何實施例都不需要特定的優點。
可調整本文描述的蝕刻製程的各種參數，以實現多閘極裝置200的一層或多層的選擇性蝕刻，這些參數例如蝕刻氣體的流量、蝕刻氣體的濃度、載氣的濃度、第一蝕刻氣體的濃度與第二蝕刻氣體的濃度的比值、載氣的濃度與蝕刻氣體的濃度的比值、濕蝕刻溶液的濃度、濕蝕刻溶液中第一濕蝕刻成分的濃度與第二濕蝕刻成分的濃度的比值、射頻源的功率、偏壓電壓、壓力、蝕刻製程的時間、在蝕刻製程期間製程腔體中維持的溫度、蝕刻製程期間晶圓的溫度、濕蝕刻溶液的溫度、其他合適的蝕刻參數或前述之組合。乾蝕刻可使用含氫蝕刻氣體(例如H 2及/或CH 4)、含氮蝕刻氣體(例如N 2及/或NH 3)、含氯蝕刻氣體(例如Cl 2、CHCl 3、CCl 4及/或BCl 3)、含氧蝕刻氣體(例如O 2)、含氟蝕刻氣體(例如F2、 CH3F、 CH 2F 2、 CHF 3、 CF 4、 C 2F 6、 SF 6及/或NF 3)、含溴蝕刻氣體(例如Br、 HBr、 CH 3Br、 CH 2Br 2及/或CHBr 3)、含碘蝕刻氣體、其他合適的蝕刻氣體或前述之組合。在一些實施例中，乾蝕刻可使用傳遞蝕刻氣體的載氣。載氣包含氮、氬、氦、氙、其他合適的載氣成分或前述之組合。濕蝕刻可使用包含H 2SO 4(硫酸)、 H 2O 2(過氧化氫)、 NH 4OH (氫氧化銨)、 HCl (鹽酸)、 HF (氫氟酸)、 DHF (稀釋氫氟酸)、 HNO 3(硝酸)、 H 3PO 4(磷酸)、 H 2O (水) (可為去離子水(deionized water，DIW)或臭氧去離子水(ozonated de-ionized water，DIWO 3)、臭氧(O 3)、其他合適的化學物或前述之組合的濕蝕刻劑溶液。
本文揭露的閘極隔離技術形成閘極隔離鰭，以在形成多閘極裝置之前，且特別來說，在形成多閘極裝置的金屬閘極之前，將多閘極裝置(例如全繞式閘極裝置)的金屬閘極彼此隔離。從上所述，可以看出本發明實施例描述的多閘極裝置提供優於傳統多閘極裝置的許多優點。然而，應當理解的是，其他實施例可提供額外的優點，且本文並不需要描述所有優點，且所有實施例不需要特定的優點。
本揭露提供許多不同實施例。例示性裝置包含第一多閘極裝置，具有:第一通道層，設置於第一源極/汲極部件之間；及第一金屬閘極，圍繞第一通道層；第二多閘極裝置，具有:第二通道層，設置於第二源極/汲極部件之間；及第二金屬閘極，圍繞第二通道層。閘極隔離鰭，將第一金屬閘極和第二金屬閘極隔開，閘極隔離鰭包含介電部件，介電部件具有:第一介電層(例如低介電常數介電核心)，具有第一介電常數；及第二介電層(例如高介電常數介電殼)，圍繞第一介電層，第二介電層具有比第一介電常數更大的第二介電常數。在一些實施例中，第二介電層沿第一介電層的底部具有第一厚度，沿第一介電層的側壁具有第二厚度，且沿第一介電層的頂部具有第三厚度，第三厚度大於第一厚度和第二厚度。在一些實施例中，沿第一介電層的側壁的第二厚度小於沿第一介電層的底部的第一厚度。在一些實施例中，此裝置更包含源極/汲極接點，連接至第一源極/汲極部件和第二源極/汲極部件，源極/汲極接點物理接觸閘極隔離鰭的介電部件。在一些實施例中，閘極隔離鰭為沿第一金屬閘極的第一側壁設置的第一閘極隔離鰭，此裝置更包含第二閘極隔離鰭，第二閘極隔離鰭不同於第一閘極隔離鰭，第二閘極隔離鰭沿第一金屬閘極的第二側壁設置。
在一些實施例中，介電部件為第一介電部件，且閘極隔離鰭更包含第二介電部件。第一介電部件設置於第二介電部件上方，第二介電部件具有:第三介電層，具有第三介電常數；以及第四介電層，環繞第三介電層，第四介電層具有比第二介電常數更小的第四介電常數。在一些實施例中，第一介電常數相同於第四介電常數，且第三介電常數不同於第一介電常數和第二介電常數。在一些實施例中，第三介電常數小於第一介電常數和第二介電常數。
在一些實施例中，閘極隔離鰭更設置於第一源極/汲極部件與第二源極/汲極部件之間，並將第一源極/汲極部件與第二源極/汲極部件隔開。在這些實施例中，閘極隔離鰭在第一源極/汲極部件與第二源極/汲極部件之間具有第一高度，且在第一金屬閘極與第二金屬閘極之間具有第二高度，第一高度小於第二高度。在一些實施例中，介電部件的第二介電層圍繞第一金屬閘極與第二金屬閘極之間的介電部件的第一介電層，且介電部件的第二介電層環繞第一源極/汲極部件與第二源極/汲極部件之間的介電部件的第一介電層。
另一例示性裝置包含隔離部件，設置於基底上方，隔離部件設置於從基底沿伸的第一鰭部分與第二鰭部分之間。閘極隔離鰭，設置於隔離部件上方，閘極隔離鰭包含上方介電部件和下方介電部件，上方介電部件具有透過高介電常數介電殼圍繞的低介電常數介電核心。此裝置更包含第一多閘極裝置，具有設置於第一鰭部分上方的第一通道層、環繞第一通道層的第一金屬閘極及第一源極/汲極部件。第一金屬閘極設置於第一通道層與第一鰭部分之間。此裝置更包含第二多閘極裝置，具有設置於第二鰭部分上方的第二通道層、環繞第二通道層的第二金屬閘極及第二源極/汲極部件，第二金屬閘極設置於第二通道層與第二鰭部分之間，閘極隔離鰭將第一多閘極裝置的第一金屬閘極與第二多閘極裝置的第二金屬閘極隔開。在一些實施例中，下方介電部件具有環繞氧化物核心的低介電常數介電層。在一些實施例中，高介電常數介電殼包含高介電常數介電襯墊及高介電常數蓋層，高介電常數蓋層設置於高介電常數介電襯墊的側壁部分之間。在一些實施例中，上方介電部件具有第一金屬閘極與第二金屬閘極之間的第一高度及第一源極/汲極部件與第二源極/汲極部件之間的第二高度。
在一些實施例中，隔離部件為第一隔離部件，閘極隔離鰭為第一閘極隔離鰭，下方介電部件為第一下方介電部件，上方介電部件為第一上方介電部件，低介電常數介電核心為第一低介電常數介電核心，且高介電常數介電殼為第一高介電常數介電殼。在這些實施例中，此裝置更包含第二隔離部件及設置於第二隔離部件上方的第二閘極隔離鰭，第一金屬閘極和第一源極/汲極部件的其中一者設置於第一閘極隔離鰭與第二閘極隔離鰭之間；第二閘極隔離鰭具有相鄰於第一源極/汲極部件的其中一者的第一部分及相鄰於第一金屬閘極的第二部分，第一部分不同於第二部分，第一部分具有第二上方介電部件及第二下方介電部件，第二上方介電部件具有第二高介電常數介電殼環繞的第二低介電常數介電核心。在一些實施例中，此裝置更包含源極/汲極接點，連接至第一源極/汲極部件的其中一者及第二源極/汲極部件的其中一者。在這些實施例中，第二閘極隔離鰭的第二上方介電部件的第二低介電常數介電核心環繞源極/汲極接點的第一底部，且源極/汲極接點的第二底部環繞第一閘極鰭的第一上方介電部件。
一例示性方法包含在溝槽的下部中形成隔離部件，在隔離部件上方形成閘極隔離鰭，閘極隔離鰭形成於溝槽的上部中，且閘極隔離鰭具有上方介電部件及下方介電部件。上方介電部件具有有著第一介電常數的介電核心被有著第二介電常數的介電殼圍繞，第二介電常數大於第一介電常數。此方法更包含形成第一多閘極裝置，第一多閘極裝置具有第一通道層、第一金屬閘極和第一源極/汲極部件。第一通道層設置於第一源極/汲極部件之間，且第一金屬閘極圍繞第一通道層。此方法更包含形成第二多閘極裝置，第二多閘極裝置具有第二通道層、第二金屬閘極和第二源極/汲極部件，第二通道層設置於第二源極/汲極部件之間，且第二金屬閘極圍繞第二通道層，閘極隔離鰭設置於第一多閘極裝置的第一金屬閘極與第二多閘極裝置的第二金屬閘極之間，並將第一金屬閘極與第二金屬閘極隔開。
在一些實施例中，形成閘極隔離鰭的步驟包含:在溝槽的上部的底部中形成下方介電部件；沿溝槽的上部的頂部的底部和側壁沉積具有第二介電常數的第一介電層；在第一介電層上方沉積具有第一介電常數的第二介電層，其中第二介電層填充溝槽的上部的頂部的剩下部分；在這些實施例中，形成閘極隔離鰭的步驟包含:回蝕刻第二介電層，以形成具有透過第一介電層形成的側壁及透過第二介電層形成的底部的凹口；以及在凹口中形成具有第二介電常數的第三介電層。在一些實施例中，形成閘極隔離鰭的步驟更包含在回蝕刻第二介電層之前，對第二介電層和第一介電層進行平坦化製程。在一些實施例中，形成第三介電層的步驟包含在第一介電層和第二介電層上方沉積第三介電層，並對第三介電層進行平坦化製程。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 110,115:方塊 200:多閘極裝置 202A:第一電晶體區 202B:第二電晶體區 206:基底 206’:鰭部分 208A,208B:鰭 210:半導體層堆疊物 215,220:半導體層 220’:懸置半導體層 225:圖案化層 226:墊層 227:遮罩層 230A,230B,230C:溝槽 232:襯墊層 235,262,272:介電襯墊 240:矽襯墊 250,264:氧化層 250’:氧化物延伸部 255:隔離部件 258:矽鍺犧牲層 258L:下方鰭主動區 258U:上方鰭主動區 260,270:介電部件 274:介電層 276:介電蓋層 278:介電殼 279,285,362A,362B:開口 280A,280B:閘極隔離鰭 280A-1:第一部分 280A-2:第二部分 290:虛設閘極堆疊物 292:虛設閘極介電質 294:虛設閘極電極 296:硬遮罩 297:第一遮罩層 298:第二遮罩層 299:閘極間隙壁 300:閘極結構 305:源極/汲極凹口 310A,310B:內部間隙壁 310A’,310B’,365A,365B:間隙 320A,320B:磊晶源極/汲極部件 322:空氣間隙 330,397:接觸蝕刻停止層 332,395:層間介電層 334:層間介電保護層 340:多層互連部件 350:閘極開口 360:圖案化遮罩層 370,370A,370B:金屬閘極 372:閘極介電質 374,374A,374B:閘極電極 380A,380B:金屬蓋層 385:介電蓋層 390:閘極接點 392:源極/汲極接點 398:矽化物層 399:接觸間隙壁 C:通道區 S:間隙壁區 S/D:源極/汲極區 d:深度 h1,h2,h3,h4,h5,h6:高度 ∆h1 ∆h2,∆h3:高度差 s1,s2:間距 t1,t2,t3,t4,t5,t6,t7,t8,t9,t10:厚度 w1,w2,w3,w4:寬度 Active Region:主動區 Active Region Spacing:主動區間隔
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例各方面，製造多閘極裝置的方法的流程圖。 第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26圖為依據本發明實施例各方面，多閘極裝置的一部分或整體在各種製造階段(例如與第1圖的方法相關聯)的局部透視圖。 第27A圖為依據本發明實施例各方面，第26圖的多閘極裝置的一部分或整體的局部俯視圖；第27B、27C、27D、27E圖為依據本發明實施例各方面，第27A圖的多閘極裝置的一部分或整體的局部剖面示意圖。 第28和29圖為依據本發明實施例各方面，多閘極裝置的一部分或整體的局部剖面示意圖。
200:多閘極裝置
202A:第一電晶體區
202B:第二電晶體區
206:基底
206’:鰭部分
232:襯墊層
235,262,272:介電襯墊
240:矽襯墊
250,264:氧化層
255:隔離部件
260:介電部件
274:介電層
280A,280B:閘極隔離鰭
280A-1:第一部分
280A-2:第二部分
299:閘極間隙壁
320A,320B:磊晶源極/汲極部件
322:空氣間隙
330:接觸蝕刻停止層
332,395:層間介電層
340:多層互連部件
374B:閘極電極
380B:金屬蓋層
385:介電蓋層
390:閘極接點
392:源極/汲極接點
398:矽化物層

Claims (15)

  1. 一種半導體裝置，包括：一第一多閘極裝置，包括：一第一通道層，設置於複數個第一源極/汲極部件之間；及一第一金屬閘極，圍繞該第一通道層；一第二多閘極裝置，包括：一第二通道層，設置於複數個第二源極/汲極部件之間；及一第二金屬閘極，圍繞該第二通道層；以及一閘極隔離鰭，設置於該第一金屬閘極與該第二金屬閘極之間，並將該第一金屬閘極和該第二金屬閘極隔開，以及設置於該複數個第一源極/汲極部件與該複數個第二源極/汲極部件之間，並將複數個第一源極/汲極部件與該複數個第二源極/汲極部件隔開，其中該閘極隔離鰭包含一介電部件，該介電部件包括：一第一介電層，具有一第一介電常數；及一第二介電層，圍繞該第一介電層，其中該第二介電層具有比該第一介電常數更大的一第二介電常數。
  2. 如請求項1之半導體裝置，其中該介電部件為一第一介電部件，且該閘極隔離鰭更包含一第二介電部件，其中該第一介電部件設置於該第二介電部件上方，且該第二介電部件包括：一第三介電層，具有一第三介電常數；以及一第四介電層，環繞該第三介電層，其中該第四介電層具有比該第二介電常數更小的一第四介電常數。
  3. 如請求項2之半導體裝置，其中該第一介電常數相同於該第四介 電常數，且該第三介電常數不同於該第一介電常數和該第二介電常數。
  4. 如請求項3之半導體裝置，其中該第三介電常數小於該第一介電常數和該第二介電常數。
  5. 如請求項1至4中任一項之半導體裝置，其中該第二介電層沿該第一介電層的底部具有一第一厚度，沿該第一介電層的側壁具有一第二厚度，且沿該第一介電層的頂部具有一第三厚度，其中該第三厚度大於該第一厚度和該第二厚度。
  6. 如請求項5之半導體裝置，其中沿該第一介電層的側壁的該第二厚度小於沿該第一介電層的底部的該第一厚度。
  7. 如請求項1至4中任一項之半導體裝置，其中該閘極隔離鰭為沿該第一金屬閘極的一第一側壁設置的一第一閘極隔離鰭，該半導體裝置更包括一第二閘極隔離鰭，其中該第二閘極隔離鰭不同於該第一閘極隔離鰭，且該第二閘極隔離鰭沿該第一金屬閘極的一第二側壁設置。
  8. 如請求項1至4中任一項之半導體裝置，其中該閘極隔離鰭在該複數個第一源極/汲極部件與該複數個第二源極/汲極部件之間具有一第一高度，且在該第一金屬閘極與該第二金屬閘極之間具有一第二高度，其中該第一高度小於該第二高度。
  9. 一種半導體裝置，包括：一隔離部件，設置於一基底上方，其中該隔離部件設置於從該基底沿伸的一第一鰭部分與一第二鰭部分之間；一閘極隔離鰭，設置於該隔離部件上方，其中該閘極隔離鰭包含一上方介電部件和一下方介電部件，其中該上方介電部件具有透過一高介電常數介電殼圍 繞的一低介電常數介電核心；一第一多閘極裝置，具有設置於該第一鰭部分上方的一第一通道層、環繞該第一通道層的一第一金屬閘極及複數個第一源極/汲極部件，其中該第一金屬閘極設置於該第一通道層與該第一鰭部分之間；以及一第二多閘極裝置，具有設置於該第二鰭部分上方的一第二通道層、環繞該第二通道層的一第二金屬閘極及複數個第二源極/汲極部件，其中該第二金屬閘極設置於該第二通道層與該第二鰭部分之間，且其中該閘極隔離鰭將該第一多閘極裝置的該第一金屬閘極與該第二多閘極裝置的該第二金屬閘極隔開。
  10. 如請求項9之半導體裝置，其中該下方介電部件具有環繞一氧化物核心的一低介電常數介電層。
  11. 如請求項9或10之半導體裝置，其中該高介電常數介電殼包含一高介電常數介電襯墊及一高介電常數蓋層，其中該高介電常數蓋層設置於該高介電常數介電襯墊的側壁部分之間。
  12. 如請求項9或10之半導體裝置，其中該隔離部件為一第一隔離部件，該閘極隔離鰭為一第一閘極隔離鰭，該下方介電部件為一第一下方介電部件，該上方介電部件為一第一上方介電部件，該低介電常數介電核心為一第一低介電常數介電核心，且該高介電常數介電殼為一第一高介電常數介電殼，且該半導體裝置更包括：一第二隔離部件及設置於該第二隔離部件上方的一第二閘極隔離鰭，其中：該第一金屬閘極和該複數個第一源極/汲極部件的其中一者設置於該第一閘極隔離鰭與該第二閘極隔離鰭之間；該第二閘極隔離鰭具有相鄰於該複數個第一源極/汲極部件的其中一者的一 第一部分及相鄰於該第一金屬閘極的一第二部分，其中該第一部分不同於該第二部分；且該第一部分具有一第二上方介電部件及一第二下方介電部件，其中該第二上方介電部件具有一第二高介電常數介電殼環繞的一第二低介電常數介電核心。
  13. 如請求項12之半導體裝置，更包括：一源極/汲極接點，連接至該複數個第一源極/汲極部件的其中一者及該複數個第二源極/汲極部件的其中一者，其中：該第二閘極隔離鰭的該第二上方介電部件的該第二低介電常數介電核心環繞該源極/汲極接點的一第一底部；且該源極/汲極接點的一第二底部環繞該第一閘極鰭的該第一上方介電部件。
  14. 一種半導體裝置的形成方法，包括：在一溝槽的一下部中形成一隔離部件；在該隔離部件上方形成一閘極隔離鰭，其中該閘極隔離鰭形成於該溝槽的一上部中，且該閘極隔離鰭具有一上方介電部件及一下方介電部件，其中該上方介電部件具有有著一第一介電常數的一介電核心被有著一第二介電常數的一介電殼圍繞，其中該第二介電常數大於該第一介電常數；形成一第一多閘極裝置，該第一多閘極裝置具有一第一通道層、一第一金屬閘極和複數個第一源極/汲極部件，其中該第一通道層設置於該複數個第一源極/汲極部件之間，且該第一金屬閘極圍繞該第一通道層；以及形成一第二多閘極裝置，該第二多閘極裝置具有一第二通道層、一第二金屬閘極和複數個第二源極/汲極部件，其中該第二通道層設置於該複數個第二源極/汲極部件之間，且該第二金屬閘極圍繞該第二通道層，且其中該閘極隔離鰭設 置於該第一多閘極裝置的該第一金屬閘極與該第二多閘極裝置的該第二金屬閘極之間，並將該第一金屬閘極與該第二金屬閘極隔開。
  15. 如請求項14之半導體裝置的形成方法，其中形成該閘極隔離鰭的步驟包含：在該溝槽的該上部的底部中形成該下方介電部件；沿該溝槽的該上部的頂部的底部和側壁沉積具有該第二介電常數的一第一介電層；在該第一介電層上方沉積具有該第一介電常數的一第二介電層，其中該第二介電層填充該溝槽的上部的頂部的剩下部分；回蝕刻該第二介電層，以形成具有透過該第一介電層形成的側壁及透過該第二介電層形成的底部的一凹口；以及在該凹口中形成具有該第二介電常數的一第三介電層。
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