TWI421001B - 電路板結構及其製法 - Google Patents

Description

電路板結構及其製法

本發明係有關於一種電路板結構及其製法，更詳而言之，係關於一種具細線路之電路板結構及其製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，傳統半導體裝置主要係在一封裝基板(package substrate)或導線架上先裝置一例如積體電路之半導體元件，再將半導體元件電性連接在該封裝基板或導線架上，接著以膠體進行封裝。其中球柵陣列式(Ball grid array,BGA)，例如PBGA、EBGA、FCBGA等，為一種先進的半導體封裝技術，其特點在於採用一封裝基板來安置半導體元件，並於該封裝基板背面植置多數個成柵狀陣列排列之錫球(Solder ball)，使相同單位面積之半導體元件承載件上可以容納更多輸入/輸出連接端(I/O connection)以符合高度集積化(Integration)之半導體晶片所需，以藉由此些錫球將整個封裝單元焊結並電性連接至外部電子裝置。

另為因應微處理器、晶片組、繪圖晶片等高效能晶片之運算需要，佈有導線之電路板亦需提昇其傳遞晶片訊號、改善頻寬、控制阻抗等功能，以因應高I/O數封裝件的發展趨勢。然而，為符合半導體封裝件輕薄短小、多功能、高速度及高頻化的開發方向，半導體晶片封裝用之電路板已朝向細線路及小孔徑發展。現有電路板製程從傳統100微米之線路尺寸：包括導線寬度(Line width)、線路間距(Space)等，已縮減至30微米左右，並持續朝向更小的線路精度進行研發。

為提高半導體晶片封裝用之電路板之佈線精密度，業界遂發展出一種增層技術(Build－up)，亦即在一核心電路板(Core circuit board)表面利用線路增層技術交互堆疊多層介電層及線路層，並於該介電層中開設導電盲孔(Conductive via)以供上下層線路之間電性連接，其中，線路製程係影響電路板線路密度及線路品質之關鍵。

請參閱第1A至1D圖，係為習知電路板形成線路層之製法。首先，如第1A圖所示，提供一係如樹脂壓合銅箔(Resin coated copper,RCC)之承載板10，係為一表面具有銅金屬層101之絕緣層100，該銅金屬層101之厚度係約為15~35 μ m；如第1B圖所示，於該銅金屬層101上形成一阻層11，並圖案化該阻層11以於該阻層11中形成複數凹槽110；接著，如第1C圖所示，進行電鍍製程，以藉由該銅金屬層101作為電流傳導路徑，以於該等凹槽110中電鍍形成一線路層12；如第1D圖所示，再以蝕刻製程移除該阻層11以及其所覆蓋之部份銅金屬層101。

惟，上述之具多層線路電路板製程中，係採用表面形成有銅金屬層101之絕緣層100作為線路增層製程之基底，並於該具有銅金屬層101之絕緣層100上進行線路製程以形成一線路層，之後蝕刻移除阻層及其所覆蓋之銅金屬層以形成電路板之線路層結構；然而於移除阻層11及銅金屬層101時，由於該銅金屬層101之厚度約為15~35 μ m，於蝕刻移除該阻層11及銅金屬層101後，該電鍍形成之線路(線寬約35~25 μ m)容易產生側蝕現象，導致電路板上所形成的線路尺寸及形狀改變，而不符線路所需尺寸大小及形狀規範，又於細線路製程中更有可能因線路被側蝕導致線路斷路的情況，基於前述原因而無法應用於細線路製程。

因此，如何提供一種電路板結構及其製法，以避免習知技術中由於銅金屬層厚度較厚，導致於蝕刻移除阻層及銅金屬層時，產生線路側蝕現象，致使線路尺寸及形狀改變，而不符線路所需尺寸大小及形狀規範，又於細線路製程中更有可能因線路側蝕而造成線路斷路，前述原因導致無法應用於細線路製程等缺失，實已成為目前業界亟待克服之難題。

鑒於上述習知技術之缺點，本發明之主要目的，係在提供一種電路板結構及其製法，得避免發生線路側蝕現象，並使線路維持一定的尺寸及形狀。

本發明之再一目的，係在提供一種電路板結構及其製法，得應用於細線路製程中以避免細線路產生斷路的情況。

為達上述目的，本發明提供一種電路板結構，係包括一承載板，該承載板表面係具有第一線路層；一介電層，係形成於該具有第一線路層之承載板表面；一黏著層，係形成於該介電層表面；以及一第二線路層，係形成於該黏著層表面，並形成複數貫穿該介電層及黏著層之導電結構，使該第一線路層電性連接該第二線路層。

於本發明中，該黏著層與第二線路層之間復包括一導電層，該導電層係為金屬、合金、數層沉積之金屬層或具有導電性之高分子材料，而以厚度約在1 μ m以下之銅金屬為較佳實施。

該電路板結構復包括一線路增層結構，係形成於該黏著層及線路層表面，該線路增層結構係包括介電層、形成於該介電層上的線路層以及形成於該介電層中之導電結構；於該線路增層結構外表面形成有複數電性連接墊，且於該線路增層結構外表面復形成有一防焊層，於該防焊層中形成有複數開孔以露出該線路增層結構外表面之電性連接墊。

本發明復提出一種電路板結構之製法，係包括：提供一表面具有第一線路層之承載板；於該具有第一線路層之承載板表面形成一介電層；於該介電層表面形成一黏著層；以及於該黏著層上形成一第二線路層，並於該介電層及黏著層中形成有電性連接該第一線路層及第二線路層之導電結構。

該線路層之製程係包括：於該黏著層表面形成一導電層；於該導電層表面形成一阻層，且於該阻層中形成複數凹槽以露出部份之導電層；以及於該凹槽中電鍍形成一第二線路層；之後移除該阻層及其所覆蓋之導電層。

於本發明之製法中，該導電層係為金屬、合金、數層沉積之金屬層或具有導電性之高分子材料，而以厚度約在1 μ m以下之銅金屬為較佳實施。

該電路板結構之製法復包括，於該黏著層及第二線路層上形成一線路增層結構，該線路增層結構係包括介電層、形成於該介電層上的線路層以及形成於該介電層中之導電結構；於該線路增層結構外表面形成有複數電性連接墊，且於該線路增層結構外表面復覆蓋一防焊層，而該防焊層中形成有複數開孔以露出該線路增層結構外表面之電性連接墊。

綜上所述，本發明之電路板結構及其製法，主要係於承載板表面預先形成一黏著層，藉由該黏著層結合一厚度較薄之導電層，以供電鍍形成一線路層，之後蝕刻移除該導電層；由於該導電層之厚度僅有1 μ m以下，因此容易快速蝕刻移除，以避免蝕刻過程中產生線路側蝕的現象，進而可應用於細線路製程中，以於該電路板上製作細線路，且可避免細線路製程中發生線路斷路之情形。

以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。

請參閱第2A至2I圖，係為本發明之電路板結構之製法剖面示意圖。

如第2A圖所示，首先提供一承載板20，該承載板20係為一絕緣板或表面形成有介電層之電路板，且於該外表面形成有一第一線路層201。

如第2B圖所示，於該承載板20及第一線路層201表面以印刷、旋塗或貼合形成一介電層21，該介電層21係如環氧樹脂(Epoxy resin)、聚乙醯胺(Polyimide)、氰脂(Cyanate ester)、玻璃纖維(Glass fiber)、雙順丁烯二酸醯亞胺/三氮阱(BT,Bismaleimide triazine)或混合玻璃纖維與環氧樹脂等材質所構成。

如第2C圖所示，於該介電層21表面上以印刷、旋塗或貼合形成一黏著層22。

如第2D圖所示，於該介電層21及黏著層22中形成有開孔210以露出部份之第一線路層201。

如第2E圖所示，於該黏著層22表面及開孔210中以化學沈積(chemical deposition)如無電電鍍(electroless plating)、物理氣相沈積(physical vapor deposition)如濺鍍(sputtering)、或化學氣相沈積(chemical vapor deposition)等方式形成一厚度約在1 μ m以下之導電層23，該導電層23係為金屬、合金、數層沉積之金屬層或具有導電性之高分子材料；於本發明中，係藉由該黏著層22結合一厚度僅為1 μ m以下之銅金屬，進而藉由該厚度較薄之銅層作為後續電鍍形成線路之電流傳導路徑。

如第2F圖所示，於該導電層23表面形成一阻層24，該阻層24係為乾膜或液態光阻等之光阻層(Photoresist)，並以印刷、旋塗或貼合等方式形成於該導電層23表面，再藉由曝光、顯影等方式加以圖案化，以於該阻層24中形成凹槽240，俾以露出部份導電層23。

如第2G圖所示，接著進行電鍍(Electroplating)製程，藉由該導電層23之導電特性作為電鍍時之電流傳導路徑，以於該等凹槽240中電鍍形成第二線路層25，並於該介電層21及黏著層22之開孔210中形成複數導電結構251，使該第一線路層201電性連接該第二線路層25。

如第2H圖所示，復利用化學蝕刻等方式將該阻層24及其所覆蓋之導電層23移除；由於移除該阻層24及導電層23之製程係屬習知者，故於此不再為文贅述。

於移除該阻層24及導電層23過程中，由於導電層23厚度僅有1 μ m以下，因而得以快速移除該厚度極薄之導電層，以避免第二線路層25中之線路因蝕刻過程太長產生側蝕的情況，使第二線路層25中之線路得以維持一定的尺寸及形狀，亦可避免產生線路蝕斷而發生的斷路的情況。

如第2I圖所示，之後復可於該黏著層22及第二線路層25表面進行線路增層製程以形成一線路增層結構26，該線路增層結構26係包括介電層260，形成於該介電層260上的線路層261以及形成於該介電層260中之導電結構262，且該導電結構262電性連接該第二線路層25，又於該線路增層結構26之外表面形成有複數電性連接墊263；再於該線路增層結構26外表面覆蓋一防焊層27，該防焊層27中形成複數開孔270以露出該線路增層結構外表面之電性連接墊263。

依上述製法，本發明復提出一種電路板結構，係包括：一承載板20，該承載板20表面係具有第一線路層201；一介電層21，係形成於該具有第一線路層201之承載板20表面；一黏著層22，係形成於該介電層21表面；以及一第二線路層25，係形成於該黏著層22表面，並形成複數貫穿該介電層21及黏著層22之導電結構，使該第一線路層201電性連接該第二線路層25。

該承載板20係為一絕緣板或表面形成有介電層之電路板。該導電層23係為金屬、合金、數層沉積之金屬層或具有導電性之高分子材料，而以厚度約在1 μ m以下之銅金屬為較佳實施。

該電路板結構復包括一形成於該黏著層22及第二線路層25表面之線路增層結構26，該線路增層結構26係包括介電層260，形成於該介電層260上的線路層261以及形成於該介電層260中之導電結構262，且該導電結構262電性連接至該第二線路層25，又於該線路增層結構26之外表面形成有複數電性連接墊263；復於該線路增層結構26外表面形成一防焊層27，於該防焊層27中形成複數開孔270以露出該線路增層結構外表面之電性連接墊263。

綜上所述，本發明之電路板結構及其製法，主要係藉由該黏著層以將一厚度較薄之導電層結合於該承載板表面，以該導電層作為電鍍之電流傳導路徑而形成線路層之後，於蝕刻製程中移除該阻層及該其所覆蓋之導電層時，由於該導電層之厚度很薄而可輕易移除，以避免在蝕刻過程中導致線路產生側蝕的現象，俾可使電路板上的線路有均勻之寬度，以應用於細線路製程中，且可避免細線路製程中發生線路斷路之情形。

上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

10、20．．．承載板

100．．．絕緣層

101．．．銅金屬層

11、24．．．阻層

110、230．．．凹槽

21．．．介電層

12、261．．．線路層

201．．．第一線路層

25．．．第二線路層

22．．．黏著層

23．．．導電層

26．．．線路增層結構

260．．．介電層

251、262．．．導電結構

263．．．電性連接墊

27．．．防焊層

270．．．開孔

第1A至1D圖係為習知核心電路板之製法之剖面示意圖；以及第2A至2I圖係為本發明之電路板結構之製法之剖面示意圖。

20．．．承載板

201．．．第一線路層

21．．．介電層

22．．．黏著層

23．．．導電層

25．．．第二線路層

251．．．導電結構

Claims (14)

1. 一種電路板結構，係包括：一承載板，該承載板表面係具有第一線路層；一介電層，係形成於該具有第一線路層之承載板表面；一黏著層，係形成於該介電層表面；一導電層，係接觸形成於該黏著層上，該導電層之厚度係在1μm以下；以及一第二線路層，係形成於該導電層上，並形成複數貫穿該介電層及黏著層之導電結構，使該第一線路層電性連接該第二線路層。
2. 如申請專利範圍第1項之電路板結構，其中，該承載板係為絕緣板及表面形成有介電層之電路板其中之一者。
3. 如申請專利範圍第1項之電路板結構，其中，該導電層係為金屬、合金、數層沉積之金屬層及具有導電性之高分子材料其中一者。
4. 如申請專利範圍第1項之電路板結構，復包括一線路增層結構，該線路增層結構係形成於該黏著層及第二線路層表面。
5. 如申請專利範圍第4項之電路板結構，其中，該線路增層結構係包括介電層，形成於該介電層上之線路層以及形成於該介電層中之導電結構。
6. 如申請專利範圍第5項之電路板結構，其中，該線路 增層結構之外表面復形成有複數電性連接墊。
7. 如申請專利範圍第6項之電路板結構，復包括一防焊層，該防焊層係形成於該線路增層結構之外表面，且該防焊層中形成有複數開孔以露出該線路增層結構外表面之電性連接墊。
8. 一種電路板結構之製法，係包括：提供一表面具有第一線路層之承載板；於該具有第一線路層之承載板表面形成一介電層；於該介電層表面形成一黏著層；於該介電層及黏著層中形成有開孔以露出部分之第一線路層；於該黏著層表面及開孔中接觸形成一導電層，該導電層之厚度係在1μm以下；於該導電層表面形成一阻層，且該阻層中形成複數凹槽以露出部份之導電層；於該凹槽中之導電層上電鍍形成一第二線路層，並於該介電層及黏著層中形成有電性連接該第一線路層及第二線路層之導電結構；以及移除該阻層及其所覆蓋之導電層。
9. 如申請專利範圍第8項之電路板結構之製法，其中，該導電層係為金屬、合金、數層沉積之金屬層及具有導電性之高分子材料其中一者。
10. 如申請專利範圍第8項之電路板結構之製法，其中， 該承載板係為絕緣板及表面形成有介電層之電路板其中之一者。
11. 如申請專利範圍第8項之電路板結構之製法，復包括於該線路層上形成一線路增層結構。
12. 如申請專利範圍第11項之電路板結構之製法，其中，該線路增層結構係包括介電層，形成於該介電層上之線路層以及形成於該介電層中之導電結構。
13. 如申請專利範圍第12項之電路板結構之製法，其中，該線路增層結構之外表面復形成有複數電性連接墊。
14. 如申請專利範圍第13項之電路板結構之製法，復包括於該線路增層結構之外表面覆蓋一防焊層，且於該防焊層中形成有複數開孔以露出該線路增層結構外表面之電性連接墊。