TWI789151B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件，係於功能墊之部分表面上形成表面處理層，以令電子元件藉由結合層接觸並結合於該功能墊及表面處理層上，使本發明之電子封裝件於經過冷熱衝擊時，其表面處理層具備緩衝效果，因而能提高該電子封裝件之封裝可靠度。

Description

電子封裝件及其製法

本發明係有關於一種半導體封裝結構及其製程，尤指一種可提升封裝可靠度之電子封裝件及其製法。

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足電子封裝結構微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging，簡稱WLP)或晶片級封裝(Chip Scale Package，簡稱CSP)的技術。

圖1A係為習知CSP半導體封裝件之剖面示意圖。如圖1A所示，該半導體封裝件1之製程中，係於一承載件(圖略)上形成一銅墊10與複數電性接觸墊11，再於該銅墊10上塗佈黏膠13以將半導體晶片12黏固於該銅墊10上，且於該些電性接觸墊11上形成導電柱14；接著，以封裝層15包覆該半導體晶片12、銅墊10、電性接觸墊11及導電柱14；之後，於該封裝層15上形成一線路結構16，以令該線路結構16電性連接該導電柱14及半導體晶片12；最後，移除該承載件。

惟，習知半導體封裝件1中，該黏膠13係位於該銅墊10與該半導體晶片12之間，又因該銅墊10與該半導體晶片12屬於不同材質之硬性構材，而該黏膠13屬於軟性構材，故於製程之熱漲冷縮下，該黏膠13之上、下兩側的結合性容易產生單方向異常，致使該銅墊10與該黏膠13之間的黏合性不佳，故該半導體晶片12容易在黏膠13之結合性較弱之連接界面發生偏位，甚至脫落，導致該半導體封裝件1發生可靠度問題。

再者，業界遂於該銅墊10之全部頂表面上形成如其它金屬材(如電鍍鎳金、電鍍銀或化學沉積非銅之金屬材等)之強化層18，如圖1B所示，以強化其與該黏膠13的結合，但卻使該黏膠13於該半導體晶片12側的黏性相對較弱，導致該半導體晶片12與該黏膠13之間發生可靠度問題(例如，於冷熱衝擊製程下，該半導體晶片12與該黏膠13之間發生分離)，且增加該強化層18將提高生產成本。

因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。

鑑於上述習知技術之種種缺失，本發明提供一種電子封裝件，係包括：一圖案化金屬層，係包括至少一功能墊及一第一線路層；一表面處理層，係設於該功能墊之部分表面上；一結合層，係設於於該功能墊及該表面處理層上；一電子元件，係設於該結合層上，藉由該結合層結合於該功能墊及該表面處理層上，且該電子元件設有複數電性連接墊；一封裝層，係包覆該電子元件與該圖案化金屬層，並使部分之該第一線路層之底側之表面外露於該封裝層以作為 外接墊；以及一增層線路結構，係與該封裝層結合並電性連接該電子元件之該電性連接墊及該第一線路層。

前述之電子封裝件中，該表面處理層係均勻或非均勻分布於該功能墊之部分表面上。

前述之電子封裝件中，該功能墊與該表面處理層係為不同之金屬材質。

前述之電子封裝件中，該結合層係為導電黏膠或絕緣黏膠。

前述之電子封裝件中，該增層線路結構係藉由扇出導電體電性連接該電子元件之該電性連接墊。例如，該扇出導電體係形成為適應於該電子元件之電性連接墊的幾何形狀之柱體。

本發明復提供一種電子封裝件之製法，係包括：提供一至少具有金屬表面之承載件；於該承載件上以圖案化曝光顯影方式電鍍形成一圖案化金屬層，其中，該圖案化金屬層包括有至少一功能墊及一第一線路層；於該功能墊之部分表面上形成表面處理層；於該功能墊及該表面處理層上形成一結合層；於該結合層上接置一電子元件，其中，該電子元件係具有複數電性連接墊；於部分之該第一線路層上以圖案化曝光顯影方式形成複數導電柱；以封裝層包覆該電子元件及該複數導電柱；於該封裝層上以圖案化曝光顯影方式電鍍形成一第二線路層，以令該第二線路層電性連接該電子元件及該複數導電柱；以及移除該承載件，以露出部分之該第一線路層之底側之表面作為外接墊。

前述之製法中，該表面處理層係均勻或非均勻分布形成於該功能墊之部分表面上。

前述之製法中，該功能墊與該表面處理層係為不同之金屬材質。

前述之製法中，復包括於形成該複數導電柱時，同步於該電子元件之電性連接墊上形成柱狀之扇出導電體。例如，該扇出導電體係為適應於該電子元件之電性連接墊的幾何形狀之柱體。

前述之製法中，復包括於形成該封裝層後，以雷射開孔露出該電子元件之該電性連接墊，且於後續形成該第二線路層時，同步形成導電盲孔，以令該導電盲孔電性連接該第二線路層與該電子元件之該電性連接墊。

由上可知，本發明電子封裝件及其製法，主要藉由於該功能墊之部分表面上形成表面處理層，使該結合層能接觸兩種不同材質(該表面處理層與該功能墊)，故相較於習知技術，本發明之電子封裝件於經過冷熱衝擊時，其表面處理層具備緩衝效果，因而能提高該電子封裝件之可靠度。

再者，相較於習知銅墊頂表面上全面塗佈強化層，本發明之製法僅於功能墊之部分表面上形成表面處理層，因而能降低生產成本。

1:半導體封裝件

10:銅墊

11:電性接觸墊

12:半導體晶片

13:黏膠

14,24,34:導電柱

15,25:封裝層

16:線路結構

18:強化層

2,2a:電子封裝件

20:功能墊

21:第一線路層

22:電子元件

22a:作用面

22b:非作用面

220:電性連接墊

23:結合層

24a:端面

25a:第一表面

25b:第二表面

250:通孔

251:開孔

26,261:第二線路層

26a,26b:增層線路結構

260:介電層

262,36:導電盲孔

27:導電元件

28:表面處理層

29:扇出導電體

8:電子裝置

9:承載件

90:離形層

圖1A係為習知半導體封裝件的剖面示意圖。

圖1B係為另一習知半導體封裝件的剖面示意圖。

圖2A至圖2G係為本發明之電子封裝件之剖面示意圖。

圖2E-1係為圖2E之另一態樣的剖面示意圖。

圖2G-1係為圖2G之另一態樣的剖面示意圖。

圖2H係為本發明之電子封裝件之另一實施例及其應用的剖面示意圖。

圖3A至圖3C係為圖2B之局部上視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“上”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2G係為本發明之電子封裝件2之製法之剖視示意圖。

如圖2A所示，提供一至少具有金屬表面之承載件9，再於該承載件9上形成一包含至少一功能墊20及第一線路層21之圖案化金屬層。

於本實施例中，該承載件9係例如為銅箔基板，以供該第一線路層21及功能墊20設於該銅箔基板之銅材上，且該承載件9上可依需求形成有一離形層90，以供該第一線路層21及功能墊20設於該離形層90上。

再者，該第一線路層21及功能墊20係以圖案化曝光顯影方式同時製作。例如，以電鍍或其它方式形成圖案化銅層於該銅箔基板上(或該離形層90)上，以令該圖案化銅層包含該第一線路層21及功能墊20。具體地，該電鍍製程係採用重佈線路層(redistribution layer，簡稱RDL)製程製作該第一線路層21及功能墊20。

如圖2B所示，於該功能墊20之部分頂表面上進行選擇性金屬化製程以形成一表面處理層28。

於本實施例中，該功能墊20之材質不同於該表面處理層28之材質。例如，該功能墊20與該表面處理層28係為不同之金屬材質。具體地，形成該表面處理層28之材質係為銀、鎳、鈀、金所組群組之合金或多層金屬所組成之群組中之其中一者，例如，電鍍鎳/金、化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)等，但不限於上述。

再者，該表面處理層28係均勻或非均勻分布形成於該功能墊20之部分表面上。例如，該表面處理層28之佈設方式可為至少一片狀(如圖3A所示)、多點狀(如圖3B所示之網點狀)或其它圖案(如圖3C所示之網格狀)，只需外露出該功能墊20之部分表面(或未完全覆蓋該功能墊20之頂表面)即可。

如圖2C所示，於該功能墊20及該表面處理層28上形成一結合層23，再於該結合層23上接置一電子元件22，以將該電子元件22藉由該結合層23設於該功能墊20及該表面處理層28上，且該結合層23包覆該表面處理層28，使該結合層23同時接觸該功能墊20及該表面處理層28。

於本實施例中，該電子元件22係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件22係為半導體晶片，其具有相對之作用面22a與非作用面22b，該作用面22a係具有複數電性連接墊220，且該電子元件22係以其非作用面22b藉由該結合層23固定於該功能墊20及該表面處理層28上。

再者，該結合層23係為絕緣黏膠或如銀膠之導電膠材，以黏附於兩種金屬材(即該功能墊20及該表面處理層28)，使該結合層23之黏著界面能產生緩衝效果，而確保該結合層23與該功能墊20可通過可靠度測試。例如，該結合層23之膠材於高溫下才能硬化，但於高溫中，該功能墊20之銅材容易氧化，致使 該功能墊20變質而影響其與該結合層23之結合性，故藉由於該功能墊20上形成適合該結合層23黏接之金屬材(即該表面處理層28)，以於可靠度測試時，該表面處理層28具有緩衝效果，以避免發生品質變差之問題。

又，該功能墊20不僅作為置晶墊，亦作為該電子元件22之散熱墊。

如圖2D所示，以圖案化曝光顯影方式形成複數導電柱24於至少部分之該第一線路層21上。

於本實施例中，形成該複數導電柱24之材質係為如銅之金屬材或銲錫材。

再者，於形成該複數導電柱24時，同步於該電子元件22之電性連接墊220上扇出(fan out)形成柱狀扇出導電體29。例如，該扇出導電體29係為適應於該電子元件22之電性連接墊220幾何形狀之柱體，如方柱、圓柱、或其它截面形狀之短柱，並無特別限制。

如圖2E所示，於該承載件9上形成一封裝層25，以令該封裝層25包覆該第一線路層21、該功能墊20、該電子元件22及該複數導電柱24。

於本實施例中，該封裝層25係定義有相對之第一表面25a與第二表面25b，以令該封裝層25之第二表面25b結合至該承載件9(或該離形層90)上。

再者，形成該封裝層25之材料係為絕緣材，其可為有機介電材(如防焊材)或無機介電材(如絕緣氧化物)。例如，該有機介電材之種類可包含ABF(Ajinomoto Build-up Film)、預浸材、鑄模化合物(Molding Compound)、環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)或底層塗料(Primer)。

又，藉由整平製程，如研磨方式，移除該封裝層25之部分材質，以令該封裝層25之第一表面25a齊平該導電柱24之端面24a，使該導電柱24之端面24a外露於該封裝層25之第一表面25a。

另外，於其它實施例中，如圖2E-1所示，亦可先形成該封裝層25，再以雷射開孔251露出該電子元件22之電性連接墊220，且形成通孔250於該封裝層25之第一表面25a上，之後形成導電材於該開孔251及通孔250中，使該導電材成為導電盲孔36及錐狀導電柱34，如圖2G-1所示。

如圖2F所示，接續如圖2E所示之製程，以圖案化曝光顯影方式電鍍形成一第二線路層26於該封裝層25之第一表面25a上，以令該第二線路層26電性連接該電子元件22及該複數導電柱24。

於本實施例中，該第二線路層26係為扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。於另一實施例中，若接續如圖2E-1所示之製程，於形成該第二線路層26時，如圖2G-1所示，同步形成複數導電盲孔36與導電柱34，以令該複數導電盲孔36電性連接該第二線路層26與該電子元件22之電性連接墊220。

再者，該第二線路層26係接觸該導電柱24之端面24a以電性連接該導電柱24。應可理解地，若該導電柱24之端面24a未外露於該封裝層25之第一表面25a，則該第二線路層26可藉由該導電盲孔260電性連接該導電柱24。

如圖2G所示，移除該承載件9及其上之離形層90，以露出該封裝層25之第二表面25b、功能墊20及該第一線路層21之底側之表面，使該第一線路層21之底側之表面作為外接墊。

再者，於其它實施例中，於該第二線路層26(或該封裝層25之第一表面25a)上亦可以增層法形成至少一增層線路結構26a，如圖2H所示之電子封裝件2a，該增層線路結構26a電性連接該電子元件22與導電柱24，且該增層線路結構26a係具有複數介電層260、複數設於該介電層260上之第二線路層261及複數設於該介電層260中並電性連接各該第二線路層261之導電盲孔262，其中， 該介電層260之介電材係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等。

於後續製程中，該電子封裝件2,2a可於該第二線路層26,261上形成複數如銲球之導電元件27(如圖2H所示)，以供外接至少一如半導體晶片、被動元件(如多層陶瓷電容(Multi-Layer Ceramic Capacitor)或低電感陶瓷電容(Low Inductance Ceramic Capacitor))、電路板或另一封裝件之電子裝置8(如圖2H所示)。應可理解地，亦可於該封裝層25之第二表面25b及第一線路層21上形成另一增層線路結構26b(如圖2H所示)，以供外接如半導體晶片、被動元件、電路板或另一封裝件之電子裝置(圖未示)。

本發明之製法，主要藉由將該表面處理層28形成於功能墊20之部分(局部)頂表面上，使該結合層23同時接觸兩種不同金屬材(該表面處理層28與該功能墊20)，故於該電子封裝件2,2a經過冷熱衝擊時，該表面處理層28係具備緩衝效果，因而能提高該電子封裝件2,2a之可靠度。例如，若該功能墊20與該結合層23之化學結合力不符預期時，該表面處理層28可作為該功能墊20與該結合層23之間的緩衝層，以增強該電子封裝件2,2a於冷熱衝擊下的可靠度。

再者，相較於習知銅墊頂表面上全面塗佈強化層，本發明之製法僅於功能墊20之部分(局部)頂表面上形成表面處理層28，因而能降低生產成本。

本發明復提供一種電子封裝件2a，係包括：一包含至少一功能墊20及一第一線路層21之圖案化金屬層、一設於該功能墊20部分表面上之表面處理層28、一結合層23、一設於該結合層23上之電子元件22、一封裝層25以及一增層線路結構26a。

所述之封裝層25係包覆該電子元件22與該圖案化金屬層且具有相對之第一表面25a及第二表面25b，並使部分之該第一線路層21之底側之表面外露於該封裝層25以作為外接墊。

所述之功能墊20係自該第二表面25b埋設於該封裝層25中。

所述之表面處理層28係設於該功能墊20之部分表面上。

所述之結合層23係設於於該功能墊20及該表面處理層28上。

所述之電子元件22係藉由該結合層23設於該功能墊20及表面處理層28上且設有複數電性連接墊220。

所述之增層線路結構26a係與該封裝層25結合並電性連接該電子元件22之該電性連接墊220及該第一線路層21。

於一實施例中，該表面處理層28係均勻或非均勻分布於該功能墊20之部分表面上。

於一實施例中，該功能墊20之材質不同於該表面處理層28之材質。例如，該功能墊20與該表面處理層28係為不同之金屬材質。

於一實施例中，該結合層23係為導電黏膠或絕緣黏膠。

於一實施例中，該增層線路結構26a係藉由複數扇出導電體29電性連接該電子元件22之該電性連接墊220，且該扇出導電體29係形成為適應於該電子元件22之電性連接墊220的幾何形狀之柱體。

綜上所述，本發明之電子封裝件及其製法，係藉由將該表面處理層28形成於該功能墊20之部分頂表面上，以令該結合層23同時接觸兩種不同金屬材，使該表面處理層28作為緩衝層，故本發明之電子封裝件之可靠度能符合需求。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

20:功能墊

21:第一線路層

22:電子元件

23:結合層

24:導電柱

25:封裝層

25a:第一表面

25b:第二表面

26:第二線路層

28:表面處理層

29:扇出導電體

Claims (12)

1. 一種電子封裝件，係包括：

   一圖案化金屬層，係包括至少一功能墊及一第一線路層；

   一表面處理層，係設於該功能墊之部分表面上；

   一結合層，係設於於該功能墊及該表面處理層上；

   一電子元件，係設於該結合層上，藉由該結合層結合於該功能墊及該表面處理層上，且該電子元件設有複數電性連接墊；

   一封裝層，係包覆該電子元件與該圖案化金屬層，並使部分之該第一線路層之底側之表面外露於該封裝層以作為外接墊；以及

   一增層線路結構，係與該封裝層結合並電性連接該電子元件之該電性連接墊及該第一線路層。
2. 如請求項1所述之電子封裝件，其中，該表面處理層係均勻或非均勻分布於該功能墊之部分表面上。
3. 如請求項1所述之電子封裝件，其中，該功能墊與該表面處理層係為不同之金屬材質。
4. 如請求項1所述之電子封裝件，其中，該結合層係為導電黏膠或絕緣黏膠。
5. 如請求項1所述之電子封裝件，其中，該增層線路結構係藉由扇出導電體電性連接該電子元件之該電性連接墊。
6. 如請求項5所述之電子封裝件，其中，該扇出導電體係形成為適應於該電子元件之電性連接墊的幾何形狀之柱體。
7. 一種電子封裝件之製法，係包括：

   提供一至少具有金屬表面之承載件；

   於該承載件上以圖案化曝光顯影方式電鍍形成一圖案化金屬層，其中，該圖案化金屬層包括有至少一功能墊及一第一線路層；

   於該功能墊之部分表面上形成表面處理層；

   於該功能墊及該表面處理層上形成一結合層；

   於該結合層上接置一電子元件，其中，該電子元件係具有複數電性連接墊；

   於部分之該第一線路層上以圖案化曝光顯影方式形成複數導電柱；

   以封裝層包覆該電子元件及該複數導電柱；

   於該封裝層上以圖案化曝光顯影方式電鍍形成一第二線路層，以令該第二線路層電性連接該電子元件及該複數導電柱；以及

   移除該承載件，以露出部分之該第一線路層之底側之表面作為外接墊。
8. 如請求項7所述之電子封裝件之製法，其中，該表面處理層係均勻或非均勻分布形成於該功能墊之部分表面上。
9. 如請求項7所述之電子封裝件之製法，其中，該功能墊與該表面處理層係為不同之金屬材質。
10. 如請求項7所述之電子封裝件之製法，復包括於形成該複數導電柱時，同步於該電子元件之電性連接墊上形成柱狀之扇出導電體。
11. 如請求項10所述之電子封裝件之製法，其中，該扇出導電體係為適應於該電子元件之電性連接墊的幾何形狀之柱體。
12. 如請求項7所述之電子封裝件之製法，復包括於形成該封裝層後，以雷射開孔露出該電子元件之該電性連接墊，且於後續形成該第二線路層時，同步形成導電盲孔，以令該導電盲孔電性連接該第二線路層與該電子元件之該電性連接墊。

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