TWI420640B - 半導體封裝裝置、半導體封裝結構及其製法 - Google Patents

Description

半導體封裝裝置、半導體封裝結構及其製法

本發明係有關於一種半導體封裝裝置、半導體封裝結構及其製法，更詳而言之，係有關於一種具矽通道(TSV)之半導體封裝裝置、半導體封裝結構及其製法。

隨著電子產品的發展以及晶片整合度提高的需求，業界發展出以深層蝕刻技術為基礎的矽通道技術(Through-Silicon Via, TSV)，相關之專利包括有美國專利公告第5,270,261號、美國專利公告第5,202,754號等。

請參閱第2A至2E圖所示，係為習知具矽通道之半導體裝置之製作流程示意圖，如圖所示，係提供一晶圓20，於該晶圓20之一表面形成開孔201，且於該開孔201中填充金屬材料21，同時於該金屬材料21上形成銲墊22，並藉由黏著材料23黏著於載片24上，接著進行研磨製程，以將該晶圓20進行薄化，以使相對具有該銲墊22之晶圓另一表面外露出該金屬材料21，同時移除該黏著材料23及該載片24，再將半導體晶片30設置於外露出該金屬材料21之晶圓20表面上，以供該半導體晶片30電性連接至該晶圓20，再於該晶圓20之銲墊22上植設複數銲料凸塊31，以供後續電性連接至外界裝置。

前述製法中，於植設銲料凸塊時，係將該晶圓20設有該半導體晶片30之一側朝下，而將該晶圓20設有該銲墊22一側朝上，以於該銲墊22上植設複數銲料凸塊31， 然而，此時由於該半導體晶片30之厚度大小不同，易使該晶圓20置放不平整，而導致於進行銲料凸塊製程時造成銲料凸塊31植設位置偏移，以及後續欲將該晶圓20進行切單作業時造成切割不易等問題。

因此，如何提出一種具矽通道之半導體裝置及其製法以克服先前技術之種種缺失，實已成爲目前亟待克服之難題。

鑑於上述習知技術之缺點，本發明之一目的在於提供一種可提升晶圓置放平整度之半導體封裝裝置、半導體封裝結構及其製法。

本發明之又一目的在於提供一種易於進行切割作業之半導體封裝裝置、半導體封裝結構及其製法。

本發明之復一目的在於提供一種可避免銲料凸塊植設位置偏移之半導體封裝裝置、半導體封裝結構及其製法。

本發明之再一目的在於提供一種可保護半導體晶片之半導體封裝裝置、半導體封裝結構及其製法。

本發明之次一目的在於提供一種可提升散熱效能之半導體封裝裝置、半導體封裝結構及其製法。

為達上述目的，本發明揭露一種半導體封裝裝置之製法，係包括：提供一晶圓(wafer)，該晶圓具有複數矽基板，該矽基板具有相對之第一表面及第二表面與複數矽通道；將複數半導體晶片設置於該矽基板之第一表面上，且 電性連接至該矽通道；於該矽基板之第一表面上形成包覆該半導體晶片之封裝膠體；形成一硬質元件於該封裝膠體上；以及形成複數導電元件於該矽基板之第二表面上，且電性連接至該矽通道。後續製法復包括對該晶圓進行切單作業。該硬質元件選自玻璃材料、熱固性材料及金屬材料之一者。

透過前述製法，本發明復揭示一種半導體封裝裝置，係包括：矽基板，係具有相對之第一表面及第二表面與複數矽通道；半導體晶片，係設置於該矽基板之第一表面上，且電性連接至該矽通道；封裝膠體，係形成於該矽基板之第一表面上並包覆該半導體晶片；硬質元件，係形成於該封裝膠體上；以及多數導電元件，係設置於該矽基板之第二表面上，且電性連接該矽通道。

另外，亦可揭露一種半導體封裝結構之製法，係包括：提供一晶圓，該晶圓具有複數矽基板，且該矽基板具有相對之第一及第二表面與複數矽通道；將半導體晶片接置於該矽基板第一表面上，且電性連接至該矽通道；於該矽基板第一表面上形成包覆該半導體晶片之封裝膠體；於該封裝膠體上形成一硬質元件；於該矽基板第二表面上形成複數電性連接至該矽通道之導電元件；以及將一承載件接置並電性連接該導電元件，以供與該半導體晶片電性連接。

透過前述製法，本發明另可揭示一種半導體封裝結構，係包括：矽基板，係具有相對之第一及第二表面與矽 通道；半導體晶片，係設置於該矽基板之第一表面上，且電性連接至該矽通道；封裝膠體，係形成於該矽基板之第一表面上並包覆該半導體晶片；硬質元件，係設置於該封裝膠體上；導電元件，係設置於該矽基板之第二表面上，並電性連接至該矽通道；以及承載件，係接置並電性連接該導電元件，以供與該半導體晶片電性連接。

因此，本發明之半導體封裝裝置、半導體封裝結構及其製法主要係提供具有複數矽基板之晶圓，該矽基板具有相對之第一表面及第二表面，且該矽基板藉由矽通道技術形成填充有導電材料之矽通道，接著，將複數半導體晶片設置於該矽基板之第一表面上，且電性連接至該矽通道，並於該矽基板之第一表面上形成包覆該半導體晶片之封裝膠體，再於該封裝膠體上形成一硬質元件，及該矽基板之第二表面上形成複數導電元件，其後復可對該晶圓進行切單作業，以分離各該矽基板，進而形成複數具矽通道之半導體封裝裝置，並可將各該半導體封裝裝置藉由各該導電元件與承載件電性連接，進而形成半導體封裝結構，其中，由於該硬質元件係由玻璃材料、金屬材料、熱固性材料等材料所製成，俾於進行植設導電元件時，可藉由該硬質元件提供該晶圓置放之平整度，同時，於進行切單作業時該晶圓可藉由該硬質元件之支撐作用而平穩地置放於切單載具上，進以解決習知技術中因不平整問題造成導電元件植設困難以及於切單作業切割不易等問題；再者，透過在該半導體晶片上方設置該硬質元件，復可提供該半導 體晶片額外之保護，且藉由金屬材質之硬質元件復可提升半導體封裝裝置散熱效能。

以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。

請參閱第1A至1E圖，係顯示本發明之半導體封裝裝置及其製法之示意圖。

如第1A圖所示，提供一晶圓(wafer)10，該晶圓10具有複數矽基板100，且該矽基板100具有相對之第一表面101及第二表面102，其中，該矽基板100藉由矽通道(Through-Silicon Via, TSV)技術形成複數填充有導電材料之矽通道103，亦即，於該矽基板100之第二表面102形成至少一貫穿孔，並於該貫穿孔中填充如銅或鎳/金之導電材料，再藉由研磨作業(Grinding)將該矽基板100之第一表面101進行薄化製程，以外露填充於該貫穿孔中之導電材料，進而形成矽通道103。

接著，提供複數半導體晶片11，以將該半導體晶片11設置於該矽基板100之第一表面101上，並電性連接至該矽通道103，其中該矽基板100與該半導體晶片11間復可填充底部填膠111，藉以減少該晶圓10與該半導 體晶片11間之相對變形。

如第1B圖所示，於該矽基板100之第一表面101上形成封裝膠體12，以包覆該半導體晶片11。

接著於該封裝膠體12上形成硬質元件13，該硬質元件13由玻璃材料、金屬材料(如銅金屬等)、熱固性材料(如聚亞醯胺樹脂(Polyimide Resin)、BT樹脂(Bismaleimide Triazine Resin)、及FR-4等)等材料所製成。

如第1C圖所示，於該矽基板100之第二表面102上形成複數如為銲料凸塊之導電元件14，並使該些導電元件14電性連接至該矽通道103，其中，該晶圓10於進行銲料凸塊製程時，係將矽基板100設有該硬質元件13之一側朝下，而該矽基板100之第二表面102朝上，以於第二表面102上形成導電元件14，以供與該矽基板100電性連接之半導體晶片11可藉由該些矽通道103及導電元件14與外界裝置電性連接，同時，可藉由該硬質元件13提供該晶圓10之平整度，以解決習知銲料凸塊製程中不平整之問題。

如第1D圖所示，其後復可對該晶圓10進行切單作業，以分離各該矽基板100，進而形成複數具矽通道103之半導體封裝裝置，亦即，將上述具有半導體晶片100、硬質元件13之晶圓10置放於載具上，由於該硬質元件13係由玻璃材料、金屬材料、熱固性材料等材料所製成，使該晶圓10可藉由該硬質元件13之支撐作用而平穩地置 放於該載具，以利於切割而形成複數半導體封裝裝置。

再者，由於該硬質元件13係設於該半導體晶片11上方，故可提供該半導體晶片11額外之保護，且藉由金屬材質之硬質元件13復可提升半導體封裝裝置散熱效能。

復請參閱第1C及1D圖所示，透過前述製法，本發明亦揭示一種半導體封裝裝置，係包括：矽基板100，該矽基板100具有相對之第一及第二表面101,102及矽通道103；半導體晶片11，係設置於該第一表面101上，且電性連接至該矽通道103；封裝膠體12，係形成於該矽基板100第一表面101上並包覆該半導體晶片11；硬質元件13，係設置於該封裝膠體12上；以及多數導電元件14，係設置於該矽基板100第二表面102上，並使該導電元件14電性連接至該矽通道103。

請參閱第1E圖所示，係為本發明之半導體封裝結構示意圖。本實施例大致與上述實施例相同，其差別在於於具有填充有導電材料之矽通道103的矽基板100上，將複數半導體晶片11設置於該矽基板100上並電性連接至該矽通道103，且於該矽基板100上形成包覆該半導體晶片11之封裝膠體12，再於該封裝膠體12形成一硬質元件13，及形成複數導電元件14後對進行切單作業，藉以分離各該矽基板100以形成複數半導體封裝裝置，各該半導體封裝裝置可透過該導電元件14與承載件15電性連接，進而與該半導體晶片11電性連接以形成半導體封裝結 構，該承載件15可為基板、電路板或導線架。

透過前述製法，本發明亦揭示一種半導體封裝結構，係包括：矽基板100，該矽基板100具有相對之第一及第二表面101,102及矽通道103；半導體晶片11，係設置於該第一表面101上，且電性連接至該矽通道103；封裝膠體12，係形成於該矽基板100第一表面101上並包覆該半導體晶片11；硬質元件13，係設置於該封裝膠體12上；多數導電元件14，係設置於該矽基板100第二表面102上，並使該導電元件14電性連接至該矽通道103；以及承載件15，係接置並電性連接該導電元件14，以供與該半導體晶片11電性連接。

因此，本發明之半導體封裝裝置、半導體封裝結構及其製法主要係提供具有複數矽基板之晶圓，該矽基板具有相對之第一表面及第二表面，且該矽基板藉由矽通道技術形成填充有導電材料之矽通道，接著，將複數半導體晶片設置於該矽基板之第一表面上，且電性連接至該矽通道，並於該矽基板之第一表面上形成包覆該半導體晶片之封裝膠體，再於該封裝膠體上形成一硬質元件，及於該矽基板之第二表面上形成複數導電元件，其後復可對該晶圓進行切單作業，以分離各該矽基板，進而形成複數具矽通道之半導體封裝裝置，同時，各該半導體封裝裝置可透過該導電元件與可為基板、電路板或導線架的承載件電性連接，進而形成半導體封裝結構，其中，由於該硬質元件係由玻璃材料、金屬材料、熱固性材料等材料所製成，俾於進行 植設導電元件時，可藉由該硬質元件提供該晶圓置放之平整度，同時，於進行切單作業時該晶圓可藉由該硬質元件之支撐作用而平穩地置放於切單載具上，進以解決習知技術中因不平整問題造成導電元件植設困難以及於切單作業切割不易等問題；再者，透過在該半導體晶片上方設置該硬質元件，復可提供該半導體晶片額外之保護，且藉由金屬材質之硬質元件復可提升半導體封裝裝置散熱效能。

上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

10‧‧‧晶圓

100‧‧‧矽基板

101‧‧‧第一表面

102‧‧‧第二表面

103‧‧‧矽通道

11‧‧‧半導體晶片

111‧‧‧底部填膠

12‧‧‧封裝膠體

13‧‧‧硬質元件

14‧‧‧導電元件

15‧‧‧承載件

20‧‧‧晶圓

201‧‧‧開孔

21‧‧‧金屬材料

22‧‧‧銲墊

23‧‧‧黏著材料

24‧‧‧載片

30‧‧‧半導體晶片

31‧‧‧銲料凸塊

第1A至1D圖係為本發明之半導體封裝裝置及其製法之示意圖；第1E圖係為本發明之半導體封裝結構及其製法之示意圖；以及第2A至2E圖係為習知具矽通道之半導體裝置之製作流程示意圖。

10‧‧‧晶圓

100‧‧‧矽基板

101‧‧‧第一表面

102‧‧‧第二表面

103‧‧‧矽通道

11‧‧‧半導體晶片

12‧‧‧封裝膠體

13‧‧‧硬質元件

14‧‧‧導電元件

Claims (24)

1. 一種半導體封裝裝置，係至少包括：矽基板，係具有相對之第一及第二表面與矽通道；半導體晶片，係設置於該矽基板之第一表面上，且電性連接至該矽通道；封裝膠體，係形成於該矽基板之第一表面上並包覆該半導體晶片；硬質元件，係設置於該封裝膠體上且未電性連接該半導體晶片，該封裝膠體係位於該硬質元件與該半導體晶片之間並暴露該硬質元件；以及導電元件，係設置於該矽基板之第二表面上，並電性連接至該矽通道。
2. 如申請專利範圍第1項之半導體封裝裝置，其中，該矽通道填充有導電材料，且該導電材料係選自銅及鎳/金之其中一者。
3. 如申請專利範圍第1項之半導體封裝裝置，其中，該硬質元件選自玻璃材料、熱固性材料及金屬材料之其中一者。
4. 如申請專利範圍第1項之半導體封裝裝置，其中，該導電元件係為銲料凸塊。
5. 如申請專利範圍第1項之半導體封裝裝置，其中，該半導體晶片與該矽基板間復填充有底部填膠。
6. 一種半導體封裝裝置之製法，係包括： 提供一晶圓，該晶圓具有複數矽基板，且該矽基板具有相對之第一及第二表面與複數矽通道；將半導體晶片接置於該矽基板第一表面上，且電性連接至該矽通道；於該矽基板第一表面上形成包覆該半導體晶片之封裝膠體；於該封裝膠體上形成一硬質元件，該硬質元件未電性連接該半導體晶片，該封裝膠體係位於該硬質元件與該半導體晶片之間並暴露該硬質元件；以及於該矽基板第二表面上形成複數電性連接至該矽通道之導電元件。
7. 如申請專利範圍第6項之半導體封裝裝置之製法，復包括進行切單作業以分離各該矽基板。
8. 如申請專利範圍第6項之半導體封裝裝置之製法，其中，該矽通道填充有導電材料，且該導電材料係選自銅及鎳/金之其中一者。
9. 如申請專利範圍第6項之半導體封裝裝置之製法，其中，該硬質元件選自玻璃材料、熱固性材料及金屬材料之其中一者。
10. 如申請專利範圍第6項之半導體封裝裝置之製法，其中，該導電元件係為銲料凸塊。
11. 如申請專利範圍第6項之半導體封裝裝置之製法，其中，該半導體晶片與該矽基板間填充有底部填膠。
12. 一種半導體封裝結構，係至少包括： 矽基板，係具有相對之第一及第二表面與矽通道；半導體晶片，係設置於該矽基板之第一表面上，且電性連接至該矽通道；封裝膠體，係形成於該矽基板之第一表面上並包覆該半導體晶片；硬質元件，係設置於該封裝膠體上且未電性連接該半導體晶片，該封裝膠體係位於該硬質元件與該半導體晶片之間並暴露該硬質元件；導電元件，係設置於該矽基板之第二表面上，並電性連接至該矽通道；以及承載件，係接置並電性連接該導電元件，以與該半導體晶片電性連接。
13. 如申請專利範圍第12項之半導體封裝結構，其中，該矽通道填充有導電材料，且該導電材料係選自銅及鎳/金之其中一者。
14. 如申請專利範圍第12項之半導體封裝結構，其中，該硬質元件選自玻璃材料、熱固性材料及金屬材料之其中一者。
15. 如申請專利範圍第12項之半導體封裝結構，其中，該導電元件係為銲料凸塊。
16. 如申請專利範圍第12項之半導體封裝結構，其中，該半導體晶片與該矽基板間復填充有底部填膠。
17. 如申請專利範圍第12項之半導體封裝結構，其中， 該承載件係為基板、電路板及導線架之其中一者。
18. 一種半導體封裝結構之製法，係包括：提供一晶圓，該晶圓具有複數矽基板，且該矽基板具有相對之第一及第二表面與複數矽通道；將半導體晶片接置於該矽基板第一表面上，且電性連接至該矽通道；於該矽基板第一表面上形成包覆該半導體晶片之封裝膠體；於該封裝膠體上形成一硬質元件，該硬質元件未電性連接該半導體晶片，該封裝膠體係位於該硬質元件與該半導體晶片之間並暴露該硬質元件；於該矽基板第二表面上形成複數電性連接至該矽通道之導電元件；以及將一承載件接置並電性連接該導電元件，以與該半導體晶片電性連接。
19. 如申請專利範圍第18項之半導體封裝結構之製法，復包括進行切單作業以分離各該矽基板。
20. 如申請專利範圍第18項之半導體封裝結構之製法，其中，該矽通道填充有導電材料，且該導電材料係選自銅及鎳/金之其中一者。
21. 如申請專利範圍第18項之半導體封裝結構之製法，其中，該硬質元件選自玻璃材料、熱固性材料及金屬材料之其中一者。
22. 如申請專利範圍第18項之半導體封裝結構之製法， 其中，該導電元件係為銲料凸塊。
23. 如申請專利範圍第18項之半導體封裝結構之製法，其中，該半導體晶片與該矽基板間填充有底部填膠。
24. 如申請專利範圍第18項之半導體封裝結構之製法，其中，該承載件係為基板、電路板及導線架之其中一者。