TWI419162B - 具放電路徑之單埠靜態隨機存取記憶體 - Google Patents

Description

具放電路徑之單埠靜態隨機存取記憶體

本發明係有關一種具放電路徑之單埠靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種即使於高記憶容量時仍能具有高可靠性與高穩定性之寫入操作的單埠靜態隨機存取記憶體。

記憶體在電腦工業中扮演著無可或缺的角色。通常，記憶體可依照其能否在電源關閉後仍能保存資料，而區分為動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)兩種。動態隨機存取記憶體(DRAM)具有面積小及價格低等優點，但操作時必須不時地更新(refresh)以防止資料因漏電流而遺失，而導致存在有高速化困難及消耗功率大等缺失。相反地，靜態隨機存取記憶體(SRAM)的操作則較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。

目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以SRAM為主流。此乃由於SRAM待機電流小，適於連續通話時間、連續待機時間盡可能延長之手機。

靜態隨機存取記憶體(SRAM)主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線及一互補位元線所組成。

第1圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體P1和P2稱為負載電晶體(load transistor)，NMOS電晶體M1和M2稱為驅動電晶體(driving transistor)，NMOS電晶體M3和M4稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率(cell ratio))通常設定在2至3之間，而導致存在有高集積化困難及價格高等缺失。第1圖所示6T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬(其PMOS電晶體和NMOS電晶體之零基底偏壓臨限電壓值V_THO 分別為-0.7866083V和0.582913V)，其中，PMOS電晶體P1、P2之通道寬長比均為(W/L)=(1μm/1.4μm)，NMOS電晶體M1和M2之通道寬長比均為(W/L)=(2μm/0.35μm)，而NMOS電晶體M3和M4之通道寬長比則均為(W/L)=(1.3μm/0.35μm)。

用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞在不變更PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬(其PMOS電晶體和NMOS電晶體之零基底偏壓臨限電壓值V_THO 分別為-0.7866083V和0.582913V)，其中，PMOS電晶體P1、P2之通道寬長比均為(W/L)=(1μm/1.4μm)，NMOS電晶體M1和M2之通道寬長比均為(W/L)=(2μm/0.35μm)，而NMOS電晶體M3之通道寬長比則均為(W/L)=(1.3μm/0.35μm)，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。

迄今，有許多具單一位元線之5T靜態隨機存取記憶體晶胞之技術被提出，例如非專利文獻1(I. Carlson et al.,”A high density,low leakage,5T SRAM for embedded caches,”Solid-State Circuits Conference,2004. ESSCIRC 2004. Proceeding of the 30th European,pp.215-218,2004.)之5T SRAM由於係藉由重新設計晶胞中之二驅動電晶體、二負載電晶體以及一存取電晶體之通道寬長比以解決寫入邏輯1困難之問題，而造成破壞原有晶胞中之驅動電晶體與負載電晶體之對稱性關係並從而易受製程變異的影響；非專利文獻2(M. Wieckowski et al.,”A novel five-transistor(5T)sram cell for high performance cach,”IEEE Conference on SOC,pp.1001-1002,2005.)之5T SRAM由於係於晶胞中之二負載電晶體間設置一長通道長度之存取電晶體以解決寫入邏輯1困難之問題，而造成降低存取速度之缺失；專利文獻3(98年6月1日第TW M358390號)所提出之寫入操作時降低電源電壓之單埠靜態隨機存取記憶體(其主要代表圖如第5圖所示)雖可有效解決寫入邏輯1困難之問題，惟寫入操作時，由於高電壓節點(VH)在由高電源供應電壓(HV_DD )下降至低電源供應電壓(LV_DD )的過程中缺乏有效的放電路徑，而造成於高記憶容量及/或高速操作時存在低寫入可靠度與低寫入穩定度等問題，因此仍有改進空間。

有鑑於此，本發明之主要目的係提出一種具放電路徑之單埠靜態隨機存取記憶體，其不但可有效避免寫入邏輯1相當困難之問題，並且即使於高記憶容量及/或高速操作時仍能具有高可靠性與高穩定性之寫入操作。

本發明提出一種具放電路徑之單埠靜態隨機存取記憶體，其係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行；複數個寫入電壓控制電路(2)；以及複數個放電路徑(3)，其中，每一列記憶體晶胞設置一個寫入電壓控制電路(2)以及一個放電路徑(3)。該等寫入電壓控制電路(2)於對應之控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，一方面將一高電壓節點(VH)之電位經由對應之放電路徑放電一預定時間，另一方面將一低電源供應電壓(LV_DD )供應至該高電壓節點(VH)，其中該控制信號(CTL)為一寫入致能(Write Enable，簡稱WE)信號與對應之字元線(WL)信號的及閘(AND gate)運算結果，亦即僅於該寫入致能(WE)信號與該對應之字元線(WL)信號均為邏輯高位準時，該控制信號(CTL)方為邏輯高位準；而於對應之該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將一高電源供應電壓(HV_DD )供應至該高電壓節點(VH)。結果，本發明所提出之具放電路徑之單埠靜態隨機存取記憶體，不但可有效避免寫入邏輯1相當困難之問題，並且即使於高記憶容量時仍能具有高可靠性與高穩定性之寫入操作。

根據上述之主要目的，本發明提出一種具放電路徑之單埠靜態隨機存取記憶體，該具放電路徑之單埠靜態隨機存取記憶體係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行；複數個寫入電壓控制電路(2)；以及複數個放電路徑(3)，其中，每一列記憶體晶胞設置一個寫入電壓控制電路(2)以及一個放電路徑(3)

為了便於說明起見，第6圖所示之具放電路徑之單埠靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一寫入電壓控制電路(2)以及一放電路徑(3)做為較佳實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)、一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)以及一第三NMOS電晶體(M3)，其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。該第三NMOS電晶體(M3)係做為存取電晶體(access transistor)使用，其閘極係連接至一字元線(WL)，該字元線(WL)於選定(selected)時係為具一高電源供應電壓(HV_DD )之邏輯高位準，而於非選定(nonselected)時則為具一接地電壓之邏輯低位準。

請再參考第6圖，該寫入電壓控制電路(2)係由一第三PMOS電晶體(P21)、一第四PMOS電晶體(P22)以及一第三反相器(I23)所組成，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該高電源供應電壓(HV_DD )、一控制信號(CTL)與一高電壓節點(VH)；該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至一低電源供應電壓(LV_DD )、該反相器(I23)之輸出端與該高電壓節點(VH)，而該第三反相器(I23)之輸入端則用以接收該控制信號(CTL)。其中，該控制信號(CTL)為一寫入致能(Write Enable，簡稱WE)信號與一字元線(WL)信號的及閘(AND gate)運算結果，亦即僅於該寫入致能(WE)信號與該字元線(WL)信號均為邏輯高位準時，該控制信號(CTL)方為代表選定寫入狀態之邏輯高位準；而於該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將該高電源供應電壓(HV_DD )供應至該高電壓節點(VH)。

當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，該邏輯高位準之該控制信號(CTL)可使得該寫入電壓控制電路(2)中之第三PMOS電晶體(P21)OFF(截止)，並使得第四PMOS電晶體(P22)ON(導通)，於是可將該低電源供應電壓(LV_DD )供應至該高電壓節點(VH)；而於該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則該邏輯低位準之該控制信號(CTL)可使得該寫入電壓控制電路(2)中之第三PMOS電晶體(P21)ON(導通)，於是可將該高電源供應電壓(HV_DD )供應至該高電壓節點(VH)。

請再參考第6圖，該放電路徑(3)係由一第四NMOS電晶體(M31)、一第五NMOS電晶體(M32)以及一延遲電路(D33)所組成，該第四NMOS電晶體(M31)之源極、閘極與汲極係分別連接至該第五NMOS電晶體(M32)之汲極、該控制信號(CTL)與該高電壓節點(VH)；該第五NMOS電晶體(M32)之源極、閘極與汲極係分別連接至接地端、該延遲電路(D33)之輸出端與該第四NMOS電晶體(M31)之源極，而該延遲電路(D33)之輸入端則用以接收該寫入電壓控制電路(2)中之該第三反相器(I23)之輸出。其中，當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由該放電路徑(3)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電一預定時間，該預定時間係等於該延遲電路(D33)所提供之延遲時間再加上該第三反相器(I23)之下降傳遞延遲時間(fall propagation delay time)，在此值得注意的是，該延遲電路(D33)係由偶數個反相器串接而成，因此可藉由變更該偶數個反相器之數量以調整該延遲電路(D33)所提供之延遲時間，故當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由該放電路徑(3)所提供之放電路徑，以輕易地將該高電壓節點(VH)之電壓位準由該高電源供應電壓(HV_DD )之位準放電至略低於該低電源供應電壓(LV_DD )之位準，並藉由該寫入電壓控制電路(2)中之該第四PMOS電晶體(P22)的導通以精確地將該高電壓節點(VH)之電壓位準固定為該低電源供應電壓(LV_DD )所提供之電壓位準。

接下來依單埠靜態隨機存取記憶晶胞之4種寫入狀態來說明第6圖之本發明較佳實施例如何完成寫入動作。

(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：

在寫入動作發生前(字元線WL為接地電壓)，第一NMOS電晶體M1為ON(導通)，該高電源供應電壓(HV_DD )供應至該電壓節點(VH)。因為第一NMOS電晶體M1為ON，所以當寫入動作開始時，字元線(WL)由Low(接地電壓)轉High(高電源供應電壓HV_DD )，節點A的電壓會跟隨字元線(WL)的電壓而上升。當字元線(WL)的電壓大於第三NMOS電晶體(M3)(即存取電晶體)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是接地電壓，所以會將節點A放電，而完成邏輯0的寫入動作，直到寫入週期結束。在此值得注意的是，該電壓節點(VH)於寫入初期係具有該低電源供應電壓(LV_DD )之位準，而於寫入週期結束後則具有該高電源供應電壓(HV_DD )之位準。

(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：

在寫入動作發生前(字元線WL為接地電壓)，第一NMOS電晶體M1為ON(導通)，該高電源供應電壓(HV_DD )供應至該電壓節點(VH)。因為第一NMOS電晶體M1為ON，所以當寫入動作開始時，字元線(WL)由Low(接地電壓)轉High(高電源供應電壓HV_DD )，節點A的電壓會跟隨字元線(WL)的電壓而上升。

當字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓以及該放電路徑(3)中之該第四NMOS電晶體(M31)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是High(高電源供應電壓HV_DD )，並且因為第一NMOS電晶體M1仍為ON且節點B仍處於電壓位準為接近於該高電源供應電壓(HV_DD )之電壓位準的初始放電狀態，所以第一PMOS電晶體P1仍為OFF(截止)，而節點A則會快速充電至該第三NMOS電晶體(M3)之導通等效電阻(R_M3 )與該第一NMOS電晶體(M1)之導通等效電阻(R_M1 )所呈現之分壓電壓位準，該分壓電壓位準等於R_M1 /(R_M3 ＋R_M1 )乘以高電源供應電壓(HV_DD )所提供之電壓位準，此時由於該第三NMOS電晶體(M3)係工作於飽和區(saturation region)且該第一NMOS電晶體(M1)係工作於線性區(triode region)，因此該第三NMOS電晶體(M3)之導通等效電阻(R_M3 )會遠大於該第一NMOS電晶體(M1)之導通等效電阻(R_M1 )，於是節點A會呈現低的分壓電壓位準，其值約等於第4圖之習知5T靜態隨機存取記憶體晶胞在時間為25奈秒至30奈秒期間所模擬之0.52mV。

接著節點B逐步放電至較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M1)之導通等效電阻(R_M1 )呈現較高的電阻值，該較高的電阻值會於節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)，而使得節點B獲得更低電壓位準，該節點B之更低電壓位準又會經由第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)，而使得節點A獲得更高電壓位準，依此循環，即可將節點A充電至高電源供應電壓(HV_DD )扣減該第三NMOS電晶體(M3)的臨界電壓或該低電源供應電壓(LV_DD )兩者中之較大者，而完成邏輯1的寫入動作。在此值得注意的是，由於該電壓節點(VH)於寫入初期係具有該低電源供應電壓(LV_DD )之位準，而於寫入週期結束後則具有該高電源供應電壓(HV_DD )之位準，因此，寫入週期結束後，該節點A會被充電至該高電源供應電壓(HV_DD )之位準。

(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：

在寫入動作發生前(字元線WL為接地電壓)，第一PMOS電晶體P1為ON(導通)，該高電源供應電壓(HV_DD )供應至該電壓節點(VH)。當字元線(WL)由Low(接地電壓)轉High(高電源供應電壓HV_DD )，且該字元線(WL)的電壓大於第三NMOS電晶體(M3)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)；待該低電源供應電壓(LV_DD )供應至電源節點(V_DD )後，此時因為位元線(BL)是High(高電源供應電壓HV_DD )，並且因為第一PMOS電晶體P1仍為ON，所以節點A的電壓會降低至高電源供應電壓HV_DD 扣減該第三NMOS電晶體(M3)的臨界電壓或該低電源供應電壓(LV_DD )兩者中之較大者，直到寫入週期結束該高電源供應電壓(HV_DD )供應至電壓節點(VH)。

(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：

在寫入動作發生前(字元線WL為接地電壓)，第一PMOS電晶體P1為ON(導通)，該高電源供應電壓(HV_DD )供應至電壓節點(VH)。當字元線(WL)由Low(接地電壓)轉High(高電源供應電壓HV_DD )，且該字元線(WL)的電壓大於第三NMOS電晶體(M3)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為位元線(BL)是Low(接地電壓)，所以會將節點A放電而完成邏輯0的寫入動作，直到寫入週期結束。在此值得注意的是，該電壓節點(VH)於寫入初期係具有該低電源供應電壓(LV_DD )之位準，而於寫入週期結束後則具有該高電源供應電壓(HV_DD )之位準。

第6圖所示之本發明較佳實施例，於寫入操作時之HSPICE暫態分析模擬結果，如第7圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬(其PMOS電晶體和NMOS電晶體之零基底偏壓臨限電壓值V_THO 分別為-0.7866083V和0.582913V)，其中，PMOS電晶體P1、P2之通道寬長比均為(W/L)=(1μm/1.4μm)，NMOS電晶體M1和M2之通道寬長比均為(W/L)=(2μm/0.35μm)，而NMOS電晶體M3之通道寬長比則均為(W/L)=(1.3μm/0.35μm)，由該模擬結果可証實，本發明所提出之具放電路徑之單埠靜態隨機存取記憶體，能藉由寫入操作時降低電源電壓，以有效避免第3圖所示之習知5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。再者，本發明所提出之具放電路徑之單埠靜態隨機存取記憶體，即使操作於具有高記憶容量及/或高速操作之靜態隨機存取記憶體時，仍可藉由本發明所提供之放電路徑(3)以有效提高寫入操作之可靠度與穩定度。

【發明功效】

本發明所提出之具放電路徑之單埠靜態隨機存取記憶體，具有如下功效：

(1)避免寫入邏輯1困難之問題：本發明所提出之具放電路徑之單埠靜態隨機存取記憶體可藉由寫入操作時降低高電壓節點(VH)之電壓位準以有效避免第3圖所示之習知具單一位元線之靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題；

(2)於高記憶容量及/或高速操作時仍具高寫入可靠度與高寫入穩定度：由於本發明所提出之具放電路徑之單埠靜態隨機存取記憶體即使於高記憶容量及/或高速操作時，仍可藉由本發明所提供之放電路徑(3)以有效提高寫入操作之可靠度與穩定度。

雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。

P1．．．第一PMOS電晶體

P2．．．第二PMOS電晶體

M1．．．第一NMOS電晶體

M2．．．第二NMOS電晶體

M3．．．第三NMOS電晶體

M4．．．第四NMOS電晶體

BL．．．位元線

BLB．．．互補位元線

WL．．．字元線

VH．．．高電壓節點

A．．．儲存節點

B．．．反相儲存節點

HV_DD ．．．高電源供應電壓

LV_DD ．．．低電源供應電壓

1．．．SRAM晶胞

2．．．寫入電壓控制電路

3．．．放電路徑

CTL．．．控制信號

P21．．．第三PMOS電晶體

P22．．．第四PMOS電晶體

M31．．．第四NMOS電晶體

M32．．．第五NMOS電晶體

D33．．．延遲電路

I23．．．第三反相器

第1圖　係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；

第2圖　係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；

第3圖　係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；

第4圖　係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；

第5圖　係顯示習知第TW M358390號之5T靜態隨機存取記憶體晶胞之電路示意圖；

第6圖　係顯示本發明較佳實施例所提出之具放電路徑之單埠靜態隨機存取記憶體的電路示意圖；

第7圖　係顯示第6圖之本發明較佳實施例之寫入動作時序圖。

P1．．．第一PMOS電晶體

P2．．．第二PMOS電晶體

M1．．．第一NMOS電晶體

M2．．．第二NMOS電晶體

M3．．．第三NMOS電晶體

WL．．．字元線

BL．．．位元線

VH．．．高電壓節點

A．．．儲存節點

B．．．反相儲存節點

HV_DD ．．．高電源供應電壓

LV_DD ．．．低電源供應電壓

1．．．SRAM晶胞

2．．．寫入電壓控制電路

3．．．放電路徑

CTL．．．控制信號

P21．．．第三PMOS電晶體

P22．．．第四PMOS電晶體

M31．．．第四NMOS電晶體

M32．．．第五NMOS電晶體

D33．．．延遲電路

I23．．．第三反相器

Claims (6)

1. 一種具放電路徑之單埠靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數條字元線，每一字元線對應至複數列記憶體晶胞中之一列；複數條位元線，每一位元線係對應至複數行記憶體晶胞中之一行；複數個寫入電壓控制電路(2)，每一列記憶體晶胞設置一個寫入電壓控制電路；以及複數個放電路徑(3)，每一列記憶體晶胞設置一個放電路徑(3)；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由第一PMOS電晶體(P1)與第一NMOS電晶體(M1)所組成，該第一反相器係連接在一高電壓節點(VH)與接地電壓之間；一第二反相器，係由第二PMOS電晶體(P2)與第二NMOS電晶體(M2)所組成，該第二反相器係連接在該高電壓節點(VH)與接地電壓之間；一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；以及一存取電晶體(M3)，係連接在該儲存節點(A)與一對應位元線(BL)之間，且閘極連接至一對應字元線(WL)；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即反相儲存節點B)則連接至該第一反相器之輸入端；其中，每一寫入電壓控制電路(2)更包含：一第三PMOS電晶體(P21)，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至一高電源供應電壓(HV_DD )、一控制信號(CTL)與該高電壓節點(VH)；一第四PMOS電晶體(P22)，該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至一低電源供應電壓(LV_DD )、一第三反相器(I23)之輸出端與該高電壓節點(VH)；以及一第三反相器(I23)，該第三反相器(I23)之輸入端用以接收該控制信號(CTL)，而該第三反相器(I23)之輸出端則連接至該第四PMOS電晶體(P22)之閘極；其中，每一放電路徑(3)更包含：一第四NMOS電晶體(M31)，該第四NMOS電晶體(M31)之源極、閘極與汲極係分別連接至一第五NMOS電晶體(M32)之汲極、該控制信號(CTL)與該高電壓節點(VH)；一第五NMOS電晶體(M32)，該第五NMOS電晶體(M32)之源極、閘極與汲極係分別連接至接地電壓、一延遲電路(D33)之輸出端與該第四NMOS電晶體(M31)之源極；以及一延遲電路(D33)，該延遲電路(D33)之輸入端係用以接收該對應寫入電壓控制電路(2)中之該第三反相器(I23)之輸出端，而該延遲電路(D33)之輸出端則連接至該第五NMOS電晶體(M32)之閘極。
2. 如申請專利範圍第1項所述之具放電路徑之單埠靜態隨機存取記憶體，其中，該控制信號(CTL)為一寫入致能(Write Enable，簡稱WE)信號與該對應字元線(WL)的及閘(AND gate)運算結果，亦即僅於該寫入致能(WE)信號與該對應字元線(WL)均為邏輯高位準時，該控制信號(CTL)方為代表選定寫入狀態之邏輯高位準；而於該控制信號(CTL)為代表非選定寫入狀態之邏輯低位準時，則將該高電源供應電壓(HV_DD )供應至該高電壓節點(VH)。
3. 如申請專利範圍第2項所述之具放電路徑之單埠靜態隨機存取記憶體，其中，該對應字元線(WL)之邏輯高位準係為該高電源供應電壓(HV_DD )之位準。
4. 如申請專利範圍第3項所述之具放電路徑之單埠靜態隨機存取記憶體，其中，該每一放電路徑(3)中之該延遲電路(D33)係由偶數個反相器串接而成，以便提供一延遲時間。
5. 如申請專利範圍第4項所述之具放電路徑之單埠靜態隨機存取記憶體，其中，當該控制信號(CTL)為代表選定寫入狀態之邏輯高位準時，可藉由對應該放電路徑(3)所提供之放電路徑，以將儲存在該高電壓節點(VH)之電荷放電一預定時間。
6. 如申請專利範圍第5項所述之具放電路徑之單埠靜態隨機存取記憶體，其中，該預定時間係等於該延遲電路(D33)所提供之該延遲時間再加上該第三反相器(I23)之下降傳遞延遲時間(fall propagation delay time)。