CN108140636A - 在边缘包括侧垫的封装基板、芯片堆叠、半导体封装及包括其的存储器模块 - Google Patents

Abstract

本发明的半导体封装包括：集成基板；底部芯片堆叠，安装在所述集成基板上，以芯片上芯片方式层叠有多个存储器半导体管芯，以负责整个存储器容量的一部分；至少一个顶部芯片堆叠，安装在所述底部芯片堆叠上，层叠有多个存储器半导体管芯，以负责整个存储器容量的剩余部分；集成电线，用于使所述底部芯片堆叠与所述顶部芯片堆叠电连接；及集成保护部件，用于密封所述集成电线。

Description

在边缘包括侧垫的封装基板、芯片堆叠、半导体封装及包括其 的存储器模块

技术领域

本发明涉及在边缘(edge)包括侧垫(side pad)的封装基板、芯片堆叠、半导体封装及存储器模块，更具体而言，涉及根据固态硬盘(SSD)标准化的趋势，即使封装薄型化并小型化，也需要提供高容量超高速服务，最适合于此的LGA型NAND快闪存储器半导体封装得以实现，且即使未来所需的存储器容量翻倍，也使用分开的芯片堆叠来进行一次封装，并且使用LGA封装基板侧面的侧垫来以引线键合各个基板的方式对多个多种存储器芯片堆叠进行集成封装，从而，即使使用相同的面积也能够满足薄型化和小型化的需求的半导体封装。

背景技术

近年来，随着电子产品功能的增加，尺寸越来越小，从而需要在同一面积安装更多的半导体。因此，仅通过简单的芯片堆叠技术或封装堆叠技术无法满足最近电子便携式装置的小型化以及移动产品的各种功能。

图1为示出根据现有技术的16段多芯片封装的构成的侧面图。

参照图1，在现有半导体NAND快闪存储器封装(10)中层叠一个或更多管芯(14)。但是，如果考虑批量生产，则可层叠管芯(14)的数量受到很大限制。这成为在实现高容量半导体NAND闪存中的容量限制的原因。

尽管如此，如果考虑到高容量存储器的趋势形成16段堆叠，则从基板(12)的距离较远的上管芯(14)的电特性劣化，导致收率降低，且在整体上焊线(16)的长度变长。

另一方面，为了改善收率降低，已经引入了封装叠加(Package on Package)技术。

图2为示出根据现有技术的BGA封装叠加构成的侧面图。

参照图2，PoP封装(20)通过球栅阵列(BGA)连接封装相互之间，因此，由于焊球(22)而无法实现SSD的薄型化和小型化的需求。

发明内容

发明要解决的问题

因此，本发明为了解决如上所述的现有技术的问题而提出，本发明的目的在于，提供能够实现高容量化和超薄型化的需求的半导体封装。

本发明的另一目的在于，在垂直排列有存储器半导体管芯的半导体封装中，即使存储器容量增加，封装高度也可以最小化且保持电特性的半导体封装。

用于解决问题的方案

为达到上述目的，根据本发明的一个特征，本发明的半导体封装包括：集成基板；底部芯片堆叠，安装在所述集成基板上，以芯片上芯片方式层叠有多个存储器半导体管芯，以负责整个存储器容量的一部分；至少一个顶部芯片堆叠，安装在所述底部芯片封装上，层叠有多个存储器半导体管芯，以负责整个存储器容量的剩余部分；集成电线，用于使所述底部芯片堆叠与所述顶部芯片堆叠电连接；及集成保护部件，用于密封所述集成电线。

根据本发明的另一个特征，本发明的芯片堆叠包括：基板，在上面印刷基板垫和侧垫；多芯片封装类型的多个存储器半导体管芯；连接部件，用于使所述存储器半导体管芯电连接；及底部保护部件，用于覆盖所述半导体管芯和所述连接部件全部及所述基板的一部分。

根据本发明的再一特征，本发明的封装基板包括：绝缘PCB主体；上布线图案，在所述印刷电路板主体的上面内侧印刷基板垫，而在上面边缘印刷侧垫；及再布线图案，用于在所述PCB主体内部使所述基板垫与所述侧垫电连接。

发明的效果

如上所述，根据本发明的结构，可期待如下效果。

第一，由于存储器半导体管芯不是被强制地垂直排列，而是被分成多个芯片堆叠并被封装，因此，可以从根本上防止由半导体管芯的垂直层叠引起的收率降低。

第二，由于各个基板介于多个存储器半导体管芯之间并在各个基板的侧表面通过引线键合使分开的封装电连接，因此导电线的长度原本被缩短，并且引线键合工艺变得容易。

第三，由于各个基板介于多个存储器半导体管芯之间，因此通过有效地分散在高容量存储器半导体管芯中产生的高热量来能够防止热特性劣化的效果。

附图说明

图1为示出根据现有技术的16段多芯片封装(MCP)构成的侧面图。

图2为示出根据现有技术的BGA封装叠加(PoP)构成的侧面图。

图3为示出根据本发明的LGA半导体封装构成的透视图。

图4及图5为根据各种多芯片封装实施例的图3的侧面图。

图6为示出根据本发明的芯片堆叠构成的透视图。

图7a和图7b为以硬封装和软封装分别表示根据本发明的包括4个4段芯片堆叠的一实施例的LGA半导体封装的构成的侧面图。

图8a和图8b为以硬封装和软封装分别表示根据本发明的包括4个4段芯片堆叠的另一实施例的LGA半导体封装的构成的侧面图。

图9为示出根据本发明的包括4个4段芯片堆叠的另一实施例的LGA半导体封装构成的侧面图。

图10、图11及图12为分别示出将根据本发明的侧垫应用于BOC封装的构成的侧面图。

图13为示出将根据本发明的侧垫应用于BGA半导体封装的构成的侧面图。

图14为示出根据本发明的柔性4堆叠半导体封装的构成的侧面图。

图15为示出包括应用根据本发明的DRAM存储器半导体封装的高密度存储器模块构成的电子电路设备构成的框图。

具体实施方式

通过参照与附图一同详细说明的实施例，将更加明确本发明的优点、特征及用于实现其的方法。但是本发明并不局限于以下公开的实施例，而可以以多种不同的形态来体现，本实施例仅仅用于使本发明的公开更加完整，并向本发明所属技术领域的普通技术人员完整地告知本发明的范畴，本发明仅由发明要求保护范围来定义。为了明确对本发明的说明，可夸张显示附图中的模块及单元的位置及相对大小。在说明书全文中，相同的附图标记表示相同的结构要素。

在此，参考作为本发明的理想实施例的示意图的横截示意图来描述本发明的实施例。这样，可以预料诸如制造技术和/或公差可能导致示意图的变化。因此，本发明的实施例不应该被理解为局限于在此示出的特定形状，而且包括例如由于制造而导致的形状的偏差。因此，在图中示出的区域实际上是示意性的，并且其形状用于描述区域的实际形状，并且不用于限定本发明的范围。

下面，参照附图对具有上述构成的根据本发明的LGA半导体封装的优选实施例进行详细说明。

作为一个例子，本发明的LGA半导体封装将16段芯片堆叠NAND闪存半导体管芯分为4个4段芯片堆叠封装来进行封装，然后重新将其封装在集成基板上。

若在高容量层叠式存储器半导体管芯被分割并封装的状态下进行最终封装，则能够解决由于大容量层叠而导致的收率降低问题，并且可以保持电特性。

参照图1至图6，本发明的LGA半导体封装(100)包括：集成基板(110)；分割的底部芯片堆叠(200)，安装在所述集成基板(110)上，多个存储器半导体管芯(220)以芯片上芯片(chip-on-chip)方式层叠在所述底部芯片堆叠(200)上，以负责整个存储器容量的一部分；分割的顶部芯片堆叠(300)，使用接合部件(120)安装在所述底部芯片堆叠(200)上，多个存储器半导体管芯(220)层叠在所述顶部芯片堆叠(300)上，以负责整个存储器容量的剩余部分；集成电线(130)，用于使所述底部芯片堆叠(200)与所述顶部芯片堆叠(300)电连接；及集成保护部件(140)，用于密封所述集成电线(130)。

在本发明的实施例中，芯片堆叠被分为底部芯片堆叠(200)和顶部芯片堆叠(300)，但只要多个上述封装可以相互接合，就在包括至少两个封装的前提下，如图7a和图8a所示，优选分成4个封装。例如，芯片堆叠可以分为第一芯片堆叠(200)、第二芯片堆叠(300a)、第三芯片堆叠(300b)及第四芯片堆叠(300c)。

然而，为了方便说明，设置在集成基板(110)侧的至少一个封装为底部芯片堆叠(200)，而接合在底部芯片堆叠(200)上的至少一个封装为顶部芯片堆叠(300)。

尤其，参照图6，底部芯片堆叠(200)包括：底部基板(210)；多个存储器半导体管芯(220)，以芯片上芯片方式层叠在所述底部基板(210)上；贯通电极或焊线的连接部件(230)，所述贯通电极或焊线用于电连接多个存储器半导体管芯(220)；及底部保护部件(240)，用于覆盖底部基板(210)和半导体管芯(220)。

底部基板(210)包括：绝缘PCB主体(没有附图标记)；上布线图案(图中未示出)，在PCB主体的上面包括基板垫(212)和侧垫(214)；下布线图案(图中未示出)，在PCB主体的底面包括外部连接终端；及贯通电极和/或再布线图案(图中未示出)，在PCB主体内部使基板垫(212)与外部连接终端连接或使基板垫(212)与侧垫(214)电连接。

本发明的绝缘PCB主体可以包括具有柔性的柔性印刷线路板(Flexible PrintedCircuit Board；FPCB)基板。例如，最近已经开发了自由弯曲的柔性半导体基板和半导体管芯，此外，已经开发了包括上述基板和管芯的可自由弯曲的柔性半导体封装，使得绝缘PCB主体可以使用FPCB来构成。即，柔性LGA半导体封装可以通过柔性基板、柔性管芯、柔性线和柔性模制来实现(参见图7b和图8b)。

例如，底部芯片堆叠(200)可以由柔性半导体封装构成。为此，底部基板(210)可以弯曲或卷绕。为此，底部基板(210)可以由聚合物材料形成。例如，柔性基板通常可以由聚酰亚胺(PI)、聚酯(polyester)、聚萘二甲酸乙二醇酯(PEN)、特氟龙(Teflon)、聚对苯二甲酸乙二醇酯(PET)或其他聚合物(polymeric)材料形成。

基板垫(212)形成在底部基板(210)上，且包括作为柔性材料的铜(Cu)、钛(Ti)、铝(A1)或金属合金，以能够形成弯曲的导电膜。上述基板垫(212)可以包括通过借助光刻工艺的沉积和蚀刻形成的导电金属线，但可以包括通过印刷工艺印刷导电油墨而形成的导电金属线，以便更易弯曲。

存储器半导体管芯(220)的元件集成在硅基板上，且但硅基板的厚度不超过几十微米，使得硅基能够弯曲。

另一方面，用于接合存储器半导体管芯(220)的粘合构件(图中未示出)需要包括具有优异粘合力的聚合物材料，以便具有高粘合力的物质，使得即使底部基板(210)弯曲或卷绕，在基板(210)与半导体管芯(220)之间也不会发生剥离或分离现象。

底部保护部件(240)可以由弯曲或卷绕的材料形成。例如，保护部件(240)包括能够提供应力的材料，且可以包括聚合物材料(polymer)或橡胶(rubber)材料。尤其，保护部件(240)可以包括聚酰亚胺(polyimide)。

因此，即使半导体封装(200)被任意地弯曲或卷绕，其也是柔性且可拉伸的，而且，即使由于伸长和收缩而出现应力，也能防止由应力造成的损伤。尤其，当底部基板(210)被弯曲或拉伸时，形成在基板(210)上的基板垫(212)不会切断或从基板(210)剥离，从而可以防止由于接触不良(contact fail)而引起的功能失效。

另一方面，根据本发明的一实施例，通过使用再布线图案来将基板垫(212)直接连接到侧垫(214)，从而可以省略外部连接终端。

底部芯片堆叠(200)可以由各种类型的存储器半导体管芯以各种形式层叠在底部基板(210)上的常规半导体封装组成。其中，多层存储器半导体管芯可以采用如下的多芯片封装(Multi Chip Package；MCP)的形式。

如图4所示，存储器半导体管芯(220)可以以阶梯方式层叠排列，或者如图5所示，可以垂直层叠排列(参见附图标记200)或锯齿层叠排列(参见附图标记300)。使存储器半导体管芯的堆叠不会超过8段堆叠，以防止由于高速操作而导致的电特性的劣化。然而，不排除平面阵列部分结合，并且考虑到SSD的大小和存储容量来可以确定各种阵列形式。并且，这也不会妨碍与逻辑半导体管芯的对齐。

参照图5，在不是通过引线键合而是通过贯通电极(图中未示出)电连接层叠在芯片堆叠(300)的存储器半导体管芯(220)彼此之间的情况下，当上下垂直层叠的半导体管芯需要垂直对齐时，半导体管芯(220)可以设计成直接垂直层叠。

如上所述，本发明的底部基板(210)的特征在于，进一步形成有侧垫(214)，以便将顶部芯片堆叠(300)电连接到存储器半导体管芯(220)未被接合的边缘。上述侧垫(214)是通过集成电线(130)使顶部芯片堆叠(300)和底部芯片堆叠(200)电连接的区域，也是通过再分布线(RDL)连接到各个半导体管芯(220)的区域。

在本发明中，由于顶部芯片堆叠(300)和底部芯片堆叠(200)通过LGA类型的集成电线(130)在一侧连接，因此，多个封装没有通过BGA连接，从而可以从根本上防止封装的高度(High)增加并且可以使封装薄型化。

并且，通过将多个封装分割成单独的芯片堆叠，导电线的长度变短，从而，尽管进行高速操作，电特性得以保持。例如，每个基板(210介于各个多个存储器半导体管芯(220)之间，并且各个基板(210)用作导线穿过的终端，结果，可以防止导电线的长度变长。

侧垫(214)通过与底部基板(210)的再分布线(RDL)连接来与层叠在底部基板(210)上的多个存储器半导体管芯(220)电连接。可以通过集成电线(130)连接各个芯片堆叠(200)和(300)之间，而使用现有外部连接终端来连接底部芯片堆叠(200)和集成基板(110)之间。

反而，在本发明的实施例中，无需用于使底部芯片堆叠(200)与外部电连接的外部接触端子设置在下部，而可以省略所述外部接触端子。例如，如果侧垫(214)和多个存储器半导体管芯(220)通过再分布线(RDL)连接，则由于不将外部接触端子设置在下部而可以显着减小半导体封装的高度(High)。

结果，每个基板(210)插入于多个存储器半导体管芯(220)之间，从而可以通过具有优异导热率的各个基板(210)有效地排出存储器半导体管芯(220)中产生的热量，以便能够改善热特性。

通过如上所述分割底部芯片堆叠(200)和顶部芯片堆叠(300)，可以被独立地设计相关封装的功能，无论封装在相关封装中的半导体管芯的种类如何，都可以层叠任何类型的半导体管芯，从而可以更广泛地使用封装。

由于本发明的存储器半导体管芯可以分成多个芯片堆叠来用于LGA封装，并且每个LGA芯片堆叠可以通过使用设置在LGA封装基板的侧面空间中的侧垫来电连接，而无需引线键合，因此，没有必要只采用上下垂直排列，而如图9所示，在LGA封装基板上可以通过各种方式组装各种不同的分割的芯片堆叠。

作为一个例子，本发明的BGA半导体封装将16段芯片堆叠的DRAM半导体管芯分为4个4段芯片堆叠封装来进行封装，然后重新将其封装在集成基板上。

如上所述，若在高容量层叠式存储器半导体管芯被分割并封装的状态下进行最终封装，则能够解决由于大容量层叠而导致的收率降低问题，并且可以保持电特性。

参照图10，本发明的BOC半导体堆叠封装(1100)包括：集成基板(1110)；分割的BOC底部封装(1200)，附着于集成基板(1110)上；分割的BOC顶部封装(1300)，通过接合部件(1120)层叠在底部封装(1200)上；集成电线(1130)，使底部封装(1200)与顶部封装(1300)电连接；及集成保护部件(1140)，用于密封集成电线(1130)。

BOC底部封装(1200)包括：底部基板(1210)，在中心具有窗口(1202)；第一芯片(1222)，以面对活性面的方式结合在底部基板(1210)上，且第一焊垫(1222a)通过所述窗口(1202)向下暴露；及第二芯片(1224)，第二芯片(1224)的非活性面与第一芯片(1222)的非活性面接合，第二焊垫(1224a)形成在第二芯片(1224)的活性面。

第一焊垫(1222a)通过窗口(1202)与底部基板(1210)的底面引线键合，且第一焊垫(1222a)和第一焊线(1222b)由第一保护部件(1222c)模制而成。

第二焊垫(1224a)与底部基板(1210)的上面引线键合，且第二焊垫(1224a)和第二焊线(1224b)由第二保护部件(1224c)模制而成。在底部基板(1210)的底面形成有焊球(1212)。

BOC顶部封装(1300)包括：顶部基板(1310)，在中心具有窗口(1302)；第一芯片(1322)，以面对活性面的方式结合在顶部基板(1310)上，且第一焊垫(1322a)通过所述窗口(1302)向下(以附图为基准向上)暴露；及第二芯片(1324)，第二芯片(1324)的非活性面与第一芯片(1322)的非活性面接合，第二焊垫(1324a)形成在第二芯片(1324)的活性面。

第一焊垫(1322a)通过窗口(1302)与顶部基板(1310)的底面引线键合，且第一焊垫(1322a)和第一焊线(1322b)由第一保护部件(1322c)模制而成。

第二焊垫(1324a)与顶部基板(1310)的上面引线键合，且第二焊垫(1324a)和第二焊线(1324b)由第二保护部件(1324c)模制而成。由于在顶部基板(1310)的底面设有集成电线(1130)，因此不形成额外的焊球。

尤其是，在底部基板(1210)和顶部基板(1310)中没有被第二保护部件(1224c)和第二保护部件(1324c)覆盖的边缘区域中还包括侧垫(图中未示出)，从而，集成电线(1130)连接在侧垫之间以使顶部封装(1300)和底部封装(1200)电连接。

另一方面，本发明的存储器半导体堆叠封装提供柔性存储器封装，以便应用于需要高容量和高规格的可穿戴设备。

作为一个例子，BOC底部封装(1200)可以由柔性半导体封装构成。为此，底部基板(1210)可以弯曲或卷绕。为此，底部基板(1210)可以由聚合物材料形成。例如，柔性基板通常可以由聚酰亚胺(PI)、聚酯(polyester)、聚萘二甲酸乙二醇酯(PEN)、特氟龙(Teflon)、聚对苯二甲酸乙二醇酯(PET)或其他聚合物(polymeric)材料形成。

形成在底部基板(1210)上的焊垫(1222a)包括作为柔性材料的铜(Cu)、钛(Ti)、铝(A1)或金属合金，以能够形成弯曲的导电膜。上述焊垫(1222a)可以包括通过借助光刻工艺的沉积和蚀刻形成的导电金属线，但可以包括通过印刷工艺印刷导电油墨而形成的导电金属线，以便更易弯曲。

存储器第一芯片(1222)或第二芯片(1224)的元件集成在硅基板上，且但硅基板的厚度不超过几十微米，使得硅基板能够弯曲。

另一方面，用于接合第一芯片(1222)或第二芯片(1224)的粘合构件(图中未示出)需要包括具有优异粘合力的聚合物材料，以便具有高粘合力的物质，使得即使底部基板(1210)弯曲或卷绕，在底部基板(1210)与半导体管芯(1220)之间也不会发生剥离或分离现象。

保护部件(1224c)可以由弯曲或卷绕的材料形成。例如，保护部件(1224c)包括能够提供应力的材料，且可以包括聚合物材料(polymer)或橡胶(rubber)材料。尤其，保护部件(1224c)可以包括聚酰亚胺(polyimide)。

因此，即使BOC半导体封装(1200)被任意地弯曲或卷绕，其也是柔性且可拉伸的，而且，即使由于伸长和收缩而出现应力，也能防止由应力造成的损伤。尤其，当底部基板(1210)被弯曲或拉伸时，形成在基板(1210)上的焊垫(1222a)不会切断或从基板(1210)剥离，从而可以防止由于接触不良(contactfail)而引起的功能失效。

参照图1l，本发明的另一实施例的BOC半导体堆叠封装(1100)包括：集成基板(1110)；分割的BOC第一封装(1200)；分割的BOC第二封装(1300)，通过第一隔片(1120)层叠在第一封装(1200)上；分割的BOC第三封装(1400)，通过第二隔片(1120)层叠在第二封装(1300)上；集成电线(1130)，用于使第一封装(1200)、第二封装(1300)和第三封装(1400)电连接；及集成保护部件(1140)，用于密封集成电线(1130)。

此时，第一隔片和第二隔片(1120)执行在第一封装(1200)的保护部件(1224c)和第二封装(1300)的基板(1310)之间提供空间并接合第一封装(1200)和第二封装(1300)两者的功能。

参照图12，根据本发明的再一实施例的BOC半导体堆叠封装(1100包括：集成基板(1110)；分割的BOC第一封装(1200)；分割的BOC第二封装(1300)，通过在第一封装(1200)上且与第一封装(1200)部分重叠的接合部件(1120)以阶梯形式层叠；分割的BOC第三封装(1400)，通过在第二封装(1300)上且与第二封装(1300)部分重叠的接合部件(1120)层叠；集成电线(1130)，用于使第一封装(1200)、第二封装(1300)和第三封装(1400)电连接；及集成保护部件(1140)，用于密封集成电线(1130)。

随着电子产品的小型化及轻量化，封装尺寸逐渐减小。根据开发上述高集成度和高性能封装的努力，已经引入了球栅阵列(Ball Grid Array：BGA)封装，在所述球栅阵列中封装的外部电连接装置采用栅格阵列(grid array)方式。

然而，如上所述，BGA半导体封装具有能够应对半导体芯片的输入输出引脚数量的增加，将封装尺寸减小至半导体芯片的水平，同时减少电连接部的电感成分等优点，但与此相反，当以表面安装型(Surface MountingTechnology)半导体封装方式通过焊球安装在PCB上时，焊料量不均匀，从而可能发生接触不良(contact fail)。尤其，如果焊料量过多，则在焊接过程中相邻焊球之间可能发生短路。

参照图13，根据本发明的一实施例的BGA半导体堆叠封装(2100)包括：集成基板(2110)；BGA底部封装(2220)，层叠在集成基板(2110)上；BGA顶部封装(2230)，通过接合部件(2120)层叠在底部封装(2220)上；集成电线(2130)，使BGA底部封装(2220)和BGA顶部封装(2230)电连接；及集成保护部件(2140)，用于密封集成电线(2130)。

BGA底部封装(2220)由底部基板(2210)和在底部基板(2210)上的多个芯片(2222、2224、2226、2228)构成。各个存储器半导体芯片(2222、2224、2226、2228)包括：集成电路(图中未示出)，形成在各个存储器半导体芯片内部；多个芯片垫(2222a、2224a、2226a)，与所述集成电路电连接；及多个贯通电极(图中未示出)，使多个芯片垫(2222a、2224a、2226a)电连接。多个芯片(2222、2224、2226、2228)可以通过粘合构件(2222b、2224b、2226b)层叠。

多个芯片(2222、2224、2226、2228)可以包括存储器半导体芯片。存储器半导体芯片可以包括非易失性存储器和易于访问的易失性存储器。例如，可以包括闪存存储器芯片、DRAM芯片、PRAM芯片或其组合。

焊球(2212)形成在底部基板(2210)的底面，而覆盖多个芯片(2222、2224、2226、2228)的保护部件(2214)形成在底部基板(2210)的上面。

BGA顶部封装(2230)由顶部基板(2310)和在顶部基板(2310)上的多个芯片(2322、2324、2326、2328)构成。各个存储器半导体芯片(2322、2324、2326、2328)包括：集成电路(图中未示出)，形成在各个存储器半导体芯片内部；多个芯片垫(2322a、2324a、2326a)，与所述集成电路电连接；及多个贯通电极(图中未示出)，电连接多个芯片垫(2322a、2324a、2326a)。多个芯片(2322、2324、2326、2328)可以通过粘合构件(2322b、2324b、2326b)层叠。

多个芯片(2322、2324、2326、2328)也同样地可以包括包含易失性或非易失性存储器的存储器半导体芯片。

覆盖多个芯片(2322、2324、2326、2328)的保护部件(2314)形成在顶部基板(2310)的上面，但在顶部基板(2310)的底面未形成焊球而省略。

尤其，在没有被保护部件(2214)覆盖的底部基板(2210)和没有被保护部件(2314)覆盖的顶部基板(2310)的边缘区域还包括侧垫(2310d、2210e)，从而，集成电线(2130)连接到侧垫(2310d、2210e)之间，以使顶部封装(2230)和底部封装(2220)电连接。

例如，顶部基板(2310)可以包括：裸基板(2310a)；连接垫(2310b)，暴露于裸基板(2310a)的上面；再布线图案(2310c)，用于在裸基板(2310a)的内部电连接连接垫(2310b)；侧垫(2310d)，通过再布线图案(2310c)与连接垫(2310b)连接；及钝化层，涂布在裸基板(2310a)上，以便使所述连接垫(2310b)暴露且保护再布线图案(2310c)。

裸基板(2310a)可以包括硅基板、玻璃基板或蓝宝石基板，尤其，可以包括柔性基板。

例如，底部基板(2210)可以包括：裸基板(2210a)；上连接垫(2210b)，暴露于裸基板(2210a)的上面；下连接垫(2210c)，暴露于裸基板(2210a)的底面；再布线图案(2210d)，用于在裸基板(2210a)的内部电连接上连接垫(2210b)和下连接垫(2210c)；侧垫(2210e)，通过再布线图案(2210d)与上连接垫(2210b)和下连接垫(2210c)连接；及钝化层(图中未示出)，涂布在裸基板(2210a)上，以便上连接垫(2210b)和下连接垫(2210c)暴露且保护再布线图案(2210d)。

另一方面，图14示出用于构成高密度存储器模块的根据本发明的4叠层半导体封装的结构。相关半导体堆叠封装可以由柔性封装构成。

参照图14，根据本发明的另一实施例的半导体4堆叠封装(2100)包括：集成基板(2110)；BGA第一封装(2200)，层叠在集成基板(2110)上；BGA第二封装(2300)，通过接合部件(2120)层叠在第一封装(2200)上；BGA第三封装(2400)，通过接合部件(2122)层叠在第二封装(2300)上；BGA第四封装(2500)，通过接合部件(2124)层叠在第三封装(2400)上；集成电线(2130)，用于电连接第一封装(2200)和第二封装(2300)；集成电线(2132)，用于电连接第二封装(2300)和第三封装(2400)；集成电线(2134)，用于电连接第三封装(2400)和第四封装(2500)；及集成保护部件(2140)，用于密封集成电线(2130、2140、2150)。

图15为示意性示出根据本发明的一实施例的包括DRAM存储器封装的高密度存储器模块的构成。

参照图15，本发明的高密度存储器模块(400)包括：模块基板(410)；多个DRAM存储器封装(420)，安装在模块基板(410)上；及多个接触端子(430)，以预定间隔排列在模块基板(410)的一侧，用于电连接DRAM存储器封装(420)。

模块基板(410)可以包括PCB基板，尤其，可以包括柔性PCB。模块基板(410)的两面都可以使用。尽管图中示出了8个所述DRAM存储器封装(420)，但是不限于此。并且，模块基板(410)还可包括用于控制DRAM存储器封装(420)的半导体封装。

DRAM存储器封装(420)可以包括根据本发明的至少一个DRAM存储器半导体封装(1100)、底部封装(1200)或顶部封装(1200、1300)。

接触端子(430)可以包括用于数据输入输出的导电金属。接触端子(430)可以根据高密度存储器模块(400)的标准规格而不同地设定。

图16为示意性示出根据本发明实施例的包括DRAM高密度存储器模块的电子电路装置的框图。

参照图16，根据本发明的一实施例的电子电路装置(500)包括：微处理器(520)，布置在电路板(510)上；主存储电路(530)和子存储电路(540)，与微处理器(520)进行通信；输入信号处理电路(550)，向微处理器(520)发送命令；输出信号处理电路(560)，从微处理器(520)接受命令；及通信信号处理电路(570)，用于与其他电路板交换电信号。箭头可以被理解为意味着电信号可以被传输的路径。

微处理器(520)可以接收并处理各种电信号，输出处理结果，控制电子电路装置(500)的其他部件。例如，微处理器(520)可以被理解为中央处理单元(central processingunit；CPU)和/或主控制单元(main control unit；MCU)等。

主存储电路(530)可以临时存储微处理器(520)总是或经常需要的数据。主存储电路(520)需要快速响应，因此可以由半导体存储器构成。更详细而言，主存储电路(520)可以是被称为高速缓冲(cache)存储器的半导体存储器，或者可以由SRAM、DRAM、RRAM及其应用半导体存储器、其他半导体存储器构成。在本实施例中，主存储电路(530)可以包含根据本发明的至少一个DRAM存储器半导体封装(1100)，或底部封装(1200)或顶部封装(1200、1300)。

子存储电路(540)可以是大容量存储装置，也可以是非易失性半导体存储器或使用磁场的硬盘驱动器。子存储电路(540)可以包括根据本发明的至少一个DRAM存储器半导体封装(1100)，或底部封装(1200)或顶部封装(1200、1300)。

输入信号处理电路(，550)可以将外部命令转换为电信号，或者将从外部传输的电信号传输至微处理器(520)。输入信号处理电路(550)可以包括例如键盘、鼠标、触摸板、图像识别装置等。输入信号处理电路(550)可以包括根据本发明的至少一个DRAM存储器半导体封装(1100)或底部封装(1200)或顶部封装(1200、1300)。

输出信号处理电路(560)可以是用于向外传输由微处理器(520)处理的电信号的组件。例如，输出信号处理电路(560)可以是图形卡、图像处理器、光学换能器、光束板卡或各种功能接口电路。所述输出信号处理电路(560)可以包括根据本发明的至少一个DRAM存储器半导体封装(1100)或底部封装(1200)或顶部封装(1200、1300)。

通信电路(570)是用于不是通过所述输入信号处理电路(550)或输出信号处理电路(560)而是直接将电信号发送到其他电子系统或其他电路板或从其他系统或其他电路板接收电信号的组件。例如，通信电路(570)可以是个人计算机系统的调制解调器、适配器或各种接口电路等。通信电路(570)可以包括根据本发明的至少一个DRAM存储器半导体封装(1100)或底部封装(1200)或顶部封装(1200)或(1300)。

如上所述，以往通过将半导体管芯单独封装并且完成测试的半导体管芯上下层叠的封装叠加(package on package；POP)来实现高容量存储器，然而，本发明的技术思想如下构成，即，由于随着堆叠管芯数量的增加，成品率成比例增加，因此本发明的BGA半导体封装被分割成4段或8段芯片堆叠来进行封装，并且每个芯片堆叠以使用基板侧面的侧垫来引线键合的方式进行整合，从而实现16段高容量存储器。在如上所述的本发明的基本技术思想的范围内，本领域所属领域的技术人员可以做出许多其他修改。

工业实用性

本发明的存储器封装可能被用于应用在需要高容量的SSD产品和可穿戴设备的柔性存储器封装，或者可能被用于应用在需要高容量的可穿戴设备的柔性存储器封装。

Claims (17)

1.一种半导体封装，其特征在于，包括：

集成基板；

底部芯片堆叠，安装在所述集成基板上，以芯片上芯片方式层叠有多个存储器半导体管芯，以负责整个存储器容量的一部分；

至少一个顶部芯片堆叠，安装在所述底部芯片封装上，层叠有多个存储器半导体管芯，以负责整个存储器容量的剩余部分；

集成电线，用于使所述底部芯片堆叠与所述顶部芯片堆叠电连接；以及

集成保护部件，用于密封所述集成电线。

2.根据权利要求1所述的半导体封装，其特征在于，

所述底部芯片堆叠包括：

底部基板；

多芯片封装类型的所述存储器半导体管芯；

连接部件，用于电连接所述存储器半导体管芯；以及

底部保护部件，覆盖所述半导体管芯、所述连接部件及所述底部基板的一部分。

3.根据权利要求2所述的半导体封装，其特征在于，

所述底部基板包括：

绝缘印刷电路板主体；

上布线图案，在所述印刷电路板主体的上面，包括基板垫和侧垫；

下布线图案，在所述印刷电路板主体的底面，包括外部连接终端；以及

贯通电极或再布线图案，在所述印刷电路板主体内部使所述基板垫与所述外部连接终端连接，或者，使所述基板垫与所述侧垫电连接。

4.根据权利要求3所述的半导体封装，其特征在于，

所述基板垫由所述底部保护部件覆盖，且

所述侧垫由所述集成保护部件覆盖。

5.根据权利要求4所述的半导体封装，其特征在于，

所述顶部芯片堆叠包括3个封装，以将16段堆叠分成4个4段芯片堆叠。

6.一种芯片堆叠，其特征在于，包括：

基板，在上面印刷基板垫和侧垫；

多芯片封装类型的多个存储器半导体管芯；

连接部件，用于使所述存储器半导体管芯电连接；以及

底部保护部件，用于覆盖所述半导体管芯和所述连接部件全部及所述基板的一部分。

7.根据权利要求6所述的芯片堆叠，其特征在于，

所述连接部件包括导电线或贯通电极。

8.根据权利要求6所述的芯片堆叠，其特征在于，

所述基板垫由所述底部保护部件覆盖，而所述侧垫被暴露。

9.一种封装基板，其特征在于，包括：

绝缘印刷电路板主体；

上布线图案，在所述印刷电路板主体的上面内侧印刷基板垫，而在上面边缘印刷侧垫；以及

再布线图案，用于在所述印刷电路板主体内部使所述基板垫与所述侧垫电连接。

10.根据权利要求9所述的封装基板，其特征在于，还包括：

下布线图案，在所述印刷电路板主体的底面包括外部连接终端；以及

贯通电极，用于在所述印刷电路板主体内部使所述基板垫与所述外部连接终端连接。

11.一种半导体堆叠封装，其特征在于，包括：

集成基板；

底部封装，附着于所述集成基板上；

顶部封装，通过接合部件层叠在所述底部封装上；

集成电线，用于使所述底部封装与所述顶部封装电连接；以及

集成保护部件，用于密封所述集成电线。

12.根据权利要求11所述的半导体堆叠封装，其特征在于，

所述底部封装包括：

底部基板，在中心具有窗口；

第一芯片，以面对活性面的方式结合在所述底部基板上，且第一焊垫通过所述窗口向下暴露；

第二芯片，所述第二芯片的非活性面与所述第一芯片的非活性面接合，第二焊垫形成在所述第二芯片的活性面；

第一焊线，用于使所述第一焊垫通过所述窗口与所述底部基板的底面引线键合；

第一保护部件，用于覆盖所述第一焊线；

第二焊线，用于使所述第二焊垫与所述底部基板的上面引线键合；以及

第二保护部件，用于覆盖所述第二焊线。

13.根据权利要求12所述的半导体堆叠封装，其特征在于，

所述底部基板在没有被所述第二保护部件覆盖的边缘区域还包括侧垫，且所述侧垫与所述集成电线连接。

14.一种半导体堆叠封装，其特征在于，包括：

集成基板；

底部封装，层叠在所述集成基板上；

顶部封装，通过接合部件层叠在所述底部封装上；

集成电线，用于使所述底部封装与所述顶部封装电连接，且使所述底部封装的基板与所述顶部封装的基板电连接；以及

集成保护部件，用于密封所述集成电线。

15.根据权利要求14所述的半导体堆叠封装，其特征在于，

所述顶部封装包括：

顶部基板；

多个芯片，层叠在所述顶部基板上；

芯片垫，用于电连接所述芯片内部的集成电路；

贯通电极，用于电连接所述芯片垫；

粘合构件，用于固定所述芯片；以及

保护部件，用于覆盖所述芯片。

16.根据权利要求15所述的半导体堆叠封装，其特征在于，

所述顶部基板包括：

裸基板；

连接垫，暴露于所述裸基板的上面；

再布线图案，用于在所述裸基板的内部电连接所述连接垫；

侧垫，通过所述再布线图案与所述连接垫连接；以及

钝化层，涂布于所述裸基板上，以便使所述连接垫暴露且保护所述再布线图案，

其中，所述侧垫在所述裸基板的边缘没有被所述保护部件覆盖，而与所述集成电线电连接。

17.一种存储器模块，其特征在于，包括：

模块基板；

多个DRAM存储器封装，安装在所述模块基板上；

多个接触端子，以预定间隔排列在所述模块基板的一侧，用于电连接所述DRAM存储器封装，

其中，所述DRAM存储器封装包括：

集成基板；

底部封装，层叠在所述集成基板上，使底部基板的边缘没有被底部保护部件覆盖而暴露；

顶部封装，通过接合部件层叠在所述底部封装上，使顶部基板的边缘没有被顶部保护部件覆盖而暴露；

集成电线，使所述底部封装与所述顶部封装电连接，且使所暴露的所述底部基板的边缘与所述顶部基板的边缘电连接；以及

集成保护部件，用于密封所述集成电线。