TWI411101B - NOR-type flash memory structure with high doping drain region and its manufacturing method - Google Patents

Description

具高摻雜汲極區之NOR型快閃記憶體結構及其製造方法

本發明係關於一種NOR型快閃記憶體結構及其製造方法，更特別的是關於一種具有高摻雜汲極區的NOR型快閃記憶體(flash memory)結構及其製造方法。

快閃記憶體是一種非揮發性(non－volatile)的記憶體，即在無外部電源供電時，也能夠保存資訊內容，這使得裝置本身不需要浪費電力在資料的記憶上，再加上快閃記憶體也具備重複讀寫、體積小、容量高及便於攜帶的特性，這使得快閃記憶體特別適合使用在攜帶式的裝置上。目前NOR型快閃記憶體應用的範圍，除了個人電腦上的主機板會利用NOR型快閃記憶體儲存BIOS資料外，手機、手持裝置也會使用NOR型快閃記憶體來存放系統資料，藉由其高速的讀取速度，滿足手持裝置的開機需求。

隨著科技的進步，快閃記憶體的製程技術也跨入奈米時代，為了加速元件的操作速率，增加元件的積集度，和降低元件操作電壓等等考量的因素，元件閘極的通道長度和氧化層厚度的微縮是必然的趨勢。微縮元件尺寸不僅可提高單位面積的積體電路密度，亦可同時提升元件本身的電流驅動能力，可謂一舉兩得，然而事實上並非如此。元件閘極線寬已從以往的微米(10^－6 公尺)縮減到現在的奈米(10^－9 公尺)，隨著元件的微縮及閘極線寬的縮短卻使得短通 道效應(Short Channel Effect)越來越嚴重，而為避免短通道效應對元件造成影響，其中之一解決方法即是降低源極/汲極的接面深度來達成。

以輕摻雜汲極(Lightly Doped Drain,LDD)而言，可提高元件的崩潰電壓(Breakdown Voltage)、改善臨界電壓的特性、降低熱載子效應(Hot Carrier Effect)。雖然輕摻雜汲極降低了汲極接面的高電場，有效的提升元件的可靠度，然而輕摻雜汲極造成的淺接面深度卻容易在進行接觸孔蝕刻時，造成汲極被挖穿的現象，而破壞了記憶體的結構。

因此，如何改良該汲極區以避免蝕刻該接觸孔時所造成的挖穿現象就變的相當重要。

本發明的主要目的在提供一種具高摻雜汲極區之NOR型快閃記憶體，使汲極區接面深度降低以改善短通道效應的同時，亦能避免蝕刻該接觸孔時，對該輕摻雜汲極區造成挖穿的現象。

為達上述目的，本發明係提供一種具高摻雜汲極區NOR型快閃記憶體結構，其包含：一半導體基底，於其上具有二閘極結構；一第一汲極區，係為一輕摻雜區，位於該二閘極結構之間的該半導體基底中；一第一源極區，係位於該二閘極結構之二外側的該半導體基底中；其中，該第一源極區於該半導體基底中之接面深度較該第一汲極區 深；一高摻雜汲極區，係位於該二閘極結構間的該半導體基底中，並與該第一汲極區重疊，且該高摻雜汲極區於該半導體基底中的接面深度較該第一汲極區深；二自動對準金屬矽化物層，係分別為於該二閘極結構上方；及一位障插塞，係分隔該二閘極結構。

為達上述目的，本發明係提供一種具高摻雜汲極區之NOR型快閃記憶體結構的製造方法，其包含：提供一半導體基底；於該半導體基底上方形成二閘極結構；於該二閘極結構之間的該半導體基底中進行一輕摻雜離子佈植製程以形成輕摻雜的一第一汲極區，於該二閘極結構之二外側的該半導體基底中分別形成一輕摻雜源極區，再進行一源極離子佈植製程，於該二閘極結構之二外側的該半導體基底中分別形成一第一源極區，其中該第一源極區於該半導體基底中之接面深度較該第一汲極區深；於該二閘極結構之間分別形成一L形間隙壁，該二L形間隙壁係位於該第一汲極區上方；進行一高摻雜離子佈植製程以於該二閘極結構間形成一高摻雜汲極區，其中該高摻雜汲極區與該第一汲極區重疊，且該高摻雜汲極區於該半導體基底中的接面深度較該第一汲極區深；於該二閘極結構間形成一位障插栓。

藉此，本發明之NOR型快閃記憶體結構及其製造方法能避免蝕刻該接觸孔時，對該輕摻雜汲極區造成挖穿的現象。

為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明於後。在這些不同的圖式與實施例中，相同的元件將使用相同的符號。

首先參照第一圖，係本發明快閃記憶體結構的部分剖面圖。圖中顯示於一半導體基底100上形成有二閘極結構102，該些閘極結構102分別包含：穿隧氧化層102a(tunneling oxide layer)、浮動閘102b(floating gate)、介電層102c、控制閘102d(control gate)及形成一區域103。該半導體基底100材料可為矽、SiGe、絕緣層上覆矽(silicon on insulator,SOI)、絕緣層上覆矽鍺(silicon germanium on insulator,SGOI)、絕緣層上覆鍺(germanium on insulator,GOI)；於本實施例中，該半導體基底100係為一矽基底。

接著請參照第二圖，進行一輕摻雜離子佈植製程201，於該二閘極結構102之半導體基底100中利用輕摻雜汲極(Lightly Doped Drain,LDD)佈植形成二輕摻雜源極區202及一第一汲極區204。於本發明實施例中該半導體結構為一P型半導體結構中，該輕摻雜離子佈植製程201中使用的離子為砷，劑量約為1x10¹⁴ ~7x10¹⁴ (ion/cm² )，能量約為10~30(Kev)。其中該二輕摻雜源極區202及該第一汲極區204係為一N摻雜區域，於該半導體基底100中之接面深度約為200。

接著請同時參照第三圖及第二圖，於該半導體基底100 上形成一光罩302，該第一汲極區204會被該光罩302所涵蓋。進行一源極離子佈植製程301，加深該二輕摻雜源極區202於該半導體基底100內的離子佈植深度而成為二第一源極區304，該些第一源極區304與該第一汲極區204呈不對稱狀。相同地，於該P型半導體結構中，該源極離子佈植製程301中使用的離子為砷，劑量約為1x10¹⁴ ~7x10¹⁵ (ion/cm² )，能量約為10~30(Kev)。其中該第一源極區係為一N摻雜源極區，於該半導體基底100中之接面深度約為200。

接著請參照第四圖，形成一第一氧化層壁401及一第二氧化層402，再利用一習知的沉積技術，如：來源氣體包含NH₃ 及SiH₄ 的化學氣相沉積法(CVD)、快速熱退火化學氣相沉積(rapid thermal chemical vapor deposition,RTCVD)、原子層沉積(atomic layer deposition,ALD)，沉積一氧化層404。該氧化層404的厚度可介於200至1500，在本實施例中約為750。

接著請同時參照第四圖及第五圖，利用乾式或濕式蝕刻進行一蝕刻製程將該氧化層404蝕刻成複數個氧化層間隔物(Oxide spacer)502a~d。再進行另一蝕刻製程，將該第二氧化層402蝕刻成二L形間隙壁(L－shape)504a、504b及蝕刻該第一氧化層壁401。最後經一高摻雜汲極離子佈植製程506於該二閘極結構102之間形成一高摻雜汲極區508。其中該高摻雜汲極區508與該第一汲極區204重疊，且該高摻雜汲極區508於該半導體基底100中的接 面深度較該第一汲極區204深。該高摻雜汲極離子佈植製程506中使用的離子為砷，劑量約為5x10¹⁴ ~8x10¹⁵ (ion/cm² )，能量約為20~55(Kev)，該高摻雜汲極區508於該半導體基底100中之接面深度約為600。該第一汲極區204與該高摻雜汲極區508的接面外觀(junction profile)是陡峭的，且與該些第一源極區304的平滑接面外觀不同。其中該高摻雜汲汲區係為一N摻雜。如此，由於該高摻雜汲極區508的植入，當該輕摻雜的第一汲極區204於接觸孔蝕刻時，就算較淺的接面深度造成該第一汲極區204被挖穿的現象，也不會破壞記憶體的結構。

接著請參閱第六圖，於表面形成一由鈷(cobalt,Co)、鈦(titanium,Ti)、鎳(nickel,Ni)或鉬(molybdenum,Mo)所構成之金屬矽化物層，並且進行一快速熱退火處理製程，以形成一自動對準金屬矽化物層602a、602b與602c(salicide layer)，用以降低寄生電阻提昇元件驅動力。

接著請參閱第七圖，接續上述步驟，於該半導體基底100上沉積一接觸孔蝕刻停止層702(contact etch stop layer,CESL)，其可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)等，在本實施例中為SiN。該接觸孔蝕刻停止層702的沉積厚度為100至1500。接著，一層間介電質層704(inter－layer dielectric,ILD)，如：二氧化矽SiO₂ ，沉積在該接觸孔蝕刻停止層702之上。

最後請參閱第八圖，利用習知的光阻光罩製程，將一接觸孔802從該層間介電質層704非均向性地蝕刻到該接 觸蝕刻停止層702。再沉積一位障插栓804(barrier plug)形成一如第八圖所示之具高摻雜汲極區的NOR型快閃記憶體結構。

本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明中記憶體單元的一部分結構，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。

100‧‧‧半導體基底

102‧‧‧閘極結構

102a‧‧‧穿隧氧化層

102b‧‧‧浮動閘

102c‧‧‧介電層

102d‧‧‧控制閘

103‧‧‧區域

201‧‧‧輕摻雜離子佈植製程

202‧‧‧輕摻雜源極區

204‧‧‧第一汲極區

301‧‧‧源極離子佈植製程

302‧‧‧光罩

304‧‧‧第一源極區

401‧‧‧第一氧化層壁

402‧‧‧第二氧化層

404‧‧‧氧化層

502a~d‧‧‧氧化層間隔物

504a~b‧‧‧L形間隙壁

506‧‧‧高摻雜汲極離子佈植製程

508‧‧‧高摻雜汲極區

602a~c‧‧‧自動對準金屬矽化物層

702‧‧‧接觸孔蝕刻停止層

704‧‧‧層間介電質層

802‧‧‧接觸孔

804‧‧‧位障插栓

第一圖到第八圖係顯示在不同製程步驟時，本發明實施例的快閃記憶體結構剖面圖。

100‧‧‧半導體基底

102‧‧‧閘極結構

204‧‧‧第一汲極區

304‧‧‧第一源極區

401‧‧‧第一氧化層壁

402‧‧‧第二氧化層

502a~d‧‧‧氧化層間隔物

504a~b‧‧‧L形間隙壁

508‧‧‧高摻雜汲極區

602a~c‧‧‧自動對準金屬矽化物層

702‧‧‧接觸孔蝕刻停止層

704‧‧‧層間介電質層

802‧‧‧接觸孔

804‧‧‧位障插栓

Claims (8)

1. 一種具高摻雜汲極區的NOR型快閃記憶體結構，其包含：一半導體基底，於其上具有二閘極結構；一第一汲極區，係為一輕摻雜區，位於該二閘極結構之間的該半導體基底中；一輕摻雜源極區，係位於該二閘極結構之二外側的該半導體基底中，該輕摻雜源極區與該第一汲極區於該半導體基底中係具有相同之佈植深度；一第一源極區，係位於該二閘極結構之二外側的該半導體基底中；其中，該第一源極區於該半導體基底中之接面深度較該第一汲極區深，一部分的該第一源極區係與該輕摻雜源極區重疊；一高摻雜汲極區，係位於該二閘極結構間的該半導體基底中，並與該第一汲極區重疊，且該高摻雜汲極區於該半導體基底中的接面深度較該第一汲極區深，其中，該第一源極區於該半導體基底中之接面深度較該高摻雜汲極區深；二自動對準金屬矽化物層，係分別為於該二閘極結構上方；及一位障插塞，係分隔該二閘極結構。
2. 如申請專利範圍第1項所述之NOR型快閃記憶體結構，其中該第一汲極區、該第一源極區及該高摻雜汲極區係為一N型摻雜區。
3. 如申請專利範圍第1項所述之NOR型快閃記憶體結構，其中更包含位於該第一汲極區上方之一自動對準金屬矽化物層。
4. 一種具高摻雜汲極區之NOR型快閃記憶體結構的製造方法，其包含：提供一半導體基底；於該半導體基底上方形成二閘極結構；於該二閘極結構之間的該半導體基底中以無其他之層結構位於欲形成第一汲極區及輕摻雜源極區上方的方式下直接進行一輕摻雜離子佈植製程而形成輕摻雜的該第一汲極區，於該二閘極結構之二外側的該半導體基底中分別形成該輕摻雜源極區，再進行一源極離子佈植製程，於該二閘極結構之二外側的該半導體基底中分別形成一第一源極區，其中該第一源極區於該半導體基底中之接面深度較該第一汲極區深，該輕摻雜源極區與該第一汲極區於該半導體基底中係具有相同之佈植深度；於該二閘極結構之間分別形成二L形間隙壁，該二L形間隙壁係位於該第一汲極區上方；進行一高摻雜離子佈植製程以於該二閘極結構間形成一高摻雜汲極區，其中該高摻雜汲極區與該第一汲極區重疊，且該高摻雜汲極區於該半導體基底中的接面深度較該第一汲極區深，該第一源極區於該半導體基底中的接面深度較該高摻雜汲極區深；及於該二閘極結構間形成一位障插栓。
5. 如申請專利範圍第4項所述之製造方法，其中於該二閘極結構之間分別形成一L形間隙壁之步驟更包含：於該二L型間隙壁上沉積一氧化層；蝕刻該氧化層並形成一接觸孔；及於該二閘極結構上與該第一汲極區表面各形成一自動對準金屬矽化物層(salicide)。
6. 如申請專利範圍第4項所述之製造方法，其中該輕摻雜離子佈植製程中所使用的離子為砷，其劑量約為1x10¹⁴ ~7x10¹⁴ (ion/cm² )，能量約為10~30(Kev)。
7. 如申請專利範圍第4項所述之製造方法，其中該源極離子佈植製程中所使用的離子為砷，其劑量約為1x10¹⁴ ~7x10¹⁴ (ion/cm² )，能量約為10~30(Kev)。
8. 如申請專利範圍第4項所述之製造方法，其中該高摻雜汲極離子佈植製程中所使用的離子為砷，其劑量約為5x10¹⁴ ~8x10¹⁵ (ion/cm² )，能量約為20~55(Kev)。