TWI381491B - Manufacturing Method of NOR - type Flash Memory with Phosphorus Arsenic Ion Planting - Google Patents
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Description
本發明係關於一種快閃記憶體之製造方法，更特別的是關於一種具磷砷離子佈植之NOR型快閃記憶體之製造方法。
快閃記憶體是一種非揮發性(non-volatile)的記憶體，即在無外部電源供電時，也能夠保存資訊內容，這使得裝置本身不需要浪費電力在資料的記憶上，再加上快閃記憶體也具備重複讀寫、體積小、容量高及便於攜帶的特性，這使得快閃記憶體特別適合使用在攜帶式的裝置上。目前NOR型快閃記憶體應用的範圍，除了個人電腦上的主機板會利用NOR型快閃記憶體儲存BIOS資料外，手機、手持裝置也會使用NOR型快閃記憶體來存放系統資料，藉由其高速的讀取速度，滿足手持裝置的開機需求。
隨著半導體製程的演進，記憶體容量不斷的增加，良率提升和製程難度都日益浮現，物理現象的限制也日益明顯。因此，各方無不致力於尋求任何能提升記憶體良率的步驟或方法。
汲極區接面是影響NOR型快閃記憶體元件缺陷產生的主要因素之一。為增進記憶體元件的性能，傳統上會進行金屬化製程，即利用自動對準矽化製程(Self-Aligned Silicidation)將一金屬矽化物層(silicide)沉積於汲極區上以降低接觸電阻，讓電流先流過阻值較低之金屬矽化物層，再進入汲極區中。該金屬矽化物層於汲極區接面中須具有一定的深度以減少接觸電阻。因此，該金屬矽化物層在形成時會造成汲極區接面的損耗，而該損耗即會增加汲極區接面的漏電流。
由於源/汲極區的離子佈植直接關聯於記憶體元件的電性，因此，為使元件的設計更趨最佳化，必須要能掌握最佳的離子佈植能量與劑量，以降低元件缺陷與提升記憶體元件的生產良率。
本發明的主要目的在於提供一種NOR型快閃記憶體之製造方法，利用特定的離子佈植能量與劑量的搭配，以降低金屬化製程所衍生的缺陷並提升記憶體元件的生產良率。
為達上述目的，本發明係提供一種具磷砷離子佈植之NOR型快閃記憶體之製造方法，其包含：形成一閘極結構於一半導體基底上；進行一深摻雜源極離子佈植製程，於該閘極結構一側的該半導體基底中形成深摻雜的一第一源極區；進行一淺摻雜汲極離子佈植製程，於該閘極結構另一側的該半導體基底中形成淺摻雜的一第一汲極區，該第一汲極區與該第一源極區係分別位於該閘極結構兩側的該半導體基底中；於該閘極結構兩側的該半導體基底上分別形成一絕緣層間隔物；及進行一深摻雜汲極離子佈植製程，於該閘極結構一側的該半導體基底中形成深摻雜的一第二汲極區，其中該第一汲極區係與該第二汲極區重疊，該深摻雜汲極離子佈植製程包含兩次佈植製程，一第一次深摻雜汲極離子佈植製程，其使用的離子為砷，及一第二次深摻雜汲極離子佈植製程，其使用的離子為磷。
於本發明的一實施例中，該第一次深摻雜汲極離子佈植製程之劑量約為2×1015～4×1015(atom/cm2)，能量約為40～50(Kev)。
於本發明的一實施例中，該第二次深摻雜汲極離子佈植製程之劑量約為2×1014～2×1015(atom/cm2)，能量約為20～30(Kev)。
於本發明的一實施例中，該絕緣層間隔物選自氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiONx)或氧化矽與氮化矽的結合其中之一者。
於本發明的一實施例中，更包含一金屬化製程，其包含下列步驟：於該閘極結構及該第一汲極區之表面形成一自動對準矽化物層；沉積一介電層，並定義該介電層以於該第一汲極區上方之該自動對準矽化物層上形成一自動對準接觸開口；及於該自動對準接觸開口內填滿導電材料以形成一金屬連線。
於本發明的另一實施例中，該第二次深摻雜汲極離子佈植製程係執行於該第一次深摻雜汲極離子佈植製程之前。
藉此，本發明之具磷砷離子佈植之NOR型快閃記憶體之製造方法可改變汲極佈植之特性表現，進而能降低金屬化製程對記憶體元件所產生的缺陷進而提升生產良率。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明於後。在這些不同的圖式與實施例中，相同的元件將使用相同的符號。
本發明之NOR型快閃記憶體之製造方法主要係將磷與砷二離子一同佈植入記憶體元件之一汲極區中，經由特定佈植能量與劑量的控制來降低記憶體元件缺陷與提升良率。本發明之實施例係為一種N通道的NOR型半導體記憶結構，具有N型的源極/汲極離子佈植區。第一圖至第六圖係顯示在不同製程步驟時，本發明實施例的NOR型快閃記憶體剖面圖。
首先請參閱第一圖，於一半導體基底100上形成一閘極結構102，該閘極結構102包含：穿隧氧化層102a(tunnel oxide layer)、浮動閘102b(floating gate)、介電層102c及控制閘102d(control gate)。該半導體基底100之材料可為矽(Si)、矽鍺(SiGe)、絕緣層上覆矽(Silicon On Insulator,SOI)、絕緣層上覆矽鍺(Silicon Germanium On Insulator,SGOI)、絕緣層上覆鍺(Germanium On Insulator,GOI)。於本實施例中，該半導體基底100的材料係為矽，且於其中摻雜硼使該半導體基底100成為一P型半導體基底。
接著請參閱第二圖，於該半導體基底100上形成一光罩202，將該閘極結構102的一側覆蓋住。進行一深摻雜源極離子佈植製程204，於該閘極結構102之一側的該半導體基底100中形成深摻雜的一第一源極區206。以P型為基底的實施例中，該深摻雜源極離子佈植製程204中使用的離子為磷與砷，以降低該第一源極區的寄生電阻值。
接著請參閱第三圖，進行一淺摻雜汲極離子佈植製程302，於該閘極結構102另一側的該半導體基底100中利用淺摻雜汲極(Lightly Doped Drain,LDD)佈植形成一第一汲極區304。其中，該第一源極區206與該第一汲極區304係分別位於該閘極結構兩側的該半導體基底100中。在本實施例中，該淺摻雜汲極離子佈植製程中使用的離子為砷，用以降低短通道效應、提升性能、增強記憶體寫入效率。
接著請參閱第四A圖，於該閘極結構102的兩側利用沉積與蝕刻技術各形成一絕緣層間隔物402、404。該絕緣層間隔物402、404可為氧化矽(SiOx
)、氮化矽(SiNx
)、氮氧化矽(SiONx
)或是氧化矽與氮化矽的結合(SiOx
+SiNx
)。第四A圖所示，該絕緣層間隔物為氧化矽(SiOx
)或氮氧化矽(SiONx
)；第四B圖所示，該絕緣層間隔物為氮化矽(SiNx
)；第四C圖所示，該絕緣層間隔物為氧化矽與氮化矽的結合(SiOx
+SiNx
)，氧化矽於圖中為扇形絕緣層間隔物，氮化矽於圖中為L形絕緣層間隔物；其中，本實施例將以第四A圖為示例繼續記憶體元件的製造程序。前述該沉積技術可為：來源氣體包含NH3
及SiH4
的化學氣相沉積法(CVD)、快速熱退火化學氣相沉積(Rapid Thermal Chemical Vapof Deposition,RTCVD)、原子層沉積(Atomic Layer Deposition,ALD)；而該蝕刻技術可為非均向性蝕刻之乾式或濕式蝕刻，以移除垂直表面上之絕緣層而形成該絕緣層間隔物402、404。
接著請參閱第五圖，進行一深摻雜汲極離子佈植製程502，於該閘極結構102一側的該半導體基底100中形成深摻雜的一第二汲極區504。其中，該深摻雜汲極離子佈植製程包含兩次的佈植製程，第一次深摻雜汲極離子佈植製程中使用的離子為砷，劑量約為2×1015
～4×1015
原子/平方公分(atom/cm2
)，能量約為40～50千電子伏特(Kev)。第二次深摻雜汲極離子佈植製程中使用的離子為磷，劑量約為2×1014
～2×1015
原子/平方公分(atom/cm2
)，能量約為20～30千電子伏特(Kev)。於本發明之另一實施例中，該第一次與第二次深摻雜汲極離子佈植製程之順序可互相調換。
接著請參閱第六圖，係接續上述步驟，進行一金屬化製程，於該第二汲極區504及該閘極結構102上各形成一自動對準矽化物層506。接著，沉積一介電層508，定義該介電層508，並在該第一汲極區304上方之該自動對準矽化物層506上形成一自動對準接觸開口，再以導電材料填入該自動對準接觸開口以形成一金屬連線510。於本實施例中，該自動對準矽化物層506之材料可為鈷(cobalt,Co)、鈦(titanium,Ti)、鎳(nickel,Ni)或鉬(molybdenum,Mo)...等耐熱金屬。
本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明中記憶體單元的一部分結構，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。
100．．．半導體基底
102．．．閘極結構
102a．．．穿隧氧化層
102b．．．浮動閘
102c．．．介電層
102d．．．控制閘
202．．．光罩
204．．．深摻雜源極離子佈植製程
206．．．第一源極區
302．．．淺摻雜汲極離子佈植製程
304．．．第一汲極區
402．．．氧化層壁
404．．．氧化層壁
502．．．深摻雜汲極離子佈植製程
504．．．第二汲極區
506．．．自動對準矽化物層
508．．．介電層
510．．．金屬連線
第一圖到第六圖係顯示在不同製程步驟時，本發明實施例的NOR型快閃記憶體之剖面圖。
100．．．半導體基底
102．．．閘極結構
206．．．第一源極區
304．．．第一汲極區
402．．．氧化層壁
404．．．氧化層壁
504．．．第二汲極區
506．．．自動對準矽化物層
508．．．介電層
510．．．金屬連線
Claims (6)
- 一種具磷砷離子佈植之NOR型快閃記憶體之製造方法，其步驟包含：形成一閘極結構於一半導體基底上；進行一深摻雜源極離子佈植製程，於該閘極結構一側的該半導體基底中形成深摻雜的一第一源極區；進行一淺摻雜汲極離子佈植製程，於該閘極結構另一側的該半導體基底中形成淺摻雜的一第一汲極區，該第一汲極區與該第一源極區係分別位於該閘極結構兩側的該半導體基底中；於該閘極結構兩側的該半導體基底上分別形成一絕緣層間隔物；及進行一深摻雜汲極離子佈植製程，於該閘極結構一側的該半導體基底中形成深摻雜的一第二汲極區，其中該第一汲極區係與該第二汲極區重疊，該深摻雜汲極離子佈植製程包含兩次佈植製程，一第一次深摻雜汲極離子佈植製程，其使用的離子為砷，及一第二次深摻雜汲極離子佈植製程，其使用的離子為磷。
- 如申請專利範圍第1項所述之製造方法，其中該第一次深摻雜汲極離子佈植製程之劑量為2×1015 ~4×1015 (atom/cm2 )，能量為40~50(Kev)。
- 如申請專利範圍第1項所述之製造方法，其中該第二次深摻雜汲極離子佈植製程之劑量為2×1014 ~2×1015 (atom/cm2 )，能量為20~30(Kev)。
- 如申請專利範圍第1項所述之製造方法，其中該第二次深摻雜汲極離子佈植製程係執行於該第一次深摻雜汲極離子佈植製程之前。
- 如申請專利範圍第1項所述之製造方法，其中該絕緣層間隔物選自氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiONx )或氧化矽與氮化矽的結合其中之一者。
- 如申請專利範圍第1項所述之製造方法，其中更包含一金屬化製程，其包含下列步驟：於該閘極結構及該第一汲極區之表面形成一自動對準矽化物層；沉積一介電層，並定義該介電層以於該第一汲極區上方之該自動對準矽化物層上形成一自動對準接觸開口；及於該自動對準接觸開口內填滿導電材料以形成一金屬連線。
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| TW201112358A (en) | 2011-04-01 |
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