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TWI404210B - 半導體結構及其製造方法 - Google Patents

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TWI404210B
TWI404210B TW096100670A TW96100670A TWI404210B TW I404210 B TWI404210 B TW I404210B TW 096100670 A TW096100670 A TW 096100670A TW 96100670 A TW96100670 A TW 96100670A TW I404210 B TWI404210 B TW I404210B
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艾倫 安德森 布蘭特
Ｃ 詹 維特Ｗ
喬瑟夫 諾瓦克 愛德華
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萬國商業機器公司
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Description

半導體結構及其製造方法
本發明為關於半導體電晶體，尤其是具有閘極擴張頂部之半導體電晶體。
傳統半導體裝置之製造製程中，如果閘極很小，在該閘極之頂部上形成矽化物將會非常困難。因此，半導體電晶體需要一個閘極擴張頂部(和一種形成該結構之方法)。
本發明提供一種半導體結構，包括(a)一種半導體區域包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中通道區域配置於第一源極/汲極區域和第二源極/汲極區域之間；(b)一閘介電區域，直接實體接觸通道區域；以及(c)一閘電極區域，包括一頂部和一底部，其中底部直接實體接觸閘介電區域，其中頂部之第一寬度大於底部之第二寬度，其中閘電極區域藉由閘介電區域將通道區域電絕緣，且其中第一和第二源極/汲極區域之第一上部和第二上部各自被壓縮應變。
本發明提供一種半導體結構製造方法，包括提供一結構，包括(a)一半導體區域包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中通道區域配置於第一源極/汲極區域和第二源極/汲極區域，(b)一閘介電區域，直接實體接觸通道區域，和(c)一閘電極區域包括一頂部和一底部，其中底部配置於頂部和閘介電區域之間，其中底部直接實體接觸閘介電區域，和其中閘電極區域藉由閘介電區域與通道區域電絕緣；和佈植原子於閘電極區域之頂部，以側向擴張閘電極區域之頂部。
本發明提供一種半導體結構製造方法，包括提供一結構，其包括：(a)一半導體區域包括一第一部份、一第二部份、和一通道區域，其中通道區域配置於第一和第二部份之間，(b)閘介電區域直接實體接觸通道區域，和(c)一閘電極區域包括一頂部和一底部，其中底部直接實體接觸閘介電區域，和其中閘電極區域藉由閘介電區域與通道區域電絕緣；且佈植原子於閘電極區域之頂部，以側向擴張閘電極區域之頂部以形成懸突部。
本發明提供一種半導體結構，包括：(a)一半導體區域包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中通道區域配置於第一源極/汲極區域和第二源極/汲極區域之間；(b)一閘介電區域直接實體接觸通道區域；(c)一閘電極區域包括一頂部和一底部，其中底部直接實體接觸閘介電區域，其中頂部之第一寬度大於底部之第二寬度，且其中閘電極區域藉由閘介電區域與通道區域電絕緣；和(d)一離子束入射於閘電極區域，其中該離子束包括選自包括鍺和砷所組成之群組之材料的離子。
本發明提供一種半導體電晶體具有閘極之擴張頂部或一源極或汲極之擴張頂部(及其形成方法)。
圖1－10表示為根據本發明實施例形成一電晶體結構100之第一製造製程，其中圖1－10表示為電晶體結構100之剖面圖。
尤其參考圖1，於一實施例，第一製造製程從矽基板110開始。
接著參考圖2，於一實施例，使用傳統微影和蝕刻製程，形成兩溝渠210和220。
接著參考圖3，於一實施例，為兩淺溝渠隔離(STI)區域310和320使用傳統方法分別形成於兩溝渠210和220(圖2)中。舉例而言，兩STI區域310和320包括二氧化矽。
接著參考圖4，於一實施例，一閘介電層410形成於矽基板110之頂表面111。舉例而言，閘介電層410包括二氧化矽。於一實施例，為使用熱氧化形成閘介電層410。
接著參考圖5，於一實施例，一閘電極區域510形成於矽基板110之頂表面111。於一實施例，閘電極區域510的形成是藉由(i)化學氣相沉積(CVD)多晶矽於結構100之頂表面412(圖4)上以形成多晶矽層(未顯示)，然後(ii)傳統微影和蝕刻製程蝕刻所沉積之多晶矽層，而形成閘電極區域510，如圖5所示。
接著參考圖6，於一實施例，延伸區域610和620形成於矽基板110中。舉例而言，使用閘電極區域510為阻擋罩幕，以離子佈植形成延伸區域610和620。
接著參考圖7，於一實施例，環區域710和720形成於矽基板110中。舉例而言，使用閘電極區域510為阻擋罩幕，以離子佈植形成環區域710和720。
接著參考圖8，於一實施例，介電間隙壁810和820形成於閘電極區域510之側壁上。舉例而言，介電間隙壁810和820的形成是藉由(i)利用絕緣材料像是二氧化矽或氮化矽或複合物之化學氣相沉積於圖7結構100之頂部，然後(ii)方向性回蝕刻直到矽基板110之頂表面111和閘電極區域510之頂表面511暴露於環境週遭。
接著，於一實施例，源極/汲極區域840和850形成於矽基板110中。舉例而言，使用閘電極區域510和介電間隙壁810和820作為阻擋罩幕以離子佈植所形成源極/汲極區域840和850。
接著，於一實施例，藉由以箭頭830為離子佈植方向，於閘電極區域510之頂部512佈植鍺原子。之後圖8閘電極區域510頂部512之鍺原子佈植可稱為鍺佈植步驟830。舉例而言，鍺佈植步驟830使用高劑量(101 6 Ge原子/平方公分)和低能量之鍺原子。方向830可垂直或與垂直夾角小於10度傾斜。由於鍺佈植步驟830，頂部512可側向擴張，如圖9A所示。
參考圖9A，其可見到由於頂部512之側向擴張，使得頂部512之寬度517大於底部515之寬度516。於一實施例，閘電極區域510之頂部512側向擴張至少20%。換句話說寬度517至少為寬度516的120%。
接著參考圖9B，於一實施例，一金屬(例如鎳…等等)層910形成於圖9A結構100之頂部。舉例而言，鎳層910為藉由濺鍍鎳於圖9A結構100之頂部各處而形成。
接著參考圖10，於一實施例，矽化區域513、1010和1020分別形成於閘電極區域510、源極/汲極區域840和850之頂部。舉例而言，矽化區域513、1010和1020包括矽化鎳。於一實施例，矽化區域513、1010和1020藉由退火整個圖9B之結構100來形成，讓鎳層910之鎳與閘電極區域510、源極/汲極區域840和850之矽化學反應，形成於矽化區域513、1010和1020。然後於一實施例，使用濕式蝕刻移除未反應之鎳而形成圖10之結構100。
如圖8、9B和10所示，因為鍺佈植步驟830(圖8)，使得介於鎳層910和閘電極區域510(圖9B)頂部512之間的介面514大於沒有佈植步驟830之介面。因此，相較於沒有擴張之閘電極區域510頂部，可讓鎳(鎳層910)易於與頂部512(圖9B)的矽反應。同樣地由於頂部512側向擴張，矽化區域513(圖10)之傳導性大於未擴張之閘電極510頂部512。
圖11－20表示為依據本發明之實施例形成一電晶體結構200之第二製造製程。
尤其參考圖11，於一實施例，第二製造製程起始於絕緣層上覆矽(SOI)基板1110。舉例而言，SOI基板1110包括一矽層1120、一埋式氧化層1130於矽層1120之上，和一矽層1140於埋式氧化層1130之上。舉例而言，SOI基板1110藉由傳統方法形成。於一實施例，SOI基板1110可包括超薄SOI，其中矽層1140之厚度小於15nm。
接著介電硬罩幕層1150形成於矽層1140之上。舉例而言，介電硬罩幕層1150藉由氮化矽、或二氧化矽、或包含兩者之CVD形成於矽層1140各處之上。
接著，於一實施例，進行微影和蝕刻步驟，以蝕刻介電硬罩幕1150和矽層1140，分別形成介電帽蓋區域1151和鰭狀區域1141，如圖12所示。
參考圖12(結構200之前視圖)，可注意到介電帽蓋區域1151和鰭狀區域1141較矽層1120和埋式氧化層1130離觀看者更遠。
接著參考圖13A，於一實施例，二氧化矽層1310形成於圖12鰭狀區域1141之側壁。舉例而言，二氧化矽層1310為藉由熱氧化形成。圖13A表示二氧化矽1310形成後之結構200的前視圖。於選替實施例，1310可包括高K閘介電質，像是矽酸鉿，藉由例如像是CVD、MOCVD、ALD方法沉積。
接著參考圖13B，於一實施例，形成閘電極區域1320於介電帽蓋區域1151之頂部和二氧化矽層1310之側壁。舉例而言，閘電極區域1320包含多晶矽。於一實施例，閘電極區域1320的形成是藉由(i)化學氣相沉積多晶矽於圖13A結構200之頂部各處，然後(ii)進行傳統微影和蝕刻步驟。圖13B表示於閘電極區域1320形成後之結構200的前視圖。因此可注意到二氧化矽1310和介電帽蓋區域1151較閘電極區域1320更遠離觀看者。
接著，於一實施例，延伸區域1410和1420和環區域1430和1440(圖13B未顯示，但可見於圖14)藉由使用閘電極區域1320作為阻擋罩幕以離子佈植形成於圖12之鰭狀區域1141中。
圖14表示為延伸區域1410和1420和環區域1430和1440形成之後沿著14－14線之圖13B結構200之俯視圖。
接著於一實施例，藉由離子佈植於閘電極區域1320之頂部1321(圖13B)佈植鍺原子。舉例而言，鍺原子以高劑量(101 6 Ge原子/平方公分)和低能量佈植。由於閘電極1320之頂部1321(圖13B)中之鍺佈植，所以頂部1321側向擴張如圖15所示。
參考圖15，可見到由於頂部1321側向擴張的關係，讓頂部1321之寬度1326大於底部1322之寬度1325。舉例而言，閘電極區域1320之頂部1321側向擴張至少20%。換句話說寬度1326為寬度1325的至少120%。
參考圖16，於一實施例，二氧化矽層1610形成於閘電極1320之頂和側壁。舉例而言，二氧化矽1610藉由熱氧化形成。之後閘電極區域1320擴張的頂部1620和1630稱為懸突部1620和1630。圖16顯示為二氧化矽層1610形成之後結構200之前視圖(除了二氧化矽層1610和閘電極區域1320係顯示於剖面圖)。可注意二氧化矽層1310和介電帽蓋區域1151較二氧化矽層1610和閘電極層區域1320更遠離觀看者。
接著參考圖17，於一實施例，介電間隙壁1710和1720形成於閘電極區域1320之側壁和懸突部物1620和1630之下。舉例而言，介電間隙壁1710和1720的形成是藉由(i)化學氣相沉積介電材料像是二氧化矽、氮化矽、或其兩者之複合物於圖16之結構200頂部各處，以形成介電層(未顯示)，和然後(ii)方向性回蝕所沉積的介電層。尤其是，過度蝕刻所沉積的介電層，讓介電間隙壁1710和1720殘餘於閘電極區域1320側壁，但無介電材料殘餘於二氧化矽層1310之側壁。圖17為介電間隙壁1710和1720形成後結構200之前視圖(除了二氧化矽層1610、閘電極區域1320和介電間隙壁1710和1720顯示於剖面圖)。
接著，於一實施例，源極/汲極區域1810和1820(未顯示於圖17，但可見於圖18)藉由使用閘電極區域1320和介電間隙壁1710和1720作為阻擋罩幕，離子佈植形成於圖18鰭狀區域1141中。
圖18表示為形成源極/汲極區域1810及1820之後，沿著18－18線之圖17之結構200之俯視圖。
接著，參考圖19，於一實施例，圖17之介電帽蓋區域1151藉由反應離子蝕刻(RIE)，或濕蝕刻步驟移除，而形成圖19之結構200。
接著參考圖20，於一實施例，矽化區域2010、2020和2030形成於閘電極區域1320和源極/汲極區域1810和1820(圖18)之頂部。舉例而言，矽化區域2010、2020和2030包括矽化鎳。於一實施例，矽化區域2010、2020和2030的形成是藉由(i)濺鍍鎳於結構200(圖19)之上形成鎳層(未顯示)，接著(ii)退火讓所沉積鎳層(未顯示)之鎳與閘電極區域1320和源極/汲極區域1810和1820(圖18)之矽化學反應，而形成矽化區域2010、2020和2030。然後，以濕蝕刻步驟移除未反應的鎳，而形成圖20之結構200。
相似於圖10之結構100，圖20之結構200具有擴大矽化區域2010之優點，矽化區域2010具有比未藉由鍺佈植側向擴張的閘電極1320頂部1321更具傳導性。此外因為擴大的閘電極1320(圖19)之頂部1321，使得所沉積鎳層(未顯示)之鎳較易與閘電極區域1320之矽化學反應形成矽化物2010。
圖21－30表示依據本發明形成電晶體結構300之第三製造製程，其中圖21－30顯示為電晶體結構300之剖面圖。
更具體地，參考圖21，於一實施例，第三製造製程起始於SOI基板2110。於一實施例，SOI基板2110包括矽層2120、埋式氧化層2130於矽層2120上，和矽層2140於埋式氧化層2130上。SOI基板2110為藉由傳統方法形成。
接著參考圖22，於一實施例，溝渠2210形成於矽層2140。溝渠2210藉由傳統微影和蝕刻製程形成。
接著參考圖23，於一實施例，STI區域2310使用傳統方法形成於溝渠溝渠2210中(圖22)。舉例而言，STI區域2310包括二氧化矽。
接著參考圖24，於一實施例，閘介電層2410形成於結構300(圖23)之上。閘介電層2410的形成可藉由(a)矽層2140頂部之氧化及氮化，以形成氮氧化矽，或(b)使用CVD、MOCVD、或ALD沉積高k材料像是矽化鉿。
接著參考圖25，於一實施例，多晶矽層2510藉由CVD形成於結構300(圖24)上。
接著於一實施例，選擇性蝕刻多晶矽層2510，形成如圖26所示之閘電極區域2511。
接著參考圖26，於一實施例，延伸區域2610和2620和環區域2630和2640形成於矽層2140中。延伸區域2610和2620和環區域2630和2640藉由使用閘電極區域2511作為阻擋罩幕層以離子佈植形成。之後，配置於延伸區域2610和2620和環區域2630和2640之間的矽層2140之矽區域稱之為通道2140。
接著參考圖27，於一實施例，介電間隙壁2710和2720形成於閘電極區域2511之側壁。舉例而言，介電間隙壁2710和2720的形成是藉由(i)化學氣相沉積介電層像是二氧化矽或氮化矽或兩者複合物於圖26之結構300之上，然後(ii)進行方向性回蝕。位於回蝕區域之任何剩餘閘介電層2410藉由過度回蝕或者額外蝕刻製程完全移除，以形成於閘介電區域2411。
參考圖28A，於一實施例，矽區域2810和2820為磊晶成長於延伸區域2610和2620上。
應注意矽也磊晶成長於閘電極區域2511上。但為了簡化說明，而未顯示出來。選替地，於一實施例，在磊晶成長形成矽區域2810和2820之前，帽蓋區域(未顯示)可形成於閘電極區域2511之上。於一實施例帽蓋區域(未顯示)包括二氧化矽層和氮化矽層(未顯示)。更具體地，二氧化矽層和氮化矽層(未顯示)可依序形成於圖25之多晶矽2510上。而後，二氧化矽和氮化矽層(未顯示)可在閘電極區域2511形成的同時被圖案化。由於二氧化矽層和氮化矽層(未顯示)之部分仍然殘餘於閘電極區域2511之上。因此帽蓋層(未顯示)可防止矽磊晶成長於閘電極區域2511之上。
接著，於一實施例，使用閘電極區域2511和二氧化矽間隙壁2710和2720作為阻擋罩幕以離子佈植矽區域2810和2820、延伸區域2610和2620和環區域2630和2640，以形成源極/汲極區域2811和2821(如圖28B所示)。
接著參考圖28B，於一實施例，藉由箭頭2830所指方向之離子佈植，將鍺原子佈植於閘電極區域2511頂部2512之上。之後，閘電極區域2511頂部2512之鍺原子佈植可稱為鍺佈植步驟2830。鍺佈植步驟2830使用高劑量(101 6 Ge原子/平方公分)和低能量之鍺原子。如圖29所示，由於鍺佈植步驟2830，使得頂部2512側向擴張。
參考圖29，可見到由於頂部2512側向擴張，頂部2512之寬度2519大於底部2514之寬度2518。閘電極區域2511之頂部2512側向擴張至少20%。換句話說，寬度2519至少為寬度2518的120%。鍺離子佈植步驟2830也分別佈植鍺原子於源極/汲極2811和2821之上部2811a和2821a。通常上部2811a和2821a為側向擴張且壓縮地應變。因此通道區域2140為拉伸應變。
接著參考圖30，於一實施例，矽化區域2513、2812和2822分別形成於閘電極區域2511、源極/汲極區域2811和2821之上。舉例而言，矽化區域2531、2812和2822包括鎳化矽。於一實施例，矽化區域2513、2811和2821的形成為藉由(i)化學氣相沉積鎳於結構300(圖29)之上，形成鎳層(未顯示)，然後(ii)退火讓沉積之鎳層與閘電極區域、源極/汲極區域2811和2821頂部之矽化學反應，以形成矽化區域2513、2812和2822。然後未反應之鎳藉由濕蝕刻移除，而形成圖30之結構300。
如上所述之實施例，鍺離子/原子佈植於閘極以擴張閘極頂部。選替地，砷可以使用取代鍺。同樣的，於一實施例，鍺和砷離子佈植可在室溫進行，而離子能量為25KeV如此使得離子在閘極中可到達之深度為23nm。
於一實施例，由於在頂部512(圖9A)、頂部1321(圖13B)、頂部2512(圖29)、和頂部2811a和2812a(圖29)之Ge佈植，所以這些部分512、1321、2512、2811a、和2821a的每個部分均至少壓縮地應變0.5%，表示所得之Si－Ge晶格之平均原子空間比鬆弛/未應變之相同組成比率的Si－Ge混合之平均原子空間小0.5%。
本發明之特定具體實施例已經於上面為解釋之目的而說明，許多修改以及改變為於該領域技術顯而易見。因此，所附之專利範圍包含在本發明真正的精神和範圍中之全部修改和改變。
100．．．基板
110．．．基板
111、412．．．頂表面
210、220．．．通道
310、320．．．STI區域
410．．．閘介電層
510．．．閘電極區域
512．．．頂部
515．．．底部
514．．．介面
517、516．．．寬度
610、620．．．延伸區域
710、720．．．鰭狀區域
810、820．．．介電間隙壁
840、850．．．源極/汲極區域
830．．．鍺離子佈植步驟
910．．．金屬層
513、1010、1020．．．矽化區域
1110．．．基板
1120．．．矽層
1130．．．埋式氧化層
1140．．．矽層
1150．．．阻擋罩幕
1151．．．介電帽蓋區域
1141．．．鰭狀區域
1310．．．二氧化矽層
1320．．．閘電極層
1321．．．頂部
1322．．．底部
1325、1326．．．寬度
1410、1420．．．延伸區域
1430、1440．．．鰭狀區域
1610．．．二氧化矽層
1620、1630．．．懸突部
1710、1720．．．介電間隙壁
1810、1820．．．源極/汲極區域
2010、2020、2030．．．矽化區域
2110．．．SOI基板
2120、2140．．．矽層
2130．．．埋式氧化層
2510．．．多晶矽層
2511．．．閘電極區域
2512．．．頂部
2518、2519．．．寬度
2610、2620．．．延伸區域
2630、2640．．．鰭狀區域
2710、2720．．．介電間隙壁
2810、2820．．．矽化區
2811、2821．．．源極/汲極區域
2513、2812、2822．．．矽化區域
2830．．．鍺離子佈植步驟
2811a、2821a．．．頂部
圖1－10表示為根據本發明實施例之含有擴張頂部之半導體電晶體之第一製造製程。
圖11－20表示為根據本發明實施例之含有擴張頂部之垂直半導體電晶體之第二製造製程。
圖21－30表示為根據本發明實施例之含有擴張頂部之其他半導體電晶體之第三製造製程。
110．．．基板
310、320．．．STI區域
510．．．閘電極區域
512．．．頂部
515．．．底部
610、620．．．延伸區域
710、720．．．鰭狀區域
810、820．．．介電間隙壁
840、850．．．源極/汲極區域
1110．．．基板
1120．．．矽層

Claims (33)

  1. 一種半導體結構，包括：(a)一半導體區域，包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中通道區域配置於該第一源極/汲極區域和該第二源極/汲極區域之間；(b)一閘介電區域，直接實體接觸該通道區域；以及(c)一閘電極區域，包括一頂部和一底部，其中該底部直接實體接觸該閘介電區域，其中該頂部之一第一寬度大於該底部之一第二寬度，其中該閘電極區域藉由該閘介電區域將該通道區域電絕緣，且其中該閘電極區域之一頂部有至少0.5%壓縮地應變。
  2. 如申請專利範圍第1項之結構，其中該第一源極/汲極區域之該第一上部寬度大於該第一源極/汲極區域之一第一剩餘部，且其中該第二源極/汲極區域之該第二上部寬度大於該第二源極/汲極區域之一第二剩餘部。
  3. 如申請專利範圍第2項之結構，其中該第一和第二上部各包括一第一半導體材料和一第二半導體材料，該第二半導體材料與該第一半導體材料不同。
  4. 如申請專利範圍第3項之結構，其中該第一半導體材料包括矽，而該第二半導體材料包括鍺。
  5. 如申請專利範圍第1項之結構，更包括一基板，其中該基板經由一第一介面直接實體接觸該半導體區域，其中該底部經由一第二介面直接實體接觸該閘介電區域，其中該第一和該第二介面實質上為彼此垂直。
  6. 如申請專利範圍第1項之結構，更包括介電間隙壁位於側壁且直接位在該閘電極區域之頂部之下。
  7. 如申請專利範圍第1項之結構，其中該閘電極區域之該頂部包括選自於由鍺和砷所組成之組群中之一材料，且其中該閘電極區域之該底部包括矽。
  8. 如申請專利範圍第1項之結構，其中該閘電極區域之該頂部包括鍺和多晶矽。
  9. 如申請專利範圍第1項之結構，其中該閘電極區域和該閘介電區域經由一第三介面彼此直接實體接觸，其中該第一源極/汲極區域之一第一頂表面比該第三介面還高，且其中該第二源極/汲極區域之一第二頂表面比該第三表面還高。
  10. 一種半導體結構之製造方法，包括：提供一結構，包括：(a)一基板，其包括一頂基板表面和位於該頂基板表面上的一半導體區域，該半導體區域包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中該通道區域配置於該第一源極/汲極區域和第二源極/汲極區域之間；其中該頂基板表面定義出垂直於該頂基板表面的一參考方向；(b)一閘介電區域，直接實體接觸該通道區域；以及(c)一閘電極區域，包括一頂部和一底部，其中該底部配置於該頂部和該閘介電區域之間，其中該底部直接實體接觸該閘介電區域，且其中該閘電極區域藉由該閘介電區域與該通道區域電絕緣；以及其中該閘電極區域由(i)提供一閘電極層，及(ii)圖案化該閘電極層以形成該閘電極區域等步驟形成；及於實施提供該結構的步驟之後，佈植原子於該閘電極區域之頂部，以側向垂直於該參考方向擴張該閘電極區域之該頂部，其中所佈植的該原子包含鍺原子；於實施佈植該些原子的步驟之後，形成一順應性介電層於該閘電極區域的該頂部及側壁上；於實施形成該順應性介電層的步驟之後，形成一介電間隙層於該順應性介電層上；以及於實施形成該介電間隙層的步驟之後，蝕刻該介電間隙層使得只有在該順應性介電層下方的該介電間隙層的部分留下，其中對該介電間隙層所留下部分的任一 點而言，穿越該點且與該參考方向平行的一直線與該順應性介電層交截。
  11. 如申請專利範圍第10項之方法，其中該佈植原子之能量約為25KeV。
  12. 如申請專利範圍第10項之方法，其中該佈植原子之溫度約為室溫。
  13. 如申請專利範圍第10項之方法，其中該結構更包括一基板，其中該基板經由一第一介面直接實體接觸該半導體區域，於該第一介面定義垂直於該第一介面之一法線方向，且其中該原子佈植之方向與該法線方向夾角小於10度。
  14. 如申請專利範圍第10項之方法，其中該頂部之該第一寬度和該底部之第二寬度於實施該佈植之前約為相同。
  15. 如申請專利範圍第10項之方法，其中該結構更包括一第一介電間隙壁和一第二介電間隙壁位於該閘電極區域之側壁。
  16. 如申請專利範圍第15項之方法，更包括，於該佈植原子之後，形成矽化物區域於該閘電極區域之該頂部和該第一源極/汲極區域和該第二源極/汲極區域上。
  17. 如申請專利範圍第16項之方法，其中該閘電極區域之頂部和該第一和第二源極/汲極區域包括矽，且其中形成該矽化區域之該步驟可包括：沉積鎳於該結構頂部；且退火該結構，使該鎳與該閘電極區域之該頂部和該第一和第二源極/閘極區域之矽化學反應，以形成該矽化物區域。
  18. 如申請專利範圍第10項之方法，其中該結構更包括一第一延伸區域、一第二延伸區域、一第一環區域、和一第二環區域，其中該第一延伸區域直接實體接觸該通道區域和該第一源極/汲極區域，其中該第二延伸區域直接實體接觸該通道區域和該第二源極/汲極區域，其中該第一環區域直接實體接觸該通道區域、該第一源極/汲極和該第一延伸區域，且其中該第二環區域直接實體接觸該通道區域、該第二源極/汲極和該第二延伸區域。
  19. 如申請專利範圍第18項之方法，其中該第一和第二源極/汲極區域、該第一和第二延伸區域、和該第一和第二環區域由離子佈植所形成。
  20. 如申請專利範圍第10項之方法，其中該原子為鍺原子，且 其中該頂部之一第一寬度大於該底部之一第二寬度至少20%。
  21. 如申請專利範圍第20項之方法，其中該佈植該第一原子之步驟，劑量為1016 鍺原子/平方公分。
  22. 如申請專利範圍第20項之方法，更包括佈植第二原子於該第一和第二源極/汲極區域，以分別擴張該第一和第二源極/汲極區域之第一和第二上部，其中佈植該第一原子和佈植該第二原子為同時進行。
  23. 如申請專利範圍第20項之方法，其中該閘電極區域之頂部包括鍺和多晶矽。
  24. 一種半導體結構之製造方法，包括：提供一結構包括：(a)一半導體區域，包括一第一部份、一第二部分、和一通道區域，其中該通道區域配置於該第一和第二部分之間；(b)一閘電極區域，直接實體接觸該通道區域；以及(c)一閘介電區域，包括一頂部和一底部，其中該底部直接實體接觸該閘介電區域，且其中該閘電極區域藉由該閘介電區域與該通道區域電絕緣；以及佈植原子於該閘電極區域之該頂部，以側向擴張該閘電極之頂部以形成懸突部。
  25. 如申請專利範圍第24項之方法，其中該原子為鍺原子，且其中佈植該原子於該閘電極區域之該頂部，劑量為1016 鍺原子/cm2 。
  26. 如申請專利範圍第24項之方法，其中該頂部之一第一寬度大於該底部之一第二寬度至少20%。
  27. 如申請專利範圍第24項之方法，更包括於佈植該原子之後，形成一介電層於該閘電極區域暴露於週遭之表面。
  28. 如申請專利範圍第27項之方法，更包括於形成該介電層之後，形成介電間隙壁於該閘電極區域之側壁，且直接位於該懸突部之下。
  29. 如申請專利範圍第28項之方法，更包括摻雜該第一和第二部分，以分別形成一第一源極/汲極區域和一第二源極/汲極區域。
  30. 一種半導體結構，包括：(a)一半導體區域，包括一通道區域、一第一源極/汲極區域、和一第二源極/汲極區域，其中通道區域配置於該第一源極/汲極區域和該第二源極/汲極區域之間；(b)一閘介電區域，直接實體接觸該通道區域；以及(c)一閘電極區域，包括一頂部和一底部，其中該底部直接實體接觸該閘介電區域， 其中該閘電極區域藉由該閘介電區域與該通道區域電絕緣；以及其中該第一和第二源極/汲極區域之一第一上部和一第二上部各自寬於該第一和第二源極/汲極區域之一第一下部和一第二下部，且其中該第一和第二源極/汲極區域之每一該第一上部和該第二上部有至少0.5%壓縮地應變。
  31. 如申請專利範圍第30項之結構，更包括一基板，其中該基板包括超薄SOI。
  32. 如申請專利範圍第30項之結構，其中該通道區域被壓縮。
  33. 如申請專範圍第32項之結構，其中該通道區域為張應變。
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