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JP2008235568A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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明 外園
Satoshi Inaba
聡 稲葉
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Abstract

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。
【選択図】図１

Description

本発明は、ハロー領域を有する半導体装置およびその製造方法に関する。
近年、電子機器の小型化への要求に応ずるため、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進展している。それに伴い、ＭＩＳＦＥＴのゲート長の微細化による短チャネル効果の発生を抑制することが重要な課題となっている。
短チャネル効果の発生を抑制することのできる従来の半導体装置として、ハロー領域を有する半導体装置がある（例えば、特許文献１参照）。
この特許文献１に記載の半導体装置によれば、ゲート構造の下部のソース・ドレイン領域の側面に、ソース・ドレイン領域と異なる導電型のハロー領域を有するため、短チャネル効果の発生を抑制することができる。
しかし、このハロー領域は不純物をイオン注入することにより形成されるため、不純物が広範囲に注入され、必要な箇所のみにハロー領域を形成することが困難である。そのため、ハロー領域とソース・ドレイン領域の重なる領域が大きくなり、接合リーク電流の発生や接合容量の増加を引き起こすおそれがある。
米国特許第６，７４３，６８４号明細書
本発明の目的は、ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供することにある。
本発明の一態様は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有することを特徴とする半導体装置を提供する。
また、本発明の他の一態様は、Ｓｉ基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を形成した後、前記Ｓｉ基板のその露出面の直下の第１の領域、および前記Ｓｉ基板の前記ゲート電極の下方の領域の一部であり、前記第１の領域に接する第２の領域に凹部を形成する工程と、前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に導電型不純物を含む結晶をエピタキシャル成長させる工程と、前記導電型不純物を含む結晶の前記凹部内の前記第１の領域に位置する部分を除去して、前記導電型不純物を含む結晶をハロー領域に加工する工程と、前記導電型不純物を含む結晶を前記ハロー領域に加工した後、前記凹部内の前記第１の領域に導電型不純物を含まない結晶をエピタキシャル成長させてエピタキシャル層を形成する工程と、前記エピタキシャル層を形成した後、前記ハロー領域に含まれる前記導電型不純物と異なる導電型の不純物を注入してソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
また、本発明の他の一態様は、Ｓｉ基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を形成した後、前記Ｓｉ基板のその露出面の直下の第１の領域、および前記Ｓｉ基板の前記ゲート電極の下方の領域の一部であり、前記第１の領域に接する第２の領域に凹部を形成する工程と、前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に導電型不純物を含む非晶質膜を堆積させる工程と、熱処理を施すことにより、前記非晶質膜と前記Ｓｉ基板の界面から前記非晶質膜の内部に向けて結晶を固相エピタキシャル成長させて、前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に固相エピタキシャル層を形成する工程と、前記固相エピタキシャル層の前記凹部内の前記第１の領域に位置する部分を除去して、前記固相エピタキシャル層をハロー領域に加工する工程と、前記固相エピタキシャル層を前記ハロー領域に加工した後、前記凹部内の前記第１の領域に導電型不純物を含まない結晶をエピタキシャル成長させてエピタキシャル層を形成する工程と、前記エピタキシャル層を形成した後、前記ハロー領域に含まれる前記導電型不純物と異なる導電型の不純物を注入してソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供することができる。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、Ｓｉ基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の上面に形成された第１のシリサイド層１１と、ゲート電極４の側面に形成されたオフセットスペーサ５と、オフセットスペーサ５の側面に形成されたゲート側壁６と、Ｓｉ基板２内のゲート電極４の下方に形成されたチャネル領域１３と、チャネル領域１３を挟んで形成されたエピタキシャル層７と、前記チャネル領域１３と前記エピタキシャル層７の間に形成されたハロー領域８と、Ｓｉ基板２の表面近傍に形成されたエクステンション領域９ａを含むソース・ドレイン領域９と、ソース・ドレイン領域９の上面に形成された第２のシリサイド層１２と、Ｓｉ基板２内に形成された素子分離領域１０と、を有して概略構成される。
ゲート電極４は、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面に第１のシリサイド層１１が形成されない。
第１のシリサイド層１１は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。なお、第１のシリサイド層１１はゲート電極４の上部をシリサイド化することにより形成されるが、ゲート電極４の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。
ゲート絶縁膜３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
オフセットスペーサ５は、例えば、ＳｉＯ２、ＳｉＮ等からなる。
ゲート側壁６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
エピタキシャル層７は、ｐ型トランジスタの場合は、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有する結晶、またはＳｉ結晶をエピタキシャル成長させることにより形成する。一方、ｎ型トランジスタの場合は、ＳｉＣ等のＳｉ結晶よりも小さい格子定数を有する結晶、またはＳｉ結晶をエピタキシャル成長させることにより形成する。
なお、いずれの場合も、エピタキシャル層７は導電型不純物を含まない。
ここで、エピタキシャル層７がＳｉ結晶よりも大きい格子定数を有する結晶からなる場合は、エピタキシャル層７がチャネル領域１３に圧縮歪みを与えて、チャネル領域１３における正孔の移動度を向上させることができる。一方、エピタキシャル層７がＳｉ結晶よりも小さい格子定数を有する結晶からなる場合は、エピタキシャル層７がチャネル領域１３に引張歪みを与えて、チャネル領域１３における電子の移動度を向上させることができる。
ハロー領域８は、ｐ型トランジスタの場合は、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有する結晶、またはＳｉ結晶をエピタキシャル成長させることにより形成する。一方、ｎ型トランジスタの場合は、ＳｉＣ等のＳｉ結晶よりも小さい格子定数を有する結晶、またはＳｉ結晶をエピタキシャル成長させることにより形成する。
また、いずれの場合も、ハロー領域８は導電型不純物を含む。導電型不純物には、ｐ型トランジスタの場合はＡｓ、Ｐ、Ｓｂ等のｎ型不純物イオン、ｎ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。
ここで、ハロー領域８がＳｉ結晶よりも大きい格子定数を有する結晶からなる場合は、ハロー領域８がチャネル領域１３に圧縮歪みを与えて、チャネル領域１３における正孔の移動度を向上させることができる。一方、ハロー領域８がＳｉ結晶よりも小さい格子定数を有する結晶からなる場合は、ハロー領域８がチャネル領域１３に引張歪みを与えて、チャネル領域１３における電子の移動度を向上させることができる。
なお、エピタキシャル層７およびハロー領域８に用いられるＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％、ＳｉＣ結晶のＣ濃度は３原子％以下であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、チャネル領域１３が形成される部分に与える歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。また、ＳｉＣ結晶のＣ濃度が３原子％を超える場合は、やはり基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
エクステンション領域９ａを含むソース・ドレイン領域９は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンをＳｉ基板２の表面近傍に注入することにより形成される。
第２のシリサイド層１２は、第１のシリサイド層１１と同様に、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなり、深さ２００〜３５０ｎｍ程度のＳＴＩ（Shallow Trench Isolation）構造を有する。
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図２Ａ（ａ）に示すように、Ｓｉ基板２内に素子分離領域１０を形成し、続いて、イオン注入法により導電型不純物をＳｉ基板２表面に注入し、ウェル（図示しない）およびチャネル領域１３を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェル（図示しない）およびチャネル領域１３内の導電型不純物を活性化させる。
ここで、ｐ型トランジスタを形成する場合は、例えば、Ｐを注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件で注入してｎ型ウェル（図示しない）を形成し、Ｂを注入エネルギー１０ｋｅＶ、注入量１．５×１０１３ｃｍ−２の条件で注入してチャネル領域１３を形成する。一方、ｎ型トランジスタを形成する場合は、例えば、Ｂを注入エネルギー２６０ｋｅＶ、注入量２．０×１０１３ｃｍ−２の条件で注入してｐ型ウェル（図示しない）を形成し、Ａｓを注入エネルギー８０ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件で注入してチャネル領域１３を形成する。
次に、図２Ａ（ｂ）に示すように、Ｓｉ基板２上にゲート絶縁膜３、ゲート電極４、キャップ膜１４、およびオフセットスペーサ５を形成する。
ここで、ゲート絶縁膜３、ゲート電極４、キャップ膜１４、オフセットスペーサ５は、以下の方法により形成される。まず、ＳｉＯ２膜等のゲート絶縁膜３の前駆体膜、多結晶シリコン膜等のゲート電極４の前駆体膜、ＳｉＮ等のキャップ膜１４の前駆体膜を熱酸化法、またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、それぞれ０．５〜６ｎｍ、５０〜２００ｎｍ、２０〜８０ｎｍの厚さに形成する。次に、光リソグラフィー法、Ｘ線リソグラフィー法、または電子ビームリソグラフィー法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってキャップ膜１４の前駆体膜、ゲート電極４の前駆体膜、ゲート絶縁膜３の前駆体膜をエッチング加工し、ゲート絶縁膜３、ゲート電極４、キャップ膜１４を形成する。次に、熱酸化法によりＳｉＯ２膜を０．１〜０．２ｎｍの厚さでゲート絶縁膜３、ゲート電極４、キャップ膜１４を覆うように形成し、その上にＬＰＣＶＤ法によりＳｉＯ２等のオフセットスペーサ５の前駆体膜を３〜１２ｎｍの厚さで形成する。次に、ＲＩＥ法によりオフセットスペーサ５の前駆体膜をエッチング加工して、オフセットスペーサ５を形成する。
次に、図２Ａ（ｃ）に示すように、オフセットスペーサ５、キャップ層１４および素子分離領域１０をマスクとしてＳｉ基板２上面をエッチングし、凹部１５を形成する。このとき、エッチングは水平方向にもエッチングが進行する条件で実施され、凹部１５は、Ｓｉ基板２の露出面の直下の第１の領域１５ａ、およびオフセットスペーサ５やゲート電極４の下方の領域の一部であり、第１の領域１５ａに接する第２の領域１５ｂに形成される。
次に、図２Ａ（ｄ）に示すように、Ｓｉ基板２の凹部１５により露出した表面を下地として導電型不純物を含んだ結晶をエピタキシャル成長させ、凹部１５内の第１の領域１５ａの少なくとも一部および第２の領域１５ｂに不純物含有層１６を形成する。なお、エピタキシャル成長は化学蒸着チャンバー内で行う。
ここで、ｐ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）、Ａｓの原料としてアルシン（ＡｓＨ３）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＡｓを含んだＳｉＧｅ結晶を気相エピタキシャル成長させ、ｎ型の不純物含有層１６を形成する。
一方、ｎ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）、Ｂの原料としてジボラン（Ｂ２Ｈ６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉＣ結晶を気相エピタキシャル成長させ、ｐ型の不純物含有層１６を形成する。
次に、図２Ｂ（ｅ）に示すように、オフセットスペーサ５、キャップ層１４および素子分離領域１０をマスクとして用いて、不純物含有層１６に異方性エッチングを施し、凹部１５内の第１の領域１５ａに位置する部分を除去し、第２の領域１５ｂに位置する部分を残す。これにより、不純物含有層１６はハロー領域８に加工される。
次に、図２Ｂ（ｆ）に示すように、Ｓｉ基板２の凹部１５により露出した表面を下地として導電型不純物を含まない結晶をエピタキシャル成長させ、凹部１５内の第１の領域１５ａにエピタキシャル層７を形成する。なお、エピタキシャル成長は化学蒸着チャンバー内で行う。
ここで、ｐ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＳｉＧｅ結晶を気相エピタキシャル成長させ、導電型不純物を含まないエピタキシャル層７を形成する。
一方、ｎ型トランジスタを形成する場合、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＳｉＣ結晶を気相エピタキシャル成長させ、導電型不純物を含まないエピタキシャル層７を形成する。
次に、図２Ｂ（ｇ）に示すように、オフセットスペーサ５をマスクエッジとして用いてイオン注入法により導電型不純物をエピタキシャル層７、ハロー領域８を含むＳｉ基板２に注入し、ソース・ドレイン領域９のエクステンション領域９ａを形成する。その後、エクステンション領域９ａに含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。
ここで、ｐ型トランジスタを形成する場合は、例えば、ＢＦ２またはＢを注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入してｐ型エクステンション領域９ａを形成する。一方、ｎ型トランジスタを形成する場合は、例えば、Ａｓを注入エネルギー１〜５ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入してｎ型エクステンション領域９ａを形成する。
ここで、イオン注入は、Ｓｉ基板２の表面に垂直な方向から所定の角度（例えば２０°）をもって行われ、且つ注入されたイオンが拡散するため、エクステンション領域９ａは、オフセットスペーサ５下の領域にも形成される。また、エクステンション領域９ａは、ゲート電極４側の端部が、ハロー領域８に覆われるように形成されることが好ましい。
次に、図２Ｂ（ｈ）に示すように、オフセットスペーサ５の側面にゲート側壁６を形成し、キャップ膜１４を除去した後、そのゲート側壁６をマスクエッジとして用いて、イオン注入法により導電型不純物をエピタキシャル層７、ハロー領域８を含むＳｉ基板２にエクステンション領域９ａよりも深い位置まで注入し、ソース・ドレイン領域９を形成する。このとき、導電型不純物は、エクステンション領域９ａと同じ、または同じ導電型の不純物イオンが用いられる。その後、ソース・ドレイン領域９に含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。
ここで、ゲート側壁６は、ＳｉＯ２等のゲート側壁６の前駆体膜をオフセットスペーサ５の側面を覆うように堆積させた後、ＲＩＥ法によりゲート側壁６の前駆体膜をエッチング加工することにより形成される。キャップ膜１４は、１５０〜１８０℃のリン酸を用いたウェットエッチングにより除去される。また、ｐ型トランジスタを形成する場合は、例えば、Ｂを注入エネルギー１〜５ｋｅＶ、注入量５．０×１０１４〜５．０×１０１５ｃｍ−２の条件で注入してｐ型ソース・ドレイン領域９を形成する。一方、ｎ型トランジスタを形成する場合は、例えば、Ａｓを注入エネルギー５〜２５ｋｅＶ、注入量１．０×１０１５〜５．０×１０１５ｃｍ−２の条件で注入してｎ型ソース・ドレイン領域９を形成する。
その後、ゲート電極４の上面に第１のシリサイド層１１、ソース・ドレイン領域９の上面の露出部分に第２のシリサイド層１２を形成することにより、図１に示した半導体装置１を得る。
ここで、第１および第２のシリサイド層１１、１２は、フッ酸処理により自然酸化膜を除去した後に、ゲート電極４の上面およびソース・ドレイン領域９の上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡを行って金属膜とゲート電極４ならびにソース・ドレイン領域９をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
なお、第１および第２のシリサイド層１１、１２を形成する際に、金属膜としてＮｉ膜を堆積させた後にＴｉＮ膜を堆積してもよい。また、金属膜を堆積させた後に、シリサイド化反応のための２５０〜４００℃の低温ＲＴＡ、金属膜の未反応部分の除去のための硫酸と過酸化水素水の混合溶液によるエッチング、第１および第２のシリサイド層１１、１２の低シート抵抗化のための４００〜５００℃の高温ＲＴＡを順に行う２ステップアニールプロセスを用いてもよい。
続いて、半導体装置１の全面にＴＥＯＳ、ＢＰＳＧ、ＳｉＮ等の絶縁膜を堆積させた後に、これをＣＭＰ（Chemical Mechanical Polishing）により平坦化し、層間絶縁膜（図示しない）を形成する。その後、露光工程によりレジストパターンを形成し、ＲＩＥによりコンタクトホール（図示しない）を形成する。その後、Ｔｉ、ＴｉＮ膜等をコンタクトホール内に堆積した後に、ＣＭＰを施してバリアメタル（図示しない）を形成する。その後、コンタクトホール内に配線となる金属を堆積させ、露光工程により配線（図示しない）を形成する。
なお、同一基板上のｐ型トランジスタとｎ型トランジスタの作り分けは、ＳｉＯ２等の絶縁膜をマスクとして一方に形成することにより行うことができる。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ハロー領域８をエピタキシャル結晶成長法により形成するため、イオン注入法によりハロー領域を形成する場合と比較して、ハロー領域の形状および大きさを正確に制御し、且つ、急峻な不純物プロファイルを形成することができる。また、ハロー領域をソース・ドレイン領域９の下方に形成せず、エピタキシャル層７とチャネル領域１３の間にのみ形成することで、接合リーク電流の発生や接合容量の増加を抑制することができる。
さらに、ハロー領域８をＳｉＧｅ結晶、ＳｉＣ等のＳｉ結晶と異なる格子定数を有する結晶により形成した場合、チャネル領域１３に歪みを与えて、チャネル領域１３におけるキャリア移動度を向上させることができる。なお、エピタキシャル層７がＳｉＧｅ結晶、ＳｉＣ等のＳｉ結晶と異なる格子定数を有する結晶により形成される場合、エピタキシャル層７とハロー領域８の両者からチャネル領域１３に歪みを与えることができるため、チャネル領域１３におけるキャリア移動度を更に向上させることができる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、ハロー領域の製造方法において第１の実施の形態と異なる。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
（半導体装置の製造）
図３（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、第１の実施の形態において図２Ａ（ａ）〜（ｃ）で示した凹部１５を形成するまでの工程をおこなう。
次に、図３（ｂ）に示すように、ＬＰＣＶＤ法により、凹部１５内の第１の領域１５ａの一部および第２の領域１５ｂを埋めるように非晶質膜１７を堆積させる。ここで、非晶質膜１７には、ｐ型トランジスタの場合は、ＡｓやＰ、Ｓｂ等のｎ型不純物を含んだ非晶質ＳｉＧｅ、または非晶質Ｓｉを用いる。一方、ｎ型トランジスタの場合は、ＢやＩｎ等のｐ型不純物を含んだ非晶質ＳｉＣ、または非晶質Ｓｉを用いる。
次に、図３（ｃ）に示すように、７００〜８５０℃のＲＴＡを行うことにより、非晶質膜１７をＳｉ基板２と接する面から内部に向けて結晶化させ、凹部１５内の第１の領域１５ａの一部および第２の領域１５ｂに不純物含有層１８を形成する（固相エピタキシャル結晶成長）。
次に、図３（ｄ）に示すように、オフセットスペーサ５、キャップ層１４、および素子分離領域１０をマスクとして用いて不純物含有層１８に異方性エッチングを施し、凹部１５内の第１の領域１５ａに位置する部分を除去し、第２の領域１５ｂに位置する部分を残す。これにより、不純物含有層１８はハロー領域１９に加工される。
その後の工程は、第１の実施の形態において図２Ｂ（ｆ）〜（ｈ）で示した工程と同様である。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ハロー領域１９を固相エピタキシャル結晶成長法により形成し、第１の実施の形態と同様の効果を得ることができる。
また、ハロー領域１９を固相エピタキシャル結晶成長法により形成することにより、ハロー領域１９とＳｉ基板の界面近傍において酸素濃度が高まり、場合によってはこの界面にＳｉＯ２の極薄膜が形成される。酸素は、導電型不純物の移動を妨げる機能を有するため、ハロー領域１９中の導電型不純物の拡散を抑えることができる。また、酸素の存在は、シリサイド層の成長のストッパとして働くため、第２のシリサイド層１２が成長してチャネル領域１３に接触することを抑えることができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、半導体装置１は、図４に示すように、ソース・ドレイン領域９上に形成されるエレベーテッド・ソース・ドレイン領域２０を有するエレベーテッド・ソース・ドレイン構造を有してもよい。この場合、第１の実施の形態の図２Ｂ（ｈ）で示したゲート側壁６を形成する工程とソース・ドレイン領域９を形成する工程の間に、エピタキシャル層７の露出した表面を下地としてＳｉ結晶、ＳｉＧｅ結晶、またはＳｉＣ結晶を選択エピタキシャル成長させることにより、エレベーテッド・ソース・ドレイン領域２０を形成する。また、ソース・ドレイン領域９を形成する工程の後にエレベーテッド・ソース・ドレイン領域２０を形成する場合は、導電型不純物を含有したＳｉ結晶、ＳｉＧｅ結晶、またはＳｉＣ結晶を選択エピタキシャル成長させてエレベーテッド・ソース・ドレイン領域２０を形成することができる。
さらに、上記各実施の形態においては、エピタキシャル層７は気相エピタキシャル成長により形成されるが、不純物含有層１８と同様に固相エピタキシャル成長により形成されてもよい。この場合、第１の実施の形態の図２Ｂ（ｅ）で示したハロー領域８を加工する工程の後、Ｓｉ非晶質膜、ＳｉＧｅ非晶質膜、またはＳｉＣ非晶質膜を凹部１５内の第１の領域１５ａに堆積させる。その後、熱処理を施して、上記非晶質膜を結晶化させてエピタキシャル層７を形成する。なお、残った非晶質膜や、形成されたエピタキシャル層７の不要な部分はエッチング等により除去する。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
本発明の第１の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 本発明の他の実施の形態に係る半導体装置の断面図である。
符号の説明
１ 半導体装置
２ Ｓｉ基板
３ ゲート絶縁膜
４ ゲート電極
７ エピタキシャル層
８、１９ ハロー領域
９ ソース・ドレイン領域
９ａ エクステンション領域
１３ チャネル領域
１５ 凹部
１５ａ 第１の領域
１５ｂ 第２の領域
１６、１８ 不純物含有層
１７ 非晶質膜

Claims (5)

  1. Ｓｉ基板と、
    前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、
    前記チャネル領域を挟んで形成されたソース・ドレイン領域と、
    前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、
    前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、
    を有することを特徴とする半導体装置。
  2. 前記第１のエピタキシャル成長結晶と前記第２のエピタキシャル成長結晶の少なくともいずれか一方は、Ｓｉ結晶と異なる格子定数を有する結晶であることを特徴とする請求項１に記載の半導体装置。
  3. 前記Ｓｉ結晶と異なる格子定数を有する結晶は、ＳｉＧｅ結晶またはＳｉＣ結晶であることを特徴とする請求項２に記載の半導体装置。
  4. Ｓｉ基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極を形成した後、前記Ｓｉ基板のその露出面の直下の第１の領域、および前記Ｓｉ基板の前記ゲート電極の下方の領域の一部であり、前記第１の領域に接する第２の領域に凹部を形成する工程と、
    前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に導電型不純物を含む結晶をエピタキシャル成長させる工程と、
    前記導電型不純物を含む結晶の前記凹部内の前記第１の領域に位置する部分を除去して、前記導電型不純物を含む結晶をハロー領域に加工する工程と、
    前記導電型不純物を含む結晶を前記ハロー領域に加工した後、前記凹部内の前記第１の領域に導電型不純物を含まない結晶をエピタキシャル成長させてエピタキシャル層を形成する工程と、
    前記エピタキシャル層を形成した後、前記ハロー領域に含まれる前記導電型不純物と異なる導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. Ｓｉ基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極を形成した後、前記Ｓｉ基板のその露出面の直下の第１の領域、および前記Ｓｉ基板の前記ゲート電極の下方の領域の一部であり、前記第１の領域に接する第２の領域に凹部を形成する工程と、
    前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に導電型不純物を含む非晶質膜を堆積させる工程と、
    熱処理を施すことにより、前記非晶質膜と前記Ｓｉ基板の界面から前記非晶質膜の内部に向けて結晶を固相エピタキシャル成長させて、前記凹部内の前記第１の領域の少なくとも一部および前記第２の領域に固相エピタキシャル層を形成する工程と、
    前記固相エピタキシャル層の前記凹部内の前記第１の領域に位置する部分を除去して、前記固相エピタキシャル層をハロー領域に加工する工程と、
    前記固相エピタキシャル層を前記ハロー領域に加工した後、前記凹部内の前記第１の領域に導電型不純物を含まない結晶をエピタキシャル成長させてエピタキシャル層を形成する工程と、
    前記エピタキシャル層を形成した後、前記ハロー領域に含まれる前記導電型不純物と異なる導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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