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TWI400771B - Nonvolatile memory device and manufacturing method thereof - Google Patents

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TWI400771B
TWI400771B TW098101929A TW98101929A TWI400771B TW I400771 B TWI400771 B TW I400771B TW 098101929 A TW098101929 A TW 098101929A TW 98101929 A TW98101929 A TW 98101929A TW I400771 B TWI400771 B TW I400771B
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TW
Taiwan
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layer
amorphous germanium
memory device
volatile memory
manufacturing
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Application number
TW098101929A
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English (en)
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TW201003846A (en
Inventor
Masaharu Kinoshita
Motoyasu Terao
Hideyuki Matsuoka
Yoshitaka Sasago
Yoshinobu Kimura
Akio Shima
Mitsuharu Tai
Norikatsu Takaura
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW201003846A publication Critical patent/TW201003846A/zh
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Description

非揮發性記憶裝置及其製造方法
本發明係關於一種將藉由金屬化合物之結晶狀態與非晶質狀態間之相變化所決定之電阻值，以非揮發方式予以記憶之可電性覆寫之相變化記憶體裝置之製造方法。
在非揮發性記憶裝置中，係有將金屬化合物之結晶狀態與非晶質狀態作為記憶資訊使用者。此記憶材料一般係使用碎化合物(tellurium compound)。以該等反射率之相異來記憶資訊之原理，係廣泛使用於如DVD(digital versatile disc，數位多功能光碟)之光學性資訊記憶媒體。
近年來係提出有將此原理亦使用在電性資訊記憶之方案。此與光學性方法不同，而係一以電流量或電壓變化來撿出非晶質與結晶之電阻之差，亦即非晶質之高電阻狀態與結晶之低電阻狀態的方法。此係稱為相變化(型)記憶體，習知之技術文獻例如有美國US6,750,469等。本發明係關於此電性資訊記憶。
相變化記憶體之基本的記憶體單元之結構，係將相變化電阻元件與選擇元件加以組合之結構。相變化記憶體係藉由從選擇元件施加電流至相變化電阻元件所產生之焦耳熱(Joule heat)，而令非揮發性記錄材料層為結晶狀態或非晶質狀態，俾記憶、保持資訊。其覆寫係在電性設為高電阻之非晶質狀態之情形下，施加大電流而使電阻變化材料之溫度成為熔點以上之後，急速冷卻即可，而在電性設為低電阻之結晶狀態之情形下，限制要施加之電流而成為較熔點低之結晶化溫度即可。一般而言非揮發性記錄材料層之電阻值係依相變化亦有2位數到3位數變化。因此，相變化記憶體係依結晶或非晶質而使讀出信號有極大不同，感測(sense)動作容易。
上述在相變化記憶體中，於選擇元件使用二極體時，二極體之電性特性即非常重要。例如，在進行記憶體單元MCa之讀出之情形下，如圖39所示，各自施加電壓Vr至字元(word)線WLa、電壓V0至字元線WLb，且以感測放大器(Sensor Amplifier)SA檢測出流通於位元線BLa之電流。此時，在與位元線BLa相連之記憶體單元MCb中為使電流不流通於字元線WLb與位元線BLa間，選擇元件SE需實現較低之斷開洩漏(off leak)。然而，在使用多晶矽之二極體中，由於膜中存在多數結晶粒界，因此該斷開洩漏之特性差異變大而難以防止誤讀出。因此，為了要以良好的良率來製造相變化記憶體，必需控制多晶矽之結晶粒界。在習知之技術中，例如於非專利文獻1中，已詳細檢討準分子(excimer)雷射之照射方法與多晶矽之結晶狀態之關係。此外，在非專利文獻2中，已表示雷射照射與結晶粒界之關係。然而，此等文獻係以在橫方向流通電流之TFT之特性改善為主要思想，並非表示本發明之在縱方向流通電流之選擇元件之特性改善。
本發明之目的係在於提供一種藉由在製造過程中排除多晶矽中之結晶粒界，而使屬於選擇元件之二極體之電性特性差異較少之具有高良率之相變化記憶體。
[專利文獻1]美國US6,750,469
[非專利文獻1]J. Appl. Phys.,87,2000,pp. 36-43,Excimer laser-induced temperature field in melting and resolidification of silicon thin films
[非專利文獻2]Jpn. J. Appl. Phys.,37,1998,pp. L492-L495,A Novel Phase-Modulated Excimer-Laser Crystallization Method of Silicon Thin Films
為了達成上述目的，本發明係提供一種在進行非晶矽之結晶化及活性化之雷射退火中，將矽之溫度分佈特性(profile)予以調控，而控制結晶粒界之方法。圖1(a)係表示雷射輸出相對於在表面形成有非晶矽之試料內位置(x)之強度(P)。在圖1中，係表示相對於試料之水平方向之位置，雷射輸出之強度為一定。圖1(b)係表示試料剖面相對於試料內位置(x)之溫度分佈特性。又，圖中之001係形成於試料表面之非晶矽層，圖中之箭頭係表示雷射掃描之進行方向。如圖1(a)所示，以雷射輸出為一定而進行結晶化及活性化之情形下，如圖1(b)所示，雷射照射過後不久之試料之溫度分佈特性係相對於試料內位置(x)而成為一樣。在此，圖中之z軸係表示非晶矽層001之深度方向，而雷射照射過後不久之溫度關係，係TMP1>TMP2>TMP3>TMP4。如此，讓非晶矽層001結晶化而獲得之多晶矽層002，從試料上面觀看時，將如圖1(c)所示地結晶粒界GB係不受被控制而無秩序地存在。在此，y軸係表示在試料表面水平面內與x軸正交之方向。
在本發明之第一方法中，如圖2(a)所示，雷射輸出係一定，但如圖2(b)所示，藉由在試料之非晶矽層001上設置光反射層MASK，雷射係可被光反射層MASK吸收或反射，且在試料內位置(x)具有不同之溫度分佈特性。由於光反射層MASK之下之溫度變低，且之後係先冷卻，因此從光反射層MASK之下發生結晶化。其結果，從試料上面觀察時，如圖2(c)所示，所獲得之多晶矽之結晶粒界GB，係可控制為在光反射層MASK之外產生。於後述之實施形態中將詳細敘述，選擇元件之二極體係在光反射層MASK之下之部分形成，因此二極體之電性特性之差異變少，而可提升相變化記憶體之良率。
又，在本發明之第二方法中，如圖3(a)所示，在形成選擇元件之區域PTN中，藉由將雷射輸出調變為相對性較小，而如圖3(b)所示，在試料內位置(x)具有不同之溫度分佈特性。由於形成選擇元件之區域PTN之下之溫度變低，且之後係先冷卻，因此從形成選擇元件之區域PTN之下發生結晶化。其結果，從試料上面觀察時，如圖3(c)所示，所獲得之多晶矽層002之結晶粒界GB，係可控制為在形成選擇元件之區域PTN之外產生。與使用圖2(a)至(c)所說明之第一方法同樣，二極體之電性特性之差異較少，而可提升相變化記憶體之良率。在第二方法中，由於不必新設置光反射層，因此無須增加製造步驟數。
 [發明之效果]
藉由本發明，可避開二極體層之結晶粒界之影響而構成記憶體矩陣，因此可以良好的良率來製造非揮發性記憶體。
以下根據圖式詳細說明本發明之實施形態。另外，在用以說明實施形態之全圖中，對於同一構件原則上係賦予同一符號，且省略其重複之說明。此外，在以下之實施形態中，除特別需要時以外，同一或同樣之部分之說明原則上均不重複。
此外，在實施形態中所使用之圖式中，即使是剖面圖亦有為了容易觀看圖式而省略陰影線(hatching)之情形。此外，即使是俯視圖亦有為了容易觀看圖式而附上陰影線之情形。
(實施形態1)
在本實施形態中，本發明之半導體裝置係形成在圖5所示之半導體基板101上。半導體基板101係包含用以使非揮發性記憶體之記憶體矩陣動作之周邊電路部004。周邊電路係使用既存之CMOS技術來製造。茲將記憶體矩陣部005與周邊電路部004之半導體基板(矽基板)之剖面中之位置關係表示於圖4~圖6。在本實施形態中，如圖4(a)所示，雖係以在周邊電路部004上製造記憶體矩陣部005之情形為例進行說明，惟記憶體矩陣部005與周邊電路部004之位置關係，如圖4(b)所示記憶體矩陣部005與周邊電路部004位於相同層亦可，且如圖4(c)所示記憶體矩陣部005與周邊電路部004位於相同層，而且，在記憶體矩陣部之下層有周邊電路部004亦可。
圖5係表示在半導體基板101(包含圖4(a)之周邊電路部004及矽基板003)上，依序沈積第一金屬布線層102、第一非晶矽層103、第二非晶矽層104、及光反射層105之結構。第一金屬布線層102係藉由濺鍍而形成。第一金屬布線層102之材料係為鎢。更佳為，由於電阻率較低之材料，電壓下降較小，而可取得讀出電流，因此例如以較鎢更低電阻率之材料之鋁、銅為佳。此外，在第一金屬布線層102與半導體基板101之間，為了提升接著性，亦可沈積TiN等之金屬化合物。此外，在第一非晶矽層103與第一金屬布線層102之間，為了降低界面電阻，係可使用已知之矽化物(silicide)技術來形成鎢矽化物或鈦矽化物。同樣地，在第二非晶矽層104與光反射層105之間，亦為了降低界面電阻，係可使用已知之矽化物技術來形成鎢矽化物或鈦矽化物。
第一非晶矽層103係為包含硼或鎵、銦之任一者之非晶矽，第二非晶矽層104係為本質非晶矽。第一金屬布線層102為鎢之情形下，用以形成第一非晶矽層103之材料，係以包含硼之非晶矽較鎵或銦更為減低第一非晶矽層103與第一金屬布線層102之界面電阻，故較佳。第一非晶矽層103與第二非晶矽層104係藉由LP-CVD(Low Pressure Chemical Vapor Deposition：低壓化學氣相蒸鍍法)而形成。第一非晶矽層103係具有10nm以上250nm以下之膜厚，且第二非晶矽層104係具有10nm以上250nm以下之膜厚。接著，藉由將磷進行離子注入於第二非晶矽層104而形成n+型半導體區域。另外，在此雖將要注入之離子設為磷，惟亦可為砷。此外，第二非晶矽層104亦可預先形成作為包含磷或砷之非晶矽，而削減製程步驟。
光反射層105之材料，若為金屬，以W、Mo等為佳，若為導電性氮化物，以TiN、AlN等為佳，若為導電性氧化物，以SnO、ZnO等為佳。金屬之情形下，由於光反射層之電阻率較低且在光反射層下之電壓下降較小，因此相變化記憶體之驅動電壓不會變高而較佳，惟會與雷射退火之際成為高溫之矽反應，而會有二極體特性之可靠性降低之問題。導電性氮化物或導電性氧化物之情形則為其相反。
光反射層105之膜厚，係以穿透反射層之光與往返穿透反射層內之光之相位反轉，且彼此減弱之膜厚為佳。若將使用於雷射退火之雷射之波長設為λ、且將反射層相對於該波長之折射率設為n，則以設為λ/2n之膜厚為佳。雖因為雷射之波長與反射層之折射率而有不同，惟成為20n m以上300nm以下之膜厚。更佳為50nm以上250nm以下。若膜厚過薄則反射防止效果較少，而若過厚則會有驅動電壓變高之問題。
圖6係表示在圖5上使用已知之微影(lithography)技術而將抗蝕劑(resist)予以圖案化之後之結構。抗蝕劑106之圖案係為字元線之圖案，係以在記憶體矩陣上與鄰接之圖案平行，且延伸至與周邊電路之連接部之方式形成。
圖7係表示以圖6所示之抗蝕劑106為遮罩而使用已知之乾蝕刻技術，將光反射層105進行蝕刻，且使用已知之技術將抗蝕劑106去除之後之結構。
圖8係表示為了第一非晶矽層103及第二非晶矽層104之結晶化及活性化，對於圖7所示之結構之表面施以雷射退火之步驟。在此，圖中之箭頭係表示雷射掃描之進行方向。如使用圖2(a)至(c)所說明，在此退火之際，光反射層107之下之第一非晶矽層103及第二非晶矽層104之溫度，由於雷射藉由光反射層107所吸收或反射，因此會較光反射層107不在上之第一非晶矽層103及第二非晶矽層104之溫度低。因此，結晶化較光反射層107之下之第一非晶矽層103及第二非晶矽層104先開始，故粒界可在光反射層107不在上之第一非晶矽層103及第二非晶矽層104形成，而可提升選擇元件之良率。
如上所述係藉由以雷射退火來進行第一非晶矽層103及第二非晶矽層104之結晶化與雜質活性化，而形成第一多晶矽層108及第二多晶矽層109。在本實施形態中，構成記憶體單元之選擇元件係為pn二極體。因此，雖在第一多晶矽層108與第二多晶矽層109之接合成為pn接合之選擇元件之情形說明了製造方法，惟亦可將如np接合或pin接合之其他接合、或是與第一金屬布線層102之蕭特基(Schottky)接合之選擇元件使用在記憶體單元。
圖9係表示以圖8所示之光反射層107為遮罩而使用已知之乾蝕刻技術，將第二多晶矽層109、第一多晶矽層108、及第一金屬布線層102進行蝕刻之後之結構。由第一金屬布線層110、第一多晶矽層111、第二多晶矽層112、及光反射層107所組成之疊層膜之圖案，係反映抗蝕劑106之圖案，而形成縱條紋狀之圖案。此外，第一金屬布線層102雖係以可進行非揮發性記憶體之讀出、及寫入之方式與半導體基板101電性連接作為字元線，惟圖示予以省略。
圖10係表示將在圖9所示之結構上使用HDP-CVD(High density plasma CVD：高密度電漿CVD)而沈積之絕緣性材料，使用已知之技術之CMP(Chemical Mechanical Polishing：化學性機械研磨法)進行研削之後之結構。研削量係以絕緣性材料114與光反射層107之表面高度成為相同之量為較佳。以其他方法而言，亦可以在CMP步驟中使光反射層107消除之方式來切削光反射層107。此情形下，不再受到光反射層之電阻之影響，因此可抑制因為寫入‧讀出之際之光反射層之電阻所導致之電壓下降，而可構成可進行低消耗電力動作之記憶體單元。
圖11係為藉由濺鍍將非揮發性記錄材料層115及第二金屬布線層116沈積在圖10上之後之結構。非揮發性記錄材料層115之材料係為Ge2 Sb2 Te5 ，具有5nm以上300nm以下之膜厚，惟較佳為，為使後步驟之乾蝕刻及絕緣性材料之埋入容易進行，係具有縱橫比(aspect)較低之5nm以上50nm以下之膜厚。在本實施形態中，非揮發性記錄材料層115之材料雖係以Ge2 Sb2 Te5 為例作了說明，惟可藉由以包含氧族(chalcogen)元素(S、Se、Te)之中至少1元素之材料來選擇組成而獲得同程度之性能。第二金屬布線層116之材料雖係為鎢，惟較佳為以電阻率較低之鋁或銅為佳。
圖12係表示在圖11上使用已知之微影技術而將抗蝕劑予以圖案化之後之結構。抗蝕劑117之圖案係為位元線之圖案，而在記憶體矩陣上以與鄰接之位元線之圖案平行延伸之方式形成。此外，抗蝕劑117之圖案係以與第一金屬布線層110之圖案交叉之方式形成。
圖13係表示以圖12所示之抗蝕劑117為遮罩，使用已知之乾蝕刻技術，將第二金屬布線層116、非揮發性記錄材料層115、光反射層107、第二多晶矽層112、第一多晶矽層111、及絕緣性材料114進行加工，且使用已知之技術將抗蝕劑117予以去除之後之結構。此際，為使可選擇記憶體單元，係殘餘相當於記憶體矩陣之字元線之第一金屬布線層110進行加工。由加工後之第一多晶矽層118、第二多晶矽層119、及光反射層120所組成之疊層膜U1係成為柱狀。此外，非揮發性記錄材料層121及第二金屬布線層122係成為與抗蝕劑117之圖案相同之形狀。
圖14係表示在圖13所示之結構上使用HDP-CVD將絕緣膜充填於圖案間之後使用已知之技術之CMP，進行研削之後之結構。研削量係以絕緣性材料124與第二金屬布線層122之表面高度成為相同之量為較佳。此外，第二金屬布線層122係以可進行非揮發性記憶體之讀出、及寫入之方式與周邊電路電性連接作為位元線。另外，如圖4(a)所示之本實施形態之情形下，設有用以連接位元線與周邊電路之接觸部(contact)，且在此接觸部部份連接位元線與周邊電路。
圖15係表示在圖14之結構上，沈積絕緣性材料125之後之結構。
以上，係將以使用圖5至圖15所說明之製造方法所製作之記憶體單元之上面圖表示於圖16。屬於記憶體單元之字元線之第一金屬布線層110、與屬於位元線之第二金屬布線層122係交叉，而疊層膜U1係配置在其交點。藉由設為此種結構，即可構成高集積之記憶體矩陣。
以下使用圖說明適用本發明之非揮發性記憶體之記憶體單元之記憶體矩陣之動作方式。
圖17係為非揮發性記憶體之記憶體單元陣列之等效電路之構成圖。記憶體單元MCij(i=1,2,3,...,m)(j=1,2,3,...,n)係配置在第一布線(以下稱字元線)WLi(i=1,2,3,...,m)、及第二布線(以下稱位元線)BLj(j=1,2,3,...,n)之交點，而成為選擇元件SE與相變化電阻元件VR串聯連接之結構，該第一布線WLi係複數條平行地配置，而該第二布線BLj係以與字元線WLi交叉之方式複數條並列配置。在此圖中，選擇元件SE之一端雖係與字元線WLi連接，而相變化電阻元件VR之一端則係與位元線BLj連接，惟如後所述，為了以對於字元線WLi與位元線BLj之電壓之施加方式選擇記憶體單元，選擇元件SE之一端亦可與位元線BLj連接，而相變化電阻元件VR之一端與字元線WLi連接。
非揮發性記憶體之記錄係以以下方式進行。例如，在覆寫記憶體單元MC11之情形下，對第1條字元線WL1施加電壓Vh、對其他字元線WLi施加電壓V1、對第1條位元線BL1施加電壓V1、對其他位元線BLj施加電壓Vh，且將電流流通於MC11之相變化電阻元件而記憶資訊。在此，電壓Vh係為較電壓V1更高之電壓。覆寫之際，為使對於非選擇之記憶體單元不致進行誤寫入，乃需要具有作用之選擇元件SE。此外，當然，電壓Vh需為選擇元件SE之崩潰電壓(breakdown voltage)以下。非揮發性記憶體之讀出係以以下方式進行。例如，在讀出記憶體單元MC11之資訊之情形下，對於第1條字元線WL1施加電壓Vm、對於其他字元線WLi施加電壓V1、對於第1條位元線BL1施加電壓V1，且從流通於BL1之電流之大小讀出資訊。
上述雖就記憶體矩陣僅第一層之單層之製造方法進行敘述，惟記憶體矩陣之疊層，係將記憶體單元之位元密度作成較高，故較佳。例如，如圖18所示將記憶體矩陣進行二層疊層之情形，在圖15之結構上，換言之在絕緣性材料125上，以與本實施形態之圖5至圖15同樣方式，可藉由形成屬於記憶體矩陣之第二層之字元線之第一金屬布線層126、由第二層之第一多晶矽層127及第二層之第二多晶矽層128及第二層之光反射層129所組成之柱狀之第二層之疊層膜U12、絕緣性材料130、相變化材料層131、相當於記憶體矩陣之第二層之位元線之第二金屬布線層132、及絕緣性材料133來實現。再者，將記憶體矩陣進行k層(k=1,2,3,...,1)疊層之情形亦以同樣之方法製造記憶體矩陣。當然，在疊層記憶體矩陣之情形下，於非揮發性記憶體之記錄及讀出之際，係需選擇層。層之選擇，係例如使各層之字元線為共通之情形下，使要寫入之層可以位元線選擇。
以光反射層之材料而言，即使取代CdS而使用W、或Mo、或包含70原子%以上Al之金屬或合金、或原子數比以下述一般式(1)
AX BY 　(1)
(在此，式中之X、Y係各自為0.3≦X≦0.7、0.3≦Y≦0.7、A係選自由Zn、Cd、Ga、In、Si、Ge、Sn、V、Nb、Ta、Cr、Ti、Zr、Hf所組成之群之至少1種元素、B係選自由N、O所組成之群之至少1元素)所表示之材料，亦可獲得反射效果、及藉由其之結晶粒界排除效果。然而，在電阻較高之膜中，驅動電壓會變高。若上述X過小則光學常數之差較小，故反射率較低，若過大則導電率過高。至於Y則為此相反。
以上就實施形態1進行了說明。在本實施形態中，係藉由使用光反射層105，於雷射照射之際，在第二非晶矽層104及第一非晶矽層103內之水平方位形成暫時性溫度較高之區域與相對地溫度較低之區域。藉此，有光反射層之區域即相對地溫度變低，而區域之外側係相對地溫度變高，因此多晶矽之結晶粒界GB將形成在區域外。再者，在之後之步驟，藉由將相對地溫度變高之區域，換言之將產生結晶粒界之區域藉由圖案化加以去除，最終形成之二極體，即可藉由粒界較少之多晶矽層來構成。因此，二極體特性之參差不齊變少，而可提升相變化記憶體之良率。此外，在本實施形態中，藉由將此光反射層使用在多晶矽層之圖案化用遮罩，對於產生粒界之區域，不需新進行對位，而可自行對準地將此區域去除。換言之，此光反射層係兼具用以控制粒界之遮罩與用以將多晶矽予以圖案化之遮罩，較獨立進行各自之步驟，更可削減製程步驟。
(實施形態2)
在本實施形態中，本發明之記憶體單元係形成於圖19所示之半導體基板101上。半導體基板101係為了使非揮發性記憶體之記憶體矩陣動作，而包含周邊電路。周邊電路係使用既有之CMOS技術來製造。周邊電路與記憶體矩陣之位置關係與實施形態1同樣。
圖19係表示在半導體基板101上依序沈積第一金屬布線層102、第一非晶矽層103、及第二非晶矽層104之結構。第一金屬布線層102係藉由濺鍍而形成。第一金屬布線層102之材料係為鎢。更佳為，由於電阻率較低之材料，電壓下降較小，而可取得讀出電流，因此例如以較鎢更低電阻率之材料之鋁、銅為佳。此外，在第一金屬布線層102與半導體基板101之間，為了提升接著性，亦可沈積TiN等之金屬化合物。此外，在第一非晶矽層103與第一金屬布線層102之間，為了降低界面電阻，係可使用已知之矽化物技術來形成鎢矽化物或鈦矽化物。
第一非晶矽層103係為包含硼或鎵、銦之任一者之非晶矽，第二非晶矽層104係為本質非晶矽。第一金屬布線層102為鎢之情形下，用以形成第一非晶矽層103之材料，係以包含硼之非晶矽較鎵或銦更為減低第一非晶矽層103與第一金屬布線層102之界面電阻，故較佳。第一非晶矽層103與第二非晶矽層104係藉由LP-CVD而形成。第一非晶矽層103係具有10nm以上250nm以下之膜厚，且第二非晶矽層104係具有10nm以上250nm以下之膜厚。接著，藉由將磷進行離子注入於第二非晶矽層104而形成n+型半導體區域。另外，在此雖將要注入之離子設為磷，惟亦可為砷。此外，第二非晶矽層104亦可預先形成作為包含磷或砷之非晶矽，而削減製程步驟。
圖20係表示為了第一非晶矽層103及第二非晶矽層104之結晶化及活性化，對於圖19所示之結構之表面施以雷射退火之步驟。如使用圖3(a)至(c)所說明，在此退火之際，在後步驟所形成之字元線之圖案上係減弱雷射輸出，故圖案上之第一非晶矽層103及第二非晶矽層104之溫度，係較圖案外之第一非晶矽層103及第二非晶矽層104之溫度變低。因此，結晶化較圖案外之第一非晶矽層103及第二非晶矽層104先開始，故可將粒界從圖案上排除，而可提升選擇元件之良率。此外，不需如實施形態1要新追加步驟，而可以低成本製造較高良率之相變化記憶體。
如上所述係藉由以雷射退火來進行第一非晶矽層103及第二非晶矽層104之結晶化與雜質活性化，而形成第一多晶矽層108及第二多晶矽層109。在本實施形態中，構成記憶體單元之選擇元件係為pn二極體。因此，雖在第一多晶矽層108與第二多晶矽層109之接合成為pn接合之選擇元件之情形說明了製造方法，惟亦可將如np接合或pin接合之其他接合、或是與第一金屬布線層102之蕭特基接合之選擇元件使用在記憶體單元。
圖21係表示在圖20所示之結構上依序沈積緩衝層134、非揮發性記錄材料層115、及第二金屬布線層116之後之結構。
緩衝層134之材料之膜厚方向之平均組成係例如原子數比以下述一般式(1)
AX BY 　(1)
(在此，式中之X、Y係各自為0.3≦X≦0.7、0.3≦Y≦0.7、A係選自由Cu、Ag、Zn、Cd、Al、Ga、In、Si、Ge、V、Nb、Ta、Cr、Mo、W、Ti、Zr、Hf、Fe、Co、Ni、Pt、Pd、Rh、Ir、Ru、Os、鑭(lanthanide)系元素及錒(actinide)系元素所組成之群之至少1種元素、B係選自由N、O及S所組成之群之至少1元素)所表示之材料，用以防止雜質從非揮發性記錄材料層側擴散至二極體所設。
若X過小則耐熱性較低，若過大則導電率過高。至於Y係此相反。膜厚係以1nm以上50nm以下為較佳。若過薄則緩衝效果不足，若過厚則電阻較高，且驅動電壓變高。另外，不需防止雜質之擴散之情形下，未必要設置緩衝層134。
非揮發性記錄材料層115之材料係為Ge2 Sb2 Te5 ，具有5nm以上300nm以下之膜厚，惟較佳為，為使後步驟之乾蝕刻及絕緣性材料之埋入容易進行，係具有縱橫比較低之5nm以上50nm以下之膜厚。在本實施形態中，非揮發性記錄材料層115之材料雖係以Ge2 Sb2 Te5 為例作了說明，惟可藉由以包含氧族元素(S、Se、Te)之中至少1元素之材料來選擇組成而獲得同程度之性能。第二金屬布線層116之材料雖係為鎢，惟較佳為以電阻率較低之鋁或銅為佳。
圖22係表示從圖22所示之結構，使用已知之微影技術、乾蝕刻技術，將第二金屬布線層116、非揮發性記錄材料層115、緩衝層134、第二多晶矽層109、第一多晶矽層108、及第一金屬布線層102予以加工之後之結構。由第一金屬布線層110、第一多晶矽層111、第二多晶矽層112、緩衝層135、非揮發性記錄材料層136、及第二金屬布線層137所組成之疊層膜之圖案係為字元線之圖案，而在記憶體矩陣上以與鄰接之圖案平行延伸之方式形成。此外，第一金屬布線層110係以可進行非揮發性記憶體之讀出、及寫入之方式，與半導體基板101電性連接作為記憶體矩陣之字元線，惟圖示予以省略。
圖23係為在圖22之結構上使用HDP-CVD將絕緣性材料充填於圖案間，且進行藉由CMP之平坦化之後，藉由濺鍍將第三金屬布線層138沈積之後之結構。
圖24係表示在圖23上使用已知之微影技術、乾蝕刻技術，將第三金屬布線層138及第二金屬布線層137及非揮發性記錄材料層136及緩衝層135及第二多晶矽層112及第一多晶矽層111予以加工之後之結構。由第一多晶矽層118、第二多晶矽層119、緩衝層139、非揮發性記錄材料層140、第二金屬布線層141所組成之疊層膜U2係成為柱狀。第三金屬布線層142之圖案係為位元線之圖案，在記憶體矩陣上以與鄰接之位元線之圖案平行延伸之方式形成。第三金屬布線層142之圖案係與第一金屬布線層110之圖案交叉。此外，第三金屬布線層142係以可進行非揮發性記憶體之讀出、及寫入之方式，與半導體基板101電性連接作為記憶體矩陣之位元線，惟圖示予以省略。
圖25係為在圖24之結構上使用HDP-CVD將絕緣性材料124充填於圖案間，且進行藉由CMP之平坦化之後，將絕緣性材料125沈積之後之結構。
以上，係將以使用圖19至圖25所說明之製造方法所製作之記憶體單元之上面圖表示於圖26。屬於記憶體單元之字元線之第一金屬布線層110、與屬於位元線之第三金屬布線層142係交叉，而疊層膜U2係配置在其交點。使用在各層之材料係與實施形態1同樣。此外，亦可與實施形態1同樣地疊層複數層記憶體矩陣。
適用本實施形態之非揮發性記憶體之記憶體單元之記憶體矩陣之動作方式係與實施形態1同樣。
(實施形態3)
在本實施形態中，本發明之記憶體單元係形成於圖27所示之半導體基板101上。半導體基板101係為了使非揮發性記憶體之記憶體矩陣動作，而包含周邊電路。周邊電路係使用既有之CMOS技術來製造。周邊電路與記憶體矩陣之位置關係與實施形態1同樣。本實施形態1與2之較大之不同，係在於二極體層位於非揮發性記錄材料層上之點。
圖27係表示在半導體基板101上依序沈積第一金屬布線層102、非揮發性記錄材料層115、緩衝層134、第一非晶矽層103、第二非晶矽層104、及光反射層107之結構。第一金屬布線層102係藉由濺鍍而形成。第一金屬布線層102之材料係為鎢。更佳為，由於電阻率較低之材料，電壓下降較小，而可取得讀出電流，因此例如以較鎢更低電阻率之材料之鋁、銅為佳。此外，在第一金屬布線層102與半導體基板101之間，為了提升接著性，亦可沈積TiN等之金屬化合物。此外，在第一非晶矽層103與緩衝層134之間，為了降低界面電阻，係可使用已知之矽化物技術來形成鎢矽化物或鈦矽化物。
第一非晶矽層103係為包含硼或鎵、銦之任一者之非晶矽，第二非晶矽層104係為本質非晶矽。第一非晶矽層103與第二非晶矽層104係藉由LP-CVD而形成。第一非晶矽層103係具有10nm以上250nm以下之膜厚，且第二非晶矽層104係具有10nm以上250nm以下之膜厚。接著，藉由將磷進行離子注入於第二非晶矽層104而形成n+型半導體區域。另外，在此雖將要注入之離子設為磷，惟亦可為砷。此外，第二非晶矽層104亦可預先形成作為包含磷或砷之非晶矽，而削減製程步驟。
緩衝層134之材料係例如原子數比以下述一般式(1)
AX BY 　(1)
(在此，式中之X、Y係各自以原子數比為0.2≦X≦0.7、0.3≦Y≦0.8、A係為Ge、B係為Si)所表示之材料，用以防止因為非揮發性記錄材料層之熱所導致之變形或蒸發而使非揮發性記錄材料層之退火亦為可能，且用以防止雜質擴散至非揮發性記錄材料層或二極體所設。除Ge與Si以外亦可包含20原子%以下之鹼金屬元素、鹵元素以外之其他元素。於膜厚方向係以在記錄材料側Ge較多，而在二極體側矽較多，惟即使擴散至鄰接之層，由於不良影響較小，故較佳。若平均組成之Ge過少，則使用於退火之雷射光過於穿透非揮發性記錄材料層，而有非揮發性記錄材料層損傷之虞。若過多，則電阻較高。至於Si之膜厚方向平均含量則為此相反。此緩衝層之使用與其組成，對於不存在本發明之反射層之記憶體矩陣亦為有效。此層之膜厚係以10nm以上500nm以下為較佳。若過厚則驅動電壓過高，若過薄則保護或擴散防止效果不足。另外，雖亦可使用實施形態2之緩衝層材料，惟從非揮發性記錄材料層之退火之保護效果之點而言，係以本實施形態之緩衝層之構成為較理想。
非揮發性記錄材料層115之材料係為Ge2 Sb2 Te5 ，具有5nm以上300nm以下之膜厚，惟較佳為，為使後步驟之乾蝕刻及絕緣性材料之埋入容易進行，係具有縱橫比較低之5nm以上50nm以下之膜厚。在本實施形態中，非揮發性記錄材料層115之材料雖係以Ge2 Sb2 Te5 為例作了說明，惟可藉由以包含氧族元素(O、S、Se、Te)之中至少1元素之材料來選擇組成而獲得同程度之性能，該氧族元素係為藉由公知之相變化記憶體用材料及電阻變化來記憶之RRAM用材料。第二金屬布線層116之材料雖係為鎢，惟較佳為，係以電阻率較低之鋁或銅為佳。
光反射層105之材料係為CdS，且設為在此層之表面所反射之光與在背面所反射之光之相位幾乎成為相同，且彼此增強，亦即在表面所反射之光與往返於膜內而返回之光之光程差成為波長之大致整數倍之膜厚。若將使用於雷射退火之雷射之波長設為λ、且將相對於該波長之反射層之折射率設為n，則以設為λ/2n之膜厚為佳。雖因為雷射之波長與膜之折射率而有不同，惟成為20nm以上300nm以下之膜厚。更佳為50nm以上250nm以下。若過薄則反射防止效果不足，而若過厚則有驅動電壓變得過高。
圖28係表示在圖27所示之結構中，使用已知之乾蝕刻技術，將光反射層105予以蝕刻之後之結構。
圖29係表示為了第一非晶矽層103及第二非晶矽層104之結晶化及活性化，對於圖29所示之結構之表面施以雷射退火之步驟。如使用圖2(a)至圖2(c)所說明，在此退火之際，光反射層107之下之第一非晶矽層103及第二非晶矽層104之溫度，由於雷射藉由光反射層107所吸收或反射，因此會較光反射層107不在上之第一非晶矽層103及第二非晶矽層104之溫度低。因此，結晶化較光反射層107之下之第一非晶矽層103及第二非晶矽層104先開始，故粒界可在光反射層107不在上之第一非晶矽層103及第二非晶矽層104形成，而可提升選擇元件之良率。
如上所述係藉由以雷射退火來進行第一非晶矽層103及第二非晶矽層104之結晶化與雜質活性化，而形成第一多晶矽層108及第二多晶矽層109。在本實施形態中，構成記憶體單元之選擇元件係為pn二極體。因此，雖在第一多晶矽層108與第二多晶矽層109之接合成為pn接合之選擇元件之情形說明了製造方法，惟亦可將如np接合或pin接合之其他接合、或是與第一金屬布線層102之蕭特基接合之選擇元件使用在記憶體單元。
圖30係表示從圖29所示之結構，以光反射層107為遮罩，使用已知之乾蝕刻技術，將第二多晶矽層109、第一多晶矽層108、緩衝層134、非揮發性記錄材料層115、及第一金屬布線層102予以加工之後之結構。由第一金屬布線層110、非揮發性記錄材料層136、緩衝層135、第一多晶矽層111、第二多晶矽層112、及光反射層107所組成之疊層膜之圖案係為字元線之圖案，而在記憶體矩陣上以與鄰接之圖案平行延伸之方式形成。此外，第一金屬布線層110係以可進行非揮發性記憶體之讀出、及寫入之方式，與半導體基板101電性連接作為記憶體矩陣之字元線，惟圖示予以省略。
圖31係為在圖30之結構上使用HDP-CVD將絕緣性材料充填於圖案間，且進行藉由CMP之平坦化之後，藉由濺鍍將第二金屬布線層116沈積之後之結構。
圖32係表示在圖31所示之結構上使用已知之微影技術、乾蝕刻技術，將第二金屬布線層116及光反射層107及第二多晶矽層112及第一多晶矽層111及緩衝層135及非揮發性記錄材料層136予以加工之後之結構。由非揮發性記錄材料層140、緩衝層139、第一多晶矽層118、第二多晶矽層119、及光反射層120所組成之疊層膜U3係為柱狀。第二金屬布線層122之圖案係為位元線之圖案，在記憶體矩陣上以與鄰接之位元線之圖案平行延伸之方式形成。第二金屬布線層122之圖案係與第一金屬布線層110之圖案交叉。此外，第二金屬布線層122係以可進行非揮發性記憶體之讀出、及寫入之方式，與半導體基板101電性連接作為記憶體矩陣之位元線，惟圖示予以省略。
圖33係為在圖32之結構上使用HDP-CVD將絕緣性材料124充填於圖案間，且進行藉由CMP之平坦化之後，將絕緣性材料125沈積之後之結構。
以上，係將以使用圖27至圖33所說明之製造方法所製作之記憶體單元之上面圖表示於圖34。屬於記憶體單元之字元線之第一金屬布線層110、與屬於位元線之第二金屬布線層122係交叉，而疊層膜U3係配置在其交點。使用在各層之材料係與實施形態1同樣。此外，亦可與實施形態1同樣地疊層複數層記憶體矩陣。此情形下，如圖35所示，若以可共用字元線之方式將第二層設成為相反之疊層順序，則製造成本更低，故較佳。
反射層之材料、及膜厚係與實施形態1同樣。
適用本實施形態之非揮發性記憶體之記憶體單元之記憶體矩陣之動作方式係與實施形態1同樣。
(實施形態4)
在實施形態1中，係針對在字元線圖案上配置光反射層，控制結晶粒界之製造方法進行了敘述。然而，如使用作為本發明之第一方法之圖2(a)至(c)所說明，未必要如字元線圖案之條帶(stripe)狀之光反射層，只要在記憶體單元完成之際形成二極體之區域上配置光反射層即可。
例如，形成二極體作為實施形態1所說明之非揮發性記憶體之選擇元件之情形下，亦可在字元線圖案與位元線圖案之交點，配置光反射層成像點(dot)狀。圖36係表示在半導體基板101上依序沈積第一金屬布線層102、第一非晶矽層103、第二非晶矽層104、及光反射層，且以在形成二極體之圖案DP上配置光反射層之方式，將光反射層進行加工之後之結構。圖37係為表示形成二極體之圖案DP與光反射層143之相對位置之圖。在此結構進行雷射退火之情形下，結晶粒界GB係如圖37所示形成。在實施形態1中反射層之上面之面積，係為字元線圖案WLP之上面之面積，且成為條紋狀，故較本實施形態之反射層之上面之面積大。反射層之面積較大之情形下，亦即，藉由雷射退火帶來溫度分佈特性之矽層之面積較大之情形下，由於結晶化之際在矽層內所產生之變形變大，因此在形成二極體之位置會有形成粒界GB之可能，而使二極體特性之參差不齊亦變大。另一方面，反射層之面積較小之情形下，其影響係相對減輕。換言之，在如圖37所示將光反射層配置成像點狀之情形下，相較於實施形態1並未相對地在形成二極體之位置形成粒界GB，而使二極體特性之參差不齊變少。因此，反射層之面積較小之本實施形態，係可較實施形態1以良好良率製造二極體。另外，雷射退火後，光反射層係使用已知之蝕刻技術予以去除，且以與使用圖21至圖25所說明之實施形態2同樣方式，製造非揮發性記憶體。
反射層之材料、及膜厚係與實施形態1同樣。
(實施形態5)
在此係針對藉由實施形態1~4所形成之選擇元件之垂直方向剖面之多晶矽之結晶粒界進行說明。茲將以習知之製造方法所形成之記憶體單元之選擇元件部之剖面表示於圖38(a)、以本發明之製造方法所形成之記憶體單元之選擇元件部之剖面表示於圖38(b)及(c)。另外，以圖38之201與202、203與204、205與206各自構成一組pn接合二極體，而TEL與BEL係模式性記載用以施加電壓至二極體之電極。此外，各個二極體亦可為pin接合，惟在本實施形態中係省略說明。此外，各個pn接合二極體之膜厚，係為20nm以上500nm以下。
在習知之製造方法中，如圖38(a)所示，第一多晶矽層201及第二多晶矽層202中之結晶粒界係相對於下部電極BEL、上部電極TEL無秩序地配置。
另一方面，在本發明之製造方法中，係如圖38(b)所示，藉由控制反射層或雷射輸出分佈特性，而將結晶粒界以直線性連結BEL、TEL之方式配置。換言之，連結BEL與TEL之粒界係為1條線，且在各條線不存在分歧點。此一條線係如圖38(c)所示以完全不存在，斷開洩漏較少為較理想，然而亦可為1條或如圖38(b)所示為2條，此外，亦可為該以上。如此，在垂直方向之一剖面中，完全不存在粒界，或連結電極間之粒界為1條線而不存在分歧點之結構為本實施形態之多晶矽二極體層之結構上之特徵。另外，在1個剖面中，亦可以此等不同之記憶體單元加以混合。藉由設為此種結構，即可提供使用斷開洩漏較習知之選擇元件少之良好之多晶矽二極體之記憶裝置。
以上雖就本發明之實施形態1~5進行了說明，惟本發明並不限定於各個實施形態，只要不脫離該發明之技術性思想，則可假定各式各樣之實施形態。例如，將實施形態1與2加以組合而使用光反射層，而且，藉由採用使雷射輸出調變之步驟，亦可獲得與本發明同樣之效果。
001．．．非晶矽層
002．．．多晶矽層
004．．．周邊電路部
101．．．半導體基板
102．．．第一金屬布線層
103．．．第一非晶矽層
104．．．第二非晶矽層
105．．．光反射層
106．．．抗蝕劑
107．．．光反射層
108．．．第一多晶矽層
109．．．第二多晶矽層
110．．．第一金屬布線層
111．．．第一多晶矽層
112．．．第二多晶矽層
114．．．絕緣性材料
115．．．非揮發性記錄材料層
116．．．第二金屬布線層
117．．．抗蝕劑
118．．．第一多晶矽層
119．．．第二多晶矽層
120．．．光反射層
121．．．非揮發性記錄材料層
122．．．第二金屬布線層
124．．．絕緣性材料
125．．．絕緣性材料
126．．．第二層之第一金屬布線層
127．．．第二層之第一多晶矽層
128．．．第二層之第二多晶矽層
129．．．第二層之光反射層
130．．．第二層之絕緣性材料
131．．．第二層之非揮發性記錄材料層
132．．．第二層之第二金屬布線層
133．．．第二層之絕緣性材料
134．．．緩衝層
135．．．緩衝層
136．．．非揮發性記錄材料層
137．．．第二金屬布線層
138．．．第三金屬布線層
139．．．緩衝層
140．．．非揮發性記錄材料層
141．．．第二金屬布線層
142．．．第三金屬布線層
143．．．光反射層
201．．．第一多晶矽層
202．．．第二多晶矽層
203．．．第一多晶矽層
204．．．第二多晶矽層
205．．．第一多晶矽層
206．．．第二多晶矽層
BEL．．．下部電極
BL1．．．第1條位元線
BL2．．．第2條位元線
BLa．．．位元線
BLb．．．位元線
BLj．．．第j條位元線
BLn．．．第n條位元線
BLP．．．位元線圖案
DP．．．形成二極體之圖案
GB．．．結晶粒界
Laser．．．雷射
MASK．．．光反射層
MCa．．．記憶體單元
MCb．．．記憶體單元
MCij．．．位於第i條字元線與第j條位元線之交點之記憶體單元
MC1j．．．位於第1條字元線與第j條位元線之交點之記憶體單元
MCi1．．．位於第i條字元線與第1條位元線之交點之記憶體單元
MC11．．．位於第1條字元線與第1條位元線之交點之記憶體單元
MCm1．．．位於第m條字元線與第1條位元線之交點之記憶體單元
MCmj．．．位於第m條字元線與第j條位元線之交點之記憶體單元
MC1n．．．位於第1條字元線與第n條位元線之交點之記憶體單元
MCin．．．位於第i條字元線與第n條位元線之交點之記憶體單元
MCmn．．．位於第m條字元線與第n條位元線之交點之記憶體單元
PTN．．．形成選擇元件之區域
SA．．．感測放大器
SE．．．選擇元件
TEL．．．上部電極
U1．．．疊層膜
U12．．．第二層之疊層膜
U2．．．疊層膜
U3．．．疊層膜
VR．．．相變化電阻元件
WLa．．．選擇字元線
WLb．．．非選擇字元線
WL1．．．第1條字元線
WL2．．．第2條字元線
WLi．．．第i條字元線
WLm．．．第m條字元線
WLP．．．字元線圖案
圖1(a)-(c)係為表示試料之雷射照射位置與雷射強度、溫度分佈特性及結晶狀態之圖；
圖2(a)-(c)係為表示試料之雷射照射位置與雷射強度、溫度分佈特性及結晶狀態之圖；
圖3(a)-(c)係為表示雷射照射位置與雷射強度、溫度分佈特性及結晶狀態之圖；
圖4(a)-(c)係為表示矽基板及周邊電路部及記憶體矩陣部之位置關係之圖；
圖5係表示本發明之實施形態1之半導體裝置之製造步驟中之鳥瞰圖；
圖6係為接續圖5之半導體裝置之製造步驟中之鳥瞰圖；
圖7係為接續圖6之半導體裝置之製造步驟中之鳥瞰圖；
圖8係為接續圖7之半導體裝置之製造步驟中之鳥瞰圖；
圖9係為接續圖8之半導體裝置之製造步驟中之鳥瞰圖；
圖10係為接續圖9之半導體裝置之製造步驟中之鳥瞰圖；
圖11係為接續圖10之半導體裝置之製造步驟中之鳥瞰圖；
圖12係為接續圖11之半導體裝置之製造步驟中之鳥瞰圖；
圖13係為接續圖12之半導體裝置之製造步驟中之鳥瞰圖；
圖14係為接續圖13之半導體裝置之製造步驟中之鳥瞰圖；
圖15係為接續圖14之半導體裝置之製造步驟中之鳥瞰圖；
圖16係為與圖15所記載之結構對應之上面圖；
圖17係為本發明之半導體裝置之記憶體矩陣之主要部分電路圖；
圖18係表示本發明之實施形態1之半導體裝置之製造步驟中之鳥瞰圖；
圖19係表示本發明之實施形態2之半導體裝置之製造步驟中之鳥瞰圖；
圖20係為接續圖19之半導體裝置之製造步驟中之鳥瞰圖；
圖21係為接續圖20之半導體裝置之製造步驟中之鳥瞰圖；
圖22係為接續圖21之半導體裝置之製造步驟中之鳥瞰圖；
圖23係為接續圖22之半導體裝置之製造步驟中之鳥瞰圖；
圖24係為接續圖23之半導體裝置之製造步驟中之鳥瞰圖；
圖25係為接續圖24之半導體裝置之製造步驟中之鳥瞰圖；
圖26係為與圖25所記載之結構對應之上面圖；
圖27係表示本發明之實施形態3之半導體裝置之製造步驟中之鳥瞰圖；
圖28係為接續圖27之半導體裝置之製造步驟中之鳥瞰圖；
圖29係為接續圖28之半導體裝置之製造步驟中之鳥瞰圖；
圖30係為接續圖29之半導體裝置之製造步驟中之鳥瞰圖；
圖31係為接續圖30之半導體裝置之製造步驟中之鳥瞰圖；
圖32係為接續圖31之半導體裝置之製造步驟中之鳥瞰圖；
圖33係為接續圖32之半導體裝置之製造步驟中之鳥瞰圖；
圖34係為與圖33所記載之結構對應之上面圖；
圖35係表示本發明之實施形態3之半導體裝置之製造步驟中之鳥瞰圖；
圖36係表示本發明之實施形態4之半導體裝置之製造步驟中之鳥瞰圖；
圖37係為與圖36所記載之結構對應之上面圖；
圖38(a)-(c)係為本發明之實施形態5之本發明之半導體裝置之記憶體矩陣之剖面圖；以及
圖39係為半導體裝置之記憶體矩陣之主要部分電路圖。
201、203、205．．．第一多晶矽層
202、204、206．．．第二多晶矽層
BEL．．．下部電極
TEL．．．上部電極

Claims (12)

  1. 一種非揮發性記憶裝置之製造方法，該非揮發性記憶裝置係藉由記憶材料層與二極體之組合而構成記憶體元件，且包含藉由前述記憶材料層之電阻值之變化而記憶資訊之記憶體元件者，該非揮發性記憶裝置之製造方法之特徵為包含：在基板上形成下部電極之步驟；在前述下部電極之上方形成第1非晶矽層之步驟；在前述第1非晶矽層上形成第2非晶矽層之步驟；為至少使前述第2非晶矽層成為多晶矽層，而對於前述第2非晶矽層之表面進行雷射照射之步驟；及將前述第2多晶矽層予以圖案化之步驟；在前述雷射照射之步驟中，係以在前述第2非晶矽層內之水平方向，形成暫時性溫度較高之第1區域與相對地溫度較低之第2區域之方式而進行雷射照射；前述圖案化之步驟係將前述第1區域之前述第2多晶矽層予以去除之步驟。
  2. 如請求項1之非揮發性記憶裝置之製造方法，其中進一步包含在前述第2非晶矽上形成光反射層之步驟；及將前述光反射層予以圖案化之步驟；前述雷射照射之步驟係對於經圖案化後之前述光反射層進行雷射照射之步驟。
  3. 如請求項2之非揮發性記憶裝置之製造方法，其中前述光反射層係包括：包含70原子%以上之W或Mo或Al之金屬或合金、或組成比係以原子數比為下述之一般式(1)AX BY 　(1)(在此，式中之X、Y係分別為0.3≦X≦0.7、0.3≦Y≦0.7，A係選自由Zn、Cd、Ga、In、Si、Ge、Sn、Ti、Zr、Hf所組成之群中之至少1種元素，B係選自由N、O所組成之群中之至少1元素)所表示之材料。
  4. 如請求項2之非揮發性記憶裝置之製造方法，其中將第2多晶矽層予以圖案化之步驟，係將經前述圖案化後之前述光反射層作為遮罩而進行圖案化之步驟。
  5. 如請求項1之非揮發性記憶裝置之製造方法，其中前述雷射照射之步驟係藉由將前述雷射照射之輸出設為在前述第2區域相對較低，而形成前述第1及前述第2區域。
  6. 如請求項1之非揮發性記憶裝置之製造方法，其中前述記憶材料層係相變化記憶體材料層。
  7. 如請求項1之非揮發性記憶裝置之製造方法，其中進一步包含在前述第1及前述第2非晶矽層形成之前，形成前述記憶材料層之步驟。
  8. 如請求項1之非揮發性記憶裝置之製造方法，其中進一步包含在前述第1及前述第2非晶矽層形成之後，形成前述記憶材料層之步驟。
  9. 如請求項1之非揮發性記憶裝置之製造方法，其中前述第1及前述第2非晶矽層係各自具有10nm以上、250nm以下之膜厚。
  10. 一種非揮發性記憶裝置，係包含：形成於基板上之下部電極；形成於下部電極上方之上部電極；形成於前述下部電極與前述上部電極之間之記錄材料層；及包含形成於前述下部電極與前述上部電極之間之多晶矽的二極體層；1個記憶體單元(memory cell)係包含前述下部電極、前述上部電極、前述記憶材料層及前述二極體層；前述二極體層係在前述基板之垂直方向之剖面中存在粒界；在前述剖面中，不存在前述粒界之分歧點。
  11. 如請求項10之非揮發性記憶裝置，其中在前述剖面不同之記憶體單元之二極體層中，不存在粒界。
  12. 如請求項10之非揮發性記憶裝置，其中前述二極體層係具有20nm以上、500nm以下之膜厚。
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