TWI489471B

TWI489471B - 高可靠度一次可編程（ｏｔｐ）記憶體

Info

Publication number: TWI489471B
Application number: TW099103536A
Authority: TW
Inventors: Wlodek Kurjanowicz
Original assignee: Sidense Corp
Priority date: 2009-02-06
Filing date: 2010-02-05
Publication date: 2015-06-21
Also published as: TW201044407A; US8213211B2; CN102308338A; CA2690237C; US20100202183A1; WO2010088760A1; CA2690237A1; CN102308338B

Description

高可靠度一次可編程(OTP)記憶體

本發明一般而言係有關一種時間可編程(OPT)記憶體。更明確地，本發明係有關編程及讀取一時間可編程記憶體。

過去30年以來，反熔絲(anti-fuse)技術已吸引了許多發明人、IC設計者及製造者的明顯注意。反熔絲是一種可改變成導電狀態之結構，或者換言之，是一種從不導電改變成導電狀態的電子裝置。同等地，二元狀態可回應於電子應力(諸如編程電壓或電流)而為高電阻與低電阻之任一。在電子工業中已有許多欲開發及應用反熔絲之嘗試，其中當代的許多反熔絲應用可見於由Actel及Quicklogic所製造的FGPA裝置、以及Micron之DRAM裝置中所使用的冗餘或選擇編程。

反熔絲記憶體是一種一次可編程(OTP)記憶體，其中裝置可被永久地以資料編程(電地)一次。此資料係由一末端使用者所編程以供特定應用。有數種可被使用之OTP記憶體單元的型式。OTP記憶體提供位階彈性給使用者，因為任何資料均可被編程。

圖1係一種已知的反熔絲記憶體單元的電路圖，而圖2及圖3係個別地顯示圖1中所示之反熔絲記憶體單元的平面及橫斷面視圖。圖1之反熔絲記憶體單元包括一通過、或存取電晶體10，用以將位元線BL耦合至反熔絲裝置12之底板。反熔絲裝置12被視為一種基於閘極電介質崩潰之反熔絲裝置。字元線WL被耦合至存取電晶體10之閘極以便開啓它，而單元平板電壓Vcp被耦合至反熔絲裝置12之頂板以便編程反熔絲裝置12。

從圖2及3可看出：存取電晶體10及反熔絲裝置12之佈局是非常直接而簡單的。存取電晶體10之閘極14及反熔絲裝置12之頂板16係以延伸越過主動區18之相同的多晶矽層來構成。於各多晶矽層底下之主動區18中，形成一薄閘極氧化物20(亦已知為閘極電介質)以便將多晶矽電氣地隔離自底下的主動區。於閘極14之任一側上為擴散區22及24，其中擴散區24被耦合至位元線。雖未顯示，熟悉此項技術人士將理解：可應用諸如側壁間隔物形成、輕摻雜擴散(LDD)及擴散與閘極矽化等標準的CMOS處理。雖然典型的單一電晶體及電容單元架構被廣泛地使用，但由於可針對高密度應用而獲得之半導體陣列區域減省，進一步希望一種唯電晶體反熔絲單元。此種唯電晶體反熔絲應為可靠的而能以低成本的CMOS程序來簡單地製造。

因為其低製造成本，反熔絲記憶體可用於所有一次可編程應用中，從低成本的RF-ID標籤應用至自動及安全性應用。RF-ID標籤應用在產業中獲得較多的接受度，特別是在(例如)銷售、安全、運輸、後勤、及軍事應用中。反熔絲記憶體之簡單性及完整CMOS相容性容許RF-ID標籤概念應用於積體電路製造及測試程序。因此，可藉由利用反熔絲記憶體而結合每一晶圓上及/或晶圓上之每一晶粒上的的RF通訊介面來增加IC製造產量，其容許IC製造及封裝期間、以及印刷電路板組裝期間的無接觸編程以及特定晶片或特定晶圓資訊的讀取。

OTP記憶體之顯著優點在於末端使用者(而非OTP記憶體製造商)有能力針對一特定應用來編程資料。因此，透過製造商之銷售減省實現了成本節約，而末端使用者可編程任何資料至OTP記憶體。這對某些末端使用者而言是很重要的，因為他們可以編程那些不應釋出給其他人之碼或其他資料。

在諸如圖1至3之先前技術反熔絲記憶體單元的已知OTP記憶體中，一位元資料被儲存於一記憶體單元中，且一記憶體單元在讀取操作期間被存取以讀出其中所儲存之資料的位元。此被稱為單一端讀取模式。反熔絲記憶體單元中之資料的儲存係透過編程來完成，如先前所述該編程通常係由末端使用者來完成。反熔絲記憶體單元之成功編程係取決於諸如編程電壓、溫度、及其他條件等參數，其通常被理想地保持在最佳位準。不幸地，末端使用者通常無法控制這些參數。因此有可能無法將資料編程至單元，其導致資料之編程的失敗。於此一情況下，OTP記憶體已故障且反熔絲記憶體裝置被拋棄而嘗試將資料編程至新的裝置。在一種更有問題的情景下，因為單元「弱」或「慢」而使資料無法被適當地編程至單元，其表示一個被認為以一邏輯狀態編程之單元可被讀出而具有相反的邏輯狀態。如此可能造成仰賴該儲存資料之系統的故障。

即使在遞送給末端使用者前，記憶體之製造商可能遭遇某些缺陷，其係因為有太多單元無法使用而致使該記憶體裝置無用。如此將減低產量，並增加成本。因此，需要增進反熔絲記憶體之可靠度。

本發明之一目的係消除或減輕前述反熔絲記憶體之至少一項缺點。

於第一形態中，提供一種用以編程一次可編程(OTP)記憶體單元之方法。該方法包括i)以第一編程參數編程輸入資料；ii)將其以該等第一編程參數編程失敗的該輸入資料之位元識別(identifying)為失敗位元；iii)以不同於該等第一編程參數之第二編程參數再編程該等失敗位元；iv)假如至少一位元被識別為再編程失敗，則於步驟ii)重複該方法。於一目前實施例中，識別包括禁止其通過編程之該輸入資料的位元進一步編程。於另一實施例中，該等第一編程參數包括第一編程電壓位準及第一期間，而編程包括於該第一期間以該第一編程電壓位準驅動選定的字元線。該等第二編程參數可包括第二編程電壓位準及第二期間，而再編程可包括於該第二期間以該第二編程電壓位準驅動選定的字元線。該第一編程電壓位準與該第二編程電壓位準可相同，或該第一編程電壓位準可小於該第二編程電壓位準，或該第一期間可小於該第二期間。

於第一形態之又另一實施例中，識別包括藉由以第一讀取電壓驅動選定的字元線來讀取驗證(verifying)i)中所編程之已編程資料，而重複包括藉由以第二讀取電壓驅動選定的字元線來讀取驗證iii)中所再編程之已再編程資料。於目前實施例中，該第一讀取電壓小於該第二讀取電壓，而該第二讀取電壓係相同於或低於正常讀取操作期間所使用的讀取電壓。於目前實施例之變化中，讀取操作被執行在藉由同時於差動-容餘(differential-redundant)讀取模式下選擇至少四個記憶體單元以成功地編程該輸入資料之所有位元後，以從每四個OTP記憶體單元讀取一位元資料。選擇可包括與第三讀取電壓同時地驅動至少四個字元線，以存取該等至少四個記憶體單元；該第三讀取電壓係低於該第二讀取電壓。另一方面，選擇包括同時地驅動至少四個字元線以存取連接至不同位元線之該等至少四個記憶體單元，並操作一感應放大器以將相應於該等不同位元線之組合的位準相互比較。另一方面，選擇包括驅動一字元線以存取連接至不同位元線之該等至少四個記憶體單元，並操作一感應放大器以將該等不同位元線之位準相互比較。於目前實施例之另一變化中，重複進一步包括比較該已再編程資料與該輸入資料，假如該已再編程資料之至少一位元無法對應於該輸入資料之至少一位元則該至少一位元被識別為該再編程失敗。

於第一形態之又另一實施例中，讀取操作被執行在藉由同時於差動讀取模式與容餘讀取模式之一下選擇至少兩個記憶體單元以成功地編程該輸入資料之所有位元後，以從每兩個OTP記憶體單元讀取一位元資料。於此實施例中，選擇可包括與第三讀取電壓同時地驅動至少兩個字元線，以存取該等至少兩個記憶體單元；該第三讀取電壓係低於該第二讀取電壓。另一方面，選擇包括同時地驅動至少兩個字元線以存取連接至一位元線之該等至少兩個記憶體單元，並操作一感應放大器以比較該一位元線與一參考電壓。另一方面，選擇包括同時地驅動至少兩個字元線以存取連接至不同位元線之該等至少兩個記憶體單元，並操作一感應放大器以將該等不同位元線之電壓相互比較。另一方面，選擇包括驅動一字元線以存取連接至不同位元線之該等至少兩個記憶體單元，耦合該等不同位元線至一感應放大器之互補輸入，並操作該感應放大器以將該等不同位元線之位準相互比較。於目前電施例之另一變化中，選擇包括耦合該等不同位元線至一感應放大器之一輸入，並操作該感應放大器以比較一相應於該等不同位元線之組合的位準與一參考位準，其中該位準及該參考位準為電壓或電流。

於第二形態中，提供一種一次可編程記憶體系統。該系統包括一記憶體陣列、一選擇電路及一模式選擇器。該記憶體陣列具有連接至位元線及字元線之一次可編程(OTP)單元。該選擇電路可組態以回應於一位址及操作之一選定讀取模式而同時將可變數目的OTP單元耦合至一感應放大器。該模式選擇器選擇操作之該讀取模式以：控制該選擇電路、於編程或驗證操作期間存取單一端模式下之每資料位元的一OTP單元、及控制該選擇電路以同時地存取每資料位元之至少兩OTP單元以供讀取操作期間之感應。於第二形態之實施例中，該系統進一步包括控制邏輯，用以組態該模式選擇器而於編程操作期間操作在單一端模式下，其中該控制邏輯執行一編程操作。於另一實施例中，該系統進一步包括一電壓電路，用以於OTP單元之初始編程期間提供一編程電壓。於此實施例中，該電壓電路於第一讀取驗證操作期間提供第一讀取電壓且於第二讀取驗證操作期間提供第二讀取電壓。

於又另一實施例中，該選擇電路包括可組態列電路；而該記憶體陣列包括一連接至第一OTP單元之第一字元線、一連接至第二OTP單元之第二字元線、一連接至第三OTP單元之第三字元線、一連接至第四OTP單元之第四字元線、一連接至該第一OTP單元及該第三OTP單元之第一位元線、一連接至該第二OTP單元及該第四OTP單元之第二位元線、及一感應放大器，用以感應該第一位元線位準與該第二位元線位準之間的差。該等可組態列電路可於容餘讀取模式下同時地驅動一對包括該第一字元線與該第三字元線或該第二字元線與該第四字元線之字元線。另一方面，該等可組態列電路可於差動讀取模式下同時地驅動一對包括該第一字元線與該第二字元線或該第三字元線與該第四字元線之字元線。於另一組態中，該等可組態列電路於差動-容餘讀取模式下同時地驅動該第一字元線、該第二字元線、該第三字元線及該第四字元線。

於另一實施例中，該選擇電路包括可組態行電路；而該記憶體陣列包括一連接至第一OTP單元之第一位元線、一連接至第二OTP單元之第二位元線、一連接至第三OTP單元之第三位元線、一連接至第四OTP單元之第四位元線、一選擇性地耦合至該第一及第二位元線之第一感應線、一選擇性地耦合至該第三及第四位元線之第二感應線、及一感應放大器，用以感應該第一感應線位準與該第二感應線位準之間的差。

在配合後附圖形以閱讀本發明之特定實施例的如下描述之後，本發明之其他形態及特徵將是那些熟悉此項技術人士所能清楚瞭解的。

一般而言，本發明提供一種用以增進OTP記憶體之可靠度的方法及系統，而於特定的反熔絲記憶體中，其係藉由將一資料位元儲存於至少兩個OTP記憶體單元中。這些被稱為每位元多單元的記憶體。因此，各資料位元係藉由在每位元多單元模式下同時存取至少兩OTP記憶體而被讀出。藉由將一資料位元儲存於至少兩OTP記憶體單元中，有缺陷的單元或微弱編程的單元可被補償，因為額外的單元或複數單元提供了固有的容餘。藉由如下方式以確保編程可靠度：一次一位元地地編程該資料、以及在單一端讀取模式下驗證所有已編程位元，在其中於每位元多單元模式下讀出資料的正常操作之前。使用反熔絲記憶體之一種新穎的編程/驗證演算法，編程及驗證係以高速度達成且具有最小功率耗損。除了增進了可靠度以外，亦較每位元單一單元記憶體增進了讀取容限及讀取速度。

將參考單一電晶體反熔絲記憶體單元以描述本發明之下列實施例。現在將參考圖4A、4B及4C以描述：此反熔絲記憶體單元之結構、資料位元如何被編程、以及資料位元如何被讀取。

圖4B顯示沿著圖4A中所示之反熔絲電晶體的線段B-B所取得之反熔絲電晶體的橫斷面視圖，該反熔絲電晶體可用任何標準的CMOS程序來製造。反熔絲電晶體及其變異係揭露於共同擁有的US專利編號7,402,855(2008年7月22日核准)及共同擁有的US專利公告編號20070257331 A1(2007年11月8日公告)，其內容被倂入於此以供參考。於目前所示之範例中，反熔絲電晶體幾乎同等於一簡單的厚閘極氧化物，或具有一浮動擴散終端之輸入/輸出MOS電晶體。所揭露之反熔絲電晶體(亦稱為分裂通道電容或半電晶體)可被可靠地編程，以致介於多晶矽閘極與基底間之熔絲鏈結可被可預測地局部化至裝置之一特定區。圖4B之橫斷面視圖係沿著裝置之通道長度而取。該通道通常被認為是位於一上覆多晶矽閘極底下的區域，其具有由鄰接個別擴散區之多晶矽閘極的邊緣所界定之長度。以另一方式表達，該通道係位於多晶矽閘極下方。

反熔絲單元30包括一形成於基底通道區34上之可變厚度閘極氧化物、一多晶矽閘極36、側壁間隔物38、一場氧化物區40、一擴散區42、及擴散區42中之一LDD區44。一位元線接點46係顯示為電接觸與擴散區42。可變厚度閘極氧化物包括厚閘極氧化物32及薄閘極氧化物33，以致通道長度之一部分係由厚閘極氧化物所覆蓋而通道長度之剩餘部分係由薄閘極氧化物所覆蓋。通常，薄閘極氧化物係其中可能發生氧化物崩潰之區。另一方面，遭遇擴散區42之厚閘極氧化物係界定一存取邊緣，其中閘極氧化物崩潰被避免且介於多晶矽閘極36與擴散區42之間的電流係流動以用於一已編程的反熔絲電晶體。雖然厚氧化物部分延伸入通道區之距離係取決於遮罩等級，但厚氧化物部分最好是被形成為至少如相同晶片上所形成之高電壓電晶體的最小長度一般的長。

於此範例中，擴散區42係透過位元線接點46而被連接至一位元線、或其他線以感應來自多晶矽閘極36之電流，且可被摻雜以適應編程電壓或電流。此擴散區42被形成鄰近可變厚度閘極氧化物之厚氧化物部分。為了進一步保護反熔絲單元30之邊緣不受高電壓損害、或電流漏損，一電阻保護氧化物(RPO)(亦已知為矽化物保護氧化物)可被引入於製造程序期間，以進一步將金屬粒子隔離自側壁間隔物38之邊緣。此RPO最好是被使用於矽化程序期間以防止僅有擴散區42之一部分或多晶矽閘極36之一部分被矽化。眾所周知的是矽化的電晶體已知為具有較高的漏損及因而較低的崩潰電壓。因此具有一非矽化擴散區42將會減少漏損。擴散區42可被摻雜以用於低電壓電晶體或高電壓電晶體或兩者之組合而導致相同或不同的擴散輪廓。

反熔絲單元30之一簡化的平面圖係顯示於圖4A。位元線接點46可被使用為視覺參考點以使該平面圖定位與圖4B之相應的橫斷面視圖。主動區域48為其中形成有通道區34及擴散區42之該裝置的區，其係由一OD遮罩於製造程序期間所界定。虛線外形50係界定其中將經由OD2遮罩而於製造程序期間形成厚閘極氧化物的區域。更明確地，由虛線外形50所圍住之區域係指定其中將形成厚氧化物的區。OD指的是氧化物界定遮罩，其係用於CMOS程序期間以界定其中將形成氧化物之基底上的區，而OD2指的是不同於第一遮罩之第二氧化物界定遮罩。依據本發明之一實施例，由主動區域48之邊緣及OD2遮罩之最右側邊緣所限制的薄閘極氧化物區域被最小化。於目前所示之實施例中，可藉由將最右側OD2遮罩邊緣朝向主動區域48之平行邊緣偏移以將此區域最小化。圖4C係一概圖，其顯示代表圖4B及4A中所示之反熔絲單元30的電晶體符號。如可從圖4C中所見，反熔絲單元30具有連接至字元線之其閘極及連接至位元線之其擴散區42。共同擁有的US專利申請案編號20070257331 A1(2007年11月8日公告)，其內容被倂入於此以供參考，係描述替代的單一電晶體反熔絲記憶體單元，其可用於非揮發性記憶體陣列。

與諸如SRAM或DRAM等揮發性記憶體相較之下，包括圖4A至4C之反熔絲單元30的反熔絲記憶體陣列之編程速度是相當慢的。各編程循環將嘗試同時地編程某一數目的位元。接在各編程步驟後為一編程驗證步驟，以確保其資料位元被成功地編程。未通過編程驗證步驟之任何位元係接受再編程步驟。此程序係重複直到所有記憶體單元狀態已被成功地編程時，或假如已達到最大重複數目時。

圖5A顯示一未編程的反熔絲記憶體單元(諸如反熔絲單元30)如何被編程。反熔絲單元30具有其閘極終端連接至字元線WL極其單一擴散區連接至位元線BL。編程係藉由將位元線偏壓至VSS並將字元線驅動至高電壓位準VPP而實現。VPP之選擇係根據製程技術及足以形成多晶矽閘極與通道區之間的導電鏈結之薄閘極氧化物的厚度。

一成功編程的反熔絲單元30係顯示於圖5B，其中一導電鏈結60係形成於多晶矽閘極與通道區之間。導電鏈結60係概略地表示為介於字元線與反熔絲單元30之薄閘極氧化物區底下的通道區之間的電阻連接。因此，具有導電鏈結之已編程的反熔絲電晶體係儲存一資料位元的一邏輯狀態。因此，未編程的反熔絲電晶體將預設地儲存一資料位元之其他邏輯狀態。為了防止反熔絲單元30之編程，位元線被偏壓至正電壓(諸如VDD)，而字元線被驅動至VPP。此將足以禁止導電鏈結之形成。

藉由驅動字元線至讀取電壓VREAD、及藉由預充電位元線至VSS，如圖5C所示，達成了反熔絲電晶體之讀取。假如反熔絲單元30具有一導電鏈結60，則字元線將經由導電鏈結60而拉升位元線朝向VREAD電壓及反熔絲電晶體之正閘極電壓。位元線電壓可藉由感應放大器電路而被感應及放大。另一方面，假如反熔絲單元30未被編程(亦即，不具有導電鏈結60)，則位元線將保持於約VSS。依據本實施例，VREAD可為VDD或者為足夠高到能開啓反熔絲記憶體單元並透過導電鏈結以將其位元線充電至正電壓的任何正電壓。

上述反熔絲單元30為可配合本發明之實施例使用的OTP記憶體單元之一範例。那些熟悉此項技術人士應理解其他型式的反熔絲記憶體單元(諸如兩電晶體反熔絲記憶體單元及其他OTP記憶體單元)均可配合本發明之實施例使用。於下文中，假設對於實施例中之記憶體單元或OTP記憶體單元任何參考指的均是反熔絲單元30。

依據目前描述的實施例，OTP記憶體可操作於不同的讀取模式之一。第一個模式是稱為單一端讀取模式的預設模式。接下來三個模式一般稱為多單元或操作之高可靠度模式，其中至少兩個OTP記憶體單元儲存一資料位元。此被稱為每位元多單元儲存。首先參考圖6A以描述單一端讀取模式。

圖6A係一OTP記憶體陣列之概圖，其具有：連接至位元線感應放大器100之位元線BL1和BL2，其中該位元線感應放大器100具有一對互補輸入；四條字元線WL1、WL2、WL3和WL4；兩條參考字元線RWL1和RWL2；參考單元102和103；以及反熔絲記憶體單元104、106、108和110。一額外參考單元被連接至BL2，但並未顯示出來以簡化概圖。另一方面，一用以提供參考位準之電路可用於替代地供應參考位準至任一BL1或BL2之上。每一OTP記憶體單元之閘極終端係連接至個別字元線，且其單一擴散區係連接至個別位元線。首先假設BL1及BL2被首先預充電至VSS，接著驅動WL1至正讀取電壓VREAD。連接至參考單元102之參考字元線RWL1被驅動以致參考單元102提供參考位準至BL1上。假如單元104被編程，則BL2將具有大於BL1之參考位準的位元線位準。另一方面，假如單元104未被編程，則BL2將具有小於BL1之參考位準的位元線位準。感應放大器100可檢測兩種狀況以提供相應於邏輯「1」或「0」狀態的輸出資料(DATA)，根據單元104之編程狀態。

注意其目前描述之OTP記憶體陣列可構成以供電壓感應或電流感應，藉由使用感應放大器100以及稍後之感應放大器120的適當電路型式。於電壓感應時，前述的位元線位準為朝向VREAD充電之電壓位準，而參考位準則被設定為某中間點電壓位準。於電流感應時，前述的位元線位準為主要由VREAD以及單元104中之導電鏈結存在與否所決定的電流位準，而其參考位準被設定為一參考電流位準。此一參考電流位準之決定可(例如)藉由設定參考單元102和103之幾何參數及/或藉由調整RWL1和RWL2之電壓位準。於下文中，假設於下列實施例中係使用電壓感應。

每位元單一單元儲存之問題在於單元104可能是微弱編程的單元。有可能該單元並未於感應週期期間足夠高地充電BL2以便致能感應放大器100檢測相較於BL1之參考電壓的電壓差。因此，單元104之不正確狀態可能被感應。為了補償此可能現象，可使用任一種操作之高可靠度模式。

第一種操作之高可靠度模式係顯示於圖6B中。此被稱為容餘讀取模式，其中一資料位元係使用兩記憶體單元而被儲存。特別地，連接至相同位元線BL2之兩單元104及108係儲存相同的資料位元。例如，兩單元104及108被編程以儲存一邏輯狀態，或者兩單元104及108保持於預設的未編程狀態以儲存相反的邏輯狀態。於讀取操作期間，字元線WL1及WL3被同時地驅動至VREAD，而藉由驅動RWL1以經由參考單元102供應參考電壓至BL1。讀取資料之方法無不同於單一端讀取模式。容餘讀取模式之優點在於兩單元被「或」運算(OR’d)在一起，所以假如一單元被微弱地編程且緩慢地充電BL1至VREAD，則其成對單元將藉由提供額外來源以供充電BL1至VREAD來補償。因此，相對於單一端讀取模式，由容餘讀取模式提供了較大的信號容限。

連接至相同位元線之任兩個單元可同時被啓動於容餘讀取模式。於一替代實施例中，連接至相同位元線之任何數目的單元可同時被啓動於容餘讀取模式。

第二種操作之高可靠度模式係顯示於圖6C中。此被稱為差動讀取模式，其中一資料位元係使用兩記憶體單元而被儲存。特別地，連接至一位元線BL2之一單元(諸如單元104)係儲存資料之真邏輯值，而連接至另一位元線BL1之第二單元(諸如單元106)係儲存資料之真邏輯值的補數。於差動讀取模式下，兩單元之一總是被編程。例如，假如單元104儲存邏輯「1」值，則單元106儲存邏輯「0」值。於差動讀取模式下，位元線BL1或BL2無須參考電壓，因此未使用參考單元102及103、或任何參考電路。於讀取操作期間，字元線WL1及WL2被同時地驅動至VREAD。因為於此範例中BL1及BL2被預充電至VSS，所以未編程的單元實質上不會改變其個別位元線之電壓。然而，已編程的單元將其個別的位元線朝向VREAD充電。因此感應放大器100將單元104與106相互比較以判斷單元104中所儲存之資料的真邏輯狀態。因此，相較於單一端讀取模式，由差動讀取模式所提供之讀取容限被顯著地增進。因而，即使微弱編程的單元仍可由感應放大器100所感應，因為該單元所連接之位元線被比較與一預充電至VSS之位元線。

差動讀取模式之優點在於無論讀取之資料為何其權力簽章(power signature)均相同，因為兩個單元之一將總是被編程。權力簽章可致能協助判斷所讀取之字元的內容。這是因為讀取操作期間所消耗之電流量係取決於所讀取之單元中的資料之儲存狀態。然而，當資料被儲存及讀取於差動或差動容餘模式下時，則無法判斷有更多的「1」或「0」於字元中，因為來自陣列之目前簽章將總是相同。因此，當被儲存且讀取於差動或差動容餘模式下時，資料被有效地「遮蔽」。

第三種操作之高可靠度模式係顯示於圖6D中。此被稱為差動-容餘讀取模式，其中一資料位元係使用四個記憶體單元而被儲存。差動-容餘讀取模式係結合容餘讀取模式與差動讀取模式之技術。特別地，連接至一位元線BL2之兩單元(諸如單元104及108)各儲存資料之真邏輯值，而連接至另一位元線BL1之兩單元(諸如單元106及110)各儲存資料之真邏輯值的補數。於讀取操作期間，字元線WL1、WL2、WL3及WL4被同時地驅動至VREAD。假設單元104及108以邏輯「1」編程，則單元106及110保持於未編程的「0」邏輯狀態。因為於此範例中BL1及BL2被預充電至VSS，所以未編程的單元106及110實質上不會改變位元線BL1之電壓。然而，單元104及108將驅動BL2朝向VREAD，即使該等單元之一或兩者均被微弱地編程。感應放大器100將得以感應BL1與BL2之間的電壓差。因此，差動-容餘讀取模式提供了容餘讀取模式之固有的容餘以及差動讀取模式所提供之額外容限。如同差動模式，針對任何讀取操作並無權力簽章。

以下係討論一範例記憶體陣列中之操作的所有四種模式之字元線定址技術。假設該範例記憶體陣列具有64條字元線，其被邏輯地分割為16個字元線群組，其中16個字元線群組之每一個係包括四條字元線。為了於單一端讀取模式下存取一記憶體單元，以一讀取電壓驅動64條字元線之一字元線。因此，需要由6位元組成之一列位址。為了於容餘讀取模式下同時地存取兩記憶體單元，以一讀取電壓同時驅動64條字元線之兩條字元線。於此範例中，兩條字元線應屬16個邏輯群組之一。因此，6位址位元中之4個被用以選擇16個邏輯群組之一，藉此留下剩餘的2位址位元來選擇該群組中之四條字元線的任一。為了同時地選擇該群組中之任兩條字元線，剩餘的2位址位元之一被遮蔽或除能，藉此容許兩字元線之同時選擇。此相同的定址原理係應用於差動讀取模式。為了於差動-容餘讀取模式下同時地存取四個記憶體單元，6位址位元中之4個被用以選擇16個邏輯群組之一，且剩餘的2位址位元被遮蔽或除能。可配置邏輯電路以依據上述方式致能及除能定址位元，來回應根據選定的讀取模式所提供之控制信號。

圖6B至6D顯示實施例，其中2單元或4單元係經由四條相鄰字元線之物理群聚而被集合在一起。於一替代實施例中，該2單元或4單元可沿著位元線方向而被分散或散開。例如，記憶體陣列之第一字元線及最後字元線可被同時地驅動於差動或容餘讀取模式。

圖6B至6D顯示實施例，其中藉由同時選擇性地驅動2或4條字元線而致能操作之高可靠度模式以存取其連接至一位元線或一對位元線之多單元。因此，圖6B至6D中所示之操作的高可靠度模式係藉由控制字元線而被設定。依據一替代實施例，操作之高可靠度模式係被行控制，表示操作之特定模式係藉由控制存取哪些位元線而被設定。圖6E顯示一替代的單一端讀取模式，而圖6F至6H顯示圖6B至6D中所示之操作的高可靠度模式之替代實施例。

圖6E係一OTP記憶體陣列之簡化概圖，其具有：連接至位元線感應放大器120之位元線BL1、BL2、BL3和BL4；一字元線WL1；參考單元122和124；以及反熔絲記憶體單元126、128、130和132。所有四個單元126、128、130和132之閘極終端均連接至WL1，而第一參考字元線RWL1之閘極終端係連接至參考單元122及第二參考字元線RWL2之閘極終端係連接至參考單元122。另一方面，一用以提供參考電荷之電路可用於替代地供應參考電荷或電壓至任一BL1、BL2、BL3或BL4之上。位元線BL1、BL2、BL3及BL4被選擇性地透過行選擇裝置134、136、138及140而耦合至位元線感應放大器120之感應線，於本實施例中該等行選擇裝置為n通道電晶體。每一行選擇裝置134、136、138及140係由個別的行選擇信號SEL1、SEL2、SEL3及SEL4所控制。於本替代記憶體陣列架構中，每一OTP記憶體單元之閘極終端係連接至相同的字元線WL1，且其單一擴散區係連接至個別的位元線。於目前顯示之範例配置中，位元線BL1及BL2可被選擇性地連接至感應放大器120之第一感應線，而位元線BL3及BL4可被選擇性地連接至感應放大器120之第二感應線。

於目前描述之範例中假設單元126將被讀取於單一端模式。首先假設BL1、BL2、BL3及BL4被首先預充電至VSS而所有行選擇裝置134、136、138及140均被關閉。接著驅動WL1至正讀取電壓VREAD。連接至參考單元124之參考字元線RWL2係與WL1同步地被驅動。於是，行選擇信號SEL1被驅動以開啓行選擇裝置134，藉此連接BL1至感應放大器120。因此，感應放大器120比較BL1上之電荷與其連接至參考單元124之感應線上的電荷。假如單元126被編程，則BL1將充電朝向VREAD並超連結其連接至參考單元124之感應線的參考電壓。另一方面，假如單元126未被編程，則BL1將保持實質上於預充電的VSS位準，其係小於連接至參考單元124之感應線的參考電壓。感應放大器120可檢測兩種狀況以提供相應於邏輯「1」或「0」狀態之輸出資料(DATA)，根據單元126之編程狀態。

單一字元線容餘讀取模式係顯示於圖6F。於此，使用兩記憶體單元以儲存一資料位元。於此範例中，連接至位元線BL1及BL2之兩單元126及128儲存相同的資料位元。例如，兩單元126及128被編程以儲存一邏輯狀態，或兩單元126及128保持於預設的未編程狀態以儲存相反的邏輯狀態。於讀取操作期間，字元線WL1被驅動至VREAD而一參考電壓被施加至連接到參考單元124之感應線。接著兩行選擇裝置134及136被開啓，藉此連接兩單元126及128至感應放大器120之相同輸入。因此BL1與BL2之電荷被相加在一起。讀取資料之方法並無不同於圖6E中所示之單一端讀取模式。容餘讀取模式之優點在於兩單元被「或」運算(OR’d)在一起，所以假如一單元被微弱地編程且緩慢地充電BL1至VREAD，則其成對單元將藉由提供額外來源以供充電BL2至VREAD來補償。因此，相對於單一端讀取模式，由容餘讀取模式提供了較大的信號容限。另一方面，藉由開啓或致能行選擇裝置138及140並驅動RWL1而取代RWL2，可選擇單元130及132兩者。

單一字元線差動讀取模式係顯示於圖6G，其中使用兩記憶體單元以儲存一資料位元。特別地，連接至一位元線BL1之一單元(諸如單元126)係儲存資料之真邏輯值，而連接至另一位元線BL3之第二單元(諸如單元130)係儲存資料之真邏輯值的補數。於差動讀取模式下，兩單元之一總是被編程。例如，假如單元126儲存邏輯「1」值，則單元130儲存邏輯「0」值。於差動讀取模式下，無須參考電壓，因此未使用參考單元122、124或任何參考電路。於讀取操作期間，字元線WL1被驅動至VREAD。因為於此範例中BL1至BL4被預充電至VSS，所以未編程的單元實質上不會改變其個別位元線之電壓。然而，已編程的單元將其個別的位元線朝向VREAD充電。接著行選擇裝置134及140被開啓以將位元線BL1及BL3電耦合至感應放大器120。因此感應放大器120將單元126與130相互比較以判斷單元126中所儲存之資料的真邏輯狀態。因此，相較於單一端讀取模式，由差動讀取模式所提供之讀取容限被顯著地增進。因而，即使微弱編程的單元仍可由感應放大器120所感應，因為該單元所連接之位元線被比較與一預充電至VSS之位元線。差動讀取模式之優點在於無論讀取之資料為何其權力簽章(power signature)均相同，因為兩個單元之一將總是被編程。

第三種操作之高可靠度模式係顯示於圖6H中。此被稱為差動-容餘讀取模式，其中一資料位元係使用四個記憶體單元而被儲存。差動-容餘讀取模式係結合容餘讀取模式與差動讀取模式之技術。特別地，連接至位元線BL1及BL2之兩單元(諸如單元126及128)各儲存資料之真邏輯值，而連接位元線BL3及BL4之兩單元(諸如單元130及132)各儲存資料之真邏輯值的補數。於讀取操作期間，字元線WL1被驅動至VREAD。假設單元126及128以邏輯「1」編程，則單元130及132保持於未編程的「0」邏輯狀態。因為於此範例中所有四個位元線BL1至BL4被預充電至VSS，所以未編程的單元130及132實質上不會改變位元線BL3及BL4之電壓。然而，單元126及128將驅動位元線BL1及BL2朝向VREAD，即使該等單元之一或兩者均被微弱地編程。接著所有行選擇裝置134、136、138及140被開啓以將位元線BL1和BL2耦合至感應放大器120之一輸入，以及將位元線BL3和BL4耦合至感應放大器120之另一輸入。因此BL1與BL2之電荷被相加在一起而BL3與BL4之電荷被相加在一起。感應放大器120將得以感應BL1與BL2之間的電壓差。因此，差動-容餘讀取模式提供了容餘讀取模式之固有的容餘以及差動讀取模式所提供之額外容限。如同差動模式，針對任何讀取操作並無權力簽章。

於先前所示之圖6F至6H的實施例中，記憶體單元被連接至2位元線以增進可靠度。於進一步替代實施例中，連接至兩個以上位元線之記憶體單元可被多工至感應放大器120之各輸入上。可使用上述用於解碼字元線之相同技術以動態地解碼上述實施例中之行選擇信號SEL1至SEL4，以便針對不同的高可靠度模式來啓動。

綜言之，圖6B至6D之實施例以及圖6F至6H之實施例係使用一選擇電路，其可組態成同時地將可變數目的反熔絲記憶體單元耦合至一感應放大器，以回應於一位址及操作之一選定的讀取模式。於圖6B至6D之實施例中，選擇電路包括接收一列位址之至少列解碼電路。於圖6F至6H之實施例中，選擇電路包括接收一行位址之至少行解碼電路。稍後參考圖7以討論列解碼及行解碼。

因此於目前實施例中，操作之所有高可靠度模式可於OTP記憶體陣列中為動態可選擇的。高可靠度模式之使用將增加電壓和溫度操作容限、操作速度，並增進末端使用者之資料安全性，而增加製造產量。再者，記憶體可被構成以致記憶體陣列之不同部分係以不同的讀取模式操作。針對(例如)列控制的高可靠度模式，此可藉由設定其中將使用之不同讀取模式的列位址範圍來達成。針對(例如)行控制的高可靠度模式，此可藉由設定其中將使用之不同讀取模式的行位址範圍來達成。圖7係依據本實施例之OTP記憶體陣列的方塊圖。

圖7之記憶體系統200包括一具有連接至OTP單元之位元線和字元線的記憶體陣列202、耦合至字元線之列電路204、及耦合至位元線之行電路206。列電路204包括接收列位址RADDR之列解碼器、及字元線驅動器，用以驅動於讀取及編程操作期間由列解碼器所選擇之字元線。列解碼電路及字元線驅動器係本技術中眾所周知的。行電路包括：輸入/輸出資料路徑電路，諸如用以輸出讀取資料之感應放大器和用以接收輸入資料之資料暫存器；行解碼器；及(可選擇的)編程驗證邏輯，用以判斷資料是否被成功地編程。列電路204可被構成以用於一個以上字元線之動態選擇，以致能操作之任何列控制的高可靠度模式。類似地，行電路206可被構成以用於一個以上位元線之動態選擇，以致能操作之任何行控制的高可靠度模式。列電路204及行電路206可包括此處未描述之額外邏輯，但應被熟悉此項技術人士理解為針對記憶體陣列之適當操作而存在。

記憶體系統200進一步包括電壓電路208、模式選擇器210及控制邏輯212。電壓電路208提供至少一讀取電壓及至少一編程電壓。於一實施例中，至少一讀取電壓被提供至列電路204之字元線驅動器，其係於讀取操作期間將至少一讀取電壓傳遞至選定的字元線。編程電壓被提供至列電路204之字元線驅動器，其係於編程操作期間將編程電壓傳遞至選定的字元線。用以選擇性地提供不同電壓之字元線驅動器電路組態係本技術中眾所周知的。

模式選擇器210包括邏輯，其係將一接收自末端使用者之讀取模式信號MODE解碼，並提供一或更多相應的控制信號至列電路204之列解碼器。這些控制信號將特定列位址之解碼除能，以致能同時地選擇多重字元線。例如，2或4條字元線可被同時選擇以供讀取操作(如先前所述)。用以執行此功能之可組態解碼邏輯係本技術中已知的。雖未顯示於圖7，模式選擇器210可提供控制信號至行電路206，以控制行位址解碼，以藉由選擇有多少以及哪些位元線將被耦合至感應放大器之輸入而致能操作之行控制的高可靠度模式。

控制邏輯212可包括一執行編程操作之狀態機器，該編程操作包括針對OTP記憶體(及特別是反熔絲記憶體)之編程及驗證步驟。此編程操作稍後被更詳細地討論。控制邏輯212於編程操作期間控制列電路204、電壓電路208及模式選擇器210。更明確地，於編程操作期間，單一端讀取模式經由MODE以置換(over-rides)使用者選定的操作模式。有許多實施此功能之邏輯技術。如稍後將描述，資料被一次一位元地編程並使用單一端讀取模式而被驗證。一旦編程操作完成，控制邏輯212便從操作之單一端模式釋放模式選擇器210，並容許MODE信號設定該選定的讀取模式。電壓電路208係由編程邏輯所控制以於編程操作之不同階段提供編程電壓位準及不同的讀取電壓。於編程操作期間，這些電壓係由列電路204之字元線驅動器確立至選定的字元線上。

於一實施例中，行電路206可包括一資料暫存器，其集成編程驗證邏輯係類似於PCT公告號WO 2008/077237中所揭露之資料暫存器。這些電路係由控制邏輯212所控制以於編程後執行不同型式的驗證，並判斷哪些位元已被成功地編程。控制邏輯212控制列電路204、電壓電路208及模式選擇器210以執行編程操作期間依適當順序執行上述操作。

以下為依據本實施例之編程操作的描述。圖8係一流程圖，其說明編程操作之不同階段或步驟的順序，其可由圖7之控制邏輯212所執行。所有位元係以單一端模式編程，表示連接至一字元線或列之單元被同時地編程於一編程循環或操作中。因此，根據一資料位元之所欲的高可靠度讀取模式，預先準備一或更多補充位元以供編程該等連接至另一字元線之單元。舉圖6C之差動讀取模式的範例而言，邏輯「1」之輸入資料被接收於資料暫存器，而一第一編程循環係編程其連接至WL1之單元104。針對第二編程循環，邏輯「0」之補充輸入資料被接收於相同的資料暫存器，且被編程至其連接至WL2之單元106。於本實施例中，邏輯「0」之輸入資料表示並無編程完成於該單元中。圖8之流程圖呈現編程循環之單次重複的順序。

編程循環開始於步驟300，其中係以預設編程參數來編程該等單元。這些參數可包括參數諸如：特定的VPP電壓位準及/或選定字元線上之供應之VPP電壓的期間，該期間指的是tPP1(供應之VPP的時間)。於本實施例中，選定的字元線被驅動至一相當短的時期之預設VPP位準，諸如約50微秒。短編程時間係縮小功率耗損，且假如於步驟300使用小於VPP之電壓則可進一步減少功率耗損。此減少的VPP電壓可被選為一種已知程序技術之最低VPP位準，該程序技術係致能反熔絲記憶體單元中之導電鏈結的形成。那些熟悉此項技術人士瞭解：可使用模擬技術以判斷此位準，因為製造程序以及記憶體單元之幾何形狀為已知的。因為無法保證於步驟300成功地編程所有單元，所以執行一編程驗證演算法，其係於步驟302開始一第一讀取驗證操作。此讀取驗證步驟係使用一積極的第一讀取電壓以識別微弱編程的單元或編程失敗的單元。該第一讀取電壓可為出現在選定字元線上之電壓，其較正常讀取操作期間所使用之額定讀取電壓更弱。較低讀取電壓之使用亦將減少功率耗損。

例如，此第一讀取電壓可小於額定正讀取電壓。於此條件下讀出預期資料之任何單元將以較高的額定讀取電壓確實地適當讀出。因此，任何微弱編程的單元及於步驟302被識別為失敗的單元均視為編程失敗的單元。於步驟302，已被適當讀出之單元被禁止進一步的編程。例如，圖5A中所示之反熔絲記憶體單元需要其位元線被偏壓至VSS以致能其用於編程之導電鏈結的形成。因此，已適當讀出之單元的位元線被偏壓至VDD或某其他正電壓以禁止再編程。假如一資料暫存器被用於儲存待編程之輸入資料的位元，則一種用以成功地禁止單元被進一步編程之技術係反轉與該位元關聯之資料暫存器級中所儲存的輸入資料位元，其係使用集成比較邏輯。另一種技術係於步驟302期間讀出資料，並利用調整以再進入輸入資料來確保僅有失敗的位元被再編程。

回到步驟304，行電路206中或記憶體裝置外部之電路中的編程驗證邏輯係判斷其接受編程之所有單元是否被成功地編程。假如所有單元均已被成功地編程，則編程操作便於步驟306結束。否則，會有至少一個未成功編程之單元。前進至步驟308，僅有在步驟302被識別為編程失敗之單元被再次以第二編程參數來編程。針對反熔絲記憶體單元，此亦稱為編程浸潤(soaking)，用以形成導電鏈結或增進現存鏈結之導電特性。理想地，所有單元應於步驟308之後被成功地編程，因此第二編程參數可增加步驟300所使用之VPP電壓及/或增加步驟300之VPP供應期間。假如於步驟300使用減小的VPP電壓位準，則可於步驟308使用一預設的或最大的VPP電壓。累積性編程應最終導致充分地編程之單元。於本範例中，假如使用不同於tPP1之供應VPP時間週期，則使用一稱為tPP2(供應之VPP的時間)之第二且不同的VPP供應時間。例如，tPP2可被設為約500微秒。於步驟310，執行第二讀取驗證以於單一端模式下讀出資料，但係使用大於步驟302所使用之第一讀取電壓的第二讀取電壓。

應注意此第二讀取電壓可小於額定讀取電壓；或者假如透過一特定參考電壓位準之時序或設定而提供一可接受的容限以供單一端讀取模式期間之感應，則其可為正常讀取操作期間所使用之額定讀取電壓。再者，假如目標讀取模式為差動或差動-容餘讀取模式，則於正常讀取操作期間所使用之額定讀取電壓可小於單一端讀取模式驗證步驟中所使用之第二讀取電壓。

於步驟312做出判斷以決定讀取自步驟310之所有位元是否相應於輸入資料。此判斷可使用先前針對步驟302所描述之相同技術。假如所有讀出位元係相應於其個別的輸入資料位元，則隨著所有單元均已被編程該方法於步驟314結束。因為額定讀取電壓導致所有已編程位元之成功讀取，所以單元應被適當地讀取於正常單一端讀取操作期間。因此已編程位元將適當地讀取於任何高可靠度讀取模式期間，因為其相較於單一端模式提供了容餘及增進的讀取容限。回到步驟312，假如至少有一單元係以一不相應於其個別輸入位元之邏輯狀態被讀出，則該單元係編程失敗。於本實施例中，無須識別於步驟310或步驟312已編程失敗之特定單元。此方法已完成了編程循環之一次重複，其中重複之次數可由計數器追蹤。此方法前進至步驟316，其中重複之總數與一預定的最大計數相比。假如該重複之總數與該最大計數吻合，則很可能其已被重複地編程之單元為有缺陷的或者為無法編程的。於是於步驟318判斷編程操作已失敗。否則，此方法回歸至步驟302以供另一次重複。

應注意在步驟310之第二讀取電壓下被適當地讀取之單元(其在步驟308被再編程)可能無法在302之較低的第一讀取電壓下適當地讀取。反之，可能有在步驟308後被充分地或強韌地編程之單元。因此，於步驟302重複該循環之優點在於這些強韌編程的單元被禁止進一步的編程，藉此減少後續編程步驟308之功率耗損，因為將有較少的單元需要再編程。

此方法接著重複直到所有單元通過於步驟306或步驟314，或者直到達到最大重複次數。選擇性地，在通過狀態於步驟306或步驟314獲得之後，使用目標高可靠度模式之最終讀取驗證可被執行以最終地確認其輸入資料已被適當地編程。此最終讀取驗證操作可以最差情況電壓及時間參數來執行，例如，其中確認一低讀取電壓於選定的字元線上並於選定的字元線被驅動至低讀取電壓之後的短時期內啓動感應放大器。假如在最差情況參數之下成功地讀出資料，則記憶體裝置已被最終地啓動以儲存具有高可靠度之資料。

圖9係一流程圖，其說明使用圖8之流程圖中所示之相同步驟的替代編程操作，依據本實施例。因此，由於依循相同的步驟，圖8之相同參考編號被使用於圖9中。於圖9之替代實施例中，此方法從步驟312回歸至步驟308，不同於圖8之實施例中回歸至步驟302。因此，目前方法省略了讀取驗證步驟302以縮短編程操作所需之整體時間。

針對待編程之每一字元執行圖8或9之編程操作直到達到最大重複次數，其中一字元包括待編程至反熔絲記憶體單元(其連接至一字元線)之資料的位元。圖8之方法具有藉由禁止強韌編程單元被進一步編程以識別微弱編程單元的優點。此等微弱編程單元接受不同編程參數下之再編程以確保其被適當地編程。與高可靠度操作模式結合之新穎的編程技術可進一步減少錯誤讀取，特別當記憶體係操作於非理想溫度及電壓條件之下時。另一方面，可使用一種不會識別微弱編程單元之簡化的編程操作以縮短每字元之編程時間。於此一情況下，操作之高可靠度模式將藉由讀出具有高可靠度之資料以補償任何編程不足。圖9之方法藉由僅執行識別微弱編程單元一次以縮短每字元之編程時間來取得平衡。

假如其他的後製測試指出存在著潛在的有缺陷單元，則目前描述之編程方法可被使用以增進製造產量。於此一情況下，製造商可指示末端使用者其應針對記憶體裝置使用高可靠度讀取模式之一。另一方面，製造商可利用任何適當的手段來固線式寫入記憶體裝置之讀取模式。

於以上描述中，為了解釋之目的，提出了諸多細節以提供對本發明之實施例的透徹瞭解。然而，熟悉此項技術人士應清楚明白這些特定細節並不是為了實現本發明所必要的。於其他案例中，眾所周知的電氣結構及電路係以方塊圖形式顯示以免模糊了本發明。例如，並未提供特定細節有關上述本發明之實施例是否被實施為軟體常式、硬體電路、韌體或其組合。

本發明之實施例可被呈現為儲存於機器可讀式媒體(亦稱為電腦可讀式媒體、處理器可讀式媒體、或其中嵌入有電腦可讀式程式碼的電腦可使用媒體)中的軟體產品。機器可讀式媒體可為任何適當的有形媒體，包含磁性、光學、或電氣儲存媒體，包括磁碟、光碟唯讀記憶體(CD-ROM)、記憶體裝置(揮發或非揮發)、或類似儲存機構。機器可讀式媒體可含有如下各種集合：指令、碼序列、架構資訊、或其他資料，其(當執行時)會致使處理器執行一種依據本發明之實施例的方法中之步驟。那些熟悉此項技術人士將理解其實施上述發明之必要的其他指令及操作亦可被儲存於機器可讀式媒體上。從機器可讀式媒體運行之軟體可與電路交互作用以執行上述工作。

本發明之上述實施例僅供範例之用。其更改、修改及變異可由那些熟悉此項技術人士適用至特定實施例而不背離本發明之範圍，該範圍僅由後附申請專利範圍所界定。

10．．．存取電晶體

12．．．反熔絲裝置

14．．．閘極

16．．．頂板

18．．．主動區

20．．．薄閘極氧化物

22,24．．．擴散區

30．．．反熔絲單元

32．．．厚閘極氧化物

33．．．薄閘極氧化物

34．．．基底通道區

36．．．多晶矽閘極

38．．．側壁間隔物

40．．．場氧化物區

42．．．擴散區

44．．．LDD區

46．．．位元線接點

48．．．主動區域

50．．．虛線外形

60．．．導電鏈結

100．．．感應放大器

102,103．．．參考單元

104,106,108,110．．．單元

120．．．感應放大器

122,124．．．參考單元

126,128,130,132．．．單元

134,136,138,140．．．行選擇裝置

200．．．記憶體系統

202．．．記憶體陣列

204．．．列電路

206．．．行電路

208．．．電壓電路

210．．．模式選擇器

212．．．控制邏輯

現在將以範例方式參考後附圖形而描述本發明之實施例，其中：

圖1係一種DRAM型反熔絲單元之電路圖；

圖2係圖1之DRAM型反熔絲單元的平面佈局；

圖3係沿著線段A-A之圖2的DRAM型反熔絲單元之橫斷面視圖；

圖4A係一可變厚度閘極氧化物反熔絲電晶體之平面佈局；

圖4B係圖4A之可變厚度閘極氧化物反熔絲電晶體的橫斷面視圖；

圖4C係代表圖4A及4B之可變厚度閘極氧化物反熔絲電晶體的電晶體符號；

圖5A係編程條件下之圖4A的反熔絲電晶體之概圖；

圖5B係圖4A之已編程反熔絲電晶體的概圖；

圖5C係圖4A之已編程反熔絲電晶體的概圖，於讀取條件下；

圖6A係依據本實施例之單一端讀取模式的圖示；

圖6B係依據本實施例之容餘讀取模式的圖示；

圖6C係依據本實施例之差動讀取模式的圖示；

圖6D係依據本實施例之差動-容餘讀取模式的圖示；

圖6E係依據本實施例之替代單一端讀取模式的圖示；

圖6F係依據本實施例之替代容餘讀取模式的圖示；

圖6G係依據本實施例之替代差動讀取模式的圖示；

圖6H係依據本實施例之替代差動-容餘讀取模式的圖示；

圖7係依據本實施例之一OTP記憶體系統的方塊圖；

圖8係一流程圖，其顯示依據本實施例之一編程方法；及

圖9係一流程圖，其顯示依據本實施例之一替代編程方法。

Claims

一種用以編程一次可編程(OTP)記憶體單元之方法，包含：i)以第一編程參數編程輸入資料；ii)將以該等第一編程參數編程失敗的該輸入資料之位元識別為失敗位元，其係藉由以第一讀取電壓驅動選定的字元線來讀取驗證以該等第一編程參數所編程之已編程資料；iii)以不同於該等第一編程參數之第二編程參數再編程該等失敗位元；iv)假如至少一位元被識別為再編程失敗，則藉由以第二讀取電壓驅動該選定的字元線來讀取驗證以該等第二編程參數所再編程之已再編程資料而重複識別。
如申請專利範圍第1項之方法，其中識別包括禁止通過編程之該輸入資料的位元進一步編程。
如申請專利範圍第1項之方法，其中該等第一編程參數包括第一編程電壓位準及第一期間，而編程包括於該第一期間以該第一編程電壓位準驅動選定的字元線。
如申請專利範圍第3項之方法，其中該等第二編程參數包括第二編程電壓位準及第二期間，而再編程可包括於該第二期間以該第二編程電壓位準驅動該選定的字元線。
如申請專利範圍第4項之方法，其中該第一編程電壓位準與該第二編程電壓位準相同。
如申請專利範圍第4項之方法，其中該第一編程電壓位準小於該第二編程電壓位準。
如申請專利範圍第4項之方法，其中該第一期間可小於該第二期間。
如申請專利範圍第1項之方法，其中該第一讀取電壓小於該第二讀取電壓。
如申請專利範圍第8項之方法，其中該第二讀取電壓係相同於或低於正常讀取操作期間所使用的讀取電壓。
如申請專利範圍第1項之方法，其中讀取操作被執行在已藉由同時於差動-容餘讀取模式下選擇至少四個記憶體單元來成功地編程該輸入資料之所有位元後，以從每四個OTP記憶體單元讀取資料之一位元。
如申請專利範圍第10項之方法，其中選擇包括以第三讀取電壓同時地驅動至少四個字元線，以存取該等至少四個記憶體單元；該第三讀取電壓係低於該第二讀取電壓。
如申請專利範圍第10項之方法，其中選擇包括同時地驅動至少四個字元線以存取連接至不同位元線之該等至少四個記憶體單元，並操作一感應放大器以將相應於該等不同位元線之組合的位準相互比較。
如申請專利範圍第10項之方法，其中選擇包括驅動一字元線以存取連接至不同位元線之該等至少四個記憶體單元，並操作一感應放大器以將該等不同位元線之位準相互比較。
如申請專利範圍第1項之方法，其中重複進一步包括比較該已再編程資料與該輸入資料，假如該已再編程資料之至少一位元無法對應於該輸入資料之至少一位元則該至少一位元被識別為該再編程失敗。
如申請專利範圍第1項之方法，其中讀取操作被執行在已藉由同時於差動讀取模式與容餘讀取模式之一下選擇至少兩個記憶體單元來成功地編程該輸入資料之所有位元後，以從每兩個OTP記憶體單元讀取資料之一位元。
如申請專利範圍第15項之方法，其中選擇包括以第三讀取電壓同時地驅動至少兩個字元線，以存取該等至少兩個記憶體單元；該第三讀取電壓係低於該第二讀取電壓。
如申請專利範圍第15項之方法，其中選擇包括同時地驅動至少兩個字元線以存取連接至一位元線之該等至少兩個記憶體單元，並操作一感應放大器以比較該一位元線與一參考電壓。
如申請專利範圍第15項之方法，其中選擇包括同時地驅動至少兩個字元線以存取連接至不同位元線之該等至少兩個記憶體單元，並操作一感應放大器以將該等不同位元線之電壓相互比較。
如申請專利範圍第15項之方法，其中選擇包括驅動一字元線以存取連接至不同位元線之該等至少兩個記憶體單元。
如申請專利範圍第19項之方法，其中選擇包括耦合該等不同位元線至一感應放大器之互補輸入，並操作該感應放大器以將該等不同位元線之位準相互比較。
如申請專利範圍第19項之方法，其中選擇包括耦合該等不同位元線至一感應放大器之一輸入，並操作該感應放大器以比較一相應於該等不同位元線之組合的位準與一參考位準。
如申請專利範圍第21項之方法，其中該位準及該參考位準為電壓。
如申請專利範圍第21項之方法，其中該位準及該參考位準為電流。
一種一次可編程記憶體系統，包含：一記憶體陣列，其具有連接至位元線及字元線之一次可編程(OTP)單元；一選擇電路，其可組態以回應於一位址及操作之一選定讀取模式而同時將可變數目的OTP單元耦合至一感應放大器；及一模式選擇器，用以選擇操作之該讀取模式以：控制該選擇電路於編程或驗證操作期間存取單一端模式下之每資料位元的一OTP單元、及控制該選擇電路以同時地存取每資料位元之至少兩OTP單元以供讀取操作期間之感應；及一電壓電路，用以提供一編程電壓於該等OTP單元之初始編程期間、一第一讀取電壓於第一讀取驗證操作期間以及一第二讀取電壓於第二讀取驗證操作期間。
如申請專利範圍第24項之一次可編程記憶體系統，進一步包括控制邏輯，用以組態該模式選擇器而於該編程操作期間操作在單一端模式下，該控制邏輯執行一編程操作。
如申請專利範圍第24項之一次可編程記憶體系統，其中該選擇電路包括可組態列電路；而該記憶體陣列包括：一連接至第一OTP單元之第一字元線、一連接至第二OTP單元之第二字元線、一連接至第三OTP單元之第三字元線、一連接至第四OTP單元之第四字元線、一連接至該第一OTP單元及該第三OTP單元之第一位元線、一連接至該第二OTP單元及該第四OTP單元之第二位元線、及一感應放大器，用以感應該第一位元線位準與該第二位元線位準之間的差。
如申請專利範圍第26項之一次可編程記憶體系統，其中該等可組態列電路於容餘讀取模式下同時地驅動一對包括該第一字元線與該第三字元線或該第二字元線與該第四字元線之字元線。
如申請專利範圍第26項之一次可編程記憶體系統，其中該等可組態列電路於差動讀取模式下同時地驅動一對包括該第一字元線與該第二字元線或該第三字元線與該第四字元線之字元線。
如申請專利範圍第26項之一次可編程記憶體系統，其中該等可組態列電路於差動-容餘讀取模式下同時地驅動該第一字元線、該第二字元線、該第三字元線及該第四字元線。
如申請專利範圍第24項之一次可編程記憶體系統，其中該選擇電路包括可組態行電路；而該記憶體陣列包括：一連接至第一OTP單元之第一位元線、一連接至第二OTP單元之第二位元線、一連接至第三OTP單元之第三位元線、一連接至第四OTP單元之第四位元線、一選擇性地耦合至該第一及第二位元線之第一感應線、一選擇性地耦合至該第三及第四位元線之第二感應線、及一感應放大器，用以感應該第一感應線位準與該第二感應線位準之間的差。
如申請專利範圍第30項之一次可編程記憶體系統，其中該等可組態行電路於容餘讀取模式下同時地將一對包括該第一位元線和該第二位元線之位元線耦合至該第一感應線；或者將一對包括該第三位元線和該第四位元線之位元線耦合至該第二感應線。
如申請專利範圍第30項之一次可編程記憶體系統，其中該等可組態行電路於差動讀取模式下同時地將一對包括該第一位元線和該第三位元線之位元線個別耦合至該第一感應線和該第二感應線；或者將一對包括該第二位元線和該第四位元線之位元線個別耦合至該第二感應線。
如申請專利範圍第30項之一次可編程記憶體系統，其中該等可組態行電路於差動-容餘讀取模式下同時地將該第一位元線和該第二位元線耦合至該第一感應線；以及將該第三位元線和該第四位元線耦合至該第二感應線。