TWI462110B - 未程式化的單次可程式化記憶體陣列的測試電路 - Google Patents

Description

未程式化的單次可程式化記憶體陣列的測試電路 [相關申請案之對照]

此申請案主張2008年4月3日所申請之美國臨時專利申請案第61/042,052號的優先權之權益，該申請案將全部結合於本文以供參考用。

大致地，本發明有關非依電性記憶體；且更特定地，本發明係針對單次可程式化(OTP)記憶體。

反熔絲記憶體係單次可程式化(OTP)記憶體的一類型，其中可以以資料將該裝置單次地永久程式化(電性地)，此資料係由末端使用者所程式化以供特殊應用之用。存在有若干類型之OTP記憶體胞格可予以使用，因為可將任何資料程式化，所以OTP記憶體以撓性之位準提供使用者。

反熔絲記憶體可使用於所有的單次可程式化應用中，包含RF-ID標籤。RF-ID標籤的應用正在產業中獲得更多的承認，尤其在例如販售、保全、運輸、後勤、及軍事的應用中。反熔絲記憶體的簡單性及完全CMOS可相容性允許RF-ID標籤概念被應用至積體電路製造及測試方法；因此，IC製造的生產率可藉由在IC製造及封裝期間以及在印刷電路板組合期間，使用結合有RF通訊介面之反熔絲記憶體於每個晶圓及/或晶圓之每個晶粒之上，以允許無接點程式化及讀取晶片特定或晶圓特定資訊，而增加。

第1圖係熟知反熔絲記憶體胞格的電路圖，而第2及第3圖分別顯示第1圖中所示之反熔絲記憶體胞格的平面及橫剖面視圖。第1圖之反熔絲記憶體胞格包含傳遞，或存取電晶體10，用以耦接位元線BL至反熔絲裝置12的底板；反熔絲裝置12，係視為閘極電介質崩潰為基之反熔絲裝置；字線WL，係耦接至存取電晶體10的閘極以使其導通；以及胞格板電壓Vcp，係耦接至反熔絲裝置12的頂板，用以程式化反熔絲裝置12。

從第2及3圖可觀察到的是，存取電晶體10及反熔絲裝置12的佈局係非常筆直且簡單的。存取電晶體10的閘極14及反熔絲裝置12的頂板16係以相同的多晶矽層所建構，該多晶矽層跨越主動區18而延伸。在各個多晶矽層之下的主動區18之中，係形成薄的閘極氧化物20(亦熟知為閘極電介質)，用以電性隔離多晶矽與下方的主動區。在閘極14的兩側係擴散區22及24，其中擴散區24在該處係耦接至位元線。雖然並未顯示，但熟習於本項技藝之該等人士將瞭解的是，可應用諸如側壁間隔物形成、微摻雜擴散(LDD)、及閘極矽化之標準的CMOS處理。雖然係廣泛使用傳統的單一電晶體及電容器之胞格組態，但由於可獲得用於高密度應用之半導體陣列面積的節省，僅電晶體之反熔絲胞格係進一步所欲的，此等僅電晶體之反熔絲應為可靠且同時簡單，以便以低成本的CMOS方法來製造。

第4a圖顯示其中可以以任一標準CMOS方法所製造之反熔絲電晶體的橫剖面視圖。此反熔絲電晶體及其變化例係揭示於2005年10月21日所申請之共同擁有的美國專利申請案第10/553,873號，及2007年6月13日所申請之共同擁有的美國專利申請案第11/762,552號中，該等申請案的內容將結合以供參考。在所顯示的實例中，反熔絲電晶體係幾乎相同於簡單的厚閘極氧化物或具備一浮動擴散端子的輸入/輸出MOS電晶體。所揭示之反熔絲電晶體(亦稱為分通道電容器或半電晶體)可予以可靠地程式化，使得多晶矽閘極與基板間之熔絲鏈路可預測地定位至裝置的特定區域。第4a圖之橫剖面視圖係沿著裝置的通道長度以取得；大致地，可瞭解該通道係在上方多晶矽閘極之下的區域，而具有由鄰接個別擴散區的多晶矽閘極之邊緣所界定的長度。

反熔絲胞格30包含可變厚度閘極氧化物32，係形成於基板通道區34之上；多晶矽閘極36；側壁間隔物38；場氧化物區40；擴散區42；以及LDD區44，係在擴散區42之中。位元線接點46係顯示成為與擴散區42電性接觸。可變厚度閘極氧化物係由厚閘極氧化物32與薄閘極氧化物33所組成，使得通道長度的一部分由厚閘極氧化物所覆蓋，以及通道長度的剩餘部分由薄閘極氧化物所覆蓋。大致地，薄閘極氧化物係其中可發生氧化物崩潰於該處的區域；相反地，與擴散區42接觸之厚閘極氧化物邊緣則界定其中可防止閘極氧化物崩潰於該處的接達邊緣，且在閘極36與擴散區42之間的電流係流動用於程式化的反熔絲電晶體。雖然厚氧化物部分延伸至通道區之內的距離根據罩幕坡度而定，但厚氧化物部分係較佳地形成為至少與形成於同一晶片上之高壓電晶體的最小長度一樣地長。

在此實例中，擴散區42係透過位元線接點46或用以自多晶矽閘極36感測電流之其他線而連接至位元線，且可摻雜以適應程式化電壓或電流，此擴散區42係緊鄰可變厚度閘極氧化物的厚氧化物部分而形成。為了要進一步保護反熔絲胞格30的邊緣免於遭受高壓損壞或電流洩漏，可在製造過程期間將電阻器保護氧化物(RPO)(亦熟知為自行對齊金屬矽化物保護膜氧化物)引入，以進一步將金屬粒子間隔自側壁間隔物38的邊緣；較佳地，此RPO係使用於自行對齊金屬矽化過程之期間，用以僅防止一部分之擴散區42及一部分之多晶矽閘極36遭受自行對齊金屬矽化。熟知的是，自行對齊金屬矽化的電晶體係已知具有更的漏電流且因此具有更低的崩潰電壓，所以具有非自行對齊金屬矽化的擴散區42將降低漏電流。可針對低壓電晶體或高壓電晶體或該兩電晶體之組合而摻雜擴散區42，以產生相同或不同的擴散輪廓。

反熔絲胞格30的簡略平面視圖係顯示於第4b圖之中，可將位元線接點46使用做為目視參考點，而以第4a圖之對應的橫剖面視圖來定向平面視圖。主動區48係其中形成通道區34及擴散區42於該處之裝置的區域，其係在製造過程的期間由OD罩幕所界定。點線的輪廓50界定其中厚閘極氧化物將在製造過程的期間經由OD2罩幕所形成的區域；更特定地，由該點線的輪廓50所圍繞的區域指明其中厚氧化物將被形成於該處的區域。OD單純地表示氧化物界定罩幕，其係使用於CMOS處理之期間，用以界定其中將形成氧化物於該處的區域於基板上，以及OD2表示與第一氧化物界定罩幕不同之第二氧化物界定罩幕。依據此發明之實施例，係使藉由主動區48的邊緣及OD2罩幕的最右邊邊緣所定界的薄閘極氧化物區域最小化；在所顯示的實施例中，此區域可藉由將最右邊的OD2罩幕邊緣朝向主動區48之平行的邊緣偏移而最小化。其內容係結合於本文以供參考之2007年6月13日所申請之共同擁有的美國專利申請案第11/762,552號敘述其中可使用於非依電性記憶體陣列中之交錯的單一電晶體反熔絲記憶體胞格。

第5圖係依據此發明之實施例的單一電晶體反熔絲記憶體胞格記憶體陣列之平面視圖佈局。在此實例中，僅顯示4條字線及4條位元線。在記憶體陣列60中之各個單一電晶體反熔絲胞格30具有一多晶矽閘極62，且具有與第4a及4b圖之反熔絲胞格30相同的結構。在記憶體陣列60中，形成各個反熔絲記憶體胞格之多晶矽閘極62的多晶矽線係共用於列之所有的反熔絲記憶體胞格。記憶體陣列60係顯示包含16個反熔絲記憶體胞格，其中在第一列64、第二列66、第三列68、及第四列70的各者之中係配置4個，字線WLi、WLi+1、WLi+2、及WLi+3係分別連接至列64、66、68、及70的多晶矽閘極62。點線的輪廓72界定記憶體陣列中的區域，其中厚閘極氧化物係經由厚閘極氧化物界定罩幕而形成於區域過程的期間。在第5圖中所示的組態中，來自列64及66之各個對的記憶體胞格分享共同擴散區74及共同位元線接點76，各個位元線接點係連接至諸如位元線BLn、BLn+1、BLn+2、及BLn+3之不同的位元線，連接至各個位元線的是預充電電路78以及行解碼器及感測放大器電路區塊80，預充電電路78係負責將所有的位元線預充電至預定電壓以供讀取操作之用，而行解碼器及感測放大器電路區塊80則包含多工裝置，用於以一或更多條位元線來分享一感測放大器。使用第5圖之架構的記憶體陣列的實際佈局可使預充電電路79座落於該等位元線之一末端處而與行解碼器及感測放大器電路區塊80相對，或使預充電電路78與行解碼器及感測放大器電路區塊80鄰接或成一體。

現將參照第4a及4b圖之反熔絲胞格30以及第5圖之記憶體陣列60以解說程式及讀取操作的概觀。大致地，反熔絲電晶體係藉由較佳地使閘極氧化物破裂於薄/厚閘極氧化物邊界及薄閘極氧化物/源極擴散邊緣的其中之一處，而程式化，此係藉由施加足夠高的電壓差動於將被程式化的胞格之閘極與通道之間，且若有的話，施加實質更低的電壓差動於所有其他的胞格上，而予以完成；因此，一旦形成永久的導電鏈路時，施加至多晶矽閘極的電流將透過該鏈路及通道以流至擴散區，而可由習知的感測放大器電路所感測。在此實例中，反熔絲胞格30的程式化係藉由將所選擇之位元線接地至0伏(0V)且將所選擇之列驅動至程式化電壓位準(VPP)而達成，該程式化電壓位準係典型比提供至其他電路VDD電壓供應更大。在該等條件之下，係打算使薄閘極氧化物在當形成於通道區34與字線間之大的電場存時崩潰，藉以產生導電性連接於通道區34與多晶矽閘極36之間，此導電性連接可稱為導電性鏈路或反熔絲。例如，在第5圖中，若將BLn接地，且將WLi選擇成為被驅動至VPP時，則一旦形成導電性鏈路時，將使BLn與WLi之交叉處的反熔絲胞格30程式化。因此，若對應的位元線接地時，可使連接至WLi之任一反熔絲電晶體程式化；相反地，抑制連接至WLi之任一反熔絲電晶體的程式化則藉由將連接至其之位元線偏動至VDD而作成，因為降低之電場不足以形成導電性鏈路。

為了要以所形成的導電性鏈路來讀取程式化或未程式化的反熔絲電晶體，所有的位元線接係預充電至VSS，隨後將所選擇的字線驅動至VDD，具有導電性鏈路之任一程式化的反熔絲電晶體將驅動其對應的位元線至VDD，而透過其之VDD經由導電性鏈路來驅動字線，然後可感測增加的位元線電壓；不具有導電性鏈路之任一未程式化的反熔絲電晶體將不具有效應於其對應的位元線之上，此意指的是，該位元線將維持在VSS預充電位準。

熟習於本項技藝之該等人士應理解的是，OTP記憶體係由末端顧客所程式化，而非由製造商或販售者。因而，應有由製造商所提供之一些檢定，其中在由末端使用者之使用前，已將所提供的OTP記憶體測試以便合適地操作；更特定地，製造商應檢定OTP記憶體的電路可合適地作用，且故障的胞格可使用熟知之冗餘技術，在由末端使用者之不成功的程式化之後，以額外的列或行來加以置換。尤其，此測試應確保諸如列解碼器及行解碼器之所製造的電路如所設計一樣地作用，且應確保字線及位元線的形成期間並不會存在有製造的缺陷。

然而，很難以測試上述之OTP記憶體裝置的功能性，因為位元線係預充電至對應於未程式化的胞格之電壓位準的電壓位準，且當該等胞格末程式化時，將字線驅動至讀取電壓將不具效應。針對上述之OTP記憶體裝置，該等位元線將僅當激活程式化的OTP記憶體胞格時才會朝向VDD上升。

因此，所欲的是，能提供用以測試未程式化的OTP記憶體陣列而無需程式化任何OTP記憶體胞格的電路。

本發明的目的在於排除或減輕先前之OTP測試方法及系統的至少一缺點。

在第一觀點中，本發明提供一種單次可程式化(OTP)記憶體，該OTP記憶體包含記憶體陣列、解碼電路、測試電路、及感測電路。該記憶體陣列包含未程式化的OTP胞格，而該等解碼電路係定位於該記憶體陣列的第一末端處。測試電路係定位於該記憶體陣列的第二且相對的末端處，用以在測試操作的期間將至少一位元線朝向第一電壓耦接，以回應於激活的字線，該至少一位元線係在正常讀取操作的期間被預充電至第二電壓。感測電路則感測該至少一位元線的電壓。依據此觀點之一實施例，該至少一位元線的第一電壓對應於由程式化的OTP胞格所提供的讀取電壓。

在另一實施例中，測試電路耦接連接至該等未程式化的OTP胞格之複數個位元線至第一電壓，以及該等解碼電路包含連接至該複數個位元線的行電路。在此實施例中，該測試電路包含一列測試胞格，該等測試胞格具有由該激活的字線所形成之其閘極端子，且該等測試胞格的各者係連接至該複數個位元線的其中之一者。該等測試胞格的各者係遮罩程式化，以耦接第一電壓至對應的位元線，以回應於該激活的字線；選擇性地，該等測試胞格的各者在結構及佈局上係與該等未程式化的OTP胞格的其中之一者相同，且可程式化用以耦接激活的字線之第一電壓至對應的位元線。該等未程式化的OTP胞格的各者及該等測試胞格的各者可為具有相同佈局的單一電晶體反熔絲胞格，或具有相同佈局的雙電晶體反熔絲胞格。

在此觀點的又一實施例中，該等解碼電路包含連接至複數個字線的列電路，激活的字線係該複數個字線的其中之一者，以及該複數個字線係連接至該等未程式化的胞格之列。在此實施例中，該測試電路包含一行測試胞格，該等測試胞格具有由該複數個字線所形成之其閘極端子，其中在該處之該等測試胞格的各者係連接至該至少一位元線。該等測試胞格的各者遮罩可程式化，以耦接第一電壓至該至少一位元線，以回應於激活的字線；選擇性地，該等測試胞格的各者在結構及佈局上係與該等未程式化的OTP胞格的其中之一者相同，且可程式化用以耦接激活的字線之第一電壓至對應的位元線。再者，感測電路係專用的測試感測放大器，用以感測該至少一位元線之第一電壓，且該測試電路包含測試耦合裝置，用以選擇性地連接該至少一位元線至一行未程式化的OTP胞格的位元線。

在第二觀點中，本發明提一種單次可程式化(OTP)記憶體，該OTP記憶體包含記憶體陣列、列測試電路、行測試電路、及感測電路。該記憶體陣列具有連接至字線及位元線之未程式化的OTP胞格。該列測試電路係連接至該等字線，用以充電測試位元線至第一電壓，以回應於該等字線的其中之一者的激活。該行測試電路在測試操作的期間將該等位元線耦接至第一電壓，以回應於測試字線的激活，其中在該處之該等位元線係在正常讀取操作的期間被預充電至第二電壓。感測電路則感測該等位元線及該測試位元線的電壓。依據第二觀點之實施例，列測試電路係連接至該等字線的第一末端，且用以驅動該等字線的列電路係連接至該等字線的第二末端，該第二末端係相對於該第一末端。該列測試電路包含一行的列測試胞格，該等列測試胞格具有由該等字線所形成之其閘極端子，該等列測試胞格的各者係連接至該測試位元線。行測試電路係連接至該等位元線的第一末端，且行電路係連接至該等位元線的第二末端，該第二末端係相對於該第一末端。該行測試電路包含一列的行測試胞格，該等行測試胞格係連接至該等位元線，且具有由該測試位元線所形成之其閘極。該等列測試胞格及該等行測試胞格包含遮罩可程式化的胞格，該等遮罩可程式化的胞格具有連接至第一電壓的第一擴散區及連接至該等位元線的其中之一者和該測試位元線的第二擴散區。

在第三觀點中，本發明提供一種未程式化的單次可程式化(OTP)記憶體陣列的測試方法，該方法包含激活測試電路及感測至少一位元線。激活的步驟包今口耦接至少一位元線至第一電壓位準，該至少一位元線係在正常讀取操作的期間被預充電至第二電壓位準。感測的步驟包含提供對應於電壓位準之存在及缺席的其中之一者的邏輯狀態。依據第三觀點之實施例，激活包含驅動耦接至程式化的測試記憶體胞格之列的字線，該等程式化的測試記憶體胞格耦接複數個位元線至第一電壓位準。該方法可包含反複改變行位址且感測該複數個位元線之不同位元線的進一步之步驟。該等程式化的測試記憶體胞格包含遮罩程式化的記憶體胞格。在激活步驟之前，將未程式化的OTP記憶體胞格程式化成為該等程式化的測試記憶體胞格。

在第三觀點的另一實施例中，該至少一位元線包含連接至一行程式化的測試記憶體胞格之測試位元線，且激活包含驅動耦接至該等程式的測試記憶體胞格的其中之一者的字線，用以耦接該測試位元線至第一電壓位準。此實施例進一步包含在感測步驟之後，預充電該測試位元線至第二電壓位準，且改變列位址，用以驅動耦接至該等程式化的測試記憶體胞格的另一者之另一字線。該等程式化的測試記憶體胞格包含遮罩程式化的記憶體胞格，或在激活之前，將未程式化的OTP記憶體胞格程式化成為該等程式化的測試記憶體胞格。

當檢視下文與附圖結合之本發明特定實施例的說明時，本發明之其他觀點及特性將呈明顯於一般熟習本項技藝之該等人士。

大致地，本發明提供用以測試未程式化的OTP記憶體之方法及系統，以確保字線及位元線連接、行解碼器、字線驅動器、解碼的校正、感測，及多工化適當地操作。OTP測試系統包含行測試電路及列測試電路的其中之一者或二者，該行測試電路在讀取操作的期間將所有位元線充電至與由程式化的OTP記憶體胞格所提供之電壓位準相似的電壓位準，以回應於測試字線的激活，該等位元線電壓可予以感測，藉以允許用於行解碼及感測放大器電路的測試；該列測試電路在讀取操作的期間將測試位元線充電至與由程式化的OTP記憶體胞格所提供之電壓位準相似的電壓位準，以回應於OTP記憶體陣列之字線的激活，此測試位元線的電壓可予以感測，藉以允許用於列解碼及驅動器電路的測試。因此，可測試諸如字線及位元線之信號線的連續性，以做為用以驅動該等信號線之可依賴的邏輯。

第6圖係描繪本發明實施例之方塊圖。OTP記憶體裝置100包含由連接至字線及位元線之OTP記憶體胞格所組成的OTP記憶體陣列102，其中在該處之字線水平地延伸及位元線垂直地延伸於OTP記憶體陣列102之內。連接至該等字線之第一末端的是列電路區塊104，其包含例如諸如列解碼器及列驅動器之列關聯的電路；連接至該等位元線之第一末端的是行電路區塊106，其包含例如諸如行解碼器及感測放大器之行關聯的電路；連接至該等字線之第二且相對之末端的是列測試電路區塊108，其係使用以測試該等列電路之功能性及各個字線的實體情形；以及連接至該等位元線之第二且相對之末端的是行測試區塊110，其係使用以測試該等行電路之功能性及各個位元線的實體情形。應注意的是，針對OTP記憶體裝置100，僅顯示記憶體陣列及相關聯的記憶體電路，例如熟習於本項技藝之人士將瞭解的是，存在有為了要致能合適操作之所需的其他電路及邏輯。該等列測試電路108及行測試電路110的實體設置致能該等字線及位元線之實體完整性或連續性的測試；為了要使電路區域架空最小化，可將列測試電路108及行測試電路110形成為具有與OTP記憶體陣列102之記憶體胞格相同的實體佈局及實質相同結構之記憶體胞格，因而，該等測試胞格可仿真該等OTP記憶體陣列之記憶體胞格的電性行為。依據一實施例之列測試電路108及行測試電路110的進一步細節係顯示於第7圖之中。

第7圖係顯示第6圖之OTP記憶體裝置100的實施例實例之平面視圖的電晶體層次佈局；尤其，係描繪OTP記憶體陣列102、列測試電路108、及行測試電路110的電晶體層次之實例，而行電路區塊106顯示諸如預充電電路、行解碼器、及感測放大器之已知的行電路。列電路區塊104並未顯示於第7圖之中；然而，熟習於本項技藝之人士將瞭解的是，該等電路係熟知於本項技藝之中。第7圖中所示之所有電晶體係n通道電晶體。OTP記憶體陣列102係諸如第4a、4b、及5圖中所顯示及所描繪的單一電晶體反熔絲記憶體胞格之反熔絲胞格30的陣列。在此實例中，針對該OTP記憶體陣列102，僅顯示4條字線WLi至WLi+3及4條位元線BLn至BLn+3。現將該等字線及位元線稱為常態字線及常態位元線；單一電晶體反熔絲記憶體胞格的特性已描述於上文，且因此，不再針對本實施例來加以敘述。

行測試電路110係連接至常態位元線的第二末端，該第二末端係相對於第一末端，而該等常態位元線係連接至行電路區塊106。此設置的目的在於測試整個位元線長度的實體完整性。該行測試電路110包含一列諸如遮罩程式化僅讀記憶體(MROM)胞格的行測試電路，其中在該處具有MROM胞格對常態位元線之一對一的比例。如第7圖中所示，MROM胞格200、202、204、及206具有對應於測試字線WL-test的多晶矽閘極，其中該等MROM胞格之各者在該處具有經由位元線接點而連接至對應的常態位元線之汲極端子208，及連接至電源供應器VDD之源極端子210。依據本實施例，各個MROM胞格在結構上係與反熔絲電晶體裝置相似，且受到相同的處理步驟，除了它們並不具有可變厚度閘極氧化物之外。在第7圖的實例中，係使用與OTP記憶體陣列102中之厚閘極氧化物界定罩幕72相同的厚閘極氧化物界定罩幕212，以界定厚閘極氧化物於WL_test之多晶矽閘極之下面的通道區之上；換言之，MROM胞格200、202、204、及206作用相似於形成在與OTP記憶體裝置100相同的基板上之核心邏輯電晶體或I/O電晶體。

在操作中，該等MROM胞格之各者將其對應的常態位元線充電至大約VDD-Vtn，以回應於WL_test被激活或驅動至諸如VDD或VREF的正電壓，其中Vtn在該處係n通道電晶體的臨限電壓。若存在有缺陷於行解碼邏輯中，或諸如斷裂之實體缺陷於行測試電路110與行電路106間之任何處的位元線之中時，則該位元線將不具有VDD-Vtn電壓位準；因而，感測常態位元線上之VDD_Vtn電壓的失敗指示與該位元線或用於該位元線之行解碼關聯的某一類型的失敗。

列測試電路108係連接至常態位元線的第二末端，該第二末端係相對於第一末端，而該等常態位元線係連接至列電路區塊104(未顯示)。此設置的目的在於測試整個字線長度的實體完整性。該列測試電路108包含一行諸如MROM胞格的列測試胞格，其中在該處具有MROM胞格對常態字線之一對一的比例。如第7圖中所示，MROM胞格214、216、218、及220各具有對應於常態字線的其中之一者的多晶矽閘極，其中該等MROM胞格之各者在該處具有經由位元線接點連接至測試位元線BL_test之分享的汲極端子222、及連接至電源供應器VDD或VREF之分享的或專用的源極端子224。雖然測試位元線BL_test係連接至測試感測放大器226，但選擇性地，可在測試期間將其選擇性地耦接至區塊106中之常態感測放大器的其中之一者，如稍後將在第10圖中顯示地。依據本實施例，各個MROM胞格在結構上係與反熔絲電晶體裝置相似，除了它們並不具有可變厚度閘極氧化物之外。在第7圖的實例中，厚闡極氧化物界定罩幕72係延伸以界定各個多晶矽閘極之下面的通道區之上的厚閘極氧化物；換言之，MROM胞格214、216、218、及220作用相似於形成在與OTP記憶體裝置100相同的基板上之核心邏輯電晶體或I/O電晶體。

在操作中，該等MROM胞格之各者將測試位元線BL_test充電至大約VDD-Vtn，以回應於常態位元線被激活或驅動至諸如VDD的正電壓，其中Vtn在該處係n通道電晶體的臨限電壓。倘若並不具有實體缺陷於該等位元線之中時，若WL_test及該等常態字線WLi至WLi+3之各者被驅動至VDD以上的電壓位準時，則將所有常態位元線及測試位元線BL_test驅動至完全VDD位準；若存在有缺陷於列解碼邏輯之中，或諸如斷裂之實體缺陷於列測試電路108與列電路104(未顯示)之間任何處的常態字線之中時，則測試位元線將不具有VDD-Vtn電壓位準。因此，在BL_test感測VDD-Vtn的失效將指示與該列關聯之某一類型的損壞。

第8圖顯示OTP記憶體陣列102、列測試電路108、及行測試電路110的等效電路圖。第8圖中所使用的反熔絲胞格30係由與熟知之用於n通道電晶體的符號相異之不同的電晶體符號所表示；尤其，所使用的反熔絲電晶體符號指明的是，該反熔絲電晶體具有可變厚度閘極氧化物。行電路區塊106係顯示成為如第7圖中之總括方格。第8圖清楚地顯示行測試電路110可如何耦接常態位元線至可由行電路區塊106所感測的電壓位準，以及列測試電路108可如何耦接測試位元線至可由測試感測放大器226所感測的電壓位準。因為可感測該等位元線電壓，所以可在運送至將程式化OTP記憶體陣列102的末端使用者之前，將列電路104及行電路106加以測試。如稍後將敘述地，可將測試算法展開而透過行及列位址自動地循環，以檢查所預期之自位元線所感測的資料是否可適當地讀出。

在第7及8圖的實施例中，列測試電路108及行測試電路110係視為部分之OTP記憶體陣列102，因為MROM胞格係以用以製造反熔絲記憶體胞格之實質相同的尺寸及方法所製造；因而，用以實施該等測試電路的電路區域架空係最小的。第9圖係依據本發明實施例之OTP記憶體裝置100的選擇性實施例，其進一步地使列測試電路及行測試電路的電路區域架空最小化。

在第9圖中，OTP記憶體裝置300包含第7圖中所示之相同的OTP記憶體陣列102及行電路區塊106。在本實施例中，行測試電路302包含一列，諸如與OTP記憶體陣列102中之反熔絲胞格30相同的反熔絲電晶體之行測試胞格，此列之行測試胞格將在第一測試循環中被程式化。列測試電路304係與列測試電路108相同，除了其並不包含測試感測放大器之外；選擇性地，該列測試電路304可包含一行諸如與OTP記憶體陣列102中之反熔絲胞格30相同的反熔絲電晶體(未顯示)之列測試胞格，此行之列測試胞格將在第一測試循環中被程式化。該等測試電路二者至少具有與第7圖中所示之對應的測試電路相同的功能性。行測試電路302包含反熔絲電晶體306、308、310，及312，各具有由多晶矽測試字線WL_test所形成的閘極。該等反熔絲電晶體306、308、310、及312之各者具有以位元線接點連接至對應的常態位元線之汲極擴散區314，厚閘極氧化物界定罩幕316描繪反熔絲電晶體的可變厚度閘極氧化物之厚及薄的閘極氧化物部分，使得並未由多晶矽字線WL_test的下面之厚閘極氧化物界定罩幕316所覆蓋之部分主動區係由薄閘極氧化物所覆蓋；因此，反熔絲電晶體306、308、310、及312的構造應與形成於OTP記憶體陣列102中之反熔絲胞格30相同。反熔絲電晶體306、308、310、及312並未消耗基板區域到如MROM胞格200、202、204、及206一樣的程度，因此可降低行測試電路302相對於行測試電路110的電路區域架空。在該列測試電路304之中，顯示為n通道電晶體318的測試耦接裝置選擇性地連接測試位元線BL_test至鄰接的常態位元線BLn+3，以回應於測試控制信號TEST。

第10圖顯示OTP記憶體陣列102、列測試電路304、及行測試電路302的等效電路圖。為了要描繪反熔絲電晶體306、308、310、及312的程式化狀態，將電阻器符號連接於各個反熔絲電晶體306、308、310、及312的閘極端子與源極端子之間，此電阻器的缺席表示反熔絲電晶體之未程式化的狀態。因此，一旦成功地程式化時，可使用行測試電路302以耦接常態位元線至VDD。

現將敘述行測試電路302的大致操作。在測試行電路106的功能性之前，將反熔絲電晶體306、308、310、及312程式化，此係由偏動該等常態位元線至VSS且同時驅動該測試字線WL_test至VPP而達成。若程式化成功時，則在各個反熔絲電晶體306、308、310、及312中將形成導電性鏈路320，所以可將任一程式驗證邏輯測試成為用於行測試電路302的反熔絲電晶體之部分的程式化操作。在所製造的裝置中，可存在有冗餘的測試及測試行，使得若其中之一者由於任何理由而故障時，可使用其他者以取代之。假定程式化成功時，則行電路106可藉由將WL_test驅動至例如諸如VDD的讀取電壓位準而測試，因為反熔絲電晶體306、308、310、及312具有導電性鏈路形成於該處之中，所以WL_test會將該等常態位元線耦接至VDD。

現將敘述列測試電路304的大致操作。在測試模式的期間，將信號TEST驅動至VDD以開啟測試耦接裝置318且連接BL_test至BLn+3；然後，在行電路區塊106之內的行解碼邏輯器將BL_test的電壓定路線至現有的感測放大器，該感測放大器接著提供對應於BL_test的電壓的邏輯狀態。因此，將現有的感測放大器再使用，藉以排除針對列測試電路304而包含額外的專用感測放大器之需要。

注意的是，可將第7及9圖中所示的列測試電路及行測試電路實施例的不同組合與OTP記憶體陣列一起使用，例如可以以反熔絲胞格來置換列測試電路304的MROM胞格；因而，在執行該等列的任一測試之前，將先使該等反熔絲胞格受到程式化。選擇性地，可僅使用列測試電路及行測試電路的其中之一與OTP記憶體陣列。雖然可藉由外部測試設備自記憶體裝置來讀出資料以供估算之用，但可將自行測試邏輯器包含於晶片上，用以相對預期之邏輯位準來比較所感測之資料邏輯位準。

第11圖係流程圖，顯示依據本發明實施例之使用上述的列及行測試電路之OTP記憶體陣列的測試方法。方法步驟可加以自動化且設計成為可由晶片上控制器所執行，或經由外部計算裝置所自動執行的內建自行測試(BIST)算法。若使用第9圖中所實施之行測試電路302時，則將假定的是，已將諸如胞格306、308、310、及312之行測試電路302的所有反熔絲胞格成功地程式化。測試方法開始於步驟400，其中在該步驟處，將第一列激活或驅動至有效用以開啟其所連接至之電晶體裝置的電壓位準，該第一列可包含於測試電路110或302之測試字線WL_test，用以開啟在該處之中的MROM胞格或反熔絲胞格，或包含常態字線WLi至WLi+3的其中之一，用以開啟列測試電路108或304的MROM胞格，此產生常態位元線BLn至BLn+3或測試位元線BL_test對VDD的耦接。隨後，在步驟402處，產生常態位元線或測試位元線的感測，且將感測的結果提供至測試系或測試器，用於通過或失效之結果的決定。

應注意的是，行解碼電路典型地耦接預定數目之位元線至有限數目的感測放大器電路。在此一記憶體架構中，決定更多的行是否存在以便感測之決定係在步驟404作成，在其中存在有更多的行以使感測的情勢中，將行位址改變於步驟406處，且將其他的位元線感測於步驟402處。步驟402、404、及406的反複係執行於當使用行測試電路以針對所有的行位址來測試行解碼時。針對列測試，步驟402係執行一次以供測試位元線之用；在此一情況中，方法前進至步驟408。

更多的字線是否存在以便驅動之決定係在步驟408作成，若目前的測試係用以測試行電路時，則並不具有更多的字線以便驅動，因此，測試結束於步驟410處；相反地，若目前的測試係用以測試列電路時，則維持驅動字線。在此情勢中，方法前進至步驟412，其中在該處將測試位元線放電，且在步驟414，將列位址改變。列位址可依據例如諸如順序的圖案之任一圖案而改變，一旦已將新的列位址閂鎖時，則方法返回至步驟400，其中對應於新的列位址之新的字線被驅動於該處。反複步驟400、402、404、408、412、及414，直至並無進一步之字線將被驅動為止。若在任一反複之後接收到失效的結果時，則反複的數目可藉由使系統終止測試而減少；因此，第11圖中所描繪之步驟可使用於分別利用行及列測試電路的行電路測試或列電路測試。若行測試電路及列測試電路二者均包含於記憶體裝置之中時，則用於行電路及列電路二者之測試可以以任一順序來執行。

雖然第7及9圖之OTP記憶體裝置100及OTP記憶體裝置300的上述實施例使用第4a及4b圖中所示之單一電晶體反熔絲胞格，但本發明的實施例並未受限於單一電晶體反熔絲胞格，而是可使用其中記憶體陣列係由雙電晶體反熔絲胞格組成於該處之選擇性實施例；例如，依據該選擇性實施例，可將第2及3圖之雙電晶體反熔絲胞格使用於OTP記憶體陣列102、行測試電路、及列測試電路之中。

第12圖係依本發明選擇性實施例之具有列及行測試電路之雙電晶體反熔絲記憶體陣列的平面視圖。OTP記憶體裝置500包含OTP記憶體陣列502、行電路504、行測試電路506、及列測試電路508。列電路並未顯示於第12圖中，且行電路504可與上文實施例中所示及所述的行電路106相同。OTP記憶體陣列502係顯示包含兩列之雙電晶體反熔絲胞格，該等雙電晶體反熔絲胞格的各者具有第2及第3圖中所示的結構，其中在該處之存取電晶體510係形成與反熔絲裝置512串聯，第一列包含字線WL0及VCP0，而第二列包含字線WL1及VCP1，厚閘極氧化物界定罩幕514界定其中厚氧化物將被形成於內的區域。如第12圖中所示，在同一行的第一列及第二列中之雙電晶體胞格分享共同的擴散區516，該擴散區516具有連接至對應位元線之位元線接點。

在第12圖的選擇性實施例中，行測試電路506包含在佈局尺寸上與OTP記憶體陣列502中之該等雙電晶體反熔絲胞格相同的雙電晶體反熔絲胞格。存取電晶體520的閘極端子係由多晶矽線WL_test所形成，以及反熔絲裝置522的闡極端子係由多晶矽線VCP_test所形成；存取電晶體520的擴散區524係耦接至對應的常態位元線。該等反熔絲胞格與OTP記憶體陣列502中之該等反熔絲胞格不同，首先，厚氧化物界定罩幕518覆蓋存取電晶體520與反熔絲裝置522二者，此意指的是，該反熔絲裝置係以厚閘極氧化物所形成；其次，反熔絲裝置522具有耦接至VDD供應器之額外的擴散區。因此，當將VCP_test及WL_test二者驅動為至少VDD時，則存取電晶體520及反熔絲裝置522會開啟以耦接常態位元線至VDD，藉以耦接該常態位元線至VDD；因而，可將行測試電路506之雙電晶體反熔絲胞格如MROM胞格一樣地製造。選擇性地，可將厚氧化物界定罩幕518定尺寸以將反熔絲裝置522排除在外，且可將耦接至VDD之額外的擴散區省略，藉以組構出與OTP記憶體陣列502中之該等反熔絲胞格相同的反熔絲胞格。在此一選擇性組態中，該等反熔絲胞格係在任何測試操作將被執行之前程式化。

列測試電路508包含在佈局尺寸上與OTP記憶體陣列502中之該等雙電晶體反熔絲胞格相同的雙電晶體反熔絲胞格。存取電晶體526的閘極端子係由對應列之多晶矽字線(亦即，WL1)所形成，以及反熔絲裝置528的閘極端子係由同一對應列之多晶矽線(亦即，VCP1)所形成；存取電晶體526的擴散區530係經由位元線接點而耦接至測試位元線BL_test，該測試位元線BL_test係連接至專用的測試感測放大器532，但如上文實施例中所示地，可將BL_test定路線至常態位元線，以供藉由現有之感測放大器的感測之用。列測試電路508的雙電晶體反熔絲胞格係與行測試電路506中之該等雙電晶體反熔絲胞格相同，其中反熔絲裝置528具有耦接至VDD之額外的擴散區，且具有例如由厚閘極氧化物界定罩幕514所覆蓋之區域所界定的厚閘極氧化物；因此，當將字線及其對應的VCP驅動到至少VDD時，BL_test係耦接至VDD。至於在列測試電路508中之反熔絲裝置，可將其組構成為係在執行任何測試操作之前被程式化之真正的反熔絲胞格。

依據進一步選擇性的實施例，可將反熔絲裝置或存取電晶體自行測試電路506及列測試電路508的其中之一者或二者省略，以進一步使電路區域架空最小化。

上述實施例准許未程式化的OTP記憶體陣列的測試，且尤其是其中跨越該記憶體陣列而延伸之實體導線及與該等導線相關聯之對應邏輯電路的測試。如上述實施例中所示地，該等實體導線係位元線，且該對應邏輯電路係行解碼邏輯器；選擇性地，該等實體導線係字線，且該對應邏輯電路係列解碼邏輯器。當然的是，與實體導線關聯的其他電路亦可簡單地使用上述實施例，藉由執行讀取及/或程式操作，以針對合適的功能性來加以測試。

在上述說明中，針對解說之緣故，多數的細節係陳明以便提供本發明實施例之徹底的瞭解；然而，將呈明顯於熟習本項技藝之人士的是，該等特定的細節並非為實行本發明所必要的。在其他情況中，為了不使發明混淆，熟知的電性結構和電路係以方塊圖形式顯示；例如，有關此處所敘述之本發明實施例是否實施成為軟體常式、硬體電路、韌體、或其之組合的特定細節並未予以提供。

本發明之實施例亦可顯示為儲存於機器可讀取媒體中的軟體產品(該機器可讀取媒體亦可稱為電腦可讀取媒體、處理器可讀取媒體、或具有電腦可讀取程式碼實施於其中之電腦可使用媒體)。該機器可讀取媒體可為包含碟片、小型碟片僅讀記憶體(CD-ROM)、記憶體裝置(依電或非依電性)、或其相似的儲存機制之磁性、光學、或電性儲存媒體之任何適用的實體媒體。該機器可讀取媒體可包含各式各樣組合之指令、碼順序、組態資訊、或其他資料。其中，當執行時，可使處理器執行依據本發明實施例之方法中的步驟。熟習於本項技藝之該等人士將理解的是，實施上述發明所必要之其他指令及運算亦可儲存在該機器可讀取媒體之上，來自機器可讀取媒體之運行的軟體可與電路介面，以執行上述之任務。

本發明之上述實施例僅打算做為實例；改變、修正、及變化可由熟習於本項技藝之該等人士實行為特殊的實施例，而不會背離由附錄於本文之申請專利範圍所唯一界定之本發明的範疇。

10、510、520、526．．．通過，或存取電晶體

12、512、522、528．．．反熔絲裝置

14．．．閘極

16．．．頂板

18、48．．．主動區

20、33．．．薄閘極氧化物

22、24、42、524、530．．．擴散區

30．．．反熔絲胞格

32．．．可變厚度閘極氧化物(厚閘極氧化物)

34．．．基板通道區

36、62．．．多晶矽閘極

38．．．側壁間隔物

40．．．場氧化物區

44．．．LDD區

46．．．位元線接點

50．．．點線的輪廓

60．．．記憶體陣列

64、66、68、70．．．列

74、516．．．共同擴散區

76．．．共同位元線接點

78．．．預充電電路

80．．．行解碼器及感測放大器電路區塊

100、300、500．．．OTP記憶體裝置

102、502．．．OTP記憶體陣列

104．．．列電路區塊

106、504．．．行電路區塊

108、304、508．．．列測試電路區塊

110、302、506．．．行測試電路區塊

200、202、204、206、214、216、218、220．．．MROM胞格

208．．．汲極端子

210．．．源極端子

212、72、316、514．．．厚閘極氧化物界定罩幕

222．．．分享的汲極端子

224．．．分享的源極端子

226、532．．．測試感測放大器

306、308、310、312．．．反熔絲電晶體

314．．．汲極擴散區

318．．．n通道電晶體

400~414．．．步驟

518．．．厚氧化物界定罩幕

本發明之實施例僅藉由實例而參照附圖來加以敘述，其中：第1圖係DRAM型反熔絲胞格的電路圖；第2圖係第1圖之DRAM型反熔絲胞格的平面佈局；第3圖係沿著線A-A之第2圖DRAM型反熔絲胞格的橫剖面視圖；第4a圖係可變厚度閘極氧化物反熔絲電晶體的橫剖視面圖；第4b圖係第4a圖之可變厚度閘極氧化物反熔絲電晶體的平面佈局；第5圖係使用第4a圖的可變厚度閘極氧化物記憶體胞格之單一電晶體反熔絲記憶體陣列的平面視圖；第6圖係依據本發明實施例之OTP記憶體裝置的方塊圖；第7圖係依據本發明實施例之具有列及行測試電路之單一電晶體反熔絲記憶體陣列的平面視圖；第8圖係第7圖之單一電晶體反熔絲記憶體陣列的電路圖；第9圖係依據本發明選擇性實施例之具有列及行測試電路之單一電晶體反熔絲記憶體陣列的平面視圖；第10圖係第9圖之單一電晶體記憶體陣列的電路圖；第11圖係顯示使用列及行測試電路之OTP記憶體陣列的測試方法之流程圖；以及第12圖係依據本發明選擇性實施例之具有列及行測試電路之雙電晶體反熔絲記憶體陣列的平面視圖。

100．．．OTP記憶體裝置

102．．．OTP記憶體陣列

104．．．列電路區塊

106．．．行電路區塊

108．．．列測試電路區塊

110．．．行測試電路區塊

Claims (22)

1. 一種單次可程式化(OTP)記憶體，包含：一記憶體陣列，具有未程式化的OTP胞格；解碼電路，係定位於該記憶體陣列的第一末端處；包含測試胞格的一測試電路，係定位於該記憶體陣列的第二且相對的末端處，該測試胞格係遮罩程式化，用以在測試操作的期間同時耦接所有位元線至第一電壓，以回應於激活的字線，該位元線係在正常讀取操作的期間被預充電至第二電壓；以及感測電路，用以感測該位元線的電壓。
2. 如申請專利範圍第1項之單次可程式化(OTP)記憶體，其中該位元線的該第一電壓對應於由一程式化的OTP胞格所提供的讀取電壓。
3. 如申請專利範圍第1項之單次可程式化(OTP)記憶體，其中該測試胞格耦接連接至該未程式化的OTP胞格之複數個位元線至該第一電壓，以及該解碼電路包含連接至該複數個位元線的行電路。
4. 如申請專利範圍第3項之單次可程式化(OTP)記憶體，其中該測試胞格包含一列測試胞格，具有由該激活的字線所形成之其閘極端子，該測試胞格的各者係連接至該位元線的其中之一者。
5. 如申請專利範圍第4項之單次可程式化(OTP)記憶體，其中該未程式化的OTP胞格的各者及該測試胞格的各者係具有相同佈局的單一電晶體反熔絲胞格。
6. 如申請專利範圍第4項之單次可程式化(OTP)記憶體，其中該未程式化的OTP胞格的各者及該測試胞格的各者係具有相同佈局的雙電晶體反熔絲胞格。
7. 如申請專利範圍第1項之單次可程式化(OTP)記憶體，其中該解碼電路包含連接至複數個字線的列電路，該激活的字線係該複數個字線的其中之一者，以及該複數個字線係連接至該未程式化的OTP胞格之列。
8. 如申請專利範圍第7項之單次可程式化(OTP)記憶體，其中該測試胞格係第一測試胞格，且該單次可程式化(OTP)記憶體更包含一行第二測試胞格，具有由該複數個字線所形成之其閘極端子，該第二測試胞格的各者係連接至一測試位元線。
9. 如申請專利範圍第8項之單次可程式化(OTP)記憶體，其中該第二測試胞格的各者係遮罩程式化以耦接該第一電壓至該測試位元線，以回應於任何激活的字線。
10. 如申請專利範圍第8項之單次可程式化(OTP)記憶體，其中該感測電路係一專用的測試感測放大器，用以感測該測試位元線之該第一電壓。
11. 如申請專利範圍第8項之單次可程式化(OTP)記憶體，其中該測試電路包含一測試耦接裝置，用以選擇性地連接該測試位元線至連接至一行未程式化的OTP胞格的位元線。
12. 一種單次可程式化(OTP)記憶體，包含：一記憶體陣列，具有連接至字線及位元線之未程式化 的OTP胞格；包含第一遮罩程式化胞格的一列測試電路，係連接至該字線，用以充電一測試位元線至第一電壓，以回應於該字線的其中之一者的激活；包含第二遮罩程式化胞格的一行測試電路，用以在測試操作的期間同時耦接所有該位元線至該第一電壓，以回應於一測試字線的激活，該位元線係在正常讀取操作的期間被預充電至第二電壓；以及感測電路，用以感測該位元線及該測試位元線的電壓。
13. 如申請專利範圍第12項之單次可程式化(OTP)記憶體，其中該列測試電路係連接至該字線的第一末端，以及用以驅動該字線的列電路係連接至該字線的第二末端，該第二末端係相對於該第一末端。
14. 如申請專利範圍第13項之單次可程式化(OTP)記憶體，其中該行測試電路係連接至該位元線的第一末端，以及行電路係連接至該位元線的第二末端，該第二末端係相對於該第一末端。
15. 如申請專利範圍第14項之單次可程式化(OTP)記憶體，其中該第一遮罩程式化胞格具有由該字線所形成之其閘極端子，該第一遮罩程式化胞格的各者係連接至該測試位元線。
16. 如申請專利範圍第15項之單次可程式化(OTP)記憶體，其中該第二遮罩程式化胞格係連接至該位元線且 具有由該測試字線所形成之其閘極。
17. 如申請專利範圍第16項之單次可程式化(OTP)記憶體，其中該第一遮罩程式化胞格及該第二遮罩程式化胞格具有連接至該第一電壓的第一擴散區及連接至該位元線的其中之一者和該測試位元線的第二擴散區。
18. 一種未程式化的單次可程式化(OTP)記憶體陣列的測試方法，包含：激活包含遮罩程式化記憶體胞格的一測試電路，用以同時耦接所有位元線至第一電壓位準，該位元線係在正常讀取操作的期間被預充電至第二電壓位準；以及感測該位元線，以提供對應於該電壓位準之存在及不存在的其中之一者的邏輯狀態。
19. 如申請專利範圍第18項之方法，其中該激活包含驅動一字線，該字線係耦接至該遮罩程式化記憶體胞格，該遮罩程式化記憶體胞格同時耦接該位元線至該第一電壓位準。
20. 如申請專利範圍第19項之方法，進一步包含反複改變行位址且感測該複數個位元線之不同的位元線。
21. 如申請專利範圍第18項之方法，其中該遮罩程式化記憶體胞格係第一遮罩程式化記憶體胞格，該方法更包含激活包含耦接至一測試位元線的第二遮罩程式化記憶體胞格的另一測試電路，由驅動耦接至該第二遮罩程式化記憶體胞格的其中之一者的一字線，用以在感測之後耦接該測試位元線至第一電壓位準。
22. 如申請專利範圍第21項之方法，進一步包含在感測之後，預充電該測試位元線至該第二電壓位準，且改變列位址，用以驅動耦接至該第二遮罩程式化記憶體胞格的其中之另一者之另一字線。