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TWI487039B - 半鰭式fet半導體裝置及其製造方法 - Google Patents

半鰭式fet半導體裝置及其製造方法 Download PDF

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TWI487039B
TWI487039B TW101130974A TW101130974A TWI487039B TW I487039 B TWI487039 B TW I487039B TW 101130974 A TW101130974 A TW 101130974A TW 101130974 A TW101130974 A TW 101130974A TW I487039 B TWI487039 B TW I487039B
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Xiangdong Chen
Wei Xia
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Description

半鰭式FET半導體裝置及其製造方法
本發明大體上涉及半導體領域。更具體地，本發明涉及半導體電晶體製造領域。
互補式金屬氧化物半導體(CMOS)技術由於具有諸多優勢而在半導體行業得到廣泛應用。例如，與CMOS裝置相關的高密度、低能耗以及相對的雜訊抗擾性使其適於在積體電路(IC)中實現，例如，為現代電子系統提供控制邏輯。然而，標準的CMOS電晶體通常是低電壓裝置。結果，例如，諸如電力開關和電壓調節的電力應用通常由金屬氧化物半導體場效應電晶體(MOSFET)的高功率轉換而進行，該MOSFET諸如是通常在IC晶圓上與CMOS邏輯裝置並排形成的橫向擴散金屬氧化物半導體(LDMOS)裝置。
不足為奇的是，LDMOS裝置性能的一個重要量度標準是其擊穿電壓，較佳地，擊穿電壓應該較高。LDMOS性能的另一個重要量度標準是其導通電阻或Rdson，較佳地，導通電阻應該較低。由於裝置尺寸在連續不斷地縮小，所謂的短溝道效應(諸如溝道漏電)即使在電晶體名義上斷開時也會產生不期望的功率損耗。為了試圖降低或基本上消除標準CMOS電晶體中的斷態漏電，CMOS製造越來越傾向於鰭式場效應電晶體(FinFET)架構，部分原因是使用FinFET設計可以實現改進的溝道損耗。然而，採用FinFET結構使得實現具有期望的低Rdson的LDMOS變得更有挑戰性。
用於降低傳統LDMOS裝置中Rdson的對策可以包括控制電晶體閘極和各種汲極側要素的接近度。例如，可以通過將閘極與高摻雜汲極區之間形成的淺溝槽隔離(STI)結構的寬度縮小或通過增大閘極在環繞STI結構的汲極擴展阱上的重疊部分來降低傳統LDMOS裝置的Rdson。然而，這些用於有利地降低Rdson的LDMOS裝置的傳統改變可能同時且不期望地導致LDMOS裝置的擊穿電壓降低。
因此，有必要提供一種適應新興CMOS技術流程、能夠提供被配置為同時展現低Rdson和對電壓擊穿具有魯棒阻抗(robust resistance)的功率MOSFET的方案來克服現有技術的缺點和不足。
基本上如至少一個附圖中所示的和/或結合至少一個附圖描述的，本申請涉及半鰭式FET(半鰭式FET)半導體裝置及相關方法。
(1)一種半鰭式FET半導體裝置，包括：閘極結構，形成於半導體主體上方；所述半導體主體包括由延伸超過所述閘極結構的第一側的多個鰭構成的源極區；所述半導體主體還包括與所述閘極結構的與所述多個鰭相對的第二側相鄰的連續汲極區；其中，所述連續汲極區使得所述半鰭式FET半導體裝置具有降低的導通電阻。
(2)根據(1)所述的半鰭式FET半導體裝置，還包括位於所述閘極結構下方並與所述多個鰭相連的溝道區。
(3)根據(1)所述的半鰭式FET半導體裝置，其中，所述半鰭式FET半導體裝置是n溝道金屬氧化物半導體(NMOS)裝置。
(4)根據(1)所述的半鰭式FET半導體裝置，其中，所述半鰭式FET半導體裝置是p溝道金屬氧化物半導體(PMOS)裝置。
(5)根據(1)所述的半鰭式FET半導體裝置，其中，所述半鰭式FET半導體裝置是橫向擴散金屬氧化物半導體(LDMOS)裝置。
(6)根據(1)所述的半鰭式FET半導體裝置，其中，所述半鰭式FET半導體裝置還包括形成於所述連續汲極區和所述閘極結構之間的隔離體。
(7)根據(1)所述的半鰭式FET半導體裝置，其中，所述多個鰭為矽鰭。
(8)根據(1)所述的半鰭式FET半導體裝置，其中，所述閘極結構包括閘極和置於所述閘極與所述半導體主體之間的閘極介質。
(9)根據(1)所述的半鰭式FET半導體裝置，其中，所述閘極結構包括多晶矽閘極以及置於所述多晶矽閘極和所述半導體主體之間的選自氧化矽和氮化矽之一的閘極介質。
(10)根據(1)所述的半鰭式FET半導體裝置，其中，所述閘極結構包括金屬閘極和置於所述金屬閘極與所述半導體主體之間的高κ閘極介質。
(11)一種製造具有半鰭式FET結構的半導體裝置的方法，所述方法包括： 在半導體主體內指定源極區和閘極區；蝕刻所述源極區以產生多個源極鰭，同時在所述蝕刻期間掩膜所述汲極區以提供連續汲極區，從而產生所述半鰭式FET結構；其中，所述半鰭式FET結構使得所述半導體裝置具有降低的導通電阻。
(12)根據(11)所述的方法，還包括在所述半導體裝置的所述連續汲極區和閘極結構之間的所述半導體主體的汲極擴展阱內形成隔離體。
(13)根據(11)所述方法，其中，具有所述半鰭式FET結構的所述半鰭式FET半導體裝置是n溝道金屬氧化物半導體(NMOS)裝置。
(14)根據(11)所述方法，其中，具有所述半鰭式FET結構的所述半鰭式FET半導體裝置是p溝道金屬氧化物半導體(PMOS)裝置。
(15)根據(11)所述方法，其中，具有所述半鰭式FET結構的所述半鰭式FET半導體裝置是橫向擴散金屬氧化物半導體(LDMOS)裝置。
(16)根據(11)所述的方法，還包括在所述連續汲極區和所述多個源極鰭之間的所述半導體主體上方形成閘極結構，所述閘極結構位於與所述多個源極鰭相連的溝道區上方。
(17)根據(11)所述的方法，其中，所述多個源極鰭為矽鰭。
(18)根據(11)所述的方法，還包括在所述連續汲極區和所述源極鰭之間的所述半導體主體上方形成閘極結 構，所述閘極結構包括多晶矽閘極和置於所述多晶矽閘極和所述半導體主體之間的氧化矽閘極介質。
(19)根據(11)所述的方法，還包括在所述連續汲極區和所述源極鰭之間的所述半導體主體上方形成閘極結構，所述閘極結構包括多晶矽閘極和置於所述多晶矽閘極和所述半導體主體之間的氮化矽閘極介質。
(20)根據(11)所述的方法，還包括在所述連續汲極區和所述源極鰭之間的所述半導體主體上方形成閘極結構，所述閘極結構包括金屬閘極和置於所述金屬閘極和所述半導體主體之間的高κ閘極介質。
本發明涉及半鰭式FET半導體裝置及相關方法。儘管參考具體實施方式對本發明進行了說明，本文所附申請專利範圍限定的本發明原理明顯地不只適用於本文所述的本發明的具體實施方式。此外，在本發明的說明中，省略了某些細節以使本發明的發明方面簡單明瞭。本領域普通技術人員應瞭解略去的細節。
本申請中的附圖和附隨的詳細說明僅用於本發明的示意性實施方式。為保持簡潔，本發明的使用本發明原理的其他實施方式未在本申請中具體說明並且也未由附圖詳細地示出。應當理解，除非另有說明，圖中相同的或對應的元件可由相同的或對應的參考數字表示。此外，本申請中的附圖和示例一般未按比例繪製，並且不旨在對應於實際的相關尺寸。
圖1示出了根據本發明一個實施方式的被實現為橫向擴散金屬氧化物半導體(LDMOS)裝置的半鰭式FET半導 體裝置100的俯視圖，其能夠克服傳統技術的缺點和不足。如圖1所示，以n溝道金屬氧化物半導體(NMOS)裝置為代表的半鰭式FET半導體裝置100可以形成於半導體主體102(例如，其可能包含矽)中。半鰭式FET半導體裝置100包括：閘極結構142，包括形成於半導體主體102內溝道區150上方的閘極144；源極區122，包括由隔離區124隔開並以此為界的多個源極鰭122a、122b和122c(下文簡稱“源極鰭122a-122c”)；以及連續汲極區112。根據本實施方式，源極鰭122a-122c延伸超過閘極結構142的一側147，而連續汲極區112設置在鄰近閘極結構142的與源極鰭122a-122c相對的一側148。從圖1中可以看出，連續汲極區112由汲極擴展阱108而與閘極結構142的一側148隔開，該區域還被示為連續區域(例如，不是由鰭構成的區域)並在閘極結構142下方延伸。另外，圖1示出了閘極結構142下方的P型主體阱區(P type body well region)106。
圖1還示出半鰭式FET半導體裝置100的平面拓撲部101，描繪了連續汲極區112、汲極擴展阱108、以及溝道區150的一部分；並且圖1還示出了半鰭式FET半導體裝置100的FinFET拓撲區103，描繪了源極區122以及與源極鰭122a-122c相連的溝道區150的另一部分。應注意的是，示出了閘極結構142清晰的輪廓，而示出的閘極144作為閘極結構142的頂面以表現溝道區150的雙平面/FinFET性質。換句話說，圖1所示的是溝道區150毗鄰汲極擴展阱108的那部分被實現為連續(例如，平面)溝道區，而溝道區的與源極鰭122a-122c相連的那部分是通過 使用設置在閘極結構142下方的溝道鰭實現的，每個溝道鰭包括與相應的一個源極鰭122a-122c相連的P型主體阱區106。
通過利用其中的源極區122、設置在閘極結構142下方並與源極鰭122a-122c相連的溝道區150採用FinFET拓撲結構103，同時通過使用傳統的平面電晶體拓撲101實現的連續汲極區112、汲極擴展阱108以及溝道區150的毗鄰汲極擴展阱108的那部分的這種半鰭式FET裝置拓撲，與通過使用更傳統的FinFET結構實現的LDMOS裝置相比，本發明的實施方式被配置為具有降低的導通電阻(Rdson)。也就是說，本發明的實施方式被配置為有利地實現了對於LDMOS裝置所期望的低Rdson並提供了LDMOS裝置所需的高電壓擊穿阻抗，同時又能實現FinFET裝置相關的性能優勢，諸如降低斷態溝道漏電。
半鰭式FET半導體裝置100可適用於，例如，移動通訊設備內實現的功率放大器(PA)或電力管理電路。另外，因為半鰭式FET半導體裝置100可以使用當前包含在和/或預期的新興互補式金屬氧化物半導體(CMOS)鑄造技術流程中的處理步驟來進行製造，半鰭式FET半導體裝置100可有利地與標準CMOS裝置一起製造，並可以統一地與(例如)在含有半導體主體102的半導體晶片或晶圓上製造的積體電路(IC)內的CMOS邏輯集成。例如，半鰭式FET半導體裝置100可以通過使用22nm技術節點和其他技術節點的FinFET製造技術進行製造。實際上，本發明原理可以隨著22nm節點以下的製造技術的額外發展而調整。
應注意的是，圖1中所表示的具體特徵作為本發明原理的示例性實施方式而提供並與該特徵一起示出以說明清楚理解其概念。由於強調清楚理解概念，應瞭解的是，圖1所示結構和特徵以及圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G和圖4所示結構和特徵可能不是按比例繪製。此外，應注意的是，諸如以半鰭式FET半導體裝置100為代表的半導體裝置類型、其總體佈局的具體細節以及其特徵形成的具體尺寸只是作為實例，並不應作為限制。
例如，儘管圖1中所示實施方式的特徵在於半鰭式FET半導體裝置100為NMOS裝置，更一般地，根據本發明原理的半鰭式FET半導體裝置100可以包括NMOS或PMOS裝置。此外，例如，在某些實施方式中，此處所公開的原理可用於製造一個或多個基本上截然不同的裝置類型，諸如BiCMOS裝置。
半鰭式FET半導體裝置100還將在下文中結合圖2、3A、3B、3C、3D、3E、3F和3G進一步進行說明，而半鰭式FET半導體裝置100的可替換實施方式在圖4中示出。參考圖2，圖2示出了體現根據本發明一個實施方式的用於製造具有半鰭式FET結構的半導體裝置的方法的流程圖200。流程圖200中的對於本領域普通技術人員明顯可知的特定細節和特徵已經省略。例如，一個步驟可以包括一個或多個子步驟或可能涉及本領域公知的專用設備或材料。儘管流程圖200中所示的步驟210至240足以說明本發明的一個實施方式，但本發明的其他實施方式可應用不同於流程圖200所示的步驟，並可以包括更多或更少的步驟。
現在參考圖3A，圖3A中的結構300提供了根據本發明一個實施方式的處於早期製造階段的半鰭式FET半導體裝置100的沿著圖1中的透視線3AB-3AB的橫截面圖。在圖3A中，結構300示出了包括襯底304的半導體主體302，例如，襯底可能是第Ⅳ族半導體襯底(諸如含有矽或鍺的P型襯底)。含有襯底304的半導體主體302對應於圖1中的半導體主體102。應注意的是，在圖3A中，結構300示出了在執行圖2所示流程圖200中的步驟210之前的圖1中半導體主體102沿著透視線3AB-3AB的一部分。
參考圖3B、3C、3D、3E、3F和3G，結構310、320、330、340E、340F和340G分別示出了從透視線3AB-3AB、3C-3C、3D-3D、3E-3E、3F-3F和3G-3G觀察到的對半導體主體102執行圖2的流程圖200的步驟210、220、230和240的結果。例如，結構310示出了執行步驟210後的結構300，結構320示出了執行步驟220後沿著透視線3C-3C的半導體主體102等等。應注意的是，圖3E、3F和3G示出了執行步驟340後的沿著圖1中透視線3E-3E、3F-3F和3G-3G從三個不同的有利點的結構(例如，對應於圖1所示半鰭式FET半導體裝置100的結構)，並且這些結構在各個圖3E、3F和3G中相應地標記為結構340E、340F和340G。
參考圖2中的步驟210，另外再參考圖3B所示結構310，流程圖200的步驟210包括在半導體主體302中指定源極區和汲極區。如圖3B所示，步驟210對應於指定區域322以形成半鰭式FET半導體裝置的源極區，指定區域312以形成半鰭式FET半導體裝置的汲極區。
繼續至圖2中的步驟220並參考圖3C中的結構320，流程圖200的步驟220包括蝕刻源極區以形成源極鰭322a、322b和322c(下文簡稱“源極鰭322a-322c”)。圖3C呈現了形成隔離區124和注入源極區122之前對應於圖1中的透視線3C-3C的半鰭式FET結構320的橫截面圖。這樣，源極鰭322a-322c可以視為分別對應於處於製造中期的源極鰭122a-122c。源極鰭322a-322c可以通過使用本領域已知的，例如，等離子蝕刻或其他幹法蝕刻技術形成在半導體主體302中，並可以包括矽鰭。
繼續圖2中的步驟230並參考圖3D中的結構330，流程圖200中的步驟230包括在蝕刻圖3C所示的源極鰭322a-322c期間對汲極區進行掩膜以設置連續的汲極區。圖3D呈現了注入P型主體阱106、N型汲極擴展阱108和連續汲極區112之前的對應於圖1所示透視線3D-3D的半鰭式FET結構330的橫截面圖。如圖3D所示，步驟230可以通過在襯底304內指定的汲極區312上方形成掩膜332而執行。掩膜332可以採用，例如，包括含有(例如)苯乙烯、丙烯酸鹽或異丁烯酸鹽單體的聚合物基質的光刻膠層形式。掩膜332可以通過本領域已知的任意適當的沉積技術形成。再參考圖1，在執行步驟220期間存在於汲極區312上方的掩膜332使得儘管蝕刻處理形成了源極鰭122a-122c但汲極區312被設置為連續汲極區112，從而形成半鰭式FET半導體裝置100的半鰭式FET結構。
應強調的是，儘管為了幫助理解概念在此處將步驟220和230作為不同的步驟進行說明，實際上，步驟230中所應用的掩膜技術被設想為與用於實現圖3C所示的源極鰭 322a-322c形成的掩膜技術相同。因此，本發明人設想流程圖200中的步驟220和230可以基本上同時進行。
現在繼續至圖2中的步驟240並參考圖3E所示的結構340E，流程圖200中的步驟240包括注入主體阱306和汲極擴展阱308、在連續汲極區312與含有源極鰭322b的源極區之間形成包括閘極344和閘極介質346的閘極結構342、以及注入連續汲極區312和包括源極鰭322b的源極區。圖3E呈現了對應於圖1所示透視線3E-3E的半鰭式FET結構340E的橫截面圖。在圖3E中，結構340E示出了包括襯底304的半導體主體302，形成於襯底304內或其上方的P型主體阱306，以及形成於襯底304內或其上方的N型汲極擴展阱308。在某些實施方式中，P型主體阱306和N型汲極擴展阱308可能形成於在襯底304上形成的諸如矽或鍺外延層的外延半導體層內。可替換地，在某些實施方式中，P型主體阱306和N型汲極擴展阱308可以在襯底304內形成。圖3E還示出了含有閘極344和設置在閘極344和溝道區350之間的閘極介質346的閘極結構342。P型主體阱306、N型汲極擴展阱308、溝道區350、閘極結構342和閘極344分別對應於圖1中的P型主體阱106、N型汲極擴展阱108、溝道區150、閘極結構142和閘極144。
如上所述，從圖1和圖3E所示的描述可以理解的是，溝道區350可以包括形成於P型主體阱306內與各個源極鰭122a-122c相連並延伸穿過閘極結構142/342或在閘極結構142/342下方延伸以連接汲極擴展阱308的多個鰭區域，如圖3E所示，溝道區還可以在閘極結構342下方延伸。此外，圖1所示閘極結構142可實現為與源極鰭122a-122c 相連的溝道鰭具有多個平介面的多柵結構，諸如所謂的“三柵”。
這種實施方式在圖3F中更清楚地顯示，圖中示出了根據本發明一個實施方式沿著圖1所示透視線3F-3F的結構340F的橫截面圖。參考圖3F並結合圖1可以理解，結構340F對應於位於閘極結構142下方並運用FinFET拓撲103實現的溝道區150的一部分。圖3F示出了含有由對應於圖1所示隔離區124的隔離區324隔開並以此為界的P型主體阱鰭306a、306b和306c的多個溝道鰭(下文簡稱“溝道鰭306a-306c”)。此外，如圖3F所示，含有閘極344和閘極介質346的閘極結構342可以共形地沉積在溝道鰭306a-306c上方以形成上述的多柵型拓撲。
形成對比地，圖3G描繪了沿著圖1所示透視線3G-3G並對應於位於閘極結構142下方以及運用平面拓撲101實現的溝道區150的一部分的結構340G的橫截面圖。圖3G示出了形成於襯底304內或其上方並對應於與圖1所示汲極擴展阱108毗鄰的溝道區150的一部分的連續N型汲極擴展阱308。如圖3G進一步所示，結構340G包括含有形成於汲極擴展阱308上方的閘極344和閘極介質346的橫向平面閘極結構342。
例如，閘極344可以包括多晶矽並且可以形成於諸如氧化矽(SiO2)或氮化矽(Si3N4)的適當閘極介質346上方。可替換地，閘極344可以包括閘極金屬並且閘極介質346可以通過使用適當的已知CMOS製作步驟而被實現為諸如二氧化鉿(HfO2)、氧化鋯(ZrO2)等的高κ介質。例如，在結構340對應於n溝道裝置的實施方式中，閘極344可 由適用於NMOS裝置的任意閘極金屬形成，諸如鉭(Ta)、氮化鉭(TaN)或氮化鈦(TiN)。此外，在採用結構340以便對應於p溝道裝置的實施方式中，閘極344可由適用於PMOS裝置的任意閘極金屬形成，諸如鉬(Mo)、釕(Ru)或碳化氮鉭(TaCN)。
參考圖4，圖4示出了從對應於圖1所示透視線4-4的有利位置的根據本發明另一實施方式的半鰭式FET半導體裝置400的橫截面圖。在圖4中，半鰭式FET半導體裝置400所包括的含有襯底404、P型阱區406、N型汲極擴展阱408、源極鰭422b、連續汲極區412以及溝道區450的半導體主體402對應於圖3E所示的含有襯底304、P型阱區306、N型汲極擴展阱308、源極鰭322b、連續汲極區312以及溝道區350的半導體主體302。另外，圖4示出了形成於半導體主體402上方並設置在溝道區450上方的閘極結構442。閘極結構442包括閘極444和閘極介質446，並對應於圖3E中的包括閘極344和閘極介質346的閘極結構342。
圖4還示出了前述附圖中沒有類似描述的隔離體414。隔離體414形成於連續汲極區412和閘極結構442之問。隔離體414可以包括淺溝槽隔離(STI)結構，諸如由SiO2形成的STI結構，並可以根據已知的CMOS製作技術步驟形成。根據圖4所示實施方式，隔離體414可用於向半鰭式FET結構400提供額外的電壓擊穿阻抗。此外，同圖1所示半鰭式FET半導體裝置100，與使用更傳統的FinFET結構所實現的LDMOS裝置相比，圖4所示實施方式被配置為具有降低的導通電阻(Rdson)。也就是說，圖4所示 實施方式能夠實現LDMOS裝置所期望的低Rdson，並且通過隔離體414提供改進的高電壓擊穿阻抗並同時實現相關FinFET設計的性能優勢。
因此，通過採用半鰭式FET拓撲結構來實現半導體裝置，本發明實施方式能夠有利地實現相關FinFET設計的性能提升，諸如降低斷態漏電。另外，通過在實現為LDMOS裝置的半鰭式FET半導體裝置的汲極側保持平面晶體拓撲，本發明實施方式提供魯棒電壓阻抗以及降低的Rdson。此外，通過將半鰭式FET半導體裝置的製造與現有的CMOS技術流程相協調，本申請公開的不只是與22nm技術節點和其他技術節點的CMOS製作技術相相容的裝置，並且也是能在基本上不增加製造常規CMOS電晶體所需的技術步驟之外的技術步驟的情況下即能製成的裝置。另外，本文所公開的半鰭式FET裝置的實施方式可被設想隨著22nm技術節點以下的製造技術的發展而有利地擴展。
從本發明的以上說明，顯然在不違背本發明的範圍情況下可使用各種技術執行本發明概念。此外，雖然已參考某些具體實施方式對本發明進行了說明，但本領域技術人員應當理解，在不違背本發明的精神和範圍的情況下，可對其形式和細節進行修改。因此，說明的實施方式應理解為用於說明而不是限制。應當理解，在不背離本發明的範圍情況下，本發明不限於此處的具體實施方式，而是可以各種重新佈置形式、修改形式、和替換形式。
100‧‧‧半鰭式FET半導體裝置
101‧‧‧平面拓撲部
102‧‧‧半導體主體
103‧‧‧FinFET拓撲區
106‧‧‧P型主體阱區
108‧‧‧汲極擴展阱
112‧‧‧連續汲極區
122a~122c‧‧‧源極鰭
124‧‧‧隔離區
142‧‧‧閘極結構
144‧‧‧閘極
147‧‧‧閘極結構的一側
148‧‧‧源極鰭相對的一側
150‧‧‧內溝道區
300‧‧‧半鰭式FET半導體裝置結構
302‧‧‧半導體主體
304‧‧‧襯底
306‧‧‧主體阱
306a~c‧‧‧主體阱鰭
308‧‧‧汲極擴展阱
310‧‧‧半鰭式FET半導體裝置結構
312‧‧‧指定區域
320‧‧‧半鰭式FET半導體裝置結構
322‧‧‧指定區域
322a~c‧‧‧源極鰭
324‧‧‧隔離區
330‧‧‧半鰭式FET半導體裝置結構
332‧‧‧掩膜
340F‧‧‧半鰭式FET半導體裝置結構
340G‧‧‧半鰭式FET半導體裝置結構
342‧‧‧閘極結構
344‧‧‧閘極
346‧‧‧閘極介質
350‧‧‧溝道區
400‧‧‧半鰭式FET半導體裝置
402‧‧‧半導體主體
404‧‧‧襯底
406‧‧‧P型阱區
408‧‧‧N型汲極擴展阱
412‧‧‧連續汲極區
414‧‧‧隔離體
422b‧‧‧源極鰭
442‧‧‧閘極結構
446‧‧‧閘極介質
450‧‧‧溝道區
圖1示出了根據本發明一個實施方式的被實現為橫向擴散金屬氧化物半導體(LDMOS)裝置的半鰭式FET半導體裝置的俯視圖。
圖2示出了根據本發明一個實施方式的用於製造具有半鰭式FET結構的半導體裝置的方法流程圖。
圖3A提供了根據本發明一個實施方式的處於早期製造階段的半鰭式FET半導體裝置的沿著圖1中透視線3AB-3AB的橫截面圖。
圖3B提供了根據本發明一個實施方式的處於早期製造階段的半鰭式FET半導體裝置的沿著圖1中透視線3AB-3AB的橫截面圖。
圖3C提供了根據本發明一個實施方式的處於中間製造階段的半鰭式FET半導體裝置的沿著圖1中透視線3C-3C的橫截面圖。
圖3D提供了根據本發明一個實施方式的處於中間製造階段的半鰭式FET半導體裝置的沿著圖1中透視線3D-3D的橫截面圖。
圖3E提供了根據本發明一個實施方式的半鰭式FET半導體裝置的沿著圖1中透視線3E-3E的橫截面圖。
圖3F提供了根據本發明一個實施方式的對應於圖3E所示裝置的半鰭式FET半導體裝置的沿著圖1中透視線3F-3F的橫截面圖。
圖3G提供了根據本發明一個實施方式的對應於圖3E所示裝置的半鰭式FET半導體裝置的沿著圖1中透視線3G-3G的橫截面圖。
圖4提供了根據本發明另一個實施方式的半鰭式FET半導體裝置的沿著圖1中透視線4-4的橫截面圖。
100‧‧‧半鰭式FET半導體裝置
101‧‧‧平面拓撲部
102‧‧‧半導體主體
103‧‧‧FinFET拓撲區
106‧‧‧P型主體阱區
108‧‧‧汲極擴展阱
112‧‧‧連續汲極區
122a~122c‧‧‧源極鰭
124‧‧‧隔離區
142‧‧‧閘極結構
144‧‧‧閘極
147‧‧‧閘極結構的一側
148‧‧‧源極鰭相對的一側
150‧‧‧內溝道區

Claims (10)

  1. 一種半鰭式FET半導體裝置，包括：閘極結構，形成於半導體主體上方；所述半導體主體包括由延伸超過所述閘極結構的第一側的多個鰭構成的源極區；所述半導體主體還包括與所述閘極結構的與所述多個鰭相對的第二側相鄰的連續汲極區；其中，所述連續汲極區使得所述半鰭式FET半導體裝置具有降低的導通電阻。
  2. 如申請專利範圍第1項所述的半鰭式FET半導體裝置，還包括位於所述閘極結構下方並與所述多個鰭相連的溝道區，其中，所述多個鰭為矽鰭。
  3. 如申請專利範圍第1項所述的半鰭式FET半導體裝置，其中所述半鰭式FET半導體裝置是n溝道金屬氧化物半導體(NMOS)裝置、p溝道金屬氧化物半導體(PMOS)裝置、橫向擴散金屬氧化物半導體(LDMOS)裝置中的一種。
  4. 如申請專利範圍第1項所述的半鰭式FET半導體裝置，其中所述半鰭式FET半導體裝置還包括形成於所述連續汲極區和所述閘極結構之間的隔離體。
  5. 如申請專利範圍第1項所述的半鰭式FET半導體裝置，其中所述閘極結構包括閘極和置於所述閘極與所述半導體主體之間的閘極介質，其中所述閘極是多晶矽閘極並且所述閘極介質是置於所述多晶矽閘極和所述半導體主體之間的選自氧化矽和氮化矽之一的閘極介質，或者所述閘極是金屬閘極並且所述閘極介質是置於所述金屬閘極與所述半導體主體之間的高κ閘極介質。
  6. 一種製造具有半鰭式FET結構的半導體裝置的方法，所述方法包括：在半導體主體內指定源極區和閘極區；蝕刻所述源極區以產生延伸超過所述閘極區的第一側的多個源極鰭；在所述蝕刻期間掩膜所述汲極區以提供與所述閘極區與所述多個源極鰭相對的第二側相鄰的連續汲極區，從而產生所述半鰭式FET結構；以及在所述連續汲極區和所述多個源極鰭之間的所述半導體主體上方形成閘極結構；其中，所述半鰭式FET結構使得所述半導體裝置具有降低的導通電阻。
  7. 如申請專利範圍第6項所述的方法，還包括在所述半導體裝置的所述連續汲極區和閘極結構之間的所述半導體主體的汲極擴展阱內形成隔離體。
  8. 如申請專利範圍第6項所述方法，其中具有所述半鰭式FET結構的所述半鰭式FET半導體裝置是n溝道金屬氧化物半導體(NMOS)裝置、p溝道金屬氧化物半導體(PMOS)裝置、橫向擴散金屬氧化物半導體(LDMOS)裝置中的一種。
  9. 如申請專利範圍第6項所述的方法，其中所述閘極結構位於與所述多個源極鰭相連的溝道區上方，其中所述多個源極鰭為矽鰭。
  10. 如申請專利範圍第6項所述的方法，其中所述閘極結構包括閘極和置於所述閘極與所述半導體主體之間的閘極介質，其中所述閘極是多晶矽閘極並且所述閘極介質是置於所述多 晶矽閘極和所述半導體主體之間的選自氧化矽和氮化矽之一的閘極介質，或者所述閘極是金屬閘極並且所述閘極介質是置於所述金屬閘極與所述半導體主體之間的高κ閘極介質。
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