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KR102058566B1 - 컨택 형성 방법 및 관련 구조 - Google Patents

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KR102058566B1
KR102058566B1 KR1020180042102A KR20180042102A KR102058566B1 KR 102058566 B1 KR102058566 B1 KR 102058566B1 KR 1020180042102 A KR1020180042102 A KR 1020180042102A KR 20180042102 A KR20180042102 A KR 20180042102A KR 102058566 B1 KR102058566 B1 KR 102058566B1
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왕-중 수에
쿠오-이 차오
메이-윤 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

비아 퍼스트 금속 게이트 컨택을 형성하기 위한 방법 및 구조는 금속 게이트층을 구비한 게이트 구조를 갖는 기판 위에 제1 유전체층을 퇴적하는 단계를 포함한다. 개구부가 제1 유전체층 내에 형성되어 게이트 구조에 인접한 기판의 일부를 노출하며, 제1 금속층이 그 개구부 내에 퇴적된다. 제2 유전체층이 제1 유전체층 위에 그리고 제1 금속층 위에 퇴적된다. 제1 및 제2 유전체층이 에칭되어 게이트 비아 개구부를 형성한다. 게이트 비아 개구부는 금속 게이트층을 노출한다. 제2 유전체층의 일부가 제거되어, 제1 금속층을 노출하는 컨택 개구부를 형성한다. 게이트 비아 및 컨택 개구부가 병합하여 합성 개구부를 형성한다. 제2 금속층이 합성 개구부 내에 퇴적되어 금속 게이트층을 제1 금속층에 접속시킨다.

Description

컨택 형성 방법 및 관련 구조{CONTACT FORMATION METHOD AND RELATED STRUCTURE}
<관련 출원과의 상호 참조>
본 출원은 2017년 11월 30일에 출원한 미국 가출원 번호 제62/592,763호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로 본 명세서에 포함된다.
<배경>
전자 산업은 점점 복잡해지고 정교해지는 다수의 기능을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 수요가 증가하고 있다. 따라서, 반도체 산업에서 저비용, 고성능 및 저전력 집적 회로(IC)를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 반도체 IC 치수(예컨대, 최소 피처 크기)를 스케일링 다운시킴으로써 생산 효율을 향상시키고 관련 비용을 저감하여 크게 달성되었다. 그러나, 이러한 스케일링은 또한 반도체 제조 공정에 복잡성 증가를 도입하였다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술에서도 발전을 요구한다.
일례일 뿐이지만, 금속 게이트층에 그리고 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체(body) 영역 사이에 신뢰성 있는 컨택을 형성하는 것은 고도의 오버레이 제어(예컨대, 패턴 대 패턴 정렬) 및 충분히 큰 공정 윈도우를 필요로 한다. 그러나, 새로운 패터닝 기술(예컨대, 더블 패터닝 등)과 결합된, 계속되는 IC 치수의 스케일링에 따라, 정확한 오버레이 제어가 그 어느 때보다도 중요하다. 또한, 적극적으로 스케일링된 IC에 대한 공정 윈도우가 매우 좁아지고 있는데, 이것은 디바이스 열화 및/또는 고장을 초래할 수 있다. 적어도 일부 종래의 공정에서는, 금속 게이트층에 그리고 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택을 형성하는데 사용되는 반도체 제조 공정의 공정 윈도우가 너무 좁아서 더 이상 공정 윈도우 요건을 충족할 수 없다.
따라서, 기존의 기술은 모든 측면에서 완전히 만족스럽지 못한 것으로 드러나고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 일부 실시형태에 따른 MOS 트랜지스터의 단면도이다.
도 1b는 본 개시내용의 하나 이상의 양태에 따른 FinFET 디바이스의 일 실시형태의 사시도이다.
도 2는 금속 게이트와 인접한 소스, 드레인, 및/또는 본체 영역 사이에 다이렉트 컨택을 형성하는 방법의 흐름도이다.
도 3 내지 도 6은 도 2의 방법에 따라 제조 및 처리되는 중간 단계에서의 디바이스의 단면도를 제공한다.
도 7은 일부 실시형태에 따른 비아 퍼스트 금속 게이트 컨택을 형성하는 방법의 흐름도이다.
도 8 내지 도 14는 도 7의 방법에 따라 제조 및 처리되는 중간 단계에서의 디바이스의 단면도를 제공한다.
도 15는 본 개시내용의 일부 실시형태의 다양한 양태를 나타내는 레이아웃 설계를 제공한다.
도 16은 일부 실시형태에 따른 비아 퍼스트 금속 게이트 컨택을 형성하는 대안적 방법의 흐름도이다.
도 17 내지 도 23은 도 16의 방법에 따라 제조 및 처리되는 중간 단계에서의 디바이스의 단면도를 제공한다.
도 24는 본 개시내용의 추가 실시형태의 다양한 양태를 나타내는 레이아웃 설계를 제공한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
또한, 본 개시내용은 다양한 디바이스 타입 중 임의의 것에 채택될 수 있는 비아 퍼스트 금속 게이트 컨택의 형태로 실시형태를 제시하는 것에 주목해야 한다. 예를 들어, 본 개시내용의 실시형태는, 평면형 벌크 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와, FinFET 디바이스, 게이트-올-어라운드(GAA) 디바이스, 오메가 게이트(Ω-게이트) 디바이스, 또는 파이 게이트(Π-게이트) 디바이스 등의 멀티 게이트 트랜지스터(평면형 또는 수직형)뿐만 아니라, 스트레인 반도체(strained-semiconductor) 디바이스, SOI(silicon-on-insulator) 디바이스, 부분 공핍형 SOI 디바이스, 완전 공핍형 SOI 디바이스, 또는 당업계에 공지되어 있는 기타 디바이스에서 비아 퍼스트 금속 게이트 컨택을 형성하는데 사용될 수 있다. 또한, 본 명세서에 개시하는 실시형태들은 P타입 및/또는 N타입 디바이스의 형성에 채택될 수도 있다. 당업자라면 본원의 양태로부터 효과를 얻을 수 있는 반도체 디바이스의 다른 실시형태들을 인식할 수 있다.
도 1a의 예를 참조하면, 본 개시내용의 실시형태를 포함할 수 있는 하나의 디바이스 타입의 일례를 제공하는, MOS 트랜지스터(100)가 도시된다. 예시적인 트랜지스터(100)가 어떤 방식으로도 제한되어서는 안 되는 것이 이해되며, 당업자는 본 개시내용의 실시형태는 전술한 바와 같은, 다양한 다른 디바이스 타입 중 어느 것에도 마찬가지로 적용될 수 있음을 인식할 것이다. 트랜지스터(100)가 기판(102) 상에 제조되며 게이트 스택(104)을 포함한다. 기판(102)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판(102)은 기판(102) 상에 형성된 전도성층 또는 절연층을 비롯한 다양한 층을 포함할 수 있다. 기판(102)은 해당 기술분야에서 알려져 있는 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판(102)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드 등의 다른 반도체도 포함할 수 있다. 한편, 기판(102)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 또한, 일부 실시형태에 있어서, 기판(102)은 에피택셜층(에피층)을 포함할 수도 있고, 기판(102)은 성능 향상을 위해 변형될 수도 있으며, 기판(102)은 SOI(silicon-on-insulator) 구조를 포함할 수도 있고/있거나 기타 적절한 강화 피처(enhancement feature)를 구비할 수도 있다.
게이트 스택(104)은 게이트 유전체(106), 및 게이트 유전체(130) 상에 배치된 게이트 전극(108)을 포함한다. 일부 실시형태에 있어서, 게이트 유전체(106)는 실리콘 산화물층(SiO2) 또는 실리콘 산질화물(SiON) 등의 계면층을 포함할 수 있는데, 이러한 계면층은, 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학적 기상 증착(CVD), 및/또는 기타 적절한 방법으로 형성될 수 있다. 일부 예에 있어서, 게이트 유전체(106)는 하프늄 산화물(HfO2) 등의 하이k 유전체층을 포함한다. 대안으로, 하이k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합, 또는 다른 적절한 재료 등의 다른 하이k 유전체를 포함할 수도 있다. 본 명세서에서 사용하고 기술하는 하이k 게이트 유전체는 유전 상수가 높은, 예컨대 열 실리콘 산화물의 유전 상수(~3.9)보다 높은 유전 상수를 가진 유전체 재료를 포함한다. 또 다른 실시형태에 있어서, 게이트 유전체(106)는 실리콘 이산화물 또는 기타 적절한 유전체를 포함할 수 있다. 게이트 유전체(106)는 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 일부 실시형태에 있어서, 게이트 전극(108)은 게이트 퍼스트 또는 게이트 라스트(예컨대, 대체 게이트) 공정의 일부로서 퇴적될 수 있다. 다양한 실시형태에 있어서, 게이트 전극(108)은 W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, 이들의 조합, 및/또는 기타 적절한 조성 등의 전도성층을 포함한다. 일부 예에 있어서, 게이트 전극(108)은 N타입 트랜지스터용의 제1 금속 재료와 P타입 트랜지스터용의 제2 금속 재료를 포함할 수 있다. 이에, 트랜지스터(100)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제1 금속 재료(예컨대, N타입 트랜지스터용)는 기판 전도 대역의 일함수와 실질적으로 정렬되거나 또는 트랜지스터(100)의 채널 영역(114)의 전도 대역의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 마찬가지로, 제2 금속 재료(예컨대, P타입 트랜지스터용)는 기판 가전자 대역의 일함수와 실질적으로 정렬되거나 또는 트랜지스터(100)의 채널 영역(114)의 가전자 대역의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 이에, 게이트 전극(104)은 N타입 및 P타입 디바이스를 둘 다 포함하는, 트랜지스터(100)에 대한 게이트 전극을 제공할 수 있다. 일부 실시형태에 있어서, 게이트 전극(108)은 대안으로 또는 추가로 폴리실리콘층을 포함할 수도 있다. 다양한 예에 있어서, 게이트 전극(108)은 PVD, CVD, 전자빔(e빔) 증착, 및/또는 기타 적절한 공정을 사용하여 형성될 수 있다. 일부 실시형태에 있어서, 측벽 스페이서가 게이트 스택(104)의 측벽 상에 형성된다. 이러한 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합 등의 유전체 재료를 포함할 수 있다.
트랜지스터(100)는 게이트 스택(104)의 한쪽 측면에 인접하여, 그 측면 상에서 반도체 기판(102) 내에 각각 형성된 소스 영역(110) 및 드레인 영역(112)을 더 포함한다. 일부 실시형태에 있어서, 소스 및 드레인 영역(110, 112)은 확산형 소스/드레인 영역, 이온 주입형 소스/드레인 영역, 에피택셜 성장형 영역, 또는 이들의 조합을 포함한다. 트랜지스터(100)의 채널 영역(114)은 게이트 유전체(106) 밑의 소스 및 드레인 영역(110, 112) 사이에 그리고 반도체 기판(102) 내에 있는 영역으로서 규정된다. 채널 영역(114)은 연관된 채널 길이 "L" 및 연관된 채널 폭 "W"을 갖는다. 소스 및 드레인 영역(110, 112) 사이에 동시 인가된 바이어스 전압과 함께 트랜지스터(100)에 대한 임계 전압(Vt)(즉, 턴온 전압)보다 큰 바이어스 전압이 게이트 전극(108)에 인가될 때에, 전류(즉, 트랜지스터 구동 전류)가 채널 영역(114)을 통해 소스 및 드레인 영역(110, 112) 사이에 흐른다. 주어진 바이어스 전압(예컨대, 게이트 전극(108)에 또는 소스 및 드레인 영역(110, 112) 사이에 인가됨)에 대해 발생하는 구동 전류의 양은, 무엇보다도 채널 영역(114)을 형성하는데 사용되는 재료의 이동도의 함수이다. 일부 예에서, 채널 영역(114)은 당업계에 공지되어 있는 복수의 화합물 반도체 또는 합금 반도체 중 임의의 것뿐만 아니라 실리콘(Si) 및/또는 에피택셜 성장할 수 있는 수 있는 게르마늄 등의 고이동도 재료를 포함한다. 고이동도 재료는 실리콘(Si)보다 큰 전자 및 또는 정공 이동도를 갖는 재료를 포함하는데, 이 재료는 실온(300 K)에서 약 1350 cm2/V-s의 고유 전자 이동도 및 실온(300 K)에서 약 480 cm2/V-s의 고유 정공 이동도를 갖는다.
도 1b를 참조하면, 본 개시내용의 실시형태를 포함할 수 있는 대안적 디바이스 타입의 일례를 제공하는, FinFET 디바이스(150)가 도시된다. 예로서, FinFET 디바이스(150)는 하나 이상의 핀 기반 멀티 게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(150)는 기판(152), 기판(152)으로부터 연장되는 적어도 하나의 핀 요소(154), 격리 영역(156). 및 핀 요소(154) 상에 그리고 그 주위에 배치된 게이트 구조(158)를 포함한다. 기판(152)은 실리콘 기판 등의 반도체 기판일 수 있다. 다양한 실시형태에 있어서, 기판(152)은 기판(102)과 실질적으로 동일할 수 있으며, 전술한 바와 같이, 기판(102)에 사용되는 재료 중 하나 이상을 포함할 수 있다.
기판(152)과 마찬가지로 핀 요소(154)는 하나 이상의 에티팩셜 성장층을 포함할 수 있고, 실리콘 또는 게르마늄 등의 다른 원소 반도체와, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 핀(154)은 포토리소그래피 및 에칭 공정을 포함한 적절한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판 위에(예컨대, 실리콘층 상에) 포토레지스트층(레지스트)를 형성하는 단계와, 레지스트를 패턴에 노출시키는 단계와, 노출후 베이크 공정을 수행하는 단계와, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 일부 실시형태에 있어서, 마스킹 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 공정을 이용하여 수행될 수 있다. 그런 다음, 마스킹 요소는 에칭 공정이 실리콘층에 오목부를 형성하는 동안에 기판의 영역을 보호하는데 사용되고, 그에 따라 연장 핀(54)이 남아 있게 된다. 오목부는 건식 에칭(예, 화학적 산화물 제거), 습식 에칭 및/또는 기타 적절한 공정을 사용하여 에칭될 수 있다. 기판(152) 상에 핀(154) 형성하기 위한 여러 다른 방법의 실시형태들도 사용할 수 있다.
복수의 핀(154) 각각도 소스 영역(155)과 드레인 영역(157)을 포함하는데, 소스/드레인 영역(155, 157)은 핀(154) 내에, 핀(154) 상에 그리고/또는 핀(154) 둘레에 형성된다. 소스/드레인 영역(155, 157)은 핀(154) 위에서 에피택셜 성장할 수 있다. 또한, 트랜지스터의 채널 영역이 도 1b의 단면 AA'에 의해 규정되는 평면에 실질적으로 평행한 평면을 따라, 게이트 구조(158)의 아래에서 핀(154) 내에 배치된다. 일부 예에 있어서, 핀의 채널 영역은 전술한 바와 같이 고이동도 재료를 포함한다.
격리 영역(156)은 STI(shallow trench isolation) 피처일 수도 있다. 한편, 필드 산화물, LOCOS 피처, 및/또는 기타 적절한 피처도 기판(152) 상에 그리고/또는 기판(152) 내에 구현될 수 있다. 격리 영역(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 로우k 유전체, 이들의 조합, 및/또는 당업계에 공지되어 있는 기타 적절한 재료로 구성될 수 있다. 일 실시형태에 있어서, 격리 영역(156)은 STI 피처이고, 기판(152) 내에 트렌치를 에칭함으로써 형성된다. 그런 다음 트렌치는 절연 재료로 충전되고, 화학적 기계 연마(CMP) 공정이 이어질 수 있다. 그러나, 다른 실시형태도 가능하다. 일부 실시형태에 있어서, 격리 영역(156)은, 예컨대 하나 이상의 라이너층을 갖는 다층 구조를 포함할 수도 있다.
게이트 구조(158)는 핀(154)의 채널 영역 위에 형성된 계면층(160), 계면층(162) 위에 형성된 게이트 유전체층(162), 및 게이트 유전체층(162) 위에 형성된 금속층(164)를 갖는 게이트 스택을 포함한다. 다양한 실시형태에 있어서, 계면층(160)은 게이트 유전체(106)의 일부로서 기술한 계면층과 실질적으로 동일하다. 일부 실시형태에 있어서, 게이트 유전체층(162)은 게이트 유전체(106)와 실질적으로 동일하며, 게이트 유전체(106)에 사용되는 것과 유사한 하이k 유전체를 포함할 수 있다. 마찬가지로, 다양한 실시형태에 있어서, 금속층(164)은 전술한 게이트 전극(108)과 실질적으로 동일하다. 일부 실시형태에 있어서, 측벽 스페이서가 게이트 구조(158)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합 등의 유전체 재료를 포함할 수 있다.
전술한 바와 같이, 트랜지스터(100) 및 FinFET 디바이스(500) 각각은 하나 이상의 비아 퍼스트 금속 게이트 컨택을 포함할 수 있으며, 이에 대한 실시형태는 이하에서 더 상세하게 설명한다. 일부 예에 있어서, 여기에 설명하는 비아 퍼스트 금속 게이트 컨택은 로컬 인터커넥트 구조의 일부일 수 있다. 여기에서 사용하는 용어인 "로컬 인터커넥트(local interconnect)"는 금속 인터커넥트의 최하위 레벨을 기술하는데 사용되며, 중간 및/또는 글로벌 인터커넥트와 구별된다. 로컬 인터커넥트는 상대적으로 짧은 거리에 걸쳐 있으며, 때때로 예컨대 주어진 디바이스의 소스, 드레인, 본체 및/또는 게이트를, 또는 인접한 디바이스의 이들 부분을 전기적으로 접속하는데 사용된다. 또한, 로컬 인터커넥트는, 예컨대 하나 이상의 비아를 통해, 상부 금속화층(예컨대, 중간 인터커넥트층)과의 하나 이상의 디바이스의 수직 접속을 용이하게 하는데 사용될 수도 있다. 일반적으로, 인터커넥트(예컨대, 로컬, 중간 또는 글로벌 인터커넥트를 포함)는 BEOL(back-end-of-line) 제조 공정의 일부로서 형성되며, 금속 배선의 다중 레벨 네트워크를 포함할 수 있다. 또한, 복수의 IC 회로 및/또는 디바이스 중 임의의 것(예컨대, 트랜지스터(100) 또는 FinFET(150) 등)이 이러한 인터커넥트에 의해 접속될 수 있다.
첨단 IC 디바이스 및 회로의 복잡성이 점점 증가하고 적극적인 스케일링에 의해, 컨택 및 로컬 인터커넥트의 설계가 어려운 과제라고 판명되고 있다. 예를 들어, 금속 게이트층에 그리고 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 신뢰성 있는 컨택을 형성하는 것은 고도의 오버레이 제어(예컨대, 패턴 대 패턴 정렬) 및 충분히 큰 공정 윈도우를 필요로 한다. 여기에 사용하는 용어인 "공정 윈도우)"는 정의된 사양(예컨대, 주어진 기술 노드에 대해, 주어진 툴 세트 등)을 충족시키는 (예를 들어, 포토리소그래피 공정에 의한) 레지스트층에 패터닝된 최종 이미지를 제공하는 특정 포커스 및 노광(세기)을 규정하는데 사용된다. 다르게 말하면, 공정 윈도우는 포커스 및 노광에 대한 상한 및 하한을 설정하는데 사용될 수 있는데, 그 범위는 정의된 사양 한계를 충족시키는 패터닝된 레지스트층을 여전히 산출할 것이다. 당업자라면 공정 윈도우 크기를 개선(즉, 증가)시키는 것이 일반적으로 바람직하다고 이해될 것이다. 새로운 패터닝 기술(예컨대, 더블 패터닝 등)과 결합된, 계속되는 IC 치수의 스케일링에 따라, 정확한 오버레이 제어가 그 어느 때보다도 중요하다. 또한, 적극적으로 스케일링된 IC에 대한 공정 윈도우가 매우 좁아지고 있는데, 이것은 디바이스 열화 및/또는 고장을 초래할 수 있다. 적어도 일부 종래의 공정에서는, 금속 게이트층에 그리고 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택을 형성하는데 사용되는 반도체 제조 공정의 공정 윈도우가 너무 좁아서 더 이상 공정 윈도우 요건을 충족할 수 없다. 또한, 현재의 일부 공정에서는, 금속 게이트층에 대한 컨택 형성 시에 소스 및/또는 드레인 산화가 발생할 수도 있는데, 일반적으로 소스/드레인 실리사이드 공정이 금속 게이트층에 대한 컨택 형성 후에 수행되기 때문이다. 따라서, 기존의 방법은 모든 측면에서 완전히 만족스럽지 못하다.
일부 기존의 공정의 단점을 더 명확하게 하기 위해, 도 2를 참조하면, 적어도 일부 종래의 공정에 따라, 금속 게이트와 인접한 소스, 드레인, 및/또는 본체 영역 사이에 다이렉트 컨택을 형성하는 방법(200)이 예시되고 있다. 방법(200)에 대해서 도 3 내지 도 6을 참조하여 이하에 더 자세하게 설명한다. 방법(200)은 게이트 구조를 갖는 기판이 제공되는 블록 202에서 시작된다. 도 3을 참조하면, 기판(302)을 구비하며 게이트 구조(304, 306, 308)를 포함하는 디바이스(300)가 제공된다. 일부 실시형태에 있어서, 기판(302)은 전술한 기판(102, 152) 중 어느 하나와 실질적으로 동일할 수 있다. 게이트 구조(304, 306, 308)가 형성되어 있고, 인접한 게이트 구조(304, 306, 308) 사이에 기판(302)의 영역을 포함하는 기판(302)의 영역은 기판(302)의 활성 영역을 포함할 수 있다. 다양한 실시형태에 있어서, 게이트 구조(304, 306, 308) 각각은 기판(302) 위에 형성된 계면층과, 계면층 위에 형성된 게이트 유전체층과, 게이트 유전체층 위에 형성된 금속 게이트(MG)층(310)을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 구조(304, 306, 308)의 계면층, 게이트 유전체층, 및 금속 게이트층(310) 각각은 트랜지스터(100) 및 FinFET(150)과 관련하여 전술한 것과 실질적으로 동일할 수 있다. 또한, 각 게이트 구조(304, 306, 308)는 측벽 스페이서층(312, 314)을 포함할 수 있다. 일부 경우에, 각 측벽 스페이서층(312, 314)은 상이한 유전 상수 값(예컨대, k값)을 갖는 재료를 포함한다.
방법(200)은 유전체층이 기판 상에 퇴적되는 블록 204로 진행한다. 계속 도 3을 참조하면, 블록 204의 일 실시형태에서, 유전체층(316)이 기판(302) 위에 그리고 각 게이트 구조(304, 306, 308) 위에 형성된다. 예를 들면, 유전체층(316)은, TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료를 포함할 수 있는 층간 유전체(ILD)층을 포함할 수 있다. 유전체층(316)은 SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정 또는 기타 적절한 퇴적 기술에 의해 퇴적될 수 있다.
방법(200)은 제1 패턴이 유전체층에 형성되는 블록 206으로 진행한다. 도 3과 도 4를 참조하면, 블록 206의 일 실시형태에서, 개구부(318, 320)를 포함하는 제1 패턴이 유전체층(316) 내에 형성된다. 일부 경우에, 개구부(318, 320)는 인접한 소스, 드레인, 또는 본체 컨택 영역에 대한 액세스를 제공한다. 예로서, 개구부(318, 320)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다.
방법(200)은 제2 패턴이 유전체층에 형성되는 블록 208로 진행한다. 도 4와 도 5를 참조하면, 블록 208의 일 실시형태에서, 개구부(322)를 포함하는 제2 패턴이 유전체층(316) 내에 형성된다. 개구부(322)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 경우에, 개구부(322)는 게이트 구조(306)의 금속 게이트층(310)에 대한 액세스를 제공한다. 또, 도 5에 도시하는 바와 같이, 개구부(322)는 개구부(318)와 병합하여 합성 개구부(324)를 형성할 수 있다. 하나 이상의 금속층의 퇴적 후에, 후술하는 바와 같이, 합성 개구부(324)는 따라서 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 다이렉트 컨택을 제공한다.
또한, 도 5는 공정 윈도우 결정에 중요한 다양한 주요 피처 거리도 나타낸다. 예를 들어, 양방향 화살표 A는 게이트 구조(304)의 금속 게이트층(310)과 개구부(322)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함) 사이의 거리를 제공한다. 현재의 적어도 일부 공정에서는, 거리 A가 너무 작아서, 누설 전류의 양을 허용할 수 없게 된다. 양방향 화살표 B는 개구부(322)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함)가 게이트 구조(306)의 금속 게이트층(310)과 겹치는 거리를 제공한다. 이 중첩은 "랜딩 윈도우(landing window)"라고도 할 수 있다. 현재의 적어도 일부 공정에서는, 거리 B 및 그에 따른 랜딩 윈도우가 너무 작아서, 게이트 구조(306)의 금속 게이트층(310)에 대해 이루어진 접속의 품질 및 신뢰성에 직접적으로 영향을 미칠 수 있다. 양방향 화살표 C는 개구부(322)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함)와 개구부(320)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함) 사이의 거리를 제공한다. 현재의 적어도 일부 공정에서는, 거리 C가 너무 작아서, 누설 전류의 양을 허용할 수 없게 된다. 적어도 일부 종래의 공정에서는, 금속 게이트층에 그리고 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택을 형성하는데 사용되는 반도체 제조 공정의 공정 윈도우가 너무 좁아서 더 이상 공정 윈도우 요건을 충족할 수 없다.
방법(200)은 금속화 및 화학적 기계 연마 공정이 수행되는 블록 210으로 진행한다. 도 5와 도 6을 참조하면, 블록 210의 일 실시형태에서, 실리사이드화 공정이 초기에 수행되어 기판(302)의 노출된(예컨대, 합성 개구부(324) 및 개구부(320)에 의해 노출된) 부분 상에 실리사이드층을 형성함으로써, 저저항성 컨택을 제공한다. 일부 예에 있어서, 블록 210의 다른 실시형태에서, 접착제 또는 배리어층(326)이 합성 개구부(324) 및 개구부(320) 각각에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(326)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 또한, 블록 210의 일 실시형태에서, 금속층(328)은 합성 개구부(324) 및 개구부(320) 각각에서 접착제 또는 배리어층(326) 상에 형성될 수 있다. 일부 예에서, 금속층(328)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, 또는 기타 적절한 재료를 포함할 수 있다. 금속층(328)의 퇴적 후, 블록 210의 일 실시형태에서, 화학적 기계 평탄화(CMP) 공정이 수행되어 과량 재료를 제거하고 디바이스(300)의 상단 표면을 평탄화할 수 있다. 따라서, 금속층(328)의 퇴적 후에, 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이의 다이렉트 컨택이 제공된다. 전술한 바와 같이, 기존의 적어도 일부 공정에서의 협소한 공정 윈도우로 인해, 디바이스(300)는 (예컨대, 금속층(328)과 게이트 구조(304)의 금속 게이트층(310) 사이에서 그리고/또는 각각의 합성 개구부(324) 및 개구부(320)에 퇴적된 금속층(328)의 사이에서) 허용할 수 없는 양의 누설 전류의 곤란함을 당할 수 있다. 또한, 금속층(328)이 게이트 구조(306)의 금속층(310)과 접촉하는 랜딩 윈도우가 너무 작아서, 게이트 구조(306)의 금속 게이트층(310)에 대해 이루어진 전기적 접속의 품질 및 신뢰성에 부정적 영향을 미칠 수 있다. 따라서, 기존의 기술은 모든 측면에서 완전히 만족스럽지 못하다.
본 개시내용의 다른 실시형태들이 상이한 장점을 제공할 수도 있다고 이해되더라도, 본 개시내용의 실시형태는 종래 기술을 능가하는 장점들을 제공하며, 모든 장점이 여기에 반드시 기재되어 있지 않고, 특정 장점이 모든 실시형태에 요구되는 것은 아니다. 예를 들어, 여기에 설명하는 실시형태들은 비아 퍼스트 금속 게이트 제조 공정에 관한 방법 및 구조를 포함한다. 적어도 일부 실시형태에 있어서, 적어도 일부 종래의 공정에서와 같이 금속 게이트를 금속 컨택층에 직접 접촉시키기보다는, 금속 게이트 상에 먼저 게이트 비아가 형성되고, 그 후에 금속 컨택층이 게이트 비아 상에 형성되는 비아 퍼스트 금속 게이트 컨택 공정이 제공된다. 다양한 예에서, 금속 컨택층은 인접한 소스, 드레인, 및/또는 본체 영역에도 더 접속될 수 있다. 일부 실시형태에서, 게이트 비아는 금속 게이트 상에 중심이 맞춰지며, (예컨대, 금속 게이트를 컨택 금속층에 직접 접촉시키는 것과 비교하여) 금속 컨택층에 더 큰 랜딩 윈도우를 제공할 수 있다. 금속 게이트와 금속 컨택층 사이에 게이트 비아를 추가한 결과에 따라, 공정 윈도우가 개선된다(예컨대, 증가한다). 또한, 여기에 설명하는 게이트 비아를 채택하면, 금속 컨택층(예컨대, 게이트 비아와 접촉함)이 기판과의 수직 방향으로 (예컨대, 적어도 일부 종래의 공정과 비교해서) 증가된 거리 'Z'로 배치되고 따라서 금속 컨택층과, 금속 컨택층이 접속하지 않는 이웃의 금속 게이트 사이에 더 큰 절연을 제공할 수 있다. 이와 같이, 금속 컨택층과 금속 컨택층이 접속하지 않는 하나 이상의 이웃하는 금속 게이트 사이의 누설 전류가 감소된다. 본 개시내용의 실시형태의 추가 세부내용이 이하에 제공되며, 추가의 이점 및/또는 다른 이점도 본 개시내용의 장점을 아는 당업자에게는 명백해질 것이다.
이제 도 7을 참조하면, 일부 실시형태에 따른 비아 퍼스트 금속 게이트 컨택을 형성하는 방법(700)이 예시된다. 방법(700)에 대해서 도 8 내지 도 14를 참조하여 이하에 더 자세하게 설명한다. 방법(700)은 도 1a를 참조하여 전술한 예시적인 트랜지스터(100) 등의 싱글 게이트 평면형 디바이스뿐만 아니라, 도 1b를 참조하여 전술한 FinFET 디바이스(150) 등의 멀티 게이트 디바이스에도 구현될 수 있다. 따라서, 트랜지스터(100) 및/또는 FinFET(150)를 참조하여 전술한 하나 이상의 양태는 방법(700)에도 적용될 수 있다. 사실상, 다양한 실시형태에 있어서, 방법(700)은 게이트-올-어라운드(GAA) 디바이스, 오메가 게이트(Ω-게이트) 디바이스, 또는 파이 게이트(Π-게이트) 디바이스뿐만 아니라, 스트레인 반도체 디바이스, SOI 디바이스, 부분 공핍형 SOI(PD-SOI) 디바이스, 완전 공핍형 SOI(FD-SOI) 디바이스, 또는 당업계에 공지되어 있는 다른 디바이스 등의 기타 디바이스에도 구현될 수 있다.
방법(700)의 부분 및/또는 방법(700)을 참조하여 설명하는 예시적인 트랜지스터 디바이스 중 임의의 것은 잘 알려진 CMOS(complementary metal-oxide-semiconductor) 기술 공정 흐름에 의해 제조될 수 있으며, 따라서 일부 공정은 여기에서 간략하게만 설명되는 것이 이해될 것이다. 편의상, 방법(200)과 공통되는 방법(700)의 소정의 양태들은 간략하게만 설명된다. 또한, 여기에 설명하는 임의의 예시적인 트랜지스터 디바이스는 추가 트랜지스터, 바이폴라 정션 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등의 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시내용의 발명 개념을 더욱 잘 이해하기 위해 단순화되는 것이 이해될 것이다. 또한, 일부 실시형태에 있어서, 여기에 개시하는 예시적인 트랜지스터 디바이스(들)은 상호 접속될 수 있는 복수의 반도체 디바이스(예컨대, 트랜지스터)를 포함할 수 있다. 또, 일부 실시형태에 있어서, 본 개시내용의 다양한 양태들은 게이트 라스트 공정 또는 게이트 퍼스트 공정 중 어느 하나에 적용될 수 있다.
예를 들어, 일부 실시형태에 있어서, 여기에 설명하는 예시적인 트랜지스터 디바이스는 집적 회로, 또는 그 일부의 처리 중에 제조되는 중간 처리 스테이지에서의 디바이스의 묘사를 포함할 수 있으며, SRAM(static random access memory) 및/또는 기타 로직 회로와, 레지스터, 커패시터, 및 인덕터 등의 수동 소자와, P채널 전계 효과 트랜지스터(PFET), N채널 FET(NFET), MOSFET(metal-oxide semiconductor field effect transistor), CMOS 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 메모리 셀, 및/또는 이들의 조합 등의 능동 소자를 포함할 수 있다.
방법(700)은 게이트 구조를 갖는 기판이 제공되는 블록 702에서 시작된다. 도 8을 참조하면, 기판(802)을 구비하며 게이트 구조(804, 806, 808)를 포함하는 디바이스(800)가 제공된다. 일부 실시형태에 있어서, 기판(802)은 전술한 기판(102, 152) 중 어느 하나와 실질적으로 동일할 수 있다. 게이트 구조(804, 806, 808)가 형성되어 있고, 인접한 게이트 구조(804, 806, 808) 사이에 기판(802)의 영역을 포함하는 기판(802)의 영역은 기판(802)의 활성 영역을 포함할 수 있다. 디바이스(800)는 예시일 뿐이며, 비아 퍼스트 금속 게이트 컨택의 후속 형성에 관한 명확한 설명을 위해 제공되는 것이 이해될 것이다. 예를 들어, 일부 경우에, 디바이스(800)는 트랜지스터(100) 등의 평면형 디바이스를 포함할 수 있다. 한편, 일부 예에서, 디바이스(800)는 FinFET(150) 등의 멀티 게이트 디바이스를 포함할 수 있다. 또한, 일부 경우에, 디바이스(800)는 GAA 디바이스, Ω-게이트 디바이스, Π-게이트 디바이스, 스트레인 반도체 디바이스, SOI 디바이스, PD-SOI 디바이스, FD-SOI 디바이스, 또는 당업계에 공지되어 있는 기타 디바이스를 포함할 수 있다. 일부 실시형태에 있어서, 디바이스(800)는 게이트 구조(804, 806, 808)에 인접한 영역(810, 812)을 포함하며, 이들 영역(810, 812)은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함할 수 있다. 다양한 실시형태에 있어서, 게이트 구조(804, 806, 808) 각각은 기판(802) 위에 형성된 계면층과, 계면층 위에 형성된 게이트 유전체층과, 게이트 유전체층 위에 형성된 금속 게이트(MG)층(814)을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 구조(804, 806, 808)의 계면층, 유전체층, 및 금속 게이트층(814)은 트랜지스터(100) 및 FinFET(150)과 관련하여 전술한 것과 실질적으로 동일할 수 있다. 또한, 각 게이트 구조(804, 806, 808)는 측벽 스페이서층(816, 818)을 포함할 수 있다. 일부 경우에, 각 측벽 스페이서층(816, 818)은 상이한 유전 상수 값(예컨대, k값)을 갖는 재료를 포함한다. 다양한 실시형태에 있어서, 측벽 스페이서층(816, 818)은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, 폴리-Si, 이들의 조합, 또는 기타 적절한 유전체 재료를 포함한다. 일부 실시형태에 있어서, 측벽 스페이서층(816, 818)은 메인 스페이서벽, 라이너층 등의 다수의 층을 포함한다. 예를 들어, 측벽 스페이서층(816, 818)은 디바이스(800) 위에 유전체 재료를 퇴적하여 그 유전체 재료를 비등방성으로 에치백함으로써 형성될 수 있다. 일부 실시형태에 있어서, 에치백 공정(예컨대, 스페이서 형성을 위함)은 에칭 선택도를 개선하고 오버 에칭 컨트롤을 제공하기 위해 다단계 에칭 공정을 포함할 수 있다.
방법(700)은 제1 유전체층이 기판 위에 퇴적되는 블록 704로 진행한다. 계속 도 8을 참조하면, 블록 704의 일 실시형태에서, 유전체층(820)이 기판(802) 위에 그리고 각 게이트 구조(804, 806, 808) 위에 형성된다. 예를 들면, 유전체층(820)은, TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료 등의 재료를 포함할 수 있는 층간 유전체(ILD)층을 포함할 수 있다. 유전체층(820)은 SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정 또는 기타른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시형태에 있어서, 유전체층(820)은 약 5-40 nm의 두께를 갖는다.
방법(700)은 패턴이 유전체층에 형성되는 블록 706으로 진행한다. 도 8과 도 9를 참조하면, 블록 706의 일 실시형태에서, 개구부(822, 824)를 포함하는 패턴이 유전체층(820) 내에 형성된다. 일부 경우에, 개구부(822, 824)는 게이트 구조(804, 806, 808)에 인접한 영역(810, 812)에 대한 액세스를 제공하며, 이들 영역(810, 812)은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함할 수 있다. 예로서, 개구부(822, 824)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 실시형태에 있어서, 개구부(822, 824)은 약 12-25 nm의 폭을 갖는다.
방법(700)은 금속화 및 화학적 기계 연마 공정이 수행되는 블록 708로 진행한다. 도 9과 도 10을 참조하면, 블록 708의 일 실시형태에서, 실리사이드화 공정이 초기에 수행되어 영역(810, 812)에서 기판(802)의 노출된(예컨대, 개구부(822, 824)에 의해 노출된) 부분 상에 실리사이드층을 형성함으로써, 저저항성 컨택을 제공한다. 일부 예에 있어서, 블록 708의 다른 실시형태에서, 접착제 또는 배리어층(826)이 개구부(822, 824) 각각에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(826)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 접착제 또는 배리어층(826)은 약 1-4 nm의 두께를 갖는다. 또한, 블록 708의 일 실시형태에서, 금속층(828, 829)은 개구부(822, 824) 각각에서 접착제 또는 배리어층(826) 상에 형성될 수 있다. 일부 예에서, 금속층(828, 829)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, TiN, TaN, WN, 실리사이드, 또는 기타 적절한 전도성 재료를 포함할 수 있다. 일부 경우에, 금속층(828, 829)은 동일한 재료를 포함할 수 있고, 단일 퇴적 공정의 일부로서 함께 퇴적될 수 있다. 일부 실시형태에 있어서, 금속층(828, 829)은 약 10-20 nm의 폭과 약 30-60 nm의 높이를 가질 수 있다. 금속층(828, 829)의 퇴적 후, 블록 708의 일 실시형태에서, 화학적 기계 평탄화(CMP) 공정이 수행되어 과량 재료를 제거하고 디바이스(800)의 상단 표면을 평탄화할 수 있다.
방법(700)은 컨택 에칭 정지층 및 제2 유전체층이 기판 위에 퇴적되는 블록 710으로 진행한다. 도 10과 도 11을 참조하면, 블록 710의 일 실시형태에서, 컨택 에칭 정지층(CESL)(830)이 기판(802) 위에 형성되고, 유전체층(832)이 컨택 에칭 정지층(830) 위에 형성된다. 예를 들어, 컨택 에칭 정지층(830)은 Ti, TiN, TiC, TiCN, Ta, TaN, TaC, TaCN, W, WN, WC, WCN, TiAl, TiAlN, TiAlC, TiAlCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에 있어서, 유전체층(832)은, TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료 등의 재료를 포함할 수 있는 층간 유전체(ILD)층을 포함할 수 있다. 이에, 일부 경우에, 유전체층(832)은 유전체층(820)과 실질적으로 동일할 수 있다. 다양한 실시형태에 있어서, CESL(830) 및 유전체층(832)은 SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정, ALD 공정, PVD 공정, 또는 기타 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 예에 있어서, CESL(830)은 약 5-20 nm의 두께를 갖고, 유전체층(832)은 약 5-40 nm의 두께를 갖는다.
방법(700)은 게이트 비아 개구부가 형성되는 블록 712로 진행한다. 도 11과 도 12를 참조하면, 블록 712의 일 실시형태에서, 게이트 비아 개구부(834)가 형성된다. 예를 들어, 게이트 비아 개구부(834)는 게이트 구조(806)의 금속 게이트층(814)에 대한 액세스를 제공한다. 예로서, 게이트 비아 개구부(834)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 경우에, 게이트 비아 개구부(834)는 약 12-25 nm의 폭을 갖는다. 일부 실시형태에 있어서, 하나 이상의 에칭 공정이 유전체층(832), 컨택 에칭 정지층(830), 및 유전체층(820) 각각을 순차 에칭하는데 사용될 수 있다. 다양한 실시형태에 있어서, 게이트 비아 개구부(834)는 게이트 구조(806)의 금속 게이트층(814)과 실질적으로 정렬된다(예컨대, 중심이 맞쳐진다). 또한, 유사한 게이트 비아 개구부가 게이트 구조(804, 808)의 금속 게이트층에 대한, 또는 명시적으로 도시하지 않는 기타 게이트 구조에 대한 액세스를 제공하기 위해 형성될 수 있음이 이해될 것이다.
방법(700)은 컨택 개구부가 형성되는 블록 714로 진행한다. 도 12와 도 13을 참조하면, 블록 714의 일 실시형태에서, 컨택 개구부(836)가 형성된다. 또한, 컨택 개구부(836)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 예에서, 컨택 개구부(836)는 약 30-60 nm의 폭을 갖는다. 일부 실시형태에 있어서, 하나 이상의 에칭 공정이 유전체층(832)과 컨택 에칭 정지층(830) 각각을 순차 에칭하는데 사용될 수 있다. 일부 경우에, 컨택 개구부(836)는 금속층(828)에 대한 액세스를 제공한다. 또, 도 13에 도시하는 바와 같이, 컨택 개구부(836)는 게이트 비아 개구부(834)와 병합하여 합성 개구부(838)를 형성할 수 있다. 일부 실시형태에 있어서, 컨택 개구부(836)와 게이트 비아 개구부(834)는 서로 약 0-20 nm만큼 겹쳐진다. 하나 이상의 금속층의 퇴적 후에, 후술하는 바와 같이, 합성 개구부(838)는 따라서 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택을 제공한다. 그러나, 여기에 설명하는 비아 퍼스트 공정 때문에, 현재의 적어도 일부 공정의 결점이 해결될 수 있다.
또한, 도 13은 공정 윈도우 결정에 중요한 다양한 주요 피처 거리도 나타낸다. 구체적으로, 현재의 적어도 일부 공정의 피처 거리(예컨대, 도 5에 도시)와 비교할 때에, 본 개시내용의 장점은 분명하다. 예를 들어, 양방향 화살표 A 프라임(A')은 게이트 구조(804)의 금속 게이트층(814)과 컨택 개구부(836)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함) 사이의 거리를 제공한다. 현재의 일부 공정에 비교하면, 일부 실시형태에 있어서, 양방향 화살표 A'(도 13)이 나타내는 거리는 양방향 화살표 A(도 5)가 나타내는 거리보다 크다. 이에, 일부 실시형태에 있어서, 컨택 개구부(836) 내에서의 금속의 (예컨대, 기판과의 수직 방향으로) 증가한 거리 'Z' 때문에, 본 개시내용의 실시형태는 금속 개구부(836) 내의 금속과, 금속 컨택층이 접속하지 않은 이웃하는 금속 게이트(예컨대, 게이트 구조(804)의 금속 게이트층(814) 등) 사이에 더 큰 절연을 제공한다. 이와 같이, 컨택 개구부(836) 내의 금속과 게이트 구조(804)의 금속 게이트층(814) 사이의 누설 전류가 감소된다.
다른 예로, 양방향 화살표 B 프라임(B')은 컨택 개구부(836)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함)가 게이트 비아 개구부(834)(예컨대, 후속하여 퇴적되어 내부에 배치되는 금속)와 겹치는 가용 랜딩 윈도우의 거리를 제공한다. 현재의 일부 공정에 비교하면, 일부 실시형태에 있어서, 양방향 화살표 B'(도 13)이 나타내는 거리는 양방향 화살표 B(도 5)가 나타내는 거리보다 크다. 이에, 일부 실시형태에 있어서, 여기에 개시하는 비아 퍼스트 공정에 의해 제공되는 랜딩 윈도우가 증가하기 때문에, 본 개시내용의 실시형태는 더 높은 품질을 제공하며, 보다 강력한 게이트 접속을 제공한다.
다른 예로서, 양방향 화살표 C 프라임(C')은 컨택 개구부(836)(예컨대, 후속 퇴적되어 내부에 배치되는 금속을 포함)와 금속층(829) 사이의 거리를 제공한다. 현재의 일부 공정에 비교하면, 일부 실시형태에 있어서, 양방향 화살표 C'(도 13)이 나타내는 거리는 양방향 화살표 C(도 5)가 나타내는 거리보다 크다. 이에, 일부 실시형태에 있어서, 컨택 개구부(836) 내에서의 금속의 (예컨대, 기판과의 수직 방향으로) 증가한 거리 'Z' 때문에, 본 개시내용의 실시형태는 금속 개구부(836) 내의 금속과 금속층(829) 사이에 더 큰 절연을 제공한다. 이와 같이, 컨택 개구부(836) 내의 금속과 금속층(829) 사이의 누설 전류가 감소된다.
이에, 본 개시내용의 실시형태는 금속 게이트층에 대한 컨택 및 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 있는 컨택의 형성에 개선된(즉, 증가한) 공정 윈도우를 제공한다. 일부 경우에, 공정 윈도우는 (예컨대, 양방향 화살표 A'가 나타내는 주요 피처 거리에 대해) 10 nm만큼 개선될 수 있다. 일부 실시형태에 있어서, 공정 윈도우는 (예컨대, 양방향 화살표 B' 및 C'이 나타내는 주요 피처 거리에 대해) 적어도 3 nm만큼 개선될 수 있다.
방법(700)은 금속화 및 화학적 기계 연마 공정이 수행되는 블록 716으로 진행한다. 도 13과 도 14를 참조하면, 블록 716의 일 실시형태에서, 접착제 또는 배리어층(840)이 합성 개구부(838) 내에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(840)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 접착제 또는 배리어층(840)은 약 1-4 nm의 두께를 갖는다. 또한, 블록 716의 일 실시형태에서, 금속층(842)은 합성 개구부(838)에서 접착제 또는 배리어층(840) 상에 형성될 수 있다. 일부 예에서, 금속층(842)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, 또는 기타 전도성 재료를 포함할 수 있다. 합성 개구부(838) 내의 금속층(842)은 컨택 개구부(836)와 게이트 비아 개구부(834) 각각에서 형성된 금속층(842)으로서 동등하게 설명될 수 있으며, 컨택 개구부(836)와 게이트 비아 개구부(834)는 전술한 바와 같이 병합/중첩되는 것을 알아야 한다. 이에, 일부 실시형태에 있어서, 컨택 개구부(836)의 영역 내에서, 금속층(842)은 약 30-60 nm의 폭과 약 10-30 nm의 높이를 가질 수 있다. 또한, 일부 실시형태에 있어서, 게이트 비아 개구부(834)의 영역 내에서, 금속층(842)은 약 10-25 nm의 폭과 약 20-45 nm의 높이를 가질 수 있다. 일부 예에서, 컨택 개구부(836)와 게이트 비아 개구부(834) 둘 다를 포함하는 합성 개구부(838)의 길이를 가로지르는 금속층(842)의 폭은 약 30-85 nm일 수 있다. 금속층(842)의 퇴적 후, 블록 716의 일 실시형태에서, 화학적 기계 평탄화(CMP) 공정이 수행되어 과량 재료를 제거하고 디바이스(800)의 상단 표면을 평탄화할 수 있다. 따라서, 금속층(842)의 퇴적 후에, 금속 게이트 비아를 통해, 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택이 형성된다. 전술한 바와 같이, 여기에 설명하는 실시형태에 의해 제공되는 개선된(즉, 증가한) 공정 윈도우 때문에, 디바이스(800)는 (예컨대, 현재의 적어도 일부 디바이스와 비교해) 더욱 강력하다.
도 15를 참조하면, 사실상 전술한 디바이스(800)의 상면 개략도를 제공하는 레이아웃 설계(900)가 도시된다. 일부 실시형태에 있어서, 도 8 내지 도 14에 도시하는 디바이스(800)의 단면도는 도 15에 도시하는 선 X-X'과 실질적으로 평행한 평면을 따라 제공된다. 도 15의 레이아웃 설계(900)는 전술한 금속 게이트층(814)일 수 있는 금속 게이트층(914)과, 전술한 금속층(828, 829)일 수 있는 금속층(928, 929)과, 전술한 금속층(842)일 수 있는 금속층(942)과, 전술한 게이트 비아 개구부(834)에 형성될 수 있는 게이트 비아일 수 있는 게이트 비아(934)도 도시한다. 예를 들어, 일부 실시형태에서, 금속층(942)은 X축을 따라 약 30-60 nm의 길이와, Y축을 따라 약 10-30 nm의 폭을 가질 수 있다. 일부 실시형태에서, 게이트 비아(934)는 X축을 따라 약 10-25 nm의 길이와, Y축을 따라 약 10-25 nm의 폭을 가질 수 있다. 또한, 일부 실시형태에서, 금속 게이트층(914)은 X축을 따라 약 4-10 nm의 폭을 가질 수 있고, 금속층(928, 929)은 X축을 따라 약 10-30 nm의 폭을 가질 수 있다.
이제 도 16을 참조하면, 일부 실시형태에 따른 비아 퍼스트 금속 게이트 컨택을 형성하는 대안적 방법(1600)이 예시된다. 일반적으로, 방법(700)은 게이트 구조 상에 비아를 포함하는 비아 퍼스트 공정을 기술하였지만, 방법(1600)은 게이트 구조 상의 비아 및 인접한 소스 영역, 드레인 영역, 또는 본체 컨택 영역에 대한 금속 컨택 상의 비아를 포함하는 비아 퍼스트 공정을 보여준다. 방법(1600)에 대해서 도 17 내지 도 23을 참조하여 이하에 더 자세하게 설명한다. 방법(1600)은 도 1a를 참조하여 전술한 예시적인 트랜지스터(100) 등의 싱글 게이트 평면형 디바이스뿐만 아니라, 도 1b를 참조하여 전술한 FinFET 디바이스(150) 등의 멀티 게이트 디바이스에도 구현될 수 있다. 따라서, 트랜지스터(100) 및/또는 FinFET(150)를 참조하여 전술한 하나 이상의 양태는 방법(1600)에도 적용될 수 있다. 사실상, 다양한 실시형태에 있어서, 방법(1600)은 게이트-올-어라운드(GAA) 디바이스, 오메가 게이트(Ω-게이트) 디바이스, 또는 파이 게이트(Π-게이트) 디바이스뿐만 아니라, 스트레인 반도체 디바이스, SOI 디바이스, 부분 공핍형 SOI(PD-SOI) 디바이스, 완전 공핍형 SOI(FD-SOI) 디바이스, 또는 당업계에 공지되어 있는 다른 디바이스 등의 기타 디바이스에도 구현될 수 있다.
방법(1600)의 부분 및/또는 방법(1600)을 참조하여 설명하는 예시적인 트랜지스터 디바이스 중 임의의 것은 잘 알려진 CMOS 기술 공정 흐름에 의해 제조될 수 있으며, 따라서 일부 공정은 여기에서 간략하게만 설명되는 것이 이해될 것이다. 편의상, 방법(200) 또는 방법(700)과 공통되는 방법(1600)의 소정의 양태들은 간략하게만 설명될 수 있다. 또한, 여기에 설명하는 임의의 예시적인 트랜지스터 디바이스는 추가 트랜지스터, 바이폴라 정션 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등의 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시내용의 발명 개념을 더욱 잘 이해하기 위해 단순화되는 것이 이해될 것이다. 또한, 일부 실시형태에 있어서, 여기에 개시하는 예시적인 트랜지스터 디바이스(들)은 상호 접속될 수 있는 복수의 반도체 디바이스(예컨대, 트랜지스터)를 포함할 수 있다. 또, 일부 실시형태에 있어서, 본 개시내용의 다양한 양태들은 게이트 라스트 공정 또는 게이트 퍼스트 공정 중 어느 하나에 적용될 수 있다.
또한, 일부 실시형태에 있어서, 여기에 설명하는 예시적인 트랜지스터 디바이스는 집적 회로, 또는 그 일부의 처리 중에 제조되는 중간 처리 스테이지에서의 디바이스의 묘사를 포함할 수 있으며, SRAM 및/또는 기타 로직 회로와, 레지스터, 커패시터, 및 인덕터 등의 수동 소자와, P채널 전계 효과 트랜지스터(PFET), N채널 FET(NFET), MOSFET, CMOS 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 메모리 셀, 및/또는 이들의 조합 등의 능동 소자를 포함할 수 있다.
방법(1600)은 게이트 구조를 갖는 기판이 제공되는 블록 1602에서 시작된다. 도 17을 참조하면, 블록 1602의 일 실시형태에서, 기판(1702)을 구비하며 게이트 구조(1704, 1706, 1708)를 포함하는 디바이스(1700)가 제공된다. 일부 실시형태에 있어서, 기판(1702)은 전술한 기판(102, 152) 중 어느 하나와 실질적으로 동일할 수 있다. 게이트 구조(1704, 1706, 1708)가 형성되어 있고, 인접한 게이트 구조(1704, 1706, 1708) 사이에 기판(1702)의 영역을 포함하는 기판(1702)의 영역은 기판(1702)의 활성 영역을 포함할 수 있다. 디바이스(1700)는 예시일 뿐이며, 명확한 설명을 위해 제공되는 것이 이해될 것이다. 또한, 일부 경우에, 디바이스(170)는 전술한 바와 같이, 평면형 디바이스, 멀티 게이트 디바이스, 또는 기타 디바이스를 포함할 수도 있다. 일부 실시형태에 있어서, 디바이스(1700)는 게이트 구조(1704, 1706, 1708)에 인접한 영역(1710, 1712)을 포함하며, 이들 영역(1710, 1712)은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함할 수 있다. 다양한 실시형태에 있어서, 게이트 구조(1704, 1706, 1708) 각각은 기판(1702) 위에 형성된 계면층과, 계면층 위에 형성된 게이트 유전체층과, 게이트 유전체층 위에 형성된 금속 게이트(MG)층(1714)을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 구조(1704, 1706, 1708)의 계면층, 유전체층, 및 금속 게이트층(1714)은 트랜지스터(100) 및 FinFET(150)과 관련하여 전술한 것과 실질적으로 동일할 수 있다. 또한, 각 게이트 구조(1704, 1706, 1708)는 측벽 스페이서층(1716, 1718)을 포함할 수 있다. 일부 경우에, 측벽 스페이서층(1716, 1718) 각각은 상이한 유전체 상수 값(예컨대, k 값)을 갖는 재료를 포함하며, 전술한 재료 중 하나 이상을 포함할 수도 있고, 전술한 방법으로 형성될 수도 있다.
방법(1600)은 제1 유전체층이 기판 위에 퇴적되는 블록 1604로 진행한다. 계속 도 17을 참조하면, 블록 1604의 일 실시형태에서, 유전체층(1720)이 기판(1702) 위에 그리고 각 게이트 구조(1704, 1706, 1708) 위에 형성된다. 예를 들면, 유전체층(1720)은, 전술한 재료 중 하나 이상을 포함할 수 있고 전술한 방법 중 하나 이상에 의해 형성될 수 있는 층간 유전체(ILD)층을 포함할 수 있다. 일부 실시형태에 있어서, 유전체층(1720)은 약 5-40 nm의 두께를 갖는다.
방법(1600)은 패턴이 유전체층에 형성되는 블록 1606으로 진행한다. 도 17과 도 18를 참조하면, 블록 1606의 일 실시형태에서, 개구부(1722, 1724)를 포함하는 패턴이 유전체층(1720) 내에 형성된다. 일부 경우에, 개구부(1722, 1724)는 게이트 구조(1704, 1706, 1708)에 인접한 영역(1710, 1712)에 대한 액세스를 제공하며, 이들 영역(1710, 1712)은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함할 수 있다. 개구부(1722, 1744)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 실시형태에 있어서, 개구부(1722, 1724)는 약 12-25 nm의 폭을 갖는다.
방법(1600)은 금속화 및 화학적 기계 연마 공정이 수행되는 블록 1608로 진행한다. 도 18과 도 19를 참조하면, 블록 1608의 일 실시형태에서, 실리사이드화 공정이 초기에 수행되어 영역(1710, 1712)에서 기판(1702)의 노출된(예컨대, 개구부(1722, 1724)에 의해 노출된) 부분 상에 실리사이드층을 형성함으로써, 저저항성 컨택을 제공한다. 일부 예에 있어서, 블록 1608의 다른 실시형태에서, 접착제 또는 배리어층(1726)이 개구부(1722, 1724) 각각에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(1726)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 접착제 또는 배리어층(1726)은 약 1-4 nm의 두께를 갖는다. 또한, 블록 1608의 일 실시형태에서, 금속층(1728, 1729)은 개구부(1722, 1724) 각각에서 접착제 또는 배리어층(1726) 상에 형성될 수 있다. 일부 예에서, 금속층(1728, 1729)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, TiN, TaN, WN, 실리사이드, 또는 기타 적절한 전도성 재료를 포함할 수 있다. 일부 경우에, 금속층(1728, 1729)은 동일한 재료를 포함할 수 있고, 단일 퇴적 공정의 일부로서 함께 퇴적될 수 있다. 일부 실시형태에 있어서, 금속층(1728, 1729)은 약 10-20 nm의 폭과 약 30-60 nm의 높이를 가질 수 있다. 금속층(1728, 1729)의 퇴적 후, 블록 1608의 일 실시형태에서, 화학적 기계 평탄화(CMP) 공정이 수행되어 과량 재료를 제거하고 디바이스(1700)의 상단 표면을 평탄화할 수 있다. CMP 공정 후에 유전체층(820)의 일부가 남아 있는, 도 700의 블록 708과 달리, 블록 1608의 CMP 공정은 금속 게이트층(1714)의 상단 표면까지 연마하여(예컨대, 거기서 멈추어), 유전체층(1720)을 실질적으로 전부 제거할 수 있다.
방법(1600)은 컨택 에칭 정지층 및 제2 유전체층이 기판 위에 퇴적되는 블록 1610으로 진행한다. 도 19와 도 20을 참조하면, 블록 1610의 일 실시형태에서, 컨택 에칭 정지층(CESL)(1730)이 기판(1702) 위에 형성되고, 유전체층(1732)이 컨택 에칭 정지층(1730) 위에 형성된다. 예를 들어, 컨택 에칭 정지층(1730)은 Ti, TiN, TiC, TiCN, Ta, TaN, TaC, TaCN, W, WN, WC, WCN, TiAl, TiAlN, TiAlC, TiAlCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 유전체층(1732)은, 전술한 재료 중 하나 이상을 포함할 수 있고 전술한 방법 중 하나 이상에 의해 형성될 수 있는 층간 유전체(ILD)층을 포함할 수 있다. 예를 들어, CESL(1730)은 약 5-20 nm의 두께를 갖고, 유전체층(1732)은 약 5-40 nm의 두께를 갖는다.
방법(1600)은 게이트 비아 개구부 및 컨택 비아 개구부가 형성되는 블록 1612로 진행한다. 도 20과 도 21를 참조하면, 블록 1612의 일 실시형태에서, 게이트 비아 개구부(1724)와 컨택 비아 개구부(1736)가 형성된다. 예를 들면, 게이트 비아 개구부(1734)는 게이트 구조(1706)의 금속 게이트층(1714)에 대한 액세스를 제공하고, 컨택 비아 개구부(1736)는 금속층(1728)에 대한 액세스를 제공한다. 예로서, 게이트 비아 개구부(1734)와 컨택 비아 개구부(1736)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 경우에, 게이트 비아 개구부(1734)와 컨택 비아 개구부(1736)는 각각 약 12-25 nm의 폭을 갖는다. 일부 실시형태에 있어서, 하나 이상의 에칭 공정이 유전체층(1732)과 컨택 에칭 정지층(1730) 각각을 순차 에칭하는데 사용될 수 있다. 전술한 바와 같이, 다양한 실시형태에 있어서, 게이트 비아 개구부(1734)는 게이트 구조(1706)의 금속 게이트층(1714)과 실질적으로 정렬된다(예컨대, 중심이 맞쳐진다). 마찬가지로, 일부 실시형태에 있어서, 컨택 비아 개구부(1736)는 금속층(1728)과 실질적으로 정렬된다(예컨대, 중심이 맞쳐진다).
방법(1600)은 컨택 개구부가 형성되는 블록 1614로 진행한다. 도 21과 도 22를 참조하면, 블록 1614의 일 실시형태에서, 컨택 개구부(1738)가 형성된다. 또한, 컨택 개구부(1738)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 예에서, 컨택 개구부(1738)는 약 30-60 nm의 폭을 갖는다. 일부 실시형태에 있어서, 에칭 공정은 유전체층(1732)을 에칭하고 컨택 에칭 정지층(1730) 상에서 멈출 수 있다. 일부 경우에, 컨택 개구부(1738)가 게이트 비아 개구부(1734) 및 컨택 비아 개구부(1736)와 병합/중첩하여 합성 개구부(1740)를 형성할 수 있다. 일부 실시형태에 있어서, 컨택 개구부(1738)는 게이트 비아 개구부(1734) 및 컨택 비아 개구부(1736) 각각과 약 0-20 nm만큼 겹친다. 하나 이상의 금속층의 퇴적 후에, 후술하는 바와 같이, 합성 개구부(1740)는 따라서 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택을 제공한다.
방법(1600)과 관련하여 설명한 실시형태가 컨택 개구부(1738) 내에서의 금속의 (예컨대, 기판과의 수직 방향으로) 증가한 거리 'Z'를 제공하여, 금속 개구부(1738) 내의 금속과, 금속 컨택층이 접속하지 않은 이웃하는 금속 게이트, 또는 다른 금속 컨택(예컨대, 게이트 구조(1704)의 금속 게이트층(1714), 또는 금속층(1729) 등) 사이에 더 큰 절연을 제공하는 것을 알아야 한다. 이처럼, 누설 전류가 감소할 수 있다. 또한, 방법(1600)과 관련하여 설명한 실시형태는 증가한 랜딩 윈도우도 제공하여, 더 높은 품질 및 보다 강력한 접속을 확실하게 한다.
방법(1600)은 금속화 및 화학적 기계 연마 공정이 수행되는 블록 1616으로 진행한다. 도 22와 도 23을 참조하면, 블록 1616의 일 실시형태에서, 접착제 또는 배리어층(1742)이 합성 개구부(1740) 내에 형성될 수 있다. 일부 경우에, 접착제 또는 배리어층(1742)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 접착제 또는 배리어층(1742)은 약 1-4 nm의 두께를 갖는다. 또한, 블록 1616의 일 실시형태에서, 금속층(1744)은 합성 개구부(1740)에서 접착제 또는 배리어층(1742) 상에 형성될 수 있다. 일부 예에서, 금속층(1744)은 W, Cu, Co, Ru, Al, Rh, Mo, Ta, Ti, 또는 기타 전도성 재료를 포함할 수 있다. 합성 개구부(1740) 내의 금속층(1744)은 컨택 개구부(1734), 게이트 비아 개구부(1736), 및 컨택 비아 개구부(1738) 각각에서 형성된 금속층(1744)으로서 동등하게 설명될 수 있으며, 컨택 개구부(1738)는 게이트 비아 개구부(1734) 및 컨택 비아 개구부(1736) 각각과 전술한 바와 같이 중첩된다. 일부 실시형태에서, 합성 개구부(1740)의 길이를 가로지르는 금속층(1744)의 폭은 약 30-60 nm일 수 있고, 금속층(1744)의 높이는 약 10-30 nm일 수 있다. 금속층(1744)의 퇴적 후, 블록 1616의 일 실시형태에서, 화학적 기계 평탄화(CMP) 공정이 수행되어 과량 재료를 제거하고 디바이스(1700)의 상단 표면을 평탄화할 수 있다. 따라서, 금속층(1744)의 퇴적 후에, 금속 게이트 비아와 컨택 비아를 통해, 금속 게이트층과 인접한 소스, 드레인, 및/또는 본체 영역 사이에 컨택이 형성된다. 전술한 바와 같이, 여기에 설명하는 실시형태에 의해 제공되는 개선된(즉, 증가한) 공정 윈도우 때문에, 디바이스(1700)는 (예컨대, 현재의 적어도 일부 디바이스와 비교해) 더욱 강력하다.
도 24를 참조하면, 사실상 전술한 디바이스(1700)의 상면 개략도를 제공하는 레이아웃 설계(1800)가 도시된다. 일부 실시형태에 있어서, 도 17 내지 도 23에 도시하는 디바이스(1700)의 단면도는 도 24에 도시하는 선 Y-Y'과 실질적으로 평행한 평면을 따라 제공된다. 도 24의 레이아웃 설계(1800)는 전술한 금속 게이트층(1714)일 수 있는 금속 게이트층(1814)과, 전술한 금속층(1728, 1729)일 수 있는 금속층(1828, 1829)과, 전술한 금속층(1744)일 수 있는 금속층(1844)과, 전술한 게이트 비아 개구부(1734)에 형성된 게이트 비아일 수 있는 게이트 비아(1834)와, 전술한 컨택 비아 개구부(1736)에 형성될 수 있는 컨택 비아일 수 있는 컨택 비아(1836)도 도시한다. 예를 들어, 일부 실시형태에서, 금속층(1844)은 X축을 따라 약 30-60 nm의 길이와, Y축을 따라 약 10-30 nm의 폭을 가질 수 있다. 일부 예에서, 게이트 비아(1834)는 X축을 따라 약 10-25 nm의 길이와, Y축을 따라 약 10-25 nm의 폭을 가질 수 있다. 일부 예에서, 컨택 비아(1836)는 X축을 따라 약 10-25 nm의 길이와, Y축을 따라 약 10-25 nm의 폭을 가질 수 있다. 또한, 일부 실시형태에서, 금속 게이트층(1814)은 X축을 따라 약 4-10 nm의 폭을 가질 수 있고, 금속층(1828, 1829)은 X축을 따라 약 10-30 nm의 폭을 가질 수 있다.
여기에서 설명하는 다양한 실시형태는 종래 기술을 능가한 여러가지 효과를 제공한다. 본 명세서에서 전체 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태에 필요하지는 않으며, 다른 실시형태는 상이한 효과를 제공할 수 있는 것은 물론이다. 일례로, 여기에 설명하는 실시형태들은 비아 퍼스트 금속 게이트 제조 공정에 관한 방법 및 구조를 포함한다. 적어도 일부 실시형태에 있어서, 적어도 일부 종래의 공정에서와 같이 금속 게이트를 금속 컨택층에 직접 접촉시키기보다는, 금속 게이트 상에 먼저 게이트 비아가 형성되고, 그 후에 금속 컨택층이 게이트 비아 상에 형성되는 비아 퍼스트 금속 게이트 컨택 공정이 제공된다. 다양한 예에서, 금속 컨택층은 인접한 소스, 드레인, 및/또는 본체 영역에도 더 접속될 수 있다. 일부 실시형태에서, 게이트 비아는 금속 게이트 상에 중심이 맞춰지며, (예컨대, 금속 게이트를 컨택 금속층에 직접 접촉시키는 것과 비교하여) 금속 컨택층에 더 큰 랜딩 윈도우를 제공할 수 있다. 금속 게이트와 금속 컨택층 사이에 게이트 비아를 추가한 결과에 따라, 공정 윈도우가 개선된다(예컨대, 증가한다). 또한, 여기에 설명하는 게이트 비아를 채택하면, 금속 컨택층(예컨대, 게이트 비아와 접촉함)이 기판과의 수직 방향으로 (예컨대, 적어도 일부 종래의 공정과 비교해서) 증가한 거리 'Z'로 배치되고 따라서 금속 컨택층과, 금속 컨택층이 접속하지 않는 이웃의 금속 게이트 사이에 더 큰 절연을 제공할 수 있다. 이와 같이, 금속 컨택층과 금속 컨택층이 접속하지 않는 하나 이상의 이웃하는 금속 게이트 사이의 누설 전류가 감소된다. 이에, 여기에 개시하는 다양한 실시형태는 더 높은 품질 및 보다 강력한 게이트 접속을 제공하여, 개선된 디바이스 및 회로 성능도 제공한다.
이에, 본 개시내용의 실시형태 중 하나는 기판 위에 제1 유전체층을 퇴적하는 단계를 포함하는 반도체 디바이스 제조 방법을 설명하였다. 일부 실시형태에 있어서, 기판은 금속 게이트층을 갖는 게이트 구조를 포함한다. 일부 예에서, 개구부가 제1 유전체층 내에 형성되어 게이트 구조에 인접한 기판의 일부를 노출하며, 제1 금속층이 그 개구부 내에 퇴적된다. 다양한 실시형태에 있어서, 제2 유전체층이 제1 유전체층 위에 그리고 제1 금속층 위에 퇴적된다. 그 후에, 일부 실시형태에 있어서, 제1 유전체층과 제2 유전체층은 에칭되어 게이트 비아 개구부를 형성하며, 게이트 비아 개구부는 게이트 구조의 금속 게이트층을 노출한다. 일부 경우에, 제2 유전체층의 일부가 제거되어 제1 금속층을 노출하는 컨택 개구부를 형성하며, 게이트 비아 개구부와 컨택 개구부는 병합하여 합성 개구부를 형성한다. 일부 실시형태에 있어서, 제2 금속층이 합성 개구부 내에 퇴적되며, 제2 금속층은 제2 금속층의 게이트 비아부를 통해, 게이트 구조의 금속 게이트층을 제1 금속층에 전기적으로 접속시킨다.
다른 실시형태에 있어서, 게이트 구조의 측벽에 접촉하는 제1 금속층이 형성되는 방법이 논의된다. 일부 실시형태에서, 제1 금속층은 제1 금속층 밑에서 기판의 영역과 접촉하고, 게이트 구조는 금속 게이트를 포함한다. 일부 예에 있어서, 제1 유전체층이 기판 위에 퇴적된다. 일부 실시형태에 있어서, 게이트 구조 위의 영역에서, 제1 유전체층이 에칭되어 게이트 비아 개구부를 형성하며, 게이트 비아 개구부는 게이트 구조의 금속 게이트를 노출한다. 다양한 예에 있어서, 제1 금속층 위의 영역에서, 제1 유전체층이 에칭되어 컨택 비아 개구부를 형성하며, 컨택 비아 개구부는 제1 금속층을 노출한다. 일부 실시형태에 있어서, 게이트 비아 개구부와 컨택 비아 개구부 사이의 영역에서, 제1 유전체층이 제거되어 컨택 개구부를 형성하며, 컨택 개구부, 게이트 비아 개구부, 및 컨택 비아 개구부는 병합하여 합성 개구부를 형성한다. 이후, 일부 실시형태에 있어서, 제2 금속층이 합성 개구부 내에 퇴적되어, 제2 금속층의 게이트 비아부와 컨택 비아부를 통해, 게이트 구조의 금속 게이트를 제1 금속층에 전기적으로 접속시킨다.
또 다른 실시형태에 있어서, 금속 게이트를 포함하는 게이트 구조를 갖는 기판을 포함하는 반도체 디바이스가 논의된다. 일부 예에서, 제1 금속층이 게이트 구조의 측벽 상에 배치된 측벽 스페이서와 접촉하며, 제1 금속층은 제1 금속층 밑에서 기판의 영역과 접촉한다. 일부 실시형태에 있어서, 유전체층이 기판 위에 배치되고, 유전체층은 제2 금속층으로 충전된 합성 개구부를 포함한다. 다양한 경우에, 제2 금속층은 합성 개구부의 게이트 비아부 내에 규정된 게이트 비아를 포함하고, 게이트 비아는 금속 게이트와 접촉하며, 게이트 비아는 실질적으로 금속 게이트와 정렬된다. 일부 실시형태에 있어서, 제2 금속층은 합성 개구부의 컨택부 내에서 제1 금속층과 접촉한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
금속 게이트층을 갖는 게이트 구조를 포함한 기판 위에 제1 유전체층을 퇴적하는 단계와,
상기 제1 유전체층 내에 개구부를 형성하여 상기 게이트 구조에 인접한 상기 기판의 일부를 노출하는 단계, 및 상기 개구부 내에 제1 금속층을 퇴적하는 단계와,
상기 제1 유전체층 위에 그리고 상기 제1 금속층 위에 제2 유전체층을 퇴적하는 단계와,
상기 제1 유전체층과 제2 유전체층을 에칭하여, 상기 게이트 구조의 금속 게이트층을 노출하는 게이트 비아 개구부를 형성하는 단계와,
상기 제2 유전체층의 일부를 제거하여, 상기 제1 금속층을 노출하는 컨택 개구부를 형성하는 단계로서, 상기 게이트 비아 개구부와 컨택 개구부가 병합하여 합성 개구부를 형성하는 것인, 상기 컨택 개구부를 형성하는 단계와,
상기 합성 개구부 내에 제2 금속층을 퇴적하는 단계를 포함하고, 상기 제2 금속층은 상기 제2 금속층의 게이트 비아부를 통해, 상기 게이트 구조의 금속 게이트층을 상기 제1 금속층에 전기적으로 접속시키는 것인 반도체 디바이스 제조 방법.
2. 제1항에 있어서,
상기 제1 금속층을 퇴적한 후에 그리고 상기 제2 유전체층을 퇴적하기 전에, 상기 기판 위에 컨택 에칭 정지층을 퇴적하는 단계, 및 상기 컨택 에칭 정지층 위에 상기 제2 유전체층을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
3. 제2항에 있어서,
상기 제1 유전체층, 컨택 에칭 정지층, 및 제2 유전체층을 에칭하여 상기 게이트 비아 개구부를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
4. 제2항에 있어서,
상기 제2 유전체층의 일부 및 상기 컨택 에칭 정지층의 일부를 제거하여, 상기 제1 금속층을 노출하는 컨택 개구부를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
5. 제1항에 있어서,
상기 제1 유전체층 내에 개구부를 형성한 후에 그리고 상기 제1 금속층을 퇴적하기 전에, 상기 게이트 구조에 인접한 상기 기판의 노출 부분 상에 실리사이드층을 형성하는 단계와,
상기 실리사이드층 위에 상기 제1 금속층을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
6. 제1항에 있어서,
상기 제1 금속층을 퇴적한 후에, 화학적 기계 연마 공정을 수행하는 단계를 더 포함하고, 상기 화학적 기계 연마 공정은 상기 반도체 디바이스의 상단 표면을 평탄화하며, 상기 제1 유전체층의 일부는 상기 화학적 기계 연마 공정을 수행한 후에 남아 있는 것인 반도체 디바이스 제조 방법.
7. 제1항에 있어서, 상기 제1 유전체층과 제2 유전체층은 층간 유전체층을 포함하는 것인 반도체 디바이스 제조 방법.
8. 제1항에 있어서, 상기 게이트 구조에 인접한 상기 기판의 노출 부분은 소스 영역, 드레인 영역, 또는 본체(body) 컨택 영역을 포함하는 것인 반도체 디바이스 제조 방법.
9. 제1항에 있어서, 상기 게이트 비아 개구부는 상기 게이트 구조의 금속 게이트층과 실질적으로 정렬되는 것인 반도체 디바이스 제조 방법.
10. 제8항에 있어서, 상기 제2 금속층은 상기 게이트 구조의 금속 게이트층을 상기 제1 금속층에 전기적으로 접속시키고, 상기 제1 금속층은 상기 소스 영역, 드레인 영역, 또는 본체 컨택 영역에 전기적으로 접속되는 것인 반도체 디바이스 제조 방법.
11. 반도체 디바이스를 제조하는 방법에 있어서,
게이트 구조의 측벽과 접촉하는 제1 금속층을 형성하는 단계로서, 상기 제1 금속층은 상기 제1 금속층 밑에서 기판의 영역과 접촉하고, 상기 게이트 구조는 금속 게이트를 포함하는 것인 상기 제1 금속층 형성 단계와,
상기 기판 위에 제1 유전체층을 형성하는 단계와,
상기 게이트 구조 위의 영역에서, 상기 제1 유전체층을 에칭하여, 상기 게이트 구조의 금속 게이트를 노출하는 게이트 비아 개구부를 형성하는 단계와,
상기 제1 금속층 위의 영역에서, 상기 제1 유전체층을 에칭하여, 상기 제1 금속층을 노출하는 컨택 비아 개구부를 형성하는 단계와,
상기 게이트 비아 개구부와 컨택 비아 개구부 사이의 영역에서, 상기 제1 유전체층을 제거하여 컨택 개구부를 형성하는 단계로서, 상기 컨택 개구부, 게이트 비아 개구부, 및 컨택 비아 개구부는 병합하여 합성 개구부를 형성하는 것인 상기 컨택 개구부를 형성하는 단계와,
상기 합성 개구부 내에 제2 금속층을 형성하여, 상기 제2 금속층의 게이트 비아부와 컨택 비아부를 통해, 상기 게이트 구조의 금속 게이트를 상기 제1 금속층에 전기적으로 접속시키는 단계를 포함하는 반도체 디바이스 제조 방법.
12. 제11항에 있어서,
상기 제1 금속층을 퇴적하기 전에, 상기 기판 위에 컨택 에칭 정지층을 퇴적하는 단계, 및 상기 컨택 에칭 정지층 위에 상기 제1 유전체층을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
13. 제12항에 있어서,
상기 게이트 구조 위의 영역에서, 상기 컨택 에칭 정지층과 제1 유전체층을 에칭하여 상기 게이트 비아 개구부를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
14. 제12항에 있어서,
상기 제1 금속층 위의 영역에서, 상기 컨택 에칭 정지층과 제1 유전체층을 에칭하여 상기 게이트 비아 개구부를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
15. 제11항에 있어서,
상기 제1 금속층을 형성하기 전에, 상기 기판 위에 제2 유전체층을 퇴적하는 단계와,
상기 제2 유전체층 내에 개구부를 형성하여 상기 제1 금속층 밑에서 상기 기판의 영역을 노출시키는 단계와,
상기 개구부 내에 상기 제1 금속층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
16. 제15항에 있어서,
상기 개구부 내에 상기 제1 금속층을 형성한 후에, 그리고 상기 제1 유전체층을 퇴적하기 전에, 화학적 기계 연마 공정을 수행하여 상기 반도체 디바이스의 상단 표면을 평탄화하는 단계를 더 포함하고, 상기 화학적 기계 연마 공정은 상기 제2 유전체층을 제거하고 상기 금속 게이트의 상단 표면에서 멈추는 것인 반도체 디바이스 제조 방법.
17. 제11항에 있어서, 상기 제1 금속층 밑의 상기 기판의 영역은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함하는 것인 반도체 디바이스 제조 방법.
18. 제11항에 있어서, 상기 게이트 비아 개구부는 상기 게이트 구조의 금속 게이트와 실질적으로 정렬되고, 상기 컨택 비아 개구부는 상기 제1 금속층과 실질적으로 정렬되는 것인 반도체 디바이스 제조 방법.
19. 반도체 디바이스에 있어서,
금속 게이트를 갖는 게이트 구조를 포함하는 기판과,
상기 게이트 구조의 측벽 상에 배치된 측벽 스페이서와 접촉하는 제1 금속층으로서, 상기 제1 금속층 밑에서 기판의 영역과 접촉하는 상기 제1 금속층과,
상기 기판 위의 유전체층으로서, 제2 금속층으로 충전된 합성 개구부를 포함하는 상기 유전체층을 포함하고,
상기 제2 금속층은 상기 합성 개구부의 게이트 비아부 내에 규정된 게이트 비아를 포함하고, 상기 게이트 비아는 상기 금속 게이트와 접촉하며, 상기 게이트 비아는 실질적으로 상기 금속 게이트와 정렬되고,
상기 제2 금속층은 상기 합성 개구부의 컨택부 내에서 상기 제1 금속층과 접촉하는 것인 반도체 디바이스.
20. 제19항에 있어서, 상기 제1 금속층 밑의 상기 기판의 영역은 소스 영역, 드레인 영역, 또는 본체 컨택 영역을 포함하는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    금속 게이트층을 갖는 게이트 구조를 포함한 기판 위에 제1 유전체층을 퇴적하는 단계;
    상기 게이트 구조에 인접한 상기 기판의 일부를 노출하도록 상기 제1 유전체층 내에 개구부를 형성하고, 상기 개구부 내에 제1 금속층을 퇴적하는 단계;
    상기 제1 유전체층 위에 그리고 상기 제1 금속층 위에 제2 유전체층을 퇴적하는 단계;
    상기 게이트 구조의 금속 게이트층을 노출하는 게이트 비아 개구부를 형성하도록 상기 제1 유전체층과 상기 제2 유전체층을 에칭하는 단계;
    상기 제1 금속층 및 상기 제1 유전체층의 일부를 노출하는 컨택 개구부를 형성하도록 제2 유전체층의 일부를 제거하는 단계 - 상기 제1 유전체층의 노출 부분의 상부 표면은 상기 제1 금속층의 상부 표면과 수평을 이루고(level with), 상기 게이트 비아 개구부와 컨택 개구부는 합성 개구부를 형성하도록 병합되며, 상기 게이트 비아 개구부의 상부 표면은 컨택 개구부의 상부 표면과 수평을 이루는 것임 - ; 및
    상기 합성 개구부 내에 제2 금속층을 퇴적하는 단계
    를 포함하고, 상기 제2 금속층은 상기 제2 금속층의 게이트 비아부를 통해, 상기 게이트 구조의 금속 게이트층을 상기 제1 금속층에 전기적으로 접속시키는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 금속층을 퇴적한 후에 그리고 상기 제2 유전체층을 퇴적하기 전에, 상기 기판 위에 컨택 에칭 정지층을 퇴적하는 단계, 및 상기 컨택 에칭 정지층 위에 상기 제2 유전체층을 퇴적하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제1 유전체층 내에 개구부를 형성한 후에 그리고 상기 제1 금속층을 퇴적하기 전에, 상기 게이트 구조에 인접한 상기 기판의 노출 부분 상에 실리사이드층을 형성하는 단계와,
    상기 실리사이드층 위에 상기 제1 금속층을 퇴적하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 제1 금속층을 퇴적한 후에, 화학적 기계 연마 공정을 수행하는 단계를 더 포함하고, 상기 화학적 기계 연마 공정은 상기 반도체 디바이스의 상단 표면을 평탄화하며, 상기 제1 유전체층의 일부는 상기 화학적 기계 연마 공정을 수행한 후에 남아 있는 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 유전체층과 제2 유전체층은 층간 유전체층을 포함하는 것인 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 게이트 구조에 인접한 상기 기판의 노출 부분은 소스 영역, 드레인 영역, 또는 본체(body) 컨택 영역을 포함하는 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 게이트 비아 개구부는 상기 게이트 구조의 금속 게이트층과 정렬되는 것인 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 제2 금속층은 상기 게이트 구조의 금속 게이트층을 상기 제1 금속층에 전기적으로 접속시키고, 상기 제1 금속층은 상기 소스 영역, 드레인 영역, 또는 본체 컨택 영역에 전기적으로 접속되는 것인 반도체 디바이스 제조 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    게이트 구조의 측벽과 접촉하는 제1 금속층을 형성하는 단계 - 상기 제1 금속층은 상기 제1 금속층 밑에서 기판의 영역과 접촉하고, 상기 게이트 구조는 금속 게이트를 포함함 - ;
    상기 기판 위에 제1 유전체층을 형성하는 단계;
    상기 게이트 구조 위의 영역에서, 상기 게이트 구조의 금속 게이트를 노출하는 게이트 비아 개구부를 형성하도록 상기 제1 유전체층을 에칭하는 단계;
    상기 제1 금속층 위의 영역에서, 상기 제1 금속층을 노출하는 컨택 비아 개구부를 형성하도록 상기 제1 유전체층을 에칭하는 단계;
    상기 게이트 비아 개구부와 상기 컨택 비아 개구부 사이의 영역에서, 상기 제1 금속층 및 상기 제1 유전체층의 일부를 노출하는 컨택 개구부를 형성하도록 제1 유전체층을 제거하는 단계 - 상기 제1 유전체층의 노출 부분의 상부 표면은 상기 제1 금속층의 상부 표면과 수평을 이루고, 상기 컨택 개구부, 상기 게이트 비아 개구부 및 상기 컨택 비아 개구부는 합성 개구부를 형성하도록 병합되며, 상기 게이트 비아 개구부의 상부 표면은 상기 컨택 개구부의 상부 표면과 수평을 이루는 것임 - ; 및
    제2 금속층의 게이트 비아부와 컨택 비아부를 통해, 상기 게이트 구조의 금속 게이트를 상기 제1 금속층에 전기적으로 접속시키도록 상기 합성 개구부 내에 상기 제2 금속층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    금속 게이트를 갖는 게이트 구조를 포함하는 기판;
    상기 게이트 구조의 측벽 상에 배치된 측벽 스페이서와 접촉하는 제1 금속층 - 상기 제1 금속층은 상기 제1 금속층 밑에서 기판의 영역과 접촉함 - ;
    상기 기판 위의 유전체층 - 상기 유전체층은 제2 금속층으로 충전된 합성 개구부를 포함함 - ;
    을 포함하고,
    상기 제2 금속층은 상기 합성 개구부의 게이트 비아부 내에 정의된 게이트 비아를 포함하고, 상기 게이트 비아는 상기 금속 게이트와 접촉하며, 상기 게이트 비아는 상기 금속 게이트와 정렬되고,
    상기 제2 금속층은 상기 제1 금속층과 상기 유전체층의 일부를 노출하는 상기 합성 개구부의 컨택부 내에서 상기 제1 금속층과 접촉하며,
    상기 유전체층의 노출 부분의 상부 표면은 상기 제1 금속층의 상부 표면과 수평을 이루고,
    상기 합성 개구부의 게이트 비아부의 상부 표면은 상기 합성 개구부의 컨택부의 상부 표면과 수평을 이루는 것인 반도체 디바이스.
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