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TWI484465B - 閘極驅動電路 - Google Patents

閘極驅動電路 Download PDF

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TWI484465B
TWI484465B TW102106546A TW102106546A TWI484465B TW I484465 B TWI484465 B TW I484465B TW 102106546 A TW102106546 A TW 102106546A TW 102106546 A TW102106546 A TW 102106546A TW I484465 B TWI484465 B TW I484465B
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transistor
gate
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signal
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TW102106546A
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TW201434019A (zh
Inventor
Che Wei Tung
Wei Li Lin
Chun Huan Chang
shu fang Hou
Original Assignee
Au Optronics Corp
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Publication date
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Priority to CN201310139025.5A priority patent/CN103325354B/zh
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Description

閘極驅動電路
本發明係相關於一種閘極驅動電路，尤指一種可改善驅動能力之閘極驅動電路。
一般而言，液晶顯示裝置包含有複數個畫素單元、閘極驅動電路以及源極驅動電路。源極驅動電路係用以提供複數個資料訊號。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極訊號以控制複數個資料訊號寫入至複數個畫素單元。為了能驅動光感應電路，閘極驅動電路之複數級移位暫存器可另產生輸出訊號以驅動光感應電路之光感應單元，且輸出訊號的脈波寬度係大於閘極訊號的脈波寬度。
然而，在習知移位暫存器的運作中，產生輸出訊號的電晶體容易處於飽和狀態，進而減弱電晶體的電流輸出能力。另外，習知移位暫存器需利用兩個串接之電晶體來產生輸出訊號，但兩個串接之電晶體會占據較大之空間，進而增加閘極驅動電路之設計複雜度。
本發明之目的在於提供一種可改善驅動能力之閘極驅動電路，以解決先前技術的問題。
本發明閘極驅動電路包含複數級移位暫存器，每一級移位暫存器包含上拉單元，電連接於輸出線及閘極線，用以根據第一驅動電壓 及高頻時脈訊號上拉該閘極線之第一閘極訊號，及根據第二驅動電壓及高頻時脈訊號上拉該輸出線之第一輸出訊號；儲能單元，具有第一端以及第二端，儲能單元之第一端電連接於上拉單元及第一耦接控制單元之間；驅動單元，電連接於儲能單元之第一端及閘極線，用來根據第一驅動電壓及第一閘極訊號對後級移位暫存器之儲能單元執行充電程序；第一耦接控制單元，電連接於儲能單元之第二端及閘極線之間，用以於第一閘極訊號被下拉時，切斷儲能單元之第二端及閘極線之間的導通狀態；及第二耦接控制單元，電連接於儲能單元之第二端及第一準位電壓之間，用以根據第二閘極訊號控制儲能單元之第二端及第一準位電壓之間的導通狀態。
相較於先前技術，本發明閘極驅動電路係將驅動電壓Q(n)維持在高準位，以利用驅動電壓驅動下一級移位暫存器之上拉單元產生輸出訊號，以使上拉單元的電晶體處於線性狀態，進而加強輸出訊號的驅動能力。另外，本發明上拉單元占據之空間較少，進而降低閘極驅動電路之設計複雜度。
200‧‧‧閘極驅動電路
210N,210(N+1)‧‧‧移位暫存器
212‧‧‧上拉單元
214‧‧‧儲能單元
216‧‧‧驅動單元
218‧‧‧第一下拉單元
220‧‧‧第二下拉單元
222‧‧‧主下拉單元
224‧‧‧第一控制單元
226‧‧‧第二控制單元
228‧‧‧第一耦接控制單元
230‧‧‧第二耦接控制單元
GL(n-1),GL(n),GL(n+1)‧‧‧閘極線
SL(n-1),SL(n),SL(n+1)‧‧‧輸出線
T‧‧‧電晶體
t1,t2,t3,t4,t5‧‧‧時段
C‧‧‧電容
HCl‧‧‧高頻時脈訊號
LC1,LC2‧‧‧低頻時脈訊號
Q(n),Q(n-1),Q(n+1)‧‧‧驅動電壓
P(n)‧‧‧第一控制訊號
K(n)‧‧‧第二控制訊號
S(n-1),S(n),S(n+1)‧‧‧輸出訊號
G(n-1),G(n),G(n+1),G(n+2)‧‧‧閘極訊號
第1圖為本發明閘極驅動電路的示意圖。
第2圖為第1圖閘極驅動電路之第N級移位暫存器之第一實施例的示意圖。
第3圖為第2圖之第N級移位暫存器的相關訊號波形示意圖。
第4圖為第2圖之第N級移位暫存器的輸出訊號波形示意圖。
第5圖為第1圖閘極驅動電路之第N級移位暫存器之第二實施例的示意圖。
請同時參考第1圖及第2圖，第1圖為本發明閘極驅動電路 的示意圖，第2圖為第1圖閘極驅動電路之第N級移位暫存器之第一實施例的示意圖。如圖所示，閘極驅動電路200包含複數級移位暫存器，為方便說明，閘極驅動電路200只顯示第(N-1)級移位暫存器210(N-1)、第N級移位暫存器210N及第(N+1)級移位暫存器210(N+1)，其中只有第N級移位暫存器210N於第2圖中顯示內部架構，其餘級移位暫存器係類同於第N級移位暫存器210N，所以不另贅述。N為大於1的正整數。第(N-1)級移位暫存器210(N-1)用以提供輸出訊號S(n-1)及閘極訊號G(n-1)，第N級移位暫存器210N用以提供輸出訊號S(n)及閘極訊號G(n)，第(N+1)級移位暫存器210(N+1)用以提供輸出訊號S(n+1)及閘極訊號G(n+1)。閘極訊號G(n-1)、G(n)、G(n+1)係依序經由閘極線GL(n-1)、GL(n)、GL(N+1)輸出，而輸出訊號S(n-1)、S(n)、S(n+1)係依序經由輸出線SL(n-1)、SL(n)、SL(N+1)輸出。另外，閘極訊號G(n-1)會傳送至第N級移位暫存器210N，以驅動第N級移位暫存器210N；而閘極訊號G(n)會傳送至第(N+1)級移位暫存器210(N+1)，以驅動第(N+1)級移位暫存器210(N+1)。
第N級移位暫存器210N包含上拉單元212、儲能單元214、驅動單元216、第一耦接控制單元228、第二耦接控制單元230、第一下拉單元218、第二下拉單元220、主下拉單元222、第一控制單元224，以及第二控制單元226。上拉單元212係電連接於輸出線SL(n)及閘極線GL(n)，用以根據驅動電壓Qn及高頻時脈訊號HCl上拉閘極線GL(n)之閘極訊號G(n)，及根據第(N-1)級移位暫存器210(N-1)之驅動電壓Q(n-1)及高頻時脈訊號HCl上拉輸出線SL(n)之輸出訊號(Sn)。儲能單元214之第一端係電連接於上拉單元212。儲能單元214係用來根據第(N-1)級移位暫存器210(N-1)之驅動單元所輸出之閘極訊號G(n-1)執行充電程序，進而於儲能單元214之第一端產生驅動電壓Q(n)，並提供驅動電壓Q(n)至上 拉單元212。驅動單元216係電連接於儲能單元214之第一端及閘極線GL(n)，用來根據驅動電壓Q(n)及閘極訊號G(n)對第(N+1)級移位暫存器210(N+1)之儲能單元執行充電程序。第一耦接控制單元228係電連接於儲能單元214之第二端及閘極線GL(n)之間，用以於閘極訊號G(n)被下拉時，切斷儲能單元214之第二端及閘極線GL(n)之間的導通狀態。第二耦接控制單元230係電連接於儲能單元214之第二端及第一準位電壓VSS1之間，用以根據另一移位暫存器之閘極訊號(例如第(N+2)級移位暫存器之閘極訊號G(n+2))控制儲能單元214之第二端及第一準位電壓VSS1之間的導通狀態。
第一下拉單元218係電連接於儲能單元214、輸出線SL(n)及閘極線GL(n)，用以根據第一控制訊號P(n)下拉驅動電壓Q(n)、閘極訊號G(n)及輸出訊號S(n)。驅動電壓Q(n)係被下拉至和閘極訊號G(n)相同之電壓準位，而閘極訊號G(n)及輸出訊號S(n)係分別被下拉至第一準位電壓VSS1及第二準位電壓VSS2。第一控制單元224係電連接於第一下拉單元218，用以根據驅動電壓Q(n)、第一低頻時脈訊號LC1及第一準位電壓VSS1產生第一控制訊號P(n)。
相似地，第二下拉單元220係電連接於儲能單元214、輸出線SL(n)及閘極線GL(n)，用以根據第二控制訊號K(n)下拉驅動電壓Q(n)、閘極訊號G(n)及輸出訊號S(n)。驅動電壓Q(n)係被下拉至和閘極訊號G(n)相同之電壓準位，而閘極訊號G(n)及輸出訊號S(n)係分別被下拉至第一準位電壓VSS1及第二準位電壓VSS2。第二控制單元226係電連接於第二下拉單元220，用以根據驅動電壓Q(n)、第二低頻時脈訊號LC2及第一準位電壓VSS1產生第二控制訊號K(n)。
其中第二低頻時脈訊號LC2之相位係相反於第一低頻時脈訊號LC1之相位，因此第一下拉單元218及第二下拉單元220可交替地下拉驅動電壓Q(n)、輸出訊號S(n)及閘極訊號G(n)。另外，第一準位電壓VSS1及第二準位電壓VSS2係相異之低準位電壓。在本實施例中，第一準位電壓VSS1係低於第二準位電壓VSS2。
主下拉單元222係電連接於輸出線SL(n)以及儲能單元214，用以根據後級移位暫存器之閘極訊號(例如第(N+2)級移位暫存器之閘極訊號G(n+2))下拉輸出訊號S(n)及驅動電壓Q(n)。驅動電壓Q(n)係被下拉至第一準位電壓VSS1，而輸出訊號S(n)係被下拉至第二準位電壓VSS2。
在本實施例中，上拉單元212包含電晶體T21及電晶體T22。電晶體T21之第一端係用以接收高頻時脈訊號HCl，電晶體T21之控制端係電連接於儲能單元214之第一端以接收驅動電壓Q(n)，而電晶體T21之第二端係電連接於閘極線GL(n)。電晶體T22之第一端係用以接收高頻時脈訊號HCl，電晶體T22之控制端係用以接收第(N-1)級移位暫存器210(N-1)之驅動電壓Q(n-1)，而電晶體T22之第二端係電連接於輸出線SL(n)。儲能單元214包含電容C。驅動單元216包含電晶體T11及電晶體T12。電晶體T12之第一端係用以接收高頻時脈訊號HCl，電晶體T12之控制端係用以接收驅動電壓Q(n)，而電晶體T12之第二端係電連接於電晶體T11之控制端。電晶體T11之第一端係電連接於閘極線GL(n)，電晶體T11之控制端係電連接於電晶體T12之第二端，而電晶體T11之第二端係電連接於第(N+1)級移位暫存器210(N+1)之儲能單元。
第一耦接控制單元228包含電晶體T37。電晶體T37之第一端係電連接於儲能單元214之第二端，電晶體T37之第二端係電連接於 閘極線GL(n)，而電晶體T37之控制端用以接收第(N-1)級移位暫存器之驅動電壓Q(n-1)。
第二耦接控制單元230包含電晶體T36。電晶體T36之第一端係電連接於儲能單元214之第二端，電晶體T36之第二端係電連接於第一準位電壓VSS1，而電晶體T36之控制端係用以接收另一移位暫存器之閘極訊號(例如第(N+2)級移位暫存器之閘極訊號G(n+2))。
第一下拉單元218包含電晶體T32、電晶體T34及電晶體T42。電晶體T32之第一端係電連接於閘極線GL(n)，電晶體T32之控制端係電連接於第一控制單元224以接收第一控制訊號P(n)，而電晶體T32之第二端係電連接於第一準位電壓VSS1。電晶體T34之第一端係電連接於輸出線SL(n)，電晶體T34之控制端係電連接於第一控制單元224以接收第一控制訊號P(n)，而電晶體T34之第二端係電連接於第二準位電壓VSS2。電晶體T42之第一端係電連接於儲能單元214之第一端，電晶體T42之控制端係電連接於第一控制單元224以接收第一控制訊號P(n)，而電晶體T42之第二端係電連接於閘極線GL(n)。
第一控制單元224包含電晶體T51、電晶體T52、電晶體T53及電晶體T54。電晶體T51之第一端係用以接收第一低頻時脈訊號LC1，電晶體T51之控制端係電連接於電晶體T51之第一端。電晶體T52之第一端係電連接於電晶體T51之第二端，電晶體T52之控制端係用以接收驅動電壓Q(n)，而電晶體T52之第二端係電連接於第一準位電壓VSS1。電晶體T53之第一端係電連接於電晶體T51之第一端，電晶體T53之控制端係電連接於電晶體T51之第二端，而電晶體T53之第二端係電連接於第一下拉單元218。電晶體T54之第一端係電連接於電晶體T53之第二 端，電晶體T54之控制端係電連接於電晶體T52之控制端，而電晶體T54之第二端係電連接於第一準位電壓VSS1。
另一方面，在本實施例中，第二下拉單元220及第二控制單元226之配置係分別相似於第一下拉單元218及第一控制單元224之配置，因此不再進一步說明。
主下拉單元222包含電晶體T41及電晶體T31。電晶體T41之第一端係電連接於儲能單元214之第一端，電晶體T41之控制端係用以接收另一移位暫存器之閘極訊號(例如第(N+2)級移位暫存器之閘極訊號G(n+2))，而電晶體T41之第二端係電連接於第一準位電壓VSS1。電晶體T31之第一端係電連接於輸出線SL(n)，電晶體T31之控制端係用以接收另一移位暫存器之閘極訊號(例如第(N+2)級移位暫存器之閘極訊號G(n+2))，而電晶體T31之第二端係電連接於第二準位電壓VSS2。
請參考第3圖，並一併參考第1圖及第2圖。第3圖為第2圖之第N級移位暫存器的相關訊號波形示意圖。如第3圖所示，於時段t1中，第一控制訊號P(n)因第一低頻時脈訊號LC1為高準位且驅動電壓Q(n)為低準位而被提昇至高準位，進而開啟第一下拉單元218之電晶體T32、電晶體T34及電晶體T42，閘極訊號G(n)被下拉至第一準位電壓VSS1，輸出訊號S(n)被下拉至第二準位電壓VSS2，而驅動電壓Q(n)被下拉至和閘極訊號G(n)相同之電壓準位。
於時段t2中，第(N-1)級移位暫存器210(N-1)之閘極訊號G(n-1)由低準位上昇至高準位，進而對儲能單元214之電容C充電，用以提昇驅動電壓Q(n)至高準位，並進而開啟上拉單元212之電晶體T21及電晶 體T22。另外，因高頻時脈訊號HCl為低準位，所以輸出訊號S(n)及閘極訊號G(n)亦為低準位。第一控制訊號P(n)及第二控制訊號K(n)因驅動電壓Q(n)為高準位而被下拉至第一準位電壓VSS1，因此第一下拉單元218及第二下拉單元220皆不作動。
於時段t3中，高頻時脈訊號HCl由低準位上昇至高準位，進而上拉輸出訊號S(n)及閘極訊號G(n)至高準位電壓，驅動電壓Q(n)也因電容耦合效應再度被提昇。第一控制訊號P(n)及第二控制訊號K(n)因驅動電壓Q(n)仍為高準位而持續維持在第一準位電壓VSS1，因此第一下拉單元218及第二下拉單元220仍不作動。
於時段t4中，高頻時脈訊號HCl由高準位下降至低準位，閘極訊號G(n)進而被下拉至和高頻時脈訊號HCl相同之低準位，另外，由於驅動電壓Q(n-1)亦下降至低準位，因此上拉單元212之電晶體T22被關閉，進而使輸出訊號S(n)維持在高準位。另外，第一耦接控制單元228之電晶體T37亦被關閉，進而避免驅動電壓Q(n)因電容耦合效應被閘極訊號G(n)下拉。因此驅動電壓Q(n)維持在高準位。第一控制訊號P(n)及第二控制訊號K(n)因驅動電壓Q(n)仍為高準位而持續維持在第一準位電壓VSS1，因此第一下拉單元218及第二下拉單元220仍不作動。
於時段t5中，第(N+2)級移位暫存器之閘極訊號G(n+2)由低準位上昇至高準位，進而開啟第二耦接控制單元230之電晶體T36，以下拉驅動電壓Q(n)。第一控制訊號P(n)因第一低頻時脈訊號LC1為高準位且驅動電壓Q(n)為低準位而被提昇至高準位，進而開啟第一下拉單元218以下拉閘極訊號G(n)、輸出訊號S(n)及驅動電壓Q(n)。另外，主下拉單元222之電晶體T41及電晶體T31亦被閘極訊號G(n+2)開啟，以分別下 拉驅動電壓Q(n)及輸出訊號S(n)至第一準位電壓VSS1及第二準位電壓VSS2。
依據上述配置，如第4圖所示，第N級移位暫存器210N的輸出訊號S(n)的脈波寬度將大於閘極訊號G(n)的脈波寬度，以使本發明閘極驅動電路200能應用於驅動光感應電路。另外，第一耦接控制單元228可於時段t4中當閘極訊號G(n)被下拉時切斷儲能單元214之第二端及閘極線GL(n)之間的導通狀態，以使驅動電壓Q(n)繼續維持在高準位，且驅動電壓Q(n)係高於高頻時脈訊號HCl之高準位，因此第(N+1)級移位暫存器的電晶體T22會處於線性狀態，進而加強電晶體T22的電流輸出能力，亦即改善輸出訊號S(n+1)的驅動能力。相似地，在時段t3中，因驅動電壓Q(n-1)係高於高頻時脈訊號HCl之高準位，第N級移位暫存器210N的電晶體T22亦會處於線性狀態，進而加強電晶體T22的電流輸出能力，亦即改善輸出訊號S(n)的驅動能力。
再者，上拉單元212只需要利用電晶體T22即可產生輸出訊號S(n)，而不需再串接另一個電晶體。因此上拉單元212占據之空間可減少，進而降低閘極驅動電路200之設計複雜度。
請參考第5圖，並一併參考第1圖。第5圖為第1圖閘極驅動電路之第N級移位暫存器之第二實施例的示意圖。如第5圖所示，相異於第2圖之實施例的是，第一耦接控制單元228之電晶體T37之第一端係電連接於儲能單元214之第二端，電晶體T37之第二端係電連接於閘極線GL(n)，電晶體T37之控制端亦係電連接於閘極線GL(n)。依據上述配置，第一耦接控制單元228亦可於時段t4中當閘極訊號G(n)被下拉時切斷儲能單元214之第二端及閘極線GL(n)之間的導通狀態，以使驅動 電壓Q(n)繼續維持在高準位，且驅動電壓Q(n)係高於高頻時脈訊號HCl之高準位。
相較於先前技術，本發明閘極驅動電路係將驅動電壓Q(n)維持在高準位，以利用驅動電壓驅動下一級移位暫存器之上拉單元產生輸出訊號，以使上拉單元的電晶體處於線性狀態，進而加強輸出訊號的驅動能力。另外，本發明上拉單元占據之空間較少，進而降低閘極驅動電路之設計複雜度。
210N‧‧‧移位暫存器
212‧‧‧上拉單元
214‧‧‧儲能單元
216‧‧‧驅動單元
218‧‧‧第一下拉單元
220‧‧‧第二下拉單元
222‧‧‧主下拉單元
224‧‧‧第一控制單元
226‧‧‧第二控制單元
228‧‧‧第一耦接控制單元
230‧‧‧第二耦接控制單元
GL(n)‧‧‧閘極線
SL(n)‧‧‧輸出線
T‧‧‧電晶體
C‧‧‧電容
HCl‧‧‧高頻時脈訊號
LC1,LC2‧‧‧低頻時脈訊號
Q(n),Q(n-1)‧‧‧驅動電壓
P(n)‧‧‧第一控制訊號
K(n)‧‧‧第二控制訊號
S(n)‧‧‧輸出訊號
G(n),G(n+2)‧‧‧閘極訊號

Claims (10)

  1. 一種閘極驅動電路，包含複數級移位暫存器，該些級移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於一輸出線及一閘極線，用以根據一第一驅動電壓及一高頻時脈訊號上拉該閘極線之一第一閘極訊號，及根據一第二驅動電壓及該高頻時脈訊號上拉該輸出線之一第一輸出訊號；一儲能單元，具有一第一端以及一第二端，該儲能單元之該第一端電連接於該上拉單元；一驅動單元，電連接於該儲能單元之該第一端及該閘極線，用來根據該第一驅動電壓及該第一閘極訊號對後級移位暫存器之儲能單元執行充電程序；一第一耦接控制單元，電連接於該儲能單元之該第二端及該閘極線之間，用以於該第一閘極訊號被下拉時，切斷該儲能單元之該第二端及該閘極線之間的導通狀態；一第二耦接控制單元，電連接於該儲能單元之該第二端及一第一準位電壓之間，用以根據一第二閘極訊號控制該儲能單元之該第二端及該第一準位電壓之間的導通狀態；一第一下拉單元，電連接於該儲能單元，該輸出線及該閘極線，用以根據一第一控制訊號下拉該第一驅動電壓，根據該第一控制訊號將該第一閘極訊號下拉至該第一準位電壓，及將該第一輸出訊號下拉至一第二準位電壓，其中該第一準位電壓及該第二準位電壓係相異之電壓；及一第一控制單元，電連接於該第一下拉單元，用以根據該第一驅動電壓、一第一低頻時脈訊號及該第一準位電壓產生該第一控制訊號；其中N為大於1的正整數。
  2. 如請求項1所述之閘極驅動電路，其中該第一耦接控制單元包含一電晶體，包含一第一端，一第二端，以及一控制端，該電晶體之該第一端電連接於該儲能單元之該第二端，該電晶體之該第二端電連接於該閘極線，該電晶體之該控制端用以接收該第二驅動電壓。
  3. 如請求項1所述之閘極驅動電路，其中該第一耦接控制單元包含一電晶體，包含一第一端，一第二端，以及一控制端，該電晶體之該第一端電連接於該儲能單元之該第二端，該電晶體之該第二端電連接於該閘極線，該電晶體之該控制端電連接於該電晶體之該第二端。
  4. 如請求項1所述之閘極驅動電路，其中該第二耦接控制單元包含一電晶體，包含一第一端，一第二端，以及一控制端，該電晶體之該第一端電連接於該儲能單元之該第二端，該電晶體之該第二端電連接於該第一準位電壓，該電晶體之該控制端用以接收該第二閘極訊號。
  5. 如請求項1所述之閘極驅動電路，其中該第一下拉單元包含：一第一電晶體，包含：一第一端，電連接於該閘極線；一控制端，電連接於該第一控制單元以接收該第一控制訊號；及一第二端，電連接於該第一準位電壓；一第二電晶體，包含：一第一端，電連接於該輸出線；一控制端，電連接於該第一控制單元以接收該第一控制訊號；及一第二端，電連接於該第二準位電壓；及一第三電晶體，包含： 一第一端，電連接於該儲能單元；一控制端，電連接於該第一控制單元以接收該第一控制訊號；及一第二端，電連接於該閘極線。
  6. 如請求項1所述之閘極驅動電路，其中該第一控制單元包含：一第一電晶體，包含：一第一端，用以接收該第一低頻時脈訊號；一控制端，電連接於該第一電晶體之該第一端；及一第二端；一第二電晶體，包含：一第一端，電連接於該第一電晶體之第二端；一控制端，用以接收該第一驅動電壓；及一第二端，電連接於該第一準位電壓；一第三電晶體，包含：一第一端，電連接於該第一電晶體之該第一端；一控制端，電連接於該第一電晶體之第二端；及一第二端，電連接於該第一下拉單元；及一第四電晶體，包含：一第一端，電連接於該第三電晶體之第二端；一控制端，電連接於該第二電晶體之該控制端；及一第二端，電連接於該第一準位電壓。
  7. 如請求項1所述之閘極驅動電路，另包含：一第二下拉單元，電連接於該儲能單元，該輸出線及該閘極線，用以根據一第二控制訊號下拉該第一驅動電壓，根據該第二控制訊號將該第一閘極訊號下拉至該第一準位電壓，及將該第一輸出訊號下拉至該第 二準位電壓；及一第二控制單元，電連接於該第二下拉單元，用以根據該第一驅動電壓、一第二低頻時脈訊號，及該第一準位電壓產生該第二控制訊號，其中該第二低頻時脈訊號之相位係相反於該第一低頻時脈訊號之相位。
  8. 如請求項1所述之閘極驅動電路，另包含：一主下拉單元，電連接於該輸出線以及該儲能單元，用以根據該第二閘極訊號下拉該第一輸出訊號及該第一驅動電壓。
  9. 如請求項1所述之閘極驅動電路，其中該上拉單元包含：一第一電晶體，包含：一第一端，用以接收該高頻時脈訊號；一控制端，電連接於該儲能單元之第一端以接收該第一驅動電壓；及一第二端，電連接於該閘極線；及一第二電晶體，包含：一第一端，用以接收該高頻時脈訊號；一控制端，用以接收該第二驅動電壓；及一第二端，電連接於該輸出線。
  10. 如請求項1所述之閘極驅動電路，其中該驅動單元包含：一第一電晶體，包含：一第一端，用以接收該高頻時脈訊號；一控制端，電連接於該儲能單元之第一端以接收該第一驅動電壓；及一第二端；及 一第二電晶體，包含：一第一端，電連接於該閘極線；一控制端，電連接於該第一電晶體之第二端；及一第二端，電連接於該後級移位暫存器之儲能單元。
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