JP6593891B2 - シフトレジスタ、及び段伝送ゲートドライバ回路及び表示パネル - Google Patents

Description

この発明は、液晶表示技術に関し、特にシフトレジスタ、段伝送ゲートドライバ回路及び表示パネルに関する。

目下液晶表示パネルの水平走査駆動は、主に外部接続の集積回路によって完成させている。外部接続の集積回路は各段の水平走査の段ごとの順次充電と放電によって操作を実現する。

ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）技術は、本来の液晶表示パネルの製造工程において水平走査駆動回路を表示領域周辺の基盤上に作成し、それまでの外部接続集積回路に替わって水平走査の駆動を完成させるものであって、液晶表示パネルの更なる狭額縁化を図ることができる。

然しながら、従来のＧＯＡ回路においては、走査信号出力端の出力時間が長すぎ、このため走査信号出力端のＴＦＴ体積が増大し、プルダウンモジュールが走査信号出力端に対してのみ放電を行うため、部分的にＴＦＴの劣化と走査信号出力端の出力能力の低下を招く。

この発明は、主に上述する技術上の問題を解決するものであって、トランジスタのサイズを減少させ、トランジスタの劣化を防ぎ、回路の出力能力を高めるシフトレジスタと、段伝送ゲートドライバ回路及び表示パネルを提供することを課題とする。

上述する問題を解決するために、この発明で採用する技術プランは次のとおりである。即ち、シフトレジスタを提供し、該シフトレジスタは、トランスファーモジュールと、出力モジュールと、第１プルダウンホールディングモジュールと、第２プルダウンホールディングモジュールと、第１プルダウンモジュールと、第２プルダウンモジュールと、を含んでなり、該トランスファーモジュールと、該出力モジュールと、該第１プルダウンホールディングモジュールと、該第２プルダウンホールディングモジュールとが第１共有点に接続し、該第１プルダウンモジュールが該第１プルダウンホールディングモジュールと、該第２プルダウンホールディングモジュールとに接続し、該第２プルダウンモジュールが該第１プルダウンモジュールと該出力モジュールとの間に接続し、該第１共有点は、該トランスファーモジュールが前１段のシフトレジスタの高電位段伝送信号を受信する場合に高電位となり、該第１プルダウンホールディングモジュールと、該第２プルダウンホールディングモジュールとが、次の１段のシフトレジストに入力する高電位信号を交互に受信して該第１プルダウンモジュールと該第１共有点とをオンにし、該第１共有点をプルダウンして低電位にして保持し、同時に該第２プルダウンモジュールが、該第１プルダウンモジュールと該第１共有点とがオンとなった状態に基づき、該出力モジュールの出力する走査信号を低電位になるまでプルダウンし、かつ保持する。

該トランスファーモジュールは、第１段伝送信号入力端と第２段伝送信号入力端と、前一段のシフトレジスタに接続する第１段伝送信号出力端と、第２段伝送信号出力端とを含み、該出力モジュールが、第１信号入力端と、第２信号入力端と、第１段伝送信号出力端と、第２段伝送信号出力端と、走査信号出力端とを含み、該出力モジュールの第１段伝送信号出力端と該第２段伝送信号出力端とが、それぞれ前１段及び／もしくは次の１段のシフトレジスタの第１段伝送信号入力端及び第２段伝送信号入力に接続して段伝送信号を提供し、該第１信号入力端と該第２信号入力端が交流信号を受信し、該第１プルダウンホールディングモジュールは、第３段伝送信号入力端及び第３信号入力端を含み、該第３段伝送信号入力端が次の段のシフトレジストの第１段伝送信号出力端に接続し、該第３信号入力端が交流信号を受信し、該第２プルダウンホールディングモジュールは、第４段伝送信号入力端及び第４信号入力端を含み、該第４段伝送信号入力端が次の段のシフトレジストの第１伝送信号出力端に接続し、該第４信号入力端が交流信号を受信し、該第１プルダウンモジュールは第５信号入力端を含み、低レベル信号を受信し、該第２プルダウンモジュールは、第５段伝送信号入力端を含み、次の１段のシフトレジスタの第１段伝送信号出力端に接続し、該トランスファーモジュールが該第１段伝送信号入力端及び第２段伝送信号が前１段のシフトレジスタの高電位段伝送信号を受信する場合、第１共有点の電位が上昇して高電位となり、該出力モジュールの第１信号入力端と第２信号入力端とが低電位のクロック信号を受信し、該走査信号出力端から低電位走査信号を出力し、該トランスファーモジュールがオフになった後、該第１共有点は依然として高電位であって、該出力モジュールの第１信号入力端と第２信号入力端が高電位クロック信号を受信して走査信号出力端から高電位走査信号を出力し、該走査信号出力端が出力した後、該第３段伝送信号入力端と、第４段伝送信号入力端と、第６段伝送信号入力端に次の１段のシフトレジスタの第１段伝送信号出力端の高電位段伝送信号が入力し、該第３信号入力端及び該第４信号入力端に高電位信号が交互に入力して該第１プルダウンモジュールと該第1共有点とがオンになり、該第１共有点と該走査信号出力端を交互にプルダウンして低電位とし、同時に該第２プルダウンモジュールが該第１共有点と該走査信号出力端をプルダウンして低電位とする。

該プルダウンモジュールが第１トランジスタを含み、該第１トランジスタは、ドレイン電極が第２段伝送信号入力端か直流電源に接続し、ソース電極が第１共有点に接続し、ゲート電極が第１段伝送信号入力端に接続する。

該第１トランジスタは、ドレイン電極が直流電源に接続する。

該出力モジュールが、ドレイン電極が第１信号入力端に接続し、ソース電極が走査信号出力端に接続する第２トランジスタと、ドレイン電極が第２信号入力端に接続し、ソース電極が該第１段伝送信号出力端に接続する第３トランジスタと、ドレイン電極が該第２信号入力端に接続し、ソース電極が第２段伝送信号出力端に接続する第４トランジスタと、を含み、かつ該第２トランジスタと該第３トランジスタと該第４トランジスタのゲート電極が、いずれも該第１共有点に接続し、該第３トランジスタのゲート電極とソース電極との間にコンデンサを接続する。

該第１プルダウンモジュールが、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタとを含み、該第１プルダウンホールディングモジュールが、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、第１３トランジスタと、第１４トランジスタとを含み、該第２プルダウンホールディングモジュールが、第１５トランジスタと、第１６トランジスタと、第１７トランジスタと、第１８トランジスタと、第１９トランジスタとを含み、該第５トランジスタと、該６トランジスタと、該７トランジスタはゲート電極が第１共有点に接続し、該第６トランジスタと該７トランジスタはソース電極が該第５信号入力端に接続し、該第８トランジスタと該第９トランジスは、ゲート電極が第１段伝送信号入力端接続し、ソース電極が該第５信号入力端に接続し、該第１０トランジスタと、該第１１トランジスタと、該第１２トランジスタのドレイン電極と、該第１２トランジスタのゲート電極は、いずれも第３段伝送信号入力端に接続し、該第１０トランジスタは、ゲートが該第３段伝送信号入力端に接続し、ソース電極が該第１１トランジスタのソース電極と第２共通点とに接続し、該第１１トランジスタはゲート電極が該第１２トランジスタのソース電極に接続し、該第１２トランジスタはソース電極が第８トランジスタのドレイン電極に接続し、該第１３トランジスタはドレイン電極が第１共有点に接続し、ゲート電極が第２共有点に接続し、ソース電極が該第５信号入力端に接続し、該第１４トランジスタは、ドレイン電極が該走査信号出力端に接続し、ゲート電極が該第２共有点に接続し、ソース電極が該第５信号入力端に接続し、該第１５トランジスタと、該第１６トランジスタと、該第１７トランジスタのドレイン電極と、該第１７トランジスタのゲート電極のいずれもが該第４信号入力端に接続し、該第１５トランジスタはゲート電極が該第４段伝送信号入力端に接続し、ソース電極が該第１６トランジスタのソース電極と第３共有点に接続し、該第１６トランジスタはゲート電極が該第１７トランジスタのソース電極に接続し、該第１７トランジスタはソース電極が該第９トランジスタのドレイン電極に接続し、該第１８トランジスタはドレイン電極が第１共有点に接続し、ゲート電極が該第３共有点に接続し、ソース電極が該第５信号入力端に接続し、該該１９トランジスタはドレイン電極が該走査信号出力端に接続し、ゲート電極が該第３共有点に接続し、ソース電極が該第５信号入力端に接続する。

該第１０トランジスタは、ゲート電極が該第４信号入力端に接続し、該第１５トランジスタは、ゲート電極が該第３信号入力端に接続する。
該第２プルダウンモジュールが、第２０トランジスタと第２１トランジスタと第２２トランジスタとを含み、該第２０トランジスタと該第２１トランジスタと該第２２トランジスタは、いずれもゲート電極が該第５段伝送信号入力端に接続し、かついずれもソース電極が該第５信号入力端に接続し、該第２０トランジスタはドレイン電極が該走査信号出力端に接続し、該第２１トランジスタはドレイン電極が該第１段伝送信号出力端に接続し、該第２２トランジスタはドレイン電極が該第１共有点に接続する。

また、前掲の課題を解決するために、この発明が別途採用する技術プランは次のとおりである。即ち、段伝送ゲートドライバを提供する。該段伝送ゲートドライバは、上述するシフトレジストを複数含んでなる段伝送ゲートドライバ回路であって、それぞれの該シフトレジストの第１段伝送信号出力端と第２段伝送信号出力端が前１段のシフトレジストと次の１段のシフトレジストのそれぞれの段伝送出力端に接続して段伝送信号を提供する。

該段伝送ゲートドライバ回路の第１段のシフトレジストの第１段信号入力端と第２段信号入力端とがＳＴＶ信号に接続し、最後の１段のシフトレジストの第３段信号入力端と、第４段信号入力端と、第５段信号入力端とがＳＴＶ信号に接続する。

該トランスファーモジュールが、第１段伝送信号入力端と第２段伝送信号入力端と、前一段のシフトレジスタに接続する第１段伝送信号出力端と、第２段伝送信号出力端とを含み、該出力モジュールが、第１信号入力端と、第２信号入力端と、第１段伝送信号出力端と、第２段伝送信号出力端と、走査信号出力端とを含み、該出力モジュールの第１段伝送信号出力端と該第２段伝送信号出力端とが、それぞれ前１段及び／もしくは次の１段のシフトレジスタの第１段伝送信号入力端及び第２段伝送信号入力に接続して段伝送信号を提供し、該第１信号入力端と該第２信号入力端が交流信号を受信し、該第１プルダウンホールディングモジュールは、第３段伝送信号入力端及び第３信号入力端を含み、該第３段伝送信号入力端が次の段のシフトレジストの第１段伝送信号出力端に接続し、該第３信号入力端が交流信号を受信し、該第２プルダウンホールディングモジュールは、第４段伝送信号入力端及び第４信号入力端を含み、該第４段伝送信号入力端が次の段のシフトレジストの第１伝送信号出力端に接続し、該第４信号入力端が交流信号を受信し、該第１プルダウンモジュールは第５信号入力端を含み、低レベル信号を受信し、該第２プルダウンモジュールは、第５段伝送信号入力端を含み、次の１段のシフトレジスタの第１段伝送信号出力端に接続し、該トランスファーモジュールが該第１段伝送信号入力端及び第２段伝送信号が前１段のシフトレジスタの高電位段伝送信号を受信する場合、第１共有点の電位が上昇して高電位となり、該出力モジュールの第１信号入力端と第２信号入力端とが低電位のクロック信号を受信し、該走査信号出力端から低電位走査信号を出力し、該トランスファーモジュールがオフになった後、該第１共有点は依然として高電位であって、該出力モジュールの第１信号入力端と第２信号入力端が高電位クロック信号を受信して走査信号出力端から高電位走査信号を出力し、該走査信号出力端が出力した後、該第３段伝送信号入力端と、第４段伝送信号入力端と、第６段伝送信号入力端に次の１段のシフトレジスタの第１段伝送信号出力端の高電位段伝送信号が入力し、該第３信号入力端及び該第４信号入力端に高電位信号が交互に入力して該第１プルダウンモジュールと該第1共有点とがオンになり、該第１共有点と該走査信号出力端を交互にプルダウンして低電位とし、同時に該第２プルダウンモジュールが該第１共有点と該走査信号出力端をプルダウンして低電位とする。

該プルダウンモジュールが第１トランジスタを含み、該第１トランジスタは、ドレイン電極が第２段伝送信号入力端か直流電源に接続し、ソース電極が第１共有点に接続し、ゲート電極が第１段伝送信号入力端に接続する。

該第１トランジスタは、ドレイン電極が直流電源に接続する。

該出力モジュールが、ドレイン電極が第１信号入力端に接続し、ソース電極が走査信号出力端に接続する第２トランジスタと、ドレイン電極が第２信号入力端に接続し、ソース電極が該第１段伝送信号出力端に接続する第３トランジスタと、ドレイン電極が該第２信号入力端に接続し、ソース電極が第２段伝送信号出力端に接続する第４トランジスタと、を含み、かつ該第２トランジスタと該第３トランジスタと該第４トランジスタのゲート電極が、いずれも該第１共有点に接続し、該第３トランジスタのゲート電極とソース電極との間にコンデンサを接続する。

該第１プルダウンモジュールが、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタとを含み、該第１プルダウンホールディングモジュールが、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、第１３トランジスタと、第１４トランジスタとを含み、該第２プルダウンホールディングモジュールが、第１５トランジスタと、第１６トランジスタと、第１７トランジスタと、第１８トランジスタと、第１９トランジスタとを含み、該第５トランジスタと、該６トランジスタと、該７トランジスタはゲート電極が第１共有点に接続し、該第６トランジスタと該７トランジスタはソース電極が該第５信号入力端に接続し、該第８トランジスタと該第９トランジスは、ゲート電極が第１段伝送信号入力端接続し、ソース電極が該第５信号入力端に接続し、該第１０トランジスタと、該第１１トランジスタと、該第１２トランジスタのドレイン電極と、該第１２トランジスタのゲート電極は、いずれも第３段伝送信号入力端に接続し、該第１０トランジスタは、ゲートが該第３段伝送信号入力端に接続し、ソース電極が該第１１トランジスタのソース電極と第２共通点とに接続し、該第１１トランジスタはゲート電極が該第１２トランジスタのソース電極に接続し、該第１２トランジスタはソース電極が第８トランジスタのドレイン電極に接続し、該第１３トランジスタはドレイン電極が第１共有点に接続し、ゲート電極が第２共有点に接続し、ソース電極が該第５信号入力端に接続し、該第１４トランジスタは、ドレイン電極が該走査信号出力端に接続し、ゲート電極が該第２共有点に接続し、ソース電極が該第５信号入力端に接続し、該第１５トランジスタと、該第１６トランジスタと、該第１７トランジスタのドレイン電極と、該第１７トランジスタのゲート電極のいずれもが該第４信号入力端に接続し、該第１５トランジスタはゲート電極が該第４段伝送信号入力端に接続し、ソース電極が該第１６トランジスタのソース電極と第３共有点に接続し、該第１６トランジスタはゲート電極が該第１７トランジスタのソース電極に接続し、該第１７トランジスタはソース電極が該第９トランジスタのドレイン電極に接続し、該第１８トランジスタはドレイン電極が第１共有点に接続し、ゲート電極が該第３共有点に接続し、ソース電極が該第５信号入力端に接続し、該該１９トランジスタはドレイン電極が該走査信号出力端に接続し、ゲート電極が該第３共有点に接続し、ソース電極が該第５信号入力端に接続する。

該第１０トランジスタは、ゲート電極が該第４信号入力端に接続し、該第１５トランジスタは、ゲート電極が該第３信号入力端に接続する。

該第２プルダウンモジュールは、第２０トランジスタと第２１トランジスタと第２２トランジスタとを含み、 該第２０トランジスタと該第２１トランジスタと該第２２トランジスタは、いずれもゲート電極が該第５段伝送信号入力端に接続し、かついずれもソース電極が該第５信号入力端に接続し、 該第２０トランジスタはドレイン電極が該走査信号出力端に接続し、該第２１トランジスタはドレイン電極が該第１段伝送信号出力端に接続し、該第２２トランジスタはドレイン電極が該第１共有点に接続する。

また、前掲の課題を解決するために、この発明が採用する他の技術プランは次のとおりである。即ち、表示パネルを提供する。該表示パネルは、上述する段伝送ゲートドライバを含んでなる。該段伝送ゲートドライバ回路の第１段のシフトレジストの第１段信号入力端と第２段信号入力端とがＳＴＶ信号に接続し、最後の１段のシフトレジストの第３段信号入力端と、第４段信号入力端と、第５段信号入力端とがＳＴＶ信号に接続する

この発明の効果は、従来の技術の状況とは異なる。この発明は前１段のシフトレジスタの段伝送信号によって次の１段のシフトレジストの走査信号の出力を制御し、走査信号を出力した後、２つのプルダウンホールディングモジュールで走査信号の出力端の電位を交互にプルダウンして低電位にし、かつ第２プルダウンモジュールを組み合わせて共同で走査信号出力端の電位をプルダウンして低電位にする。このため回路の一部トランジスタの漏電を防ぎ、走査信号出力端の安定した低電位信号の出力を保証し、かつトランジスタの劣化を防ぎ、体積を減少させる。

この発明によるシフトレジスタの第１の実施の形態の構造を示した説明図である。 この発明によるシフトレジスタの第２の実施の形態の回路図である。 この発明によるシフトレジスタの第２の実施の形態のシーケンス図である。 この発明によるシフトレジスタの第３実施の形態の回路図である。 この発明によるシフトレジスタの第４の実施の形態の回路図である。 この発明による段伝送ゲートドライバ回路の第１の実施の形態の回路の構造を示した説明図である。

図１は、この発明によるシフトレジスタの第１の実施の形態の構造を示した説明図である。図面の開示によれば、該シフトレジスタは以下を含む。

即ち、トランスファーモジュール１１０と、出力モジュール１２０と、第１プルダウンホールディングモジュール１３０と、第２プルダウンホールディングモジュール１４０と、第１プルダウンモジュール１５０と、第２プルダウンモジュール１６０と、を含み、トランスファーモジュール１１０は、第１段伝送信号入力端１１１及び第２段伝送信号入力端１１２と、前一段のシフトレジスタに接続する第１段伝送信号出力端と、第２段伝送信号出力端とを含む。出力モジュール１２０は第１信号入力端１２１と、第２信号入力端１２２と、第１段伝送信号出力端１２４と、第２段伝送信号出力端１２５と、走査信号出力端１２３とを含み、第１段伝送信号出力端１２４と、第２段伝送信号出力端１２５とが、それぞれ前１段及び／もしくは次の１段のシフトレジスタの第１段伝送信号入力端及び第２段伝送信号入力に接続して段伝送信号を提供する。は第１信号入力端１２１と、第２信号入力端１２２と、は交流信号に接続する。第１プルダウンホールディングモジュール１３０は、第３段伝送信号入力端１３１及び第３信号入力端１３２を含み、それぞれ次の段のシフトレジストの第１段伝送信号出力端及び交流信号に接続する。第２プルダウンホールディングモジュール１４０は第４段伝送信号入力端１４１及び第４信号入力端１４２を含み、それぞれ次の段のシフトレジストの第１伝送信号出力端及び交流信号に接続する。第１プルダウンモジュール１５０は第５信号入力端１５１を含み、低レベル信号に接続する。第２プルダウンモジュール１６０は、第５段伝送信号入力端１６１を含み、次の１段のシフトレジスタの第１段伝送信号出力端に接続する。

トランスファーモジュール１１０と、出力モジュール１２０と、第１プルダウンホールディングモジュール１３０と、第２プルダウンホールディングモジュール１４０とが第１共有点１７０に接続し、第１プルダウンモジュール１５０は第１プルダウンホールディングモジュール１３０と、第２プルダウンホールディングモジュール１４０とに接続する。第２プルダウンモジュール１６０は第１プルダウンモジュール１５０と出力モジュール１２０に接続する。

トランスファーモジュール１１０が第１段伝送信号入力端１１１及び第２段伝送信号入力端１１２を介して前１段のシフトレジスタの高電位段伝送信号を受信する場合、第１共有点１７０の電位が上昇して高電位となり、出力モジュール１２０の第１信号入力端１２１及び第２信号入力端１２２が低電位のクロック信号を受信して走査信号出力端１２３から低電位走査信号を出力する。トランスファーモジュール１１０がオフになっても、第１共有点１７０は依然として高電位であって、出力モジュール１２０の第１信号入力端１２１と第２信号入力端１２２が高電位クロック信号を受信して走査信号出力端１２３から高電位走査信号を出力する。走査信号出力端１２３が出力すると、第３段伝送信号入力端１３１と、第４段伝送信号入力端１４１と、第６伝送信号入力端１６１に次の１段のシフトレジスタの第１段伝送信号出力端の高電位段伝送信号が入力する。第３信号入力端１３２及び第４信号入力端１４２に高電位信号が交互に入力して第１プルダウンモジュール１５０と第1共有点１７０とをオンにする。ここから第１共有点１７０と走査信号出力端１２３を交互にプルダウンして低電位とする。同時に第２プルダウンモジュール１６０が第１共有点１７０と走査信号出力端１２３をプルダウンして低電位とする。

従来の技術に比して、この実施例における方式は、前１段のシフトレジ
スタの段伝送信号で次の１段のシフトレジスタの走査信号の出力を制御し、走査信号を出力した後、２つのプルダウンホールディングモジュールが走査信号出力端の電位を交互にプルダウンして低電位とし、かつ第２プルダウンモジュール１４０を組み合わせることによって共同で走査信号出力端の電位をプルダウンして低電位とする、このため回路における一部トランジスタの漏電を防ぎ、走査信号出力端の安定した低電位信号の出力を保証し、トランジスタの劣化を防ぎ、体積を減少させることができる。

図２は、この発明の第２の実施例によるシフトレジスタの回路図である。図面に開示する回路は、複数のＴＦＴ薄膜トランジスタと、複数の信号出力／入力端を含む。

プルダウンモジュール２１０は、第１トランジスタＴ１を含み、第１トランジスタＴ１は、ドレイン電極が第２段伝送信号入力端２１２に接続し、ソース電極が第１共有点Ｑ点２７０に接続し、ゲート電極が第１段伝送信号入力端２１１に接続する。

出力モジュール２２０は、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４とを含み、第２トランジスタＴ２は、ドレイン電極が第１信号入力端２２１に接続し、ソース電極が走査信号出力端２２３に接続し、第３トランジスタＴ３は、ドレイン電極が第２信号入力端２２２に接続し、ソース電極が第１段伝送信号出力端２２４に接続する。第４トランジスタＴ４は、ドレイン電極が第２信号入力端２２２に接続し、ソース電極が第２段伝送信号出力端２２５に接続する。第２トランジスタＴ２と第３トランジスタＴ３と第４トランジスタＴ４のゲート電極は、いずれも第１共有点Ｑ点２７０に接続し、第３トランジスタＴ３のゲート電極とソース電極との間にコンデンサＣを接続する。

第１プルダウンモジュール２５０は、第５トランジスタＴ５と、第６トランジスタＴ６と、第７トランジスタＴ７と、第８トランジスタＴ８と、第９トランジスタＴ９とを含む。第１プルダウンホールディングモジュール２３０は、第１０トランジスタＴ１０と、第１１トランジスタＴ１１と、第１２トランジスタＴ１２と、第１３トランジスタＴ１３と、第１４トランジスタＴ１４とを含む。第２プルダウンホールディングモジュール２４０は、第１５トランジスタＴ１５と、第１６トランジスタＴ１６と、第１７トランジスタＴ１７と、第１８トランジスタＴ１８と、第１９トランジスタＴ１９とを含む。第５トランジスタＴ５と、第６トランジスタＴ６と、第７トランジスタＴ７はゲート電極が第１共有点Ｑ点２７０に接続する。第６トランジスタＴ６と第７トランジスタＴ７は、ソース電極が第５信号入力端２５１に接続する。第８トランジスタＴ８と第９トランジスタＴ９は、ゲート電極が第１段伝送信号入力端２１１に接続し、ソース電極が第５信号入力端２５１に接続する。第１０トランジスタＴ１０と、第１１トランジスタＴ１１と、第１２トランジスタＴ１２のドレイン電極と、第１２トランジスタＴ１２のゲート電極は、いずれも第３信号入力端２３２に接続し、第１０トランジスタＴ１０は、ゲートが第３段伝送信号入力端２３１に接続し、ソース電極が第１１トランジスタＴ１１のソース電極と第２共通点Ｐ点２８０とに接続する。第１１トランジスタＴ１１はゲート電極が第１２トランジスタＴ１２のソース電極に接続する。第１２トランジスタＴ１２はソース電極が第８トランジスタＴ８のドレイン電極
第に接続する。第１３トランジスタＴ１３はドレイン電極が第１共有点Ｑ点２７０に接続し、ゲート電極が第２共有点Ｐ点２８０に接続し、ソース電極が第５信号入力端２５１に接続する。第１４トランジスタＴ１４は、ドレイン電極が走査信号出力端２２３に接続し、ゲート電極が第２共有点Ｐ点２８０に接続し、ソース電極が第５信号入力端２５１に接続する。第１５トランジスタＴ１５と、第１６トランジスタＴ１６と、第１７トランジスタＴ１７のドレイン電極と、第１７トランジスタＴ１７のゲート電極のいずれも第４信号入力端２４２に接続する。第１５トランジスタＴ１５はゲート電極が第４段伝送信号入力端２４１に接続し、ソース電極が第１６トランジスタＴ１６のソース電極と第３共有点Ｋ点２９０に接続する。第１６トランジスタＴ１６はゲート電極が第１７トランジスタＴ１７のソース電極に接続し、第１７トランジスタＴ１７はソース電極が第９トランジスタＴ９のドレイン電極に接続する。第１８トランジスタＴ１８はドレイン電極が第１共有点Ｑ点２７０に接続し、ゲート電極が第３共有点Ｋ点２９０に接続し、ソース電極が第５信号入力端２５１に接続する。第１９トランジスタＴ１９はドレイン電極が走査信号出力端２２３に接続し、ゲート電極が第３共有点Ｋ点２９０に接続し、ソー＾ス電極が第５信号入力端２５１に接続する。

第２プルダウンモジュール２６０は、第２０トランジスタＴ２０と、第２１トランジスタＴ２１と、第２２トランジスタＴ２２とを含む。第２０トランジスタＴ２０と、第２１トランジスタＴ２１と、第２２トランジスタＴ２２は、いずれもゲート電極が第５段伝送信号入力端２６１に接続し、いずれもソース電極が第５信号入力端２５１に接続する。第２０トランジスタＴ２０はドレイン電極が走査信号出力端２２３に接続し、第２１トランジスタＴ２１はドレイン電極が第１段伝送信号出力端２２４に電気的に接続し、第２２トランジスタＴ２２はドレイン電極が第１共有点Ｑ点２７０に接続する。

第１段伝送信号入力端２１１と第２段伝送信号入力端２１２は、それぞれ前１段のシフトレジストの第１段伝送信号出力端と第２段伝送信号出力端に接続して、それぞれ入力信号ＳＴ（ｎ‐１）とＣＳＴ（ｎ-１）が入力する。第３段伝送信号入力端２３１、第４段伝送信号入力端２４１、第５段伝送信号入力端２６１は次の１段のシフトレジストの第１段伝送信号出力端に接続して。入力信号ＳＴ（ｎ＋１）が入力する。第１信号入力端２２１に交流信号ＣＫ（ｎ）が入力する。第１信号入力端に交流信号ＳＣＫ（ｎ）が入力する。第３信号入力端２３２及び第４信号入力端に高／低電位信号ＬＣ１及びＬＣ２が交互に入力する。第５信号入力端に低電位信号Ｖｓｓが入力する。第１段伝送信号出力端２２４及び第２段伝送信号出力端２２５は、前１段か次の１段のシフトレジストに接続して段伝送信号ＳＴ（ｎ）及びＣＳＴ（ｎ）を提供する。走査信号出力端２２３は走査信号Ｇ（ｎ）の出力に用いられる。

図３は、この発明の第２の実施例によるシフトレジスタのシーケンス図であって、図３を同時に参照して回路作動の過程を説明すると、次のとおりである。

シーケンス３０１において、ＳＴ（ｎ‐１）及びＣＳＴ（ｎ‐１）は、同時に高電位である。Ｔ１がオンとなり、Ｑ点２７０が充電されて高電位となる。Ｔ５、Ｔ６、Ｔ７、Ｔ８．Ｔ９が同時にオンとなり、Ｖｓｓが低電位であることからＰ点２８０、Ｋ点２９０の電位をプルダウンして低電位とする。Ｔ１３、Ｔ１４、Ｔ１８、Ｔ１９が同時にオフとなるが、Ｔ２、Ｔ３、Ｔ４はオンとなる。この場合、ＣＫ（ｎ）とＳＣＫ（ｎ）がいずれも低電位である。よって、ＳＴ（ｎ）及びＣＳＴ（ｎ）及びＧ（ｎ）は、いずれも低電位を出力する。

シーケンス３０２において、ＳＴ（ｎ‐１）及びＣＳＴ（ｎ‐１）は、いずれも低電位である。Ｔ１がオフとなり、Ｑ点２７０は、依然と高電位を維持し、Ｔ２、Ｔ３、Ｔ４は依然といてオンである。但し、この場合ＣＫ（ｎ）とＳＣＫ（ｎ）とが高電位となる。ＳＴ（ｎ）、ＣＳＴ（ｎ）及びＧ（ｎ）は、いずれも高電位を出力する。コンデンサＣにカップリングしてＱ点２７０は上昇してさらに高くなる。この場合、Ｔ５、Ｔ６、Ｔ７、Ｔ８．Ｔ９は依然としてオンである。Ｖｓｓが低電位であることからＰ点２８０、Ｋ点２９０の電位をプルダウンして低電位とする。Ｔ１３、Ｔ１４、Ｔ１８、Ｔ１９は依然としてオフであって、ＳＴ（ｎ）、ＣＳＴ（ｎ）、Ｇ（ｎ）は順調に出力する。

シーケンス３０２の後期において、ＣＫ（ｎ）が低電位となり、ＳＣＫ（ｎ）は依然として高電位であって、ＳＴ（ｎ）、ＣＳＴ（ｎ）は順調に高電位を出力し、Ｇ（ｎ）は順調に低電位を出力する。

シーケンス３０３において、ＣＫ（ｎ）とＳＣＫ（ｎ）とに低電位が入力する。同時にＳＴ（ｎ＋１）が入力して高電位となる。この場合、Ｔ１０、Ｔ１７、Ｔ２０、Ｔ２１、Ｔ２２はオンとなり、Ｐ点２８０をプルダウンすると同時にＫ点２９０をプルアップする（仮に、この場合ＬＣ１が高電位でＬＣ２が低電位であれば、Ｋ点２９０をプルダウンすると同時にＰ点２８０をプルアップする）。Ｔ１８、Ｔ１９はオンとなり、それぞれＶｓｓによってＱ点２７０とＧ（ｎ）の電位をプルダウンする。即ち、Ｔ５、Ｔ６、Ｔ７、Ｔ８．Ｔ９がオフとなる。

シーケンス３０４において、ＬＣ１とＬＣ２が交互に高電位となり、Ｐ点かＫ点に対して交互に充電を行う。Ｔ１３、Ｔ１４、Ｔ１８、Ｔ１９は交互にオンとなり、Ｑ点２７０及びＧ（ｎ）の電位を低電位に維持する。

ＣＫ（ｎ）は交流信号であって、Ｔ２は比較的大きい。比較的大きい寄生容量が存在する。ＣＫ（ｎ）信号（低から高へ）の変化によってＱ点２７０が高電位にカップリングし、このためＴ２が漏電する。ここからＧ（ｎ）が安定して低電位を出力することができなくなる。したがってＧ（ｎ）を出力した後、Ｑ点とＧ（ｎ）の電位をずっとプルダウンする。

別途、この実施例ではアモルファスシリコンＴＦＴによって構成される回路を採用する。ＴＦＴ劣化という問題を考慮しなければならず、よって第１プルダウンモジュール２３０と第２プルダウンモジュール２４０が交互に作用する。その目的はＴ１３、Ｔ１４、Ｔ１８、Ｔ１９のゲート電極に、１フレームの大部分の時間内に正電位のバイアスが存在してＴ１３、Ｔ１４、Ｔ１８、Ｔ１９の劣化を招くことを防ぐことにある。

図４にこの発明によるシフトレジスタの第３の実施例の回路図を開示する。図面に開示する回路は、第２の実施の形態の方式に比して、Ｔ１０のゲート電極がＬＣ２信号に接続し、Ｔ１５のゲート電極がＬＣ１信号に接続して、それぞれＴ１０とＴ１５のオン、オフを制御するという点において異なる。

図５にこの発明によるシフトレジスタの第４の実施例の回路図を開示する。図面に開示する回路は、第３の実施の形態の方式に比して、Ｔ１のドレイン電極が直流電源に接続してＱ点に対して充電を行うという点において異なる。

図６は、この発明による段伝送ゲートドライバ回路の第１の実施方式を示した回路構造の説明図である。図面に開示するように、それぞれのシフトレジスタの第１段傳信号出力端と、第２段伝送信号出力端とは、前１段のシフトレジスタ及び次の１段のシフトレジスタにおけるそれぞれの段伝送信号入力端に接続して段伝送信号を提供する。

段伝送ゲートドライバ回路の最初の１段のシフトレジスタにおける第１段伝送信号入力端及び第２段伝送信号入力端はＳＴＶ信号に接続する。最終段のシフトレジスタにおける第３段信号入力端、第４段伝送信号入力端、第５段伝送信号入力端は、ＳＴＶ信号に接続する。

この発明は、さらに表示パネルを提供する。該表示パネルは、上述する段伝送ゲートドライバ回路を含んでなる。

上述する段伝送ゲートドライバ回路を表示パネルに実装することによって、回路のスペースと表示パネルのフレームを減少させることができ、かつ２つのプルダウンホールディングモジュールが交互に走査信号出力端の電位をプルダウンするため、ＴＦＴの劣化を減少させ、質量の出力を保証し、コストを節減することができる。

以上は、この発明の好ましい実施の形態にすぎず、この発明の実施の範囲を限定するものではない。よって、この発明の明細書、及び添付の図面を利用してなし得るとともに、この発明に対して均等の効果を有する構造、又は製造工程の変換、もしくは直接又は間接的なその他関連する技術分野への転用は、いずれもこの発明の特許請求の範囲に含まれるものとする。

１１０ トランスファーモジュール
１１１ 第１段伝送信号入力端
１１２ 第２段伝送信号入力端
１２０ 出力モジュール
１２１ 第１信号入力端
１２２ 第２信号入力端
１２３ 走査信号出力端
１２４ 第１段伝送信号出力端
１２５ 第２段伝送信号出力端
１３０ 第１プルダウンホールディングモジュール
１３１ 第３段伝送信号入力端
１３２ 第３信号入力端
１４０ 第２プルダウンホールディングモジュール
１４１ 第４段伝送信号入力端
１４２ 第４信号入力端
１５０ 第１プルダウンモジュール
１５１ 第５信号入力端
１６０ 第２プルダウンモジュール
１６１ 第５段伝送信号入力端
１７０ 第１共有点
２１０ プルダウンモジュール
２１１ 第１段伝送信号入力端
２１２ 第２段伝送信号入力端
２２２ 第２信号入力端
２２３ 走査信号出力端
２２４ 第１段伝送信号出力端
２２５ 第２段伝送信号出力端
２３０ 第１プルダウンホールディングモジュール
２３１ 第３段伝送信号入力端
２３２ 第３信号入力端
２４０ 第２プルダウンホールディングモジュール
２４１ 第４段伝送信号入力端
２４２ 第４信号入力端
２５０ 第１プルダウンモジュール
２５１ 第５信号入力端
２６０ 第２プルダウンモジュール
２６１ 第５段伝送信号入力端
２７０ 第１共有点Ｑ点
２８０ 第２共有点Ｐ点
２９０ 第３共有点Ｋ点
３０１ シーケンス
Ｃ コンデンサ
ＣＫ（ｎ） 交流信号
ＣＳＴ（ｎ）段伝送信号
ＣＳＴ（ｎ-１） 入力信号
Ｇ（ｎ） 走査信号
ＬＣ１ 高／低電位信号
ＬＣ２ 高／低電位信号
ＳＣＫ（ｎ）交流信号
ＳＴ（ｎ） 段伝送信号
ＳＴ（ｎ‐１）入力信号
ＳＴ（ｎ＋１）入力信号
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｔ４ 第４トランジスタ
Ｔ５ 第５トランジスタ
Ｔ６ 第６トランジスタ
Ｔ７ 第７トランジスタ
Ｔ８ 第８トランジスタ
Ｔ９ 第９トランジスタ
Ｔ１０ 第１０トランジスタ
Ｔ１１ 第１１トランジスタ
Ｔ１２ 第１２トランジスタ
Ｔ１３ 第１３トランジスタ
Ｔ１４ 第１４トランジスタ
Ｔ１５ 第１５トランジスタ
Ｔ１６ 第１６トランジスタ
Ｔ１７ 第１７トランジスタ
Ｔ１８ 第１８トランジスタ
Ｔ１９ 第１９トランジスタ
Ｔ２０ 第２０トランジスタ
Ｔ２１ 第２１トランジスタ
Ｔ２２ 第２２トランジスタ
Ｖｓｓ 低電位信号

Claims (5)

1. 走査信号を出力するシフトレジスタを前段の前記シフトレジスタから後段の前記シフトレジスタに伝送信号をリレーするように多段接続してなる段伝送ゲートドライバ回路であって、
   それぞれの前記シフトレジスタは、
   トランスファーモジュール２１０と、
   出力モジュール２２０と、
   第１プルダウンモジュール２５０と、
   第１プルダウンホールディングモジュール２３０と、
   第２プルダウンホールディングモジュール２４０と、
   第２プルダウンモジュール２６０と、を含んでなり、
   前記トランスファーモジュール２１０は、第１トランジスタＴ１を有し、
   前記第１トランジスタＴ１のゲート電極は第１段伝送信号入力端２１１に接続していて、前記第１段伝送信号入力端２１１は１段前のシフトレジスタの第１段伝送信号出力端２２４に接続されていて、
   前記第１トランジスタＴ１のドレイン電極は第２段伝送信号入力端２１２に接続していて、前記第２段伝送信号入力端２１２は１段前のシフトレジスタの第２段伝送信号出力端２２５に接続されていて、
   前記第１トランジスタＴ１のソース電極は第１共有点Ｑに接続されており、
   前記出力モジュール２２０は、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４と、コンデンサと、を有し、
   前記第２トランジスタＴ２のドレイン電極が第１信号入力端２２１に接続され、前記第１信号入力端には第１のクロック信号である第１交流信号ＣＫ（ｎ）が入力され、
   前記第２トランジスタＴ２のソース電極が走査信号出力端２２３に接続されており、
   前記第３トランジスタＴ３および前記第４トランジスタＴ４のドレイン電極が第２信号入力端２２２に接続され、前記第２信号入力端２２２には第２のクロック信号である第２交流信号ＳＣＫ（ｎ）が入力され、
   前記第３トランジスタＴ３のソース電極が前記第１段伝送信号出力端２２４に接続され、
   前記第４トランジスタＴ４のソース電極が前記第２段伝送信号出力端２２５に接続されており。
   かつ、前記第２トランジスタＴ２と前記第３トランジスタＴ３と前記第４トランジスタＴ４のゲート電極がいずれも前記第１共有点Ｑに接続され、
   前記コンデンサの一方の電極が前記第３トランジスタＴ３の前記ゲート電極に接続され、かつ、他方の電極が前記第３トランジスタＴ３の前記ソース電極に接続されており、
   前記第１プルダウンモジュール２５０が、第５トランジスタＴ５と、第６トランジスタＴ６と、第７トランジスタＴ７と、第８トランジスタＴ８と、第９トランジスタＴ９と、を有し、
   前記第５トランジスタＴ５と、前記第６トランジスタＴ６と、前記第７トランジスタＴ７と、はゲート電極が前記第１共有点Ｑに接続しており、
   前記第６トランジスタＴ６と前記第７トランジスタＴ７とは、ソース電極が前記第５信号入力端２５１に接続されていて、前記第５信号入力端２５１は低電位信号Ｖｓｓに接続されており、
   前記第６トランジスタＴ６のドレイン電極は第２共有点Ｐに接続され、前記第７トランジスタＴ７のドレイン電極は第３共有点Ｋに接続され、
   前記第８トランジスタＴ８と前記第９トランジスタＴ９とは、ゲート電極が前記第１段伝送信号入力端２１１に接続され、ソース電極が前記第５信号入力端２５１に接続されており、
   前記第１プルダウンホールディングモジュール２３０が、第１０トランジスタＴ１０と、第１１トランジスタＴ１１と、第１２トランジスタＴ１２と、第１３トランジスタＴ１３と、第１４トランジスタＴ１４と、を含み、
   前記第１０トランジスタＴ１０、前記第１１トランジスタＴ１１および前記第１２トランジスタＴ１２のドレイン電極と、前記第１２トランジスタＴ１２のゲート電極とは、いずれも第３信号入力端２３２に接続され、
   前記第１０トランジスタＴ１０のゲート電極が第３段伝送信号入力端２３１に接続され、前記第１０トランジスタＴ１０および前記第１１トランジスタＴ１１のソース電極と、前記第１３トランジスタＴ１３および前記第１４トランジスタＴ１４のゲート電極と、は前記第２共有点Ｐに接続され、
   前記第１１トランジスタＴ１１のゲート電極は前記第１２トランジスタＴ１２のソース電極に接続され、かつ、前記第１２トランジスタＴ１２はソース電極が前記第８トランジスタＴ８のドレイン電極に接続され、
   前記第１３トランジスタＴ１３のドレイン電極が前記第１共有点Ｑに接続され、
   前記第１３トランジスタＴ１３および前記第１４トランジスタＴ１４のソース電極が前記第５信号入力端に接続され、
   前記第１４トランジスタＴ１４のドレイン電極が前記走査信号出力端２２３に接続され、
   前記第１１トランジスタＴ１１のソース電極、前記第１３トランジスタＴ１３のゲート電極および前記第１４トランジスタＴ１４のゲート電極は、前記第２共有点Ｐに接続され、
   前記第２プルダウンホールディングモジュール２４０が、第１５トランジスタＴ１５と、第１６トランジスタＴ１６と、第１７トランジスタＴ１７と、第１８トランジスタＴ１８と、第１９トランジスタＴ１９と、を含み、
   前記第１５トランジスタＴ１５、前記第１６トランジスタＴ１６および前記第１７トランジスタＴ１７のドレイン電極と、前記第１７トランジスタＴ１７のゲート電極とは、いずれも第４信号入力端２４２に接続され、
   前記第１５トランジスタＴ１５のゲート電極が第４段伝送信号入力端２４１に接続され、
   前記第１５トランジスタＴ１５および前記第１６トランジスタＴ１６のソース電極と、前記第１８トランジスタＴ１８および前記第１９トランジスタＴ１９のゲート電極と、は前記第３共有点Ｋに接続され、
   前記第１６トランジスタＴ１６のゲート電極は前記第１７トランジスタＴ１７のソース電極に接続され、かつ、前記第１７トランジスタＴ１７はソース電極が前記第９トランジスタＴ９のドレイン電極に接続され、
   前記第１８トランジスタＴ１８のドレイン電極が前記第１共有点Ｑに接続され、
   前記第１８トランジスタＴ１８および前記第１９トランジスタＴ１９のソース電極が前記第５信号入力端に接続され、
   前記第１９トランジスタＴ１９のドレイン電極が前記走査信号出力端２２３に接続され、
   前記第１６トランジスタＴ１６のソース電極、前記第１８トランジスタＴ１８のゲート電極および前記第１９トランジスタＴ１９のゲート電極は、前記第３共有点Ｋに接続されており、
   前記第２プルダウンモジュール２６０が、第２０トランジスタＴ２０と、第２１トランジスタＴ２１と、第２２トランジスタＴ２２と、を有し、
   前記第２０トランジスタＴ２０、前記第２１トランジスタＴ２１および前記第２２トランジスタＴ２２のゲート電極が第５段伝送信号入力端２６１に接続され、前記第５段伝送信号入力端２６１は、１段後のシフトレジスタの前記第１段伝送信号出力端２２４に接続されており、
   前記第２０トランジスタＴ２０、前記第２１トランジスタＴ２１および前記第２２トランジスタＴ２２のソース電極が前記第５信号入力端に接続されており、
   前記第２０トランジスタＴ２０のドレイン電極は前記走査信号出力端２２３に接続され、
   前記第２１トランジスタＴ２１のドレイン電極は前記第１段伝送信号出力端２２４に接続され、
   前記第２２トランジスタＴ２２のドレイン電極は前記第１共有点Ｑに接続され、
   前記第３信号入力端２３２および前記第４信号入力端２４２には、一方が高電位のときに他方が低電位となる逆相の関係で交互に高電位になる信号が入力され、
   前記第３段伝送信号入力端２３１は１段後のシフトレジスタの前記第１段伝送信号出力端２２４に接続されており、
   前記第４段伝送信号入力端２４１は１段後のシフトレジスタの前記第１段伝送信号出力端２２４に接続されており、
   前記第１交流信号ＣＫ（ｎ）と第２交流信号ＳＣＫ（ｎ）とは周期が同じであり、かつ、立ち下がりタイミングが同期していて、
   前記第１交流信号ＣＫ（ｎ）のパルス幅は、第２交流信号ＳＣＫ（ｎ）のパルス幅よりも短く設定されている
   ことを特徴とする段伝送ゲートドライバ回路。
2. 請求項１に記載の段伝送ゲートドライバ回路において、
   前記段伝送ゲートドライバ回路の第１段のシフトレジスタの前記第１段信号入力端２２１と前記第２段信号入力端２１２には、当該段伝送ゲートドライバ回路の起動信号であるＳＴＶ信号が入力され、
   最終段のシフトレジスタの前記第３段信号入力端２３１、前記第４段信号入力端２４１および前記第５段信号入力端２６１には、前記ＳＴＶ信号が入力される
   ことを特徴とする段伝送ゲートドライバ回路。
3. 走査信号を出力するシフトレジスタを前段の前記シフトレジスタから後段の前記シフトレジスタに伝送信号をリレーするように多段接続してなる段伝送ゲートドライバ回路であって、
   それぞれの前記シフトレジスタは、
   トランスファーモジュール２１０と、
   出力モジュール２２０と、
   第１プルダウンモジュール２５０と、
   第１プルダウンホールディングモジュール２３０と、
   第２プルダウンホールディングモジュール２４０と、
   第２プルダウンモジュール２６０と、を含んでなり、
   前記トランスファーモジュール２１０は、第１トランジスタＴ１を有し、
   前記第１トランジスタＴ１のゲート電極は第１段伝送信号入力端２１１に接続していて、前記第１段伝送信号入力端２１１は１段前のシフトレジスタの第１段伝送信号出力端２２４に接続されていて、
   前記第１トランジスタＴ１のドレイン電極は第２段伝送信号入力端２１２に接続していて、前記第２段伝送信号入力端２１２は１段前のシフトレジスタの第２段伝送信号出力端２２５に接続されていて、
   前記第１トランジスタＴ１のソース電極は第１共有点Ｑに接続されており、
   前記出力モジュール２２０は、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４と、コンデンサと、を有し、
   前記第２トランジスタＴ２のドレイン電極が第１信号入力端２２１に接続され、前記第１信号入力端には第１のクロック信号である第１交流信号ＣＫ（ｎ）が入力され、
   前記第２トランジスタＴ２のソース電極が走査信号出力端２２３に接続されており、
   前記第３トランジスタＴ３および前記第４トランジスタＴ４のドレイン電極が第２信号入力端２２２に接続され、前記第２信号入力端２２２には第２のクロック信号である第２交流信号ＳＣＫ（ｎ）が入力され、
   前記第３トランジスタＴ３のソース電極が前記第１段伝送信号出力端２２４に接続され、
   前記第４トランジスタＴ４のソース電極が前記第２段伝送信号出力端２２５に接続されており。
   かつ、前記第２トランジスタＴ２と前記第３トランジスタＴ３と前記第４トランジスタＴ４のゲート電極がいずれも前記第１共有点Ｑに接続され、
   前記コンデンサの一方の電極が前記第３トランジスタＴ３の前記ゲート電極に接続され、かつ、他方の電極が前記第３トランジスタＴ３の前記ソース電極に接続されており、
   前記第１プルダウンモジュール２５０が、第５トランジスタＴ５と、第６トランジスタＴ６と、第７トランジスタＴ７と、第８トランジスタＴ８と、第９トランジスタＴ９と、を有し、
   前記第５トランジスタＴ５と、前記第６トランジスタＴ６と、前記第７トランジスタＴ７と、はゲート電極が前記第１共有点Ｑに接続しており、
   前記第６トランジスタＴ６と前記第７トランジスタＴ７とは、ソース電極が前記第５信号入力端２５１に接続されていて、前記第５信号入力端２５１は低電位信号Ｖｓｓに接続されており、
   前記第６トランジスタＴ６のドレイン電極は第２共有点Ｐに接続され、前記第７トランジスタＴ７のドレイン電極は第３共有点Ｋに接続され、
   前記第８トランジスタＴ８と前記第９トランジスタＴ９とは、ゲート電極が前記第１段伝送信号入力端２１１に接続され、ソース電極が前記第５信号入力端２５１に接続されており、
   前記第１プルダウンホールディングモジュール２３０が、第１０トランジスタＴ１０と、第１１トランジスタＴ１１と、第１２トランジスタＴ１２と、第１３トランジスタＴ１３と、第１４トランジスタＴ１４と、を含み、
   前記第１０トランジスタＴ１０、前記第１１トランジスタＴ１１および前記第１２トランジスタＴ１２のドレイン電極と、前記第１２トランジスタＴ１２のゲート電極とは、いずれも第３信号入力端２３２に接続され、
   前記第１０トランジスタＴ１０のゲート電極が第３段伝送信号入力端２３１に接続され、前記第１０トランジスタＴ１０および前記第１１トランジスタＴ１１のソース電極と、前記第１３トランジスタＴ１３および前記第１４トランジスタＴ１４のゲート電極と、は前記第２共有点Ｐに接続され、
   前記第１１トランジスタＴ１１のゲート電極は前記第１２トランジスタＴ１２のソース電極に接続され、かつ、前記第１２トランジスタＴ１２はソース電極が前記第８トランジスタＴ８のドレイン電極に接続され、
   前記第１３トランジスタＴ１３のドレイン電極が前記第１共有点Ｑに接続され、
   前記第１３トランジスタＴ１３および前記第１４トランジスタＴ１４のソース電極が前記第５信号入力端に接続され、
   前記第１４トランジスタＴ１４のドレイン電極が前記走査信号出力端２２３に接続され、
   前記第１１トランジスタＴ１１のソース電極、前記第１３トランジスタＴ１３のゲート電極および前記第１４トランジスタＴ１４のゲート電極は、前記第２共有点Ｐに接続され、
   前記第２プルダウンホールディングモジュール２４０が、第１５トランジスタＴ１５と、第１６トランジスタＴ１６と、第１７トランジスタＴ１７と、第１８トランジスタＴ１８と、第１９トランジスタＴ１９と、を含み、
   前記第１５トランジスタＴ１５、前記第１６トランジスタＴ１６および前記第１７トランジスタＴ１７のドレイン電極と、前記第１７トランジスタＴ１７のゲート電極とは、いずれも第４信号入力端２４２に接続され、
   前記第１５トランジスタＴ１５のゲート電極が第４段伝送信号入力端２４１に接続され、
   前記第１５トランジスタＴ１５および前記第１６トランジスタＴ１６のソース電極と、前記第１８トランジスタＴ１８および前記第１９トランジスタＴ１９のゲート電極と、は前記第３共有点Ｋに接続され、
   前記第１６トランジスタＴ１６のゲート電極は前記第１７トランジスタＴ１７のソース電極に接続され、かつ、前記第１７トランジスタＴ１７はソース電極が前記第９トランジスタＴ９のドレイン電極に接続され、
   前記第１８トランジスタＴ１８のドレイン電極が前記第１共有点Ｑに接続され、
   前記第１８トランジスタＴ１８および前記第１９トランジスタＴ１９のソース電極が前記第５信号入力端に接続され、
   前記第１９トランジスタＴ１９のドレイン電極が前記走査信号出力端２２３に接続され、
   前記第１６トランジスタＴ１６のソース電極、前記第１８トランジスタＴ１８のゲート電極および前記第１９トランジスタＴ１９のゲート電極は、前記第３共有点Ｋに接続されており、
   前記第２プルダウンモジュール２６０が、第２０トランジスタＴ２０と、第２１トランジスタＴ２１と、第２２トランジスタＴ２２と、を有し、
   前記第２０トランジスタＴ２０、前記第２１トランジスタＴ２１および前記第２２トランジスタＴ２２のゲート電極が第５段伝送信号入力端２６１に接続され、前記第５段伝送信号入力端２６１は、１段後のシフトレジスタの前記第１段伝送信号出力端２２４に接続されており、
   前記第２０トランジスタＴ２０、前記第２１トランジスタＴ２１および前記第２２トランジスタＴ２２のソース電極が前記第５信号入力端に接続されており、
   前記第２０トランジスタＴ２０のドレイン電極は前記走査信号出力端２２３に接続され、
   前記第２１トランジスタＴ２１のドレイン電極は前記第１段伝送信号出力端２２４に接続され、
   前記第２２トランジスタＴ２２のドレイン電極は前記第１共有点Ｑに接続され、
   前記第３信号入力端２３２および前記第４段伝送信号入力端２４１に第１の高低電位信号ＬＣ１が入力され、
   前記第４信号入力端２４２および前記第３段伝送信号入力端２３１に第２の高低電位信号ＬＣ２が入力され、
   第１の高低電位信号ＬＣ１と第２の高低電位信号ＬＣ２とは、一方が高電位のときに他方が低電位となる逆相の関係で交互に高電位になる信号であり、
   前記第１交流信号ＣＫ（ｎ）と第２交流信号ＳＣＫ（ｎ）とは周期が同じであり、かつ、立ち下がりタイミングが同期していて、
   前記第１交流信号ＣＫ（ｎ）のパルス幅は、第２交流信号ＳＣＫ（ｎ）のパルス幅よりも短く設定されている
   ことを特徴とする段伝送ゲートドライバ回路。
4. 請求項３に記載の段伝送ゲートドライバ回路において、
   前記段伝送ゲートドライバ回路の第１段のシフトレジスタの前記第１段信号入力端２２１と前記第２段信号入力端２１２には、当該段伝送ゲートドライバ回路の起動信号であるＳＴＶ信号が入力される
   ことを特徴とする段伝送ゲートドライバ回路。
5. 請求項１から請求項４のいずれかに記載の段伝送ゲートドライバ回路を含んでなる表示パネル。